KR100360759B1 - 집적회로장치 및 이를 이용한 액정표시장치 - Google Patents

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Abstract

본 발명은 집적회로장치 및 이를 이용한 액정표시장치에 관한 것으로, 집적회로 디바이스에는 칩 내부에 집적된 복수의 증폭회로가 있고, 바이어스 전류를 설정하기 위한 전류를 수신하는 복수의 다이오드-접속된 입력측 트랜지스터, 및 상기 수신된 전류에 대응하는 출력 전류를 바이어스 전류로서 상기 증폭회로로 각각 공급하는 복수의 출력 트랜지스터로 구성된 전류 미러 회로가 포함되어 있으며, 상기 입력측 트랜지스터들은 상기 복수의 증폭 회로로 분포되어 있는 것을 특징으로 한다.

Description

집적회로장치 및 이를 이용한 액정표시장치{Integrated Circuit Device And Liquid Crystal Display Apparatus Using The Same}
본 발명은 증폭회로와 같은 복수의 증폭회로를 집적하여 제조된 집적회로장치 및 액정표시장치에 관한 것으로, 특히 칩 사이에서의 바이어스 전류 편차를 줄이도록 설계된 집적회로장치 및 상기 집적회로장치를 구동회로용 증폭회로로 사용하는 액정표시장치에 관한 것이다.
종래 액정표시장치내 디스플레이 구동회로는 하나의 수평선에 필요한 픽셀과 그 수가 일치하고 디지털 비디오 신호(이하 RGB 신호로 언급)를 저장하기 위해 사용되는 제 1 메모리 소자, 상기 RGB 신호를 저장하기 위해 타이밍 펄스를 전송하는 시프트 레지스터, 상기 제 1 메모리 소자에 저장된 RGB 신호를 하나의 수평 기간의 주기에서 추가로 저장하는 제 2 메모리 소자, 상기 제 2 메모리 소자내에 저장된 상기 RGB 신호를 아날로그 값으로 변환시키는 D/A 컨버터(DAC) 그룹, 및 상기 DAC 그룹에 의해 아날로그 값으로 변환된 상기 RGB 신호를 수신하고 상기 액정표시 패널의 신호선 및 액정셀을 구동하는 증폭회로 그룹으로 구성되어 있다. 상기 아날로그 값으로 변환된 RGB 신호의 전압이 인가되는 각각의 액정셀은 그 전압값에 따라 투과율이 변화하여 해당 픽셀의 휘도를 결정한다.
이 경우, 증폭회로 그룹의 바이어스 전류는 하나의 바이어스 회로에 의해 발생된 바이어스 신호에 따라 설정된다. 특히, 상기 바이어스 회로에서 발생된 전류(Ibias)는 상기 바이어스 회로내 다이오드-접속 트랜지스터에 공급되고, 이 트랜지스터의 게이트 전압은 상기 증폭회로 그룹의 각각의 증폭회로에 인가된다.
각각의 증폭회로에서, 상기 다이오드-접속 트랜지스터의 게이트 전압은 트랜지스터의 게이트에 인가되고 전류로 변환된다. 이 변환된 전류는 각각의 증폭회로에서 바이어스 전류로 사용된다. 즉, 상기 바이어스 회로 및 증폭회로의 트랜지스터는 전류 미러 회로(current mirror circuit)를 구성한다. 상기 바이어스 회로 및 증폭회로의 트랜지스터는 각각 상기 전류 미러 회로의 입력측 및 출력측 트랜지스터 역할을 한다.
상기 증폭회로 그룹에 포함된 상기 증폭회로의 수가 비록 액정표시장치의 사양에 따라 다르지만, 액정표시 패널용 아몰퍼스 실리콘 TFT를 사용하는 장치에서는 3000개 정도의 증폭회로가 사용된다. 따라서 증폭회로 그룹을 하나의 칩으로 집적하는 것이 어렵다. 이러한 이유로, 그러한 증폭회로는 일반적으로 복수의 칩으로 제조된다. 이 경우, 바이어스 회로가 각각의 칩에 제공된다. 일반적으로, 하나의 칩에는 약 300개의 증폭회로가 있게 된다.
이러한 증폭회로들은 칩내에 배열되도록 집적된다. 전류 미러 회로의 입력측 트랜지스터(바이어스 회로의 트랜지스터)는 이 증폭회로 어레이의 한쪽 끝에 놓이게 된다. 예를 들어, 상기 입력측 트랜지스터는 왼쪽 끝에서 상기 증폭회로 옆에 놓이게 된다.
증폭회로 및 바이어스 회로의 트랜지스터로서 일반적으로 MOS 트랜지스터가 사용된다. 일반적으로, MOS 트랜지스터는 서로 다른 칩 사이에서, 그리고 동일한 칩내에서 일정 범위의 임계 전압(Vt) 편차가 있게 된다. 증폭회로의 트랜지스터가 임계전압에서 편차를 가진다고 가정한다. 이러한 경우에도, 한 칩내의 증폭회로의 수가 300개 정도 된다면, 상기 증폭회로의 트랜지스터는 상기 임계전압의 편차가 있는 서로 다른 칩 사이에서조차 일반적으로 거의 차이가 없는 것으로 나타난다.
그러나, 만일 상기 바이어스 회로내 다이오드-접속 트랜지스터가 칩 사이의 임계전압에서 편차가 있게 되면, 상기 임계전압의 편차에 따라 상기 증폭회로내 트랜지스터에 흐르는 바이어스 전류의 편차가 있게 되어, 결과적으로 칩 사이의 전류소비 및 특성에 차이가 있게 된다. 상기 칩 사이의 전류 소비 차이는 액정표시장치의 전원 설계에 크게 영향을 미쳐 바람직하지 못하게 된다. 또한, 상기 칩 사이의 특성의 편차는 액정표시장치의 화질의 악화를 가져온다.
앞서 설명한 바와 같이, 종래의 액정표시장치에서 사용된 증폭회로용 바이어스 회로 구성에 따르면, 칩 내의 증폭회로의 많은 트랜지스터에 흐르는 바이어스 전류가 칩 사이에서 편차가 있게 되어, 결과적으로 칩 사이의 전류 소비 및 특성의 차이가 있게 된다.
본 발명의 목적은 칩 사이의 바이어스 전류의 편차를 줄여 칩 사이의 전류 소비 및 특성의 차이를 줄이는 집적회로장치 및 상기 집적회로장치를 구동회로로 사용하여 설계의 용이함을 실현하고 화질의 악화를 줄이는 액정표시장치를 제공하는 것이다.
도 1은 액정표시장치의 구성을 나타내는 블럭도;
도 2는 도 1의 액정 디스플레이 구동 회로의 구성을 나타내는 회로도;
도 3은 본 발명의 제 1 실시예에 따른 집적회로장치의 구성을 나타내는 블럭도;
도 4는 입력측 및 출력측 트랜지스터의 배열 패턴을 나타내는 도면;
도 5는 도 3의 상기 집적회로장치의 트랜지스터 배열 패턴을 나타내는 도면;
도 6은 본 발명의 제 2 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 7은 본 발명의 제 3 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 8a, 8b, 및 8c는 제 3 실시예를 설명하기 위해 바이어스 회로부의 기본 회로 및 최종 회로를 각각 나타내는 회로도;
도 9a, 9b, 및 9c는 도 8a, 8b, 및 8c의 기본 회로 및 최종 회로에 각각 대응하는 기본 패턴 및 최종 패턴을 각각 나타내는 도면;
도 10은 본 발명의 제 4 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 11은 본 발명의 제 5 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 12는 본 발명이 적용되는 증폭회로의 구성의 한 예를 나타내는 회로도;
도 13은 본 발명이 적용되는 증폭회로의 구성의 다른 예를 나타내는 회로도;
도 14는 본 발명의 제 6 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 15는 본 발명의 제 7 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 16은 본 발명의 제 8 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 17은 본 발명의 제 9 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 18은 본 발명의 제 10 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 19는 본 발명의 제 11 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 20은 본 발명의 제 12 실시예에 따른 집적회로장치의 구성을 나타내는 회로도;
도 21은 본 발명의 제 13 실시예에 따른 집적회로장치의 구성을 나타내는 회로도; 및
도 22는 본 발명의 제 14 실시예에 따른 집적회로장치의 구성을 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 액정 디스플레이 패널 31∼3N : 증폭회로
14 : 신호선 15 : 주사선
본 발명에 따르면, 복수의 증폭회로와, 바이어스 전류를 설정하는 입력 전류를 수신하고 상기 복수의 증폭회로로 분포되어 있는 복수의 다이오드-접속된 입력측 트랜지스터, 및 상기 입력 전류에 대응하는 출력 전류를 바이어스 전류로서 상기 복수의 증폭회로로 각각 공급하는 복수의 출력측 트랜지스터로 구성된 전류 미러 회로를 구비하고, 상기 복수의 증폭회로 및 상기 전류 미러 회로는 하나의 칩으로 집적된다.
본 발명에 따르면, 상기 복수의 증폭회로들이 하나의 칩 내에 배열 및 집적되고, 상기 입력측 트랜지스터들은 상기 복수의 증폭회로의 L(L은 1 이상의 정수) 개의 증폭회로마다 분포 및 배치되어 있다.
본 발명에 따르면, 상기 복수의 증폭회로들이 상기 칩 내에 배열 및 집적되고, M개의 다이오드-접속된 입력측 트랜지스터마다에서 P(P는 P≤M을 만족하는 정수)개 다이오드-접속된 입력측 트랜지스터만이 서로 연결되어 있어서 전류 미러 회로를 구성하도록 한다.
앞서 설명한 바와 같이, 본 발명의 집적회로장치에 따르면, 상기 복수의 다이오드-접속된 입력측 트랜지스터는 각각의 증폭회로에서 바이어스 전류를 발생하기 위한 출력측 트랜지스터와 함께 배열되어 전류 미러 회로를 구성하고, 이들 입력측 트랜지스터들은 각각의 칩의 입력측 트랜지스터의 임계전압의 편차의 평균이 칩 사이에서 서로 거의 같아지게 되도록 분포되고 배치된다. 따라서, 이것은 상기 입력측 트랜지스터와 출력측 트랜지스터 사이의 정합을 개선하고, 칩 사이의 전류 소비 및 특성의 차이를 감소시킨다.
본 발명에 따르면, 복수의 픽셀, 상기 각각의 픽셀로 비디오 신호를 선택적으로 공급하는 신호선 및 상기 신호선과 교차하는 주사선으로 구성되는 액정 디스플레이, 비디오 신호를 증폭하고 그 신호를 상기 신호선으로 공급하는 한 그룹의 증폭회로를 포함하고 상기 신호선을 구동하는 구동회로, 및 상기 주사선을 선택하는 선택회로를 구비하는 액정표시장치가 제공되고, 상기 증폭회로의 그룹은 소정 갯수의 증폭회로 유닛내에 복수의 칩으로 집적되며, 상기 칩 각각은 바이어스 전류를 설정하기 위해 입력 전류를 수신하는 복수의 다이오드-접속된 입력측 트랜지스터, 및 상기 입력 전류에 대응하는 출력 전류를 바이어스 전류로서 상기 증폭회로에 각각 공급하는 복수의 출력측 트랜지스터에 의해 제조되는 집적된 전류 미러 회로를 포함하고, 상기 복수의 입력측 트랜지스터들은 상기 각각의 칩내에 통합된 상기 복수의 증폭회로에 분포 및 배치되어 있다.
앞서 설명한 바와 같이, 액정표시장치용 구동회로내의 증폭회로 그룹이 본 발명의 집적회로장치를 이용하여 제조되면, 전원의 설계가 용이하고, 특히 칩 사이의 전류 소비 및 특성의 차이가 적기 때문에 특성의 편차로 인한 화질 악화가 거의 없게 된다.
본 발명에 따르면, 바이어스 전류를 설정하기 위한 설정 전압을 수신하고 출력 전류를 바이어스 전류로서 증폭회로에 공급하는 복수의 출력 트랜지스터, 상기 복수의 증폭회로에 분포되고 배치되며 상기 설정 전압의 수신시 모니터링 전류를 출력하는 복수의 모니터링 트랜지스터, 및 상기 모니터링 전류와 설정 입력 전류사이의 차이에 해당하는 전압을 증폭하고 상기 설정 전압을 출력하는 증폭기를 구비하는 집적회로장치가 제공된다.
본 발명에 따르면, 복수의 픽셀, 상기 각각의 픽셀로 비디오 신호를 선택적으로 공급하는 신호선 및 상기 신호선과 교차하는 주사선으로 구성되는 액정 디스플레이, 비디오 신호를 증폭하고 상기 신호를 상기 신호선으로 공급하는 증폭회로 그룹, 상기 신호선을 구동하는 구동회로, 및 상기 주사선을 선택하는 선택회로를 구비하며, 상기 증폭회로의 그룹은 소정 갯수의 증폭회로의 유닛내의 복수의 칩으로 집적되고, 상기 칩 각각은 바이어스 전류를 설정하기 위한 설정 전압을 수신하고 출력 전류를 바이어스 전류로서 상기 증폭 회로로 공급하는 복수의 출력 트랜지스터, 상기 복수의 증폭회로에 분포되고 배치되며 상기 설정 전압의 수신시 모니터링 전류를 출력하는 복수의 모니터링 트랜지스터, 및 상기 모니터링 전류와 설정 입력 전류사이의 차이에 해당하는 전압을 증폭하고 상기 설정 전압을 출력하는 증폭기를 구비하는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 추가의 목적 및 장점들은 후술되는 발명의 상세한 설명에서 설명되고, 부분적으로 그로부터 명백해질 것이며, 본 발명의 실행에 의해 이해될 수 있을 것이다. 본 발명의 목적 및 장점들은 이하에 특별히 강조된 수단 및 결합에 의해 실현되고 습득될 수 있다.
명세서에서 구체화되고 그 일부를 구성하는 첨부된 도면은 본 발명의 현재 적절한 실시예를 보여주며, 상기의 개략적 설명 및 하기의 적절한 실시예의 상세한 설명과 함께 본 발명의 원리를 설명하는 것을 돕는다.
도 1 은 본 발명이 적용된 액정표시장치를 보여준다. 상기 액정표시장치는 액정 디스플레이 패널(10), 비디오 신호를 신호선에 공급하는 액정 디스플레이 구동회로(12), 및 선택적으로 주사선을 구동하는 주사선 선택 회로(13)를 구비한다. 상기 액정 디스플레이 패널(LCD 패널)(10)은 매트릭스 형태로 배열된 복수의 액정셀(11), 비디오 신호가 공급되는 복수의 신호선(14), 및 이들 신호선(14)과 교차하는 복수의 주사선(15)으로 이루어진다.
상기 액정표시장치의 상기 액정 디스플레이 구동회로(12)는 하나의 수평라인에 필요한 픽셀과 그 수가 같고 디지털 비디오 신호(이하 RGB 신호라고 함)를 저장하기 위해 사용되는 메모리소자(22), 상기 RGB 신호를 저장하기 위해 타이밍 펄스를 전달하는 시프트 레지스터(21), 메모리소자(22)에 저장된 상기 RGB 신호를 한 수평 기간 주기에서 추가로 저장하는 메모리소자(23), 메모리소자(23)에 저장된 상기 1-수평-라인 RGB 신호를 아날로그값으로 변환하는 D/A 컨버터(DACs) 그룹(24), 및 상기 DACs 그룹(24)에 의해 아날로그값으로 변환된 RGB 신호를 수신하고 상기 신호선(14) 및 상기 액정표시장치의 액정 셀(11)을 구동하는 증폭회로 그룹(25)을 구비한다. 상기 아날로그 값으로 변환된 RGB 신호의 전압이 인가되는 각각의 액정 셀(11)은 상기 전압값에 따라 투과율이 변화하여, 대응하는 픽셀의 휘도를 결정한다.
도 3은 상기 액정표시장치에서 사용되는 본 발명의 제 1 실시예에 따른 1-칩 집적회로장치를 나타낸다. 이 집적회로장치는 복수(N)의 증폭회로(31∼3N)를 가지고 있다. 상기 증폭회로(31∼3N)는 도 2의 상기 증폭회로 그룹(25)의 일부를 구성하고, 예를 들어 도 1에 도시된 액정표시장치의 상기 액정 디스플레이 구동 회로(12)에 포함되어 있다. 이러한 증폭회로들은 도 3의 횡방향으로 한 칩에 한 라인씩 배열되어 있다.
바이어스 전류 미러 회로들은 상기 증폭회로(31 내지 3N)에 각각 배치되어 있다. 상기 바이어스 전류 미러 회로들은 각각 입력측 트랜지스터로서 다이오드-접속된 트랜지스터(MR1∼MRN) 및 출력측 트랜지스터로서 트랜지스터(M1∼MN)를 가지고 있다. 이 경우에 이들 트랜지스터(MR1∼MRN 및 M1∼MN)는 MOS 트랜지스터이다.
상기 입력측 트랜지스터(MR1∼MRN)의 게이트와 드레인은 서로 접속된다, 즉 이들 트랜지스터들은 다이오드-접속되어 있다. 상기 트랜지스터(MR1∼MRN)는 바이어스 전류를 설정하는 전류 Ibias가 공급되는 라인, 즉 바이어스 전류 설정 라인 BL과 추가 접속된다. 상기 입력측 트랜지스터(MR1∼MRN)의 소스는 구동전원라인(VSS)에 접속되어 있다. 상기 출력측 트랜지스터(M1∼MN)의 게이트는 상기 입력측 트랜지스터(MR1∼MRN)의 게이트 및 드레인, 즉 바이어스 전류 설정라인 BL과 접속된다. 상기 트랜지스터(M1~MN)의 소스는 구동전원라인(Vss)과 접속된다. 상기 출력측 트랜지스터(M1∼MN)의 드레인은 바이어스 전류를 수신하도록 상기 증폭회로(31∼3N)내에 형성된 회로들과 접속되어 있다.
본 실시예의 특징에 따르면, 상기와 같이 바이어스 회로의 일부를 지원하는 전류 미러 회로의 입력측 트랜지스터(MR1∼MRN)는 상기 증폭회로(31∼3N)에 분포되어 있고 배열되어 있다. 이 실시예에서, 바이어스 전류 설정라인 BL을 통해 공급되는 바이어스 전류를 설정하기 위한 전류(Ibias)는 상기 N개의 증폭회로(31∼3N)의 트랜지스터(MR1∼MRN)에 입력된다. 이러한 입력측 트랜지스터(MR1∼MRN)는 상기 증폭회로(31∼3N)에서 바이어스 전류를 발생하기 위한 상기 출력측 트랜지스터(M1∼MN) 가까이에 배열되어 있다. 도 4에 도시된 바와 같이 입력측 트랜지스터(MR)는 출력측 트랜지스터(M) 근방에 놓여 있다. 다시 말하면, 상기 트랜지스터(MR)의 게이트 전극(G)은 폴리실리콘으로 이루어진 제 1 스테이지층으로 형성되고, 제 1 스테이지층으로 구성되는 VGS 배선층에 접속되어 있다. 상기 트랜지스터(MR)의 소스 전극(S)은 제 2 스테이지층으로 구성된 배선층을 통해 제 1 스테이지층으로 구성된 GND 배선층에 접속되어 있다. 상기 트랜지스터(MR)의 드레인 전극(D)은 상기 VGS 배선층에 접속되어 있다. 상기 트랜지스터(MR) 근방에 배열된 상기 트랜지스터(M)의 게이트 전극(G)은 폴리실리콘으로 이루어진 제 1`스테이지층으로 형성되며 상기 VGS 배선층에 접속된다. 상기 트랜지스터(M)의 소스 전극(S)은 제 2 스테이지층으로 구성된 배선층을 통해 상기 GND 배선층과 접속되어 있다.
도 4의 회로 패턴이 상기 증폭회로(31∼3N)의 전체 회로 패턴을 형성하기 위해 사용되는 경우, 도 4의 회로 패턴과 각각 동일한 복수의 회로 패턴들은 도 5에 도시된 바와 같이 한 라인으로 서로 접속되어 있다.
이 실시예의 구성에서, 종래의 문제점은 다음의 방식으로 해결된다.
상기 다이오드-접속된 입력측 트랜지스터(MR1∼MRN) 각각의 게이트-소스 전압은 Ibias/N의 전류가 상기 각각의 트랜지스터(MR1∼MRN)에서 흐르는 경우 상기 트랜지스터(MR1∼MRN)의 게이트-소스 전압의 평균에 가까워진다.
상기 입력측 트랜지스터(MR1∼MRN)의 임계 전압(Vt)의 편차를 △VRi로 하고, 상기 출력측 트랜지스터(M1∼MN)의 임계 전압의 편차를 △Vi로 한다. 이 경우에 △VR의 통계적 기대값은 0이고, △VR의 실제 평균은 상기 통계적 기대값, 즉 0에 가까운 값이 된다. 이런 이유로, 상기 입력측 트랜지스터(MR1∼MRN)의 임계 전압의 편차, 즉 상기 칩 사이의 게이트/소스 전압의 편차가 감소될 수 있다. 반면, 상기 출력측 트랜지스터(M1∼MN)의 임계전압의 편차(△Vi)는 상기 칩 사이에서 큰 차이가 없다. 그러므로, 상기 칩 사이의 상기 증폭회로(31∼3N)의 전류소비 차이가 감소될 수 있으며, 그래서 상기 칩들 사이의 상기 증폭회로(31∼3N)의 특성 차이가 감소될 수 있다.
상기 현상은 아래에서 더욱 설명될 것이다.
각각의 MOS 트랜지스터에서 흐르는 드레인 전류 Id는
로 주어지며, 여기서 VGS는 상기 MOS 트랜지스터의 게이트-소스 전압이고, Vt는 임계 전압이며, k는 계수이다.
많은 트랜지스터들이 사용될 때, 드레인 전류의 총합 Id은
로 주어지며, 여기서 ΔVi는 상기 임계 전압 Vt의 편차이다.
임계 전압의 편차은 트랜지스터의 수가 증가하면서 통계적으로 0에 더욱 가깝게 된다. 또한 상기 편차는보다 훨씬 작으며 무시될 수 있다. 그러므로, 상기 편차는 수학식 4에 근접한다:
따라서, 드레인 전류의 총합(Id)은 거의 일정하게 된다. 유사하게, 바이어스 전류(Ib)를 생각해 보자. 상기 바이어스 전류(Ib)는
로 주어진다.
많은 MOS 트랜지스터들이 사용될 때, 상기 바이어스 전류(Ib)는
로 주어지며, 여기서 △VRj는 상기 임계 전압에 있어서 상기 트랜지스터(MRj)의 편차를 나타낸다.
임계 전압의 편차 △VRj는 트랜지스터의 수의 증가에 따라 통계적으로 0에 더욱 가깝게 된다. 이런 이유로 상기 수학식 7의 제 2 항은 통계적으로 0으로 간주될 수 있다. 또한, 상기 편차는보다 매우 작으며 무시될 수 있다. 그러므로, 상기 바이어스 전류 Ib는 (VGS-Vt)2에 의해 결정되며, 따라서 VGS는 실질적으로 변화하지 않는다. 즉, 소정 바이어스 전류 Ib가 병렬로 연결된 복수의 트랜지스터에 공급되면, 비록 각각의 트랜지스터의 Vt가 편차가 있더라도 상기 칩들 사이에서 VGS편차가 발생하지 않는다.
앞서 설명한 바와 같이, 본 실시예에 따르면, 칩 사이의 상기 증폭회로(31∼3N)의 전류 소비 및 특성의 차이가 감소될 수 있다. 그러므로, 만약 도 1의 액정표시장치의 액정 디스플레이 구동회로(12)가, 이들 증폭회로(31∼3N)를 집적화한 IC 칩을 도 2의 증폭회로 그룹(25)에 적용하여 제조된다면, 칩 사이의 집적된 액정 디스플레이 구동회로(12)의 전류 소비 및 특성의 편차가 줄어들 수 있다.
이것은 상기 장치, 전원의 설계를 용이하게 하며, 특히 특성 편차로 인한 화질의 악화를 감소시키는 것을 가능하게 한다.
다음, 본 발명의 제 2 실시예에 따른 집적회로장치를 도 6을 참조하여 설명할 것이다.
전술한 바와 같이, 제 1 실시예에 있어서, 전류 미러 회로의 입력측 트랜지스터(MR1∼MRN)의 각각의 크기는 하나의 칩의 크기를 칩내의 증폭회로(31∼3N)의 갯수(N)로 분할하여 얻어진 값에 해당한다. 증폭회로(31∼3N)의 수(N)가 예를 들어 300개 정도로 크기 때문에, 입력측 트랜지스터(MR1∼MRN)는 대단히 작은 트랜지스터가 된다. 실제로, 이러한 트랜지스터는 조립이 불가능하거나 또는 어려울 수 있다.
도 6에 도시된 이 실시예는 이점을 개선하기 위해 설계되었다. 입력측 트랜지스터(MR1∼MR(N/L))는, 한 라인으로 배열된 복수(N)의 증폭회로(41∼4N)의 L(L은 1이상의 정수, 여기서 L=2)개의 증폭회로마다 분산되고 배치되어 있다. 다시 말해서, 입력측 트랜지스터의 분할 갯수는 N/L로 설정되며, 분할된 입력측 트랜지스터(MR1∼MR(N/L))는 L개의 증폭 회로마다, 즉 증폭 회로(41, 43, ..., 4N)에 각각 배치되어 있다.
제 1 실시예에서와 같이, 입력측 트랜지스터(MR1∼MR(N/L))의 게이트와 드레인은 전류 Ibias가 공급되는 바이어스 전류 설정 라인과 접속되어 있으며, 트랜지스터(MR1∼MR(N/L))의 소스는 구동 전원라인(Vss)에 접속되어 있다.
이 구성에서, 입력측 트랜지스터(MR1∼MR(N/L))의 각각의 크기는 상기 제 1 실시예와 비교하여 N/L로 된다. 이것은 집적을 더욱 용이하게 한다. 또한, 상기 제 1 실시예와 거의 동일한 효과를 얻을 수 있다.
도 7은 본 발명의 제 3 실시예에 따른 집적회로 장치의 구성을 도시한다. 하나의 칩내에 하나의 라인으로 배열된 복수(N)의 증폭회로(51∼5N)의 다이오드-접속된 트랜지스터 중, 증폭회로(51∼5N) 중 M(M은 1이상의 정수)개의 증폭회로마다 오직 P(P는 P≤M을 만족하는 정수)개 트랜지스터만이 접속되어 출력측 트랜지스터와 함께 전류 미러 회로를 형성하도록 한다.
도 7은 M=2이고 P=1인 경우를 나타낸다. 이 경우에서, 교류 증폭회로(51, 53, ..., 5(N-1))에서, 다이오드-접속된 트랜지스터(MR1,MR2..., MR(N/2))만의 드레인 및 게이트는 바이어스 전류를 설정하기 위한 전류 Ibias가 공급되는 바이어스 전류 설정 라인에 접속되고 출력측 트랜지스터(M1∼MN)와 함께 전류 미러 회로를 형성한다. 나머지 증폭회로(52,...,5N)에서, 다이오드-접속된 트랜지스터(MD1, ...,MD(N/2))의 드레인 및 게이트는 구동 전원라인(Vss)에 접속되지만 전류 미러 회로를 형성하지는 않는다.
이러한 구성은 집적에 적합하다. 일반적으로, 복수의 동일한 회로가 집적되는 경우, 하나의 기본 회로 패턴이 레이아웃되고 많은 경우에 있어서 레이아웃 효율을 개선하기 위해 반복적으로 사용된다. 이 실시예에 있어서, 이러한 방식을 사용하는 것에 의해 레이아웃 효율의 개선이 이뤄진다.
특히, 도 9a에 도시된 각각의 N 기본 패턴이 제공된다. 각각의 기본 패턴은 도 8a에 도시된 바와 같이 다이오드-접속된 트랜지스터 및 다이오드-접속되지 않은 트랜지스터로 구성된 기본 회로에 해당한다. 이들 N 기본 패턴은 하나의 라인으로 배치되어 있다. 도 8b에 도시된 바와 같이, 다이오드-접속된 트랜지스터의 드레인 및 게이트와, 도 8a의 기본 회로내에서 다이오드-접속되지 않은 트랜지스터의 드레인은 바이어스 전류 설정 라인(도 8b의 상위 라인)에 접속되어 있으며, 상기 2개의 트랜지스터의 소스는 전원 라인(Vss)(도 8b의 하위 라인)에 접속되어 있다. 이 프로세스를 이용하여 도 9b에 도시된 회로 패턴이 형성된다. 이 회로 패턴은 예를 들어 도 7의 입력측 트랜지스터(MR1)와 출력측 트랜지스터(M1)에 해당한다.
도 8c에 도시된 바와 같이, 도 8a의 기본 패턴 회로내에서 다이오드-접속되지 않은 트랜지스터의 드레인만이 바이어스 전류 설정 라인(도 8a의 상위 라인)에 접속되어 있으며, 다이오드-접속된 트랜지스터의 드레인, 게이트 및 소스와, 다이오드-접속되지 않은 트랜지스터의 소스는 전원 라인(Vss)(도 8c의 하위 라인)에 접속되어 있다. 이 프로세스를 이용하여 도 9c에 도시된 회로 패턴이 형성된다. 이 회로 패턴은 임의의 전류 미러 회로의 일부가 아닌 다이오드-접속된 트랜지스터(MD1) 및 도 7의 전류 미러 회로의 출력측 트랜지스터(M2)에 해당한다.
도 6의 증폭회로(42)의 경우에서, 트랜지스터(MR)는 비접속 상태로 설정되며, 단지 트랜지스터(M)만이 도 9a에서 바이어스 전류 설정 라인(BL)과 전원 라인에 접속되어 있다.
도 10은 본 발명의 제 5 실시예에 따른 집적회로장치의 구성을 도시하고, 여기서 전류 미러 회로의 다이오드-접속된 입력측 트랜지스터(MR1,MR2)는 하나의 칩내에서 한 라인으로 배치된 복수(N)의 증폭회로(61∼6N)의 어레이중의 2개의 측면상에 각각 배치되어 있다. 전술한 실시예에서와 같이, 트랜지스터(MR1, MR2)의 게이트 및 드레인은 전류 Ibias가 공급되는 바이어스 전류 설정 라인(BL)에 접속되어 있으며, 트랜지스터의 소스는 전원 라인(Vss)에 접속되어 있다.
이 실시예에 따르면, 증폭 회로(61∼6N)에서 입력측 트랜지스터(MR1, MR2)와 출력측 트랜지스터(M1∼MN) 사이의 거리는 감소되어 2개의 트랜지스터 사이의 우수한 정합을 실현하여, 전류 미러 회로의 특성 편차를 감소시킨다.
이 실시예에서, 증폭 회로(61∼6N)가 1-칩 집적회로로서 존재하는 경우, 집적회로장치는 단지 트랜지스터(MR1, MR2)를 이 집적회로에 부가하는 것에 의해 실현될 수 있다.
도 11은 본 발명의 제 6 실시예에 따른 집적회로장치의 구성을 도시한다. 이 실시예에서, 바이어스 전류 미러 회로는 하나의 칩내의 복수의 증폭회로의 어레이를 따라 중간에 위치된다. 특히, 전류 미러 회로의 다이오드-접속된 입력측 트랜지스터(MR2,MR3)는 증폭회로(71,...,7i,7(i+1),...,7N) 중 증폭회로(7i)와 인접한 증폭회로(7(i+1)) 사이에 배치되어 있다. 또한, 이 실시예에 따르면, 제 4 실시예에서와 같이 전류 미러 회로의 다이오드-접속된 입력측 트랜지스터(MR1,MR4)는 2개 단부상에서 증폭회로(71,7N)의 외부에 각각 배치되어 있다.
전술한 실시예에서와 같이, 입력측 트랜지스터(MR1,MR2,MR3,MR4)의 게이트 및 드레인은 전류 Ibias가 공급되는 바이어스 전류 설정 라인(BL)에 접속되어 있으며, 각각의 트랜지스터의 소스는 전원 라인(Vss)에 접속되어 있다.
다음, 상기한 실시예에서 기재된 각각의 증폭회로를 설명한다.
도 12에 도시된 증폭회로는 입력 증폭단, 출력 증폭단 및 저항기(Rf)로 구성되어 있다. 입력 증폭단은 한 쌍의 차동 트랜지스터를 구성하는 트랜지스터(Mp1, Mp2), 트랜지스터(Mp4)를 사용하여 상기 한쌍의 차동 트랜지스터에 테일 전류를 공급하는 전류 소스, 및 상기 한쌍의 차동 트랜지스터의 출력단자로서 드레인에 각각 접속된 전류 입력 및 출력단자를 갖는 트랜지스터(Mn1, Mn2)로 구성된 전류 미러 회로를 구비한다. 상기 출력 증폭단은 트랜지스터(Mp3, Mn3)로 구성된 한 쌍의 상보적인 트랜지스터로 제조된다. 참조부호 Mpx는 P-채널 MOS 트랜지스터를 나타내며, Mnx는 N-채널 MOS 트랜지스터를 나타낸다는 점에 유의한다.
이 증폭회로에 따르면, 상기 첫번째의 제로는 출력단자(트랜지스터(Mn3, Mp3)의 드레인)와 신호 출력단자(OUT) 사이에 삽입된 저항(Rf)과 용량성 부하(CL)의 용량 성분에 의해, 개방 루프 주파수 특성으로 형성된다. 위상 앞섬(lead)이 이 제로에 의해 도입됨에 따라서, 폴(pole)에 의해 발생된 위상 지연(phase lag)이 보상될 수 있다. 특히, -180°위상과 1의 이득에서의 위상 사이의 차이로서의 위상 여유가 증가될 수 있기 때문에, 증폭회로의 동작을 안정화시키기 위한 어떠한 위상 보상 용량(Cf)도 기본적으로 필요하지 않다. 위상 보상 용량(Cf)이 필요하더라도, 단지 매우 작은 용량이 필요하기 때문에 칩 영역이 감소될 수 있다. 상기 증폭회로의 이러한 작용은 USSN 09/128,414에 상세히 기술되어 있다.
도 12의 다이오드-접속된 트랜지스터(Mp5)와 바이어스 전류 소스(Ib1)는 전류 미러 회로의 출력측 트랜지스터(Mi)(i=1,2,...,N)로 구성되어 트랜지스터(Mp3,Mp4)에 대한 게이트 바이어스를 결정한다.
도 13은 다른 증폭회로를 도시한다. 도 12에 도시된 증폭회로에서, 전압 폴로워(follower) 구성이 채용되면, 도 12의 점선으로 나타낸 바와 같이 출력 증폭단의 출력단자(트랜지스터(Mn3,Mp3)의 드레인)로부터 신호 입력단자(IN-)로 신호가 피드백되며, 상승하는 슬루레이트(slew rate)는 트랜지스터(Mp3)로부터 공급된 전류 및 용량 부하(CL)값에 의해 결정된다. 트랜지스터(Mp3)로부터 공급된 전류가 작기 때문에 충분한 슬루레이트가 얻어지지 않을 수 있다.
이점을 개선하기 위해, 도 13에 도시된 증폭회로에서, 출력 증폭단에 바이어스 전류를 공급하기 위한 트랜지스터(Mp3)로부터의 출력 전류는 입력 신호 전압의 양극으로의 변경 검출시 증가되어, 상승하는 슬루레이트를 증가시킨다. 즉, 입력 신호 전압의 양극으로의 변경은 트랜지스터(Mn4, Mp6)에 의해 검출되며, 트랜지스터(Mp7)는 입력 신호 전압이 양극으로 변화되었을 때 온(ON)되어, 전류 소스(IL)으로부터 트랜지스터(Mp3)에 대한 게이트 바이어스를 결정하는 다이오드-접속된 트랜지스터(Mp5)로 전류를 공급한다. 이 구성으로 트랜지스터(Mp3)의 게이트 바이어스의 전압이 증가된다.
특히, 트랜지스터(Mp6)는 전류 소스를 구성하며, 그 게이트는 바이어스 전류를 결정하기 위한 트랜지스터(Mp5)의 드레인과 게이트에 접속되어 있다. 트랜지스터(Mp7)의 게이트는 트랜지스터(Mn4,Mp6)의 드레인에 접속되어 있다. 트랜지스터(Mp7)의 소스 및 드레인은 각각 바이어스 전류 및 전류 소스(IL)를 결정하기 위한 트랜지스터(Mp5)의 드레인 및 게이트에 접속되어 있다.
간단하게 하기 위해, 트랜지스터(Mn4)가 입력 증폭단(2)의 트랜지스터(Mn1)와 동일한 크기, 즉 W/L(W는 MOS 트랜지스터의 채널 폭, L은 MOS 트랜지스터의 채널 길이)이고, 트랜지스터(Mp6)의 크기(W/L)는 입력 증폭단(2)의 전류 소스 트랜지스터(Mp4)의 크기(W/L)의 0.6배라고 가정한다.
신호 입력단자 IN+와 IN- 사이에 인가된 전압이 제로 또는 음의 값인 경우, 즉 양측 신호 입력단자 IN+에서의 전압이 음측 신호 입력단자 IN-에서의 전압보다 낮은 경우, 트랜지스터(Mp4)로부터 공급된 전류의 1/2 또는 그 이하의 전류가 트랜지스터(Mn1)에 흐르고, 트랜지스터(Mn1)내 전류는 트랜지스터(Mn4)에 의해 카피된다. 이 경우, 트랜지스터(Mp6)로부터 공급된 전류가 트랜지스터(Mp4)로부터 공급된 전류의 0.6배이고, 트랜지스터(Mn4)를 흐르는 전류보다 크기 때문이다. 이러한 이유로, 트랜지스터(Mp6)의 드레인 전압이 높아지기 시작하고, 트랜지스터(Mp7)는 오프(OFF)된다. 따라서, 전류 소스(IL)으로부터 공급된 전류는 트랜지스터(Mp5)에 부가되지 않는다.
신호 입력단자 IN+와 IN- 사이에 인가된 입력 신호 전압이 소정의 양의 전압 이상인 경우, 즉 양측 신호 입력단자(IN+)에서의 전압이 신호 입력단자(IN-)에서의 전압보다 소정의 레벨 또는 그 이상으로 더 높은 경우, 트랜지스터(Mp4)로부터 공급된 전류의 0.6배 이상인 전류가 트랜지스터(Mn1)에 흐르며, 트랜지스터(Mn1)내의 전류는 트랜지스터(Mn4)에 의해 카피된다. 이 때, 트랜지스터(Mp6)로부터 공급된 전류가 트랜지스터(Mp4)로부터 공급된 전류의 0.6배이기 때문에 트랜지스터(Mp4)내에 흐르는 전류보다 더 적게 되며, 트랜지스터(Mp6)의 드레인 전압은 트랜지스터(Mp7)를 온시키기 위해 감소한다. 이 동작으로, 전류 소스(IL)로부터 공급된 전류가 트랜지스터(Mp7)를 통하여 바이어스 전류 설정 트랜지스터(Mp5)에 부가되기 때문에 트랜지스터(Mp5)의 게이트-소스 전압이 증가하며, 트랜지스터(Mp4)로부터 공급된 전류 또한 증가한다.
전술한 바와 같이, 도 13에 도시된 증폭 회로는 입력 신호 전압이 양극으로 변화함에 따라 전류를 증가시키도록 출력 증폭단(3)의 트랜지스터(Mp3)로부터 공급된 전류를 제어할 수 있으며, 상승하는 슬루레이트가 증가될 수 있다.
도 12와 도 13의 다이오드-접속된 트랜지스터(Mp5) 및 바이어스 전류 소스(Ib1)는 트랜지스터(Mp3, Mp4)에 대한 게이트 바이어스를 결정하며, 바이어스 전류 소스(Ib1)는 전술한 전류 미러 회로의 출력측 트랜지스터 Mi(i=1,2, ..., N)에 의해 형성된다. 도 13에 도시된 전류 소스(IL)는 동일한 구성에 의해 실현될 수 있다.
도 14는 본 발명의 제 6 실시예에 따른 집적회로장치를 도시한다. 이 집적회로장치는 복수의 증폭 회로(120-1∼120-N)를 가진다. 예를 들면, 증폭 회로(120-1∼120-N)는 도 1에 도시된 액정표시장치의 액정표시 구동회로(12)에 포함된 도 2의 증폭 회로(25) 그룹중의 일부를 구성한다. 예를 들면, 이들 증폭 회로는 도 14의 횡방향을 따라 하나의 라인으로 배치되어 있다. 증폭 회로(120-1∼120-N)는 바이어스 전류 공급 트랜지스터(M1∼MN), 및 바이어스 전류 공급 트랜지스터(M1∼MN)로부터 공급된 바이어스 전류를 모니터하도록 동일한 게이트 전압을 수신하기 위한 모니터링 트랜지스터(MF1∼MFN)를 각각 포함한다. 즉, 각각의 증폭 회로(120-1∼120-N)는 바이어스 전류 공급 트랜지스터(M1∼MN)중의 하나와 모니터링 트랜지스터(MF1∼MFN)중의 하나로 구성되어 있으며, 전류 공급 트랜지스터 및 모니터링 트랜지스터의 각 쌍은 서로 접속된 게이트 및 서로 접속된 소스를 갖는다. 모니터링 트랜지스터(MF1∼MFN) 각각의 드레인은 트랜지스터(MB1, MB2)로 구성된 전류 미러 회로에 접속되어 있다.
바이어스 전류를 설정하기 위한 전류 Ibias는 트랜지스터(MB1, MB2)로 구성된 전류 미러 회로를 통해 모니터링 트랜지스터(MF1∼MFN)로부터 출력된 전류 합계와 비교되며, 트랜지스터(MB2)의 드레인 단자에서의 전류차에 해당하는 전압으로 변환된다. 이 전압은 증폭기(A1)에 의해 증폭되어 트랜지스터(M1∼MN)와 트랜지스터(MF1∼MFN)의 게이트에 공통으로 인가된다.
간단하게 하기 위해, 각각의 출력 트랜지스터 Mi(i=1∼N)는 동일한 크기이고, 각각의 모니터링 트랜지스터 MFi(i=1∼N)도 동일한 크기라고 가정한다. 또한, 각 트랜지스터 MFi(i=1∼N)의 게이트 폭/게이트 길이(이하, W/L이라 함)는 각각의 트랜지스터 Mi(i=1∼N)의 W/L의 1/N이다. 모든 트랜지스터(Mi)와 모든 트랜지스터(MFi) 사이의 정합이 얻어진다면, 동일한 전압이 트랜지스터(Mi)와 트랜지스터(MFi)의 게이트에 공급되기 때문에 트랜지스터(MFi)에 흐르는 전류 Ifi는 트랜지스터(Mi)에 흐르는 전류 Ii의 1/N이 된다. 트랜지스터(MFi)의 드레인이 공통으로 접속되어 있기 때문에 트랜지스터(MFi)에 흐르는 전류가 부가되며, 그 합은 트랜지스터(Mi)에 흐르는 전류(Ii)와 동일하다.
트랜지스터(MFi)에 흐르는 전류의 합을 트랜지스터(MB2)의 드레인 단자에서의 설정 전류(Ibias)와 비교한다. 만일 전류(Ibias)가 상기 트랜지스터(MFi)에 흐르는 전류의 합보다 더 크다면, 상기 트랜지스터(MB2)의 드레인 전압은 증가한다. 이 드레인 전압은 상기 트랜지스터(MFi)에 흐르는 전류를 증가시키기 위해 상기 트랜지스터(Mi) 및 트랜지스터(MFi)의 게이트 전압을 증가시키도록, 상기 증폭기(Al)에 의해 증폭된다. 그래서, 상기 트랜지스터(MFi)에 흐르는 전류의 합이 상기 전류(Ibias)와 같아지게 된다. 이와 반대로, 전류(Ibias)가 트랜지스터(MFi)를 흐르는 전류의 합보다 작은 경우에는, 상기 트랜지스터(MB2)의 드레인 전압이 감소한다. 이 드레인 전압은 상기 트랜지스터(MFi)에 흐르는 전류를 감소시키기 위해 상기 트랜지스터(Mi) 및 트랜지스터(MFi)의 게이트 전압을 감소시키도록, 상기 증폭기(Al)에 의해 증폭된다. 그래서, 트랜지스터(MFi)에 흐르는 전류의 합은 상기 전류(Ibias)와 같아진다.
본 실시예의 특징적인 특성에 따르면, 상기 모니터링 트랜지스터들은 앞서 설명한 바와 같이 증폭회로(120-1∼120-N)에 분산되고 배열되어 있다. 즉, 본 실시예에는 하나의 모니터링 트랜지스터(MF)만이 사용되는 종래 기술과는 달리 증폭회로(120-1∼120-N) 수(N)에 대응하는 N개의 모니터링 트랜지스터(MF1∼MFN)가 포함되어 있다. 이러한 모니터링 트랜지스터(MF1∼MFN)들은 상기 증폭회로(120-1∼120-N)에 바이어스 전류를 발생시키기 위해 출력 트랜지스터(M1∼MN) 부근에 배열된다.
본 실시예의 이러한 구성으로, 종래 기술에서 트랜지스터 각각의 임계 전압의 편차로 인한 문제점은 이하의 방법으로 해결될 수 있다.
상기 모니터링 트랜지스터에 공통 인가되는 게이트-소스 전압은 Ibias/N의 전류가 상기 트랜지스터(MF1∼MFN) 각각에 흐르는 경우 트랜지스터(MF1∼MFN)의 게이트-소스 전압의 평균에 가까워 진다.
상기 모니터링 트랜지스터(MF1∼MFN)의 임계 전압(Vt)의 편차를 ΔVFi로 하고, 출력 트랜지스터(M1∼MN)의 임계 전압의 편차를 ΔVi로 한다. 이 경우, ΔVFi의 통계학적인 기대값은 제로이며, 편차의 실제 평균은 상기 통계학적 기대값, 즉 제로에 가까운 값이 된다.
상기 트랜지스터(MFi)에 흐르는 전류의 합은 다음과 같이 설명된다:
가 제로에 가까워지고가보다 훨씬 작기 때문에, 수학식 9는 다음과 같이 될 수 있다:
이것은 상기 트랜지스터(MF1∼MFN)로 흐르는 전류의 합이 Id인 경우에는, 임계 전압의 편차(ΔVFi)가 있다 하더라도 VGS가 VFi=0일 때의 값과 실질적으로 같아짐을 의미한다. 상기 트랜지스터(M1∼MN)로부터 공급된 바이어스 전류의 평균이 상기 전류(Ibias)에 더 가까워지므로, 상기 증폭회로(120-1∼120-N)의 전류 소비값의 합은, 상기 증폭회로(120-1∼120-N) 각각에 공급된 바이어스 전류가 칩에 상관없이 전류(Ibias)가 되는 경우 상기 증폭회로(120-1∼120-N)의 전류 소비값의 합에 점점 가까워진다. 이러한 이유로 인해, 칩 사이의 전류 소비의 차이가 감소될 수 있다. 또한, 칩 사이의 전류 소비의 차이를 줄임으로써 칩 사이의 증폭회로(120-1∼120-N)의 특성 차이를 감소할 수 있다. 앞서 설명한 바와 같이, 본 실시예에 따르면, 칩 사이의 증폭회로(120-1∼120-N)의 전류 소비 및 특성 차이는 줄어들 수 있다. 따라서, 도 1의 액정표시장치의 액정 디스플레이 구동회로들이 이들 증폭회로(120-1∼120-N)를 집적화함으로써 얻어진 칩을 도 2의 증폭회로(25) 그룹에 적용하여 형성된다면, 상기 칩 사이에서 상기 집적된 액정 디스플레이 구동회로(12)의 전류 소비 및 특성의 편차는 줄어들 수 있다. 이것은 상기 장치, 바이어스 회로의 설계를 용이하게 하고, 특히 특성의 편차로 인한 화질의 악화를 줄일 수 있다.
도 15는 도 14에 도시된 집적회로장치의 증폭기(Al)가 트랜지스터(MA1) 및 전류 소스(IB1)으로 구성된 소스 폴로워에 의해 실현되는 제 7 실시예를 나타낸다.
도 16은 제 8 실시예에 따른 집적회로장치를 나타낸다. 이 실시예에 따르면, 도 14에 도시된 집적회로장치의 증폭기(Al)는 증폭기(Al)로의 입력 전압에 대응하는 전류를 발생시키는 트랜지스터(MA10), 상기 트랜지스터(MA10)에 흐르는 전류와 바이어스 전류(IB2) 사이의 차이 전류를 수신하는 다이오드-접속된 트랜지스터(MA11), 상기 트랜지스터(MA11)와 함께 전류 미러 회로를 구성하고, 상기 트랜지스터(MA10)에 흐르는 전류와 상기 바이어스 전류(IB2)사이의 차이 전류를 폴딩(folding)/출력하는 트랜지스터(MA12), 및 이 전류를 수신하는 다이오드-접속된 트랜지스터(MA13)를 구비하고 있다. 이 트랜지스터(MA13)는 출력 트랜지스터(M1∼MN) 및 모니터링 트랜지스터(MF1∼MFN)와 함께 전류 미러 회로를 구성한다.
간단하게 하기 위해, 상기 트랜지스터(MA10,MA12)가 동일한 크기를 갖고, 트랜지스터(MA13)의 크기가 트랜지스터(M1∼MN) 각각의 크기와 같다고 가정한다. 또한 IB2 = 2Ibias라고 가정한다.
증폭기(Al)로의 입력 전압에 따라 트랜지스터(MA10)에 의해 발생된 전류를 상기 바이어스 전류(IB2)와 비교하고, 차이 전류는 상기 트랜지스터(MA11 및 MA12)에 의해 구성된 전류 미러 회로에 의해 폴딩된다. 만일 이 차이 전류가 Ibias보다 크다면, 상기 모니터링 트랜지스터(MF1∼MFN)에 흐르는 전류의 평균은 Ibias/N보다 커지기 때문에, 상기 모니터링 트랜지스터(MF1∼MFN)내의 전류의 합이 Ibias보다 커지게 된다. 이러한 이유로 인해, 트랜지스터(MB2)의 드레인 전압이 감소한다. 그래서, 증폭기(Al)의 입력 트랜지스터(MA10)의 게이트-소스 전압이 증가하고, 이 전류와 상기 바이어스 전류(IB2)사이의 전류차이는 Ibias에 가깝게 된다.
바이어스 전류(IB2)와 증폭기(Al)로의 입력 전압에 따라 트랜지스터(MA10)에의해 발생된 전류사이의 전류 차이가 Ibias보다 작다면, 상기 모니터링 트랜지스터(MF1∼MFN)에 흐르는 전류의 평균은 Ibias보다 작아지게 된다. 상기 모니터링 트랜지스터(MF1∼MFN)의 전류의 합이 Ibias보다 작기 때문에, 트랜지스터(MB2)의 드레인 전압이 증가한다. 그래서, 증폭기(Al)의 트랜지스터(MA10)의 게이트-소스 전압은 감소하고, 상기 입력 전압에 따라 발생된 전류와 상기 바이어스 전류(Ibias) 사이의 전류차이는 Ibias에 가까워진다.
일반적으로, 모니터링 트랜지스터(MF)가 하나의 칩으로 집적된 증폭회로의 수(N)로 나누어진다면, 증폭회로의 수가 대개 300개 정도 되기 때문에, 각각의 모니터링 트랜지스터(MFi; i=1∼N)는 매우 작은 트랜지스터가 된다. 따라서 실제에 있어서, 일부 경우에서는 그렇게 작은 트랜지스터를 형성하는 것이 어렵다. 이러한 경우에는, 분할 수를 N/L(L은 양의 정수)로 설정하고, 모니터링 트랜지스터(MFi)를 L개의 증폭회로마다 배치하여, 상기한 바와 동일한 효과를 얻게 된다.
도 17은 L=2인 제 9 실시예에 따른 집적회로장치를 나타낸다.
도 18에 도시된 제 10 실시예에 따른 집적회로장치에서와 같이, 출력 트랜지스터(Mi; i=1∼N) 및 모니터링 트랜지스터(MFi; i=1∼N)와 함께 전류 미러 회로를 구성하는, 증폭기(Al)의 복수의 다이오드-접속된 트랜지스터(MA13-1∼MA13-(N/2))와, 복수의 모니터링 트랜지스터(MFi)를 증폭회로(124-1~124-N)에서 교대로 배열할 수도 있다.
또한, 도 19에 도시된 제 11 실시예에 따른 집적회로장치에서와 같이, 두 개의 모니터링 트랜지스터(MF1 및 MF2)를 복수의 증폭회로의 어레이의 2개의 단부상에 배치시켜 상기 증폭회로에서 상기 모니터링 트랜지스터(MF1,MF2)와 트랜지스터(M1∼MN)사이의 거리를 짧게 하여, 우수한 정합을 실현하고 편차를 감소시킬 수 있다. 이 경우, 도 20에 도시된 제 12 실시예에서와 같이, 증폭기(Al)의 다이오드-접속된 트랜지스터(MA12-1∼MA13-2)를 복수의 증폭회로(126-1∼126-N) 어레이의 2개의 단부에 배치시킬 수도 있다.
도 21은 차동 증폭회로를 증폭기(Al)로 사용하는 제 13 실시예에 따른 집적회로장치를 나타낸다. 이 실시예에 따르면, 상기 차동 증폭회로의 음의 입력 단자를 트랜지스터(MB1)의 드레인에 접속시킴으로써, 트랜지스터(MB1)의 드레인 전압을 트랜지스터(MB2)의 드레인 전압과 동일하게 하는 제어를 할 수 있다. 이것은 트랜지스터(MB1, MB2)로 구성되는 상기 전류 미러의 정밀도를 증가시킬 수 있다.
도 22에 도시된 제 14 실시예에 따른 집적회로장치에서, 도 21의 증폭기(Al)로서 차동 증폭회로가 사용된다. 이 차동 증폭회로는 입력 차동 쌍을 구성하는 트랜지스터(MA22,MA23), 상기 입력 차동 쌍으로 전류를 공급하는 트랜지스터(MA21), 및 상기 트랜지스터(MA22)로부터 출력 전류를 수신하고 증폭회로(128-1∼128-N)의 트랜지스터(M1∼MN) 및 모니터링 트랜지스터(MF1∼MFN)와 함께 전류 미러 회로를 구성하는 다이오드-접속된 트랜지스터(MA24)를 구비한다. 이러한 경우, 트랜지스터(MB1)의 드레인 전압은 다이오드-접속된 트랜지스터(MB3)를 사용하여 레벨-시프트되어 상기 차동 증폭회로의 입력 전압이 상기 차동 증폭회로의 동작 범위내에 있도록 한다. 다이오드-접속된 트랜지스터(MB4)는 트랜지스터(MB2)의 드레인 전압을 트랜지스터(MB1)의 드레인 전압과 동일하게 하기 위해 삽입된 레벨-시프트 트랜지스터이다.
간단하게 하기 위해, 트랜지스터(MA21)의 W/L이 트랜지스터(MB1)의 W/L의 2배라고 가정한다. 그래서, Ibias의 2배의 전류가 트랜지스터(MA21)에 흐르게 된다. 또한 트랜지스터(MB3,MB4,MA22,MA23)의 크기도 같다고 가정한다. 또한, 트랜지스터(MA24)의 크기가 트랜지스터(M1∼MN) 각각의 크기와 같다고 가정한다.
트랜지스터(MA23)의 게이트에 인가되는 증폭기(Al)의 양의 입력 전압을 트랜지스터(MA22)의 게이트에 인가되는 음의 입력 전압, 즉 게이트/소스 전압에 의해 트랜지스터(MB1)의 드레인 전압을 레벨-시프트하는 트랜지스터(MB3)에 의해 얻어진 전압과 비교한다. 모니터링 트랜지스터(MF1∼MFN)에 흐르는 전류의 합이 트랜지스터(MB1,MB2)에 의해 구성된 전류 미러에 의해 폴딩된 전류(Ibias)보다 더 크고 상기 양의 입력 전압이 상기 음의 입력 전압보다 더 낮다면, 트랜지스터(MA21)로부터 공급된 전류의 절반 이상이 트랜지스터(MA23)에 흐르고, 트랜지스터(MA22)에 흐르는 전류는 Ibias보다 더 작아지게 된다. 트랜지스터(MA22)에 흐르는 전류는 상기 다이오드-접속된 트랜지스터(MA24)에 입력되고, 트랜지스터(MA24)의 게이트 전압은 감소한다. 따라서, 모니터링 트랜지스터(MF1∼MFN)에 흐르는 전류의 합은 Ibias에 가깝게 되도록 감소한다. 만일 상기 모니터링 트랜지스터(MF1∼MFN)에 흐르는 전류의 합이 상기 트랜지스터(MB1,MB2)에 의해 구성된 전류 미러에 의해 폴딩된 전류(Ibias)보다 작고, 상기 양의 입력 전압이 상기 음의 입력 전압보다 더 높다면, 트랜지스터(MA21)로부터 공급된 전류의 반 이상이 트랜지스터(MA23)에 흐르게 된다. 상기 트랜지스터(MA22)에 흐르는 전류는 Ibias보다 더 커지게 된다. 그 후, 트랜지스터(MA22)에 흐르는 전류는 상기 다이오드-접속된 트랜지스터(MA24)로 입력되고, 트랜지스터(MA24)의 게이트 전압이 증가한다. 따라서, 모니터링 트랜지스터(MF1∼MFN)에 흐르는 전류의 합은 Ibias에 더 가까워 진다.
앞에서 설명한 바와 같이, 본 발명의 집적회로장치에 따르면, 복수의 증폭회로를 위한 바이어스 회로의 일부로서의 전류 미러 회로에서, 각각의 증폭회로에 출력측 트랜지스터가 제공되고, 입력측 트랜지스터들은 복수의 증폭회로에 분산되고 배열되거나, 또는 2개의 단부에서 증폭회로에 인접하여 배치된다. 이러한 구성은 칩 사이에서 입력측 트랜지스터의 임계전압의 편차를 줄이고 그 칩 사이의 전류 소비 및 특성 차이를 감소시킬 수 있다.
본 발명에 따르면, 특히 구동회로용 집적회로장치 등을 사용하여 전원의 설계를 용이하게 하고, 칩 사이의 특성차이로 인한 화질의 악화를 감소시키는 액정표시장치가 제공된다.
또한, 각각의 회로에서 바이어스 전류를 발생하기 위한 출력 트랜지스터 근방에 복수의 모니터링 트랜지스터를 배치하기 때문에, 모니터링 트랜지스터와 각각의 회로에서 바이어스 전류를 발생하는 상기 트랜지스터 사이의 정합이 개선될 수 있어서, 칩 사이의 전류 소비 및 특성 차이가 감소된다.
또한, 액정표시장치용 구동회로내 증폭회로의 그룹을 본 발명에 따른 집적회로장치를 사용하여 형성하면, 칩 사이의 전류 소비 및 특성 차이가 작기 때문에, 특성의 편차로 인한 화질의 악화가 거의 없는 액정표시장치를 실현할 수 있다.
추가적인 이점 및 변경은 당업자에 의해 용이하게 이해될 것이다. 그러므로, 폭넓은 측면에서 본 발명은 본 명세서에 기재되고 도시된 특정한 세부사항 및 대표적인 실시예에 제한되지 않는다. 따라서, 첨부된 특허청구범위 및 그 동등물에 의해 한정된 바와 같은 일반적인 발명의 개념의 범주 및 정신을 벗어나지 않고서 다양한 수정이 있을 수 있다.
본 발명에 따른 집적회로장치를 사용하면, 칩 사이의 입력측 트랜지스터의 임계전압의 편차를 줄여 칩 사이의 전류 소비 및 특성 편차가 감소되고, 전원의 설계가 용이하며, 모니터링 트랜지스터와 상기 각각의 회로내의 바이어스 전류를 발생하는 트랜지스터 사이의 정합이 향상될 수 있어 화질의 악화가 거의 없는 액정표시장치를 제공할 수 있다.

Claims (22)

  1. 복수의 증폭회로와,
    바이어스 전류를 설정하기 위해 입력 전류를 수신하고 상기 복수의 증폭회로에 분산되어 있는 복수의 다이오드-접속된 입력측 트랜지스터, 및 입력 전류에 대응하는 출력 전류를 바이어스 전류로서 상기 복수의 증폭회로에 각각 공급하는 복수의 출력측 트랜지스터로 구성된 복수의 전류 미러 회로를 구비하고,
    상기 복수의 증폭회로 및 상기 전류 미러 회로는 하나의 칩으로 집적되는 것을 특징으로 하는 집적회로장치.
  2. 제 1 항에 있어서,
    상기 복수의 증폭회로는 상기 칩내에 어레이로 집적되고, 상기 입력측 트랜지스터는 상기 복수의 증폭회로의 L(L은 1 이상의 정수)개의 증폭회로마다 분산되어 있는 것을 특징으로 하는 집적회로장치.
  3. 제 1 항에 있어서,
    상기 복수의 증폭회로는 상기 칩내에 어레이로 집적되고, 상기 복수의 증폭회로내 M개의 다이오드-접속된 입력측 트랜지스터마다에서 P(P는 P≤M을 만족시키는 정수)개의 트랜지스터만이 서로 접속되어 전류 미러 회로를 구성하는 것을 특징으로 하는 집적회로장치.
  4. 제 1 항에 있어서,
    상기 입력측 트랜지스터는 상기 복수의 증폭회로의 어레이의 2개의 단부상에 배치된 2개의 입력측 트랜지스터를 구비하는 것을 특징으로 하는 집적회로장치.
  5. 복수의 픽셀, 각각의 상기 픽셀에 비디오 신호를 선택적으로 공급하는 신호선 및 상기 신호선과 교차하는 주사선을 포함하는 액정 디스플레이;
    비디오 신호를 증폭하고 상기 신호를 상기 신호선으로 공급하도록 구성된 증폭회로 그룹을 포함하고 상기 신호선을 구동하는 구동회로; 및
    상기 주사선을 선택하도록 구성된 선택회로를 구비하며,
    상기 증폭회로 그룹은 소정 갯수의 증폭회로의 유닛내에 복수의 칩으로 집적되고, 각각의 상기 칩은 바이어스 전류를 설정하기 위해 입력 전류를 수신하는 복수의 다이오드-접속된 입력측 트랜지스터, 및 상기 입력 전류에 대응하는 출력 전류를 바이어스 전류로서 상기 증폭회로에 각각 공급하도록 구성된 복수의 출력측 트랜지스터로 구성된 집적된 전류 미러 회로를 포함하며, 상기 복수의 입력측 트랜지스터는 각각의 상기 칩에 통합된 상기 복수의 증폭회로에 분산되어 있는 것을 특징으로 하는 액정표시장치.
  6. 제 5 항에 있어서,
    상기 소정 갯수의 증폭회로는 상기 칩 중 대응하는 한 칩내에 어레이로 집적되고, 상기 입력측 트랜지스터는 상기 복수의 증폭회로의 L(L은 1 이상의 정수)개의 증폭회로마다 분산되어 있는 것을 특징으로 하는 액정표시장치.
  7. 제 5 항에 있어서,
    상기 소정 갯수의 증폭회로는 상기 칩 중 대응하는 한 칩내에 어레이로 집적되고, 상기 소정 갯수의 증폭회로내 M개의 다이오드-접속된 입력측 트랜지스터마다에서 P(P는 P≤M을 만족시키는 정수)개의 트랜지스터만이 서로 접속되어 전류 미러 회로를 구성하는 것을 특징으로 하는 액정표시장치.
  8. 제 5 항에 있어서,
    상기 소정 갯수의 증폭회로는 상기 칩 중 대응하는 한 칩내에 어레이로 집적되고, 상기 입력측 트랜지스터는 상기 복수의 증폭회로 어레이의 2개의 단부상에 배치된 2개의 입력측 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
  9. 복수의 증폭회로;
    바이어스 전류를 설정하기 위해 설정 전압을 수신하고 출력 전류를 바이어스 전류로서 상기 증폭회로로 공급하도록 구성된 복수의 출력 트랜지스터;
    상기 설정전압 수신시 모니터링 전류를 출력하기 위해 상기 복수의 증폭회로에 분산되어 있는 복수의 모니터링 트랜지스터; 및
    상기 모니터링 전류와 설정 입력 전류사이의 차이에 해당하는 전압을 증폭하고 상기 설정 전압을 출력하도록 구성된 증폭기를 구비하는 것을 특징으로 하는 집적회로장치.
  10. 제 9 항에 있어서,
    상기 증폭기는 소스 폴로워(follower) 및 이미터 폴로워 중 하나를 구비하는 것을 특징으로 하는 집적회로장치.
  11. 제 9 항에 있어서,
    상기 증폭기는 상기 복수의 출력 트랜지스터와 함께 전류 미러 회로를 구성하는 적어도 하나의 다이오드-접속된 트랜지스터를 갖는 출력단을 포함하는 것을 특징으로 하는 집적회로장치.
  12. 제 11 항에 있어서,
    상기 복수의 증폭회로는 한 칩내에 어레이로 집적되고, 상기 적어도 하나의 다이오드-접속된 트랜지스터는 상기 복수의 증폭회로 중 M(M은 1 이상의 정수)개의 증폭회로마다 분산되고 병렬로 접속되는 복수의 다이오드-접속된 트랜지스터를 포함하는 것을 특징으로 하는 집적회로장치.
  13. 제 9 항에 있어서,
    상기 복수의 증폭회로는 한 칩내에 어레이로 집적되고, 상기 모니터링 트랜지스터는 상기 복수의 증폭회로의 L(L은 1 이상의 정수)개의 증폭회로마다 분산되어 있는 것을 특징으로 하는 집적회로장치.
  14. 제 9 항에 있어서,
    상기 복수의 증폭회로는 한 칩내에 어레이로 집적되고, 상기 모니터링 트랜지스터는 상기 복수의 증폭회로의 어레이의 2개의 단부상에 배치되고 상기 설정 전압의 수신시 모니터링 전류를 출력하는 적어도 2개의 모니터링 트랜지스터로 구성되는 것을 특징으로 하는 집적회로장치.
  15. 제 9 항에 있어서,
    상기 복수의 증폭회로는 한 칩내에 어레이로 집적되고, 상기 다이오드-접속된 트랜지스터는 적어도 2개의 병렬-접속된 트랜지스터로 구성되며 상기 증폭회로의 어레이의 2개의 단부상에 배치되는 것을 특징으로 하는 집적회로장치.
  16. 복수의 픽셀, 상기 픽셀에 비디오 신호를 선택적으로 공급하는 신호선 및 상기 신호선과 교차하는 주사선을 포함하는 액정 디스플레이;
    비디오 신호를 증폭하고 상기 신호를 상기 신호선으로 공급하도록 구성된 증폭회로 그룹;
    상기 신호선을 구동하도록 구성된 구동회로; 및
    상기 주사선을 선택하도록 구성된 선택회로를 구비하고,
    상기 증폭회로 그룹은 소정 갯수의 증폭회로의 유닛내에 복수의 칩으로 집적되며,
    각각의 상기 칩은,
    바이어스 전류를 설정하기 위한 설정 전압을 수신하고 출력 전류를 바이어스 전류로서 상기 증폭 회로로 공급하도록 구성된 복수의 출력 트랜지스터,
    상기 설정 전압의 수신시 모니터링 전류를 출력하기 위해 상기 복수의 증폭 회로에 분산되어 있는 복수의 모니터링 트랜지스터, 및
    상기 모니터링 전류와 설정 입력 전류사이의 차이에 해당하는 전압을 증폭하고 상기 설정 전압을 출력하도록 구성된 증폭기를 구비하는 것을 특징으로 하는 액정표시장치.
  17. 제 16 항에 있어서,
    상기 증폭기는 소스 폴로워 및 이미터 폴로워 중 하나를 구비하는 것을 특징으로 하는 액정표시장치.
  18. 제 16 항에 있어서,
    상기 증폭기는 상기 복수의 출력 트랜지스터와 함께 전류 미러 회로를 구성하는 다이오드-접속된 트랜지스터를 갖는 출력단을 포함하는 것을 특징으로 하는 액정표시장치.
  19. 제 18 항에 있어서,
    상기 복수의 증폭회로는 한 칩내에 어레이로 집적되며, 상기 다이오드-접속된 트랜지스터는 복수의 병렬-접속된 트랜지스터를 구비하고 상기 복수의 증폭회로 중 M(M은 1 이상의 정수)개의 증폭회로마다 분산되어 있는 것을 특징으로 하는 액정표시장치.
  20. 제 16 항에 있어서,
    상기 복수의 증폭회로는 한 칩내에 어레이로 집적되고, 상기 모니터링 트랜지스터는 상기 복수의 증폭회로 중 L(L은 1 이상의 정수)개의 증폭회로마다 분산되어 있는 것을 특징으로 하는 액정표시장치.
  21. 제 16 항에 있어서,
    상기 복수의 증폭회로들은 한 칩내에 어레이로 집적되며, 상기 모니터링 트랜지스터는 상기 복수의 증폭회로의 어레이의 2개의 단부상에 배치되고 상기 설정 전압 수신시 모니터링 전류를 출력하는 적어도 2개의 모니터링 트랜지스터로 구성되는 것을 특징으로 하는 액정표시장치.
  22. 제 16 항에 있어서,
    상기 복수의 증폭회로는 한 칩내에 어레이로 집적되어 있고, 상기 다이오드-접속된 트랜지스터는 적어도 2개의 병렬-접속된 트랜지스터로 구성되며 상기 증폭회로의 어레이의 2개의 단부상에 배치되는 것을 특징으로 하는 액정표시장치.
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