KR100867079B1 - 연산 증폭기의 오프셋을 보상하는 회로 장치, 표시 시스템및 방법 - Google Patents

연산 증폭기의 오프셋을 보상하는 회로 장치, 표시 시스템및 방법 Download PDF

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Abstract

두개의 입력단(36, 37) 및 출력 증폭기 스테이지(32)의 입력단(35)에 접속 가능한 출력단(34)을 구비한 입력 증폭기 스테이지(31)를 포함한 회로 장치가 개시되어 있다. 상기 회로 장치는 제 1 입력단(41), 제 2 입력단(42) 및 비교기 출력단(44)을 구비한 비교기(33), 입력 증폭기 스테이지(31)의 오프셋 튜닝 입력단(45)에 접속된 피드백 캐패시터(43), 및 회로 장치가 제 1 구간에서 제 2 구간으로 스위칭되도록 스위칭 신호(V1, V2)에 의해 제어 가능한 복수의 스위치(S1, S2)를 더 포함한다. 상기 제 1 신호 구간 동안, 입력단(34) 및 입력단(35)은 상기 스위치들(S2) 중 첫번째 스위치에 의해 분리되고, 상기 두개의 입력단(36, 37)은 상기 스위치들(S1) 중 두번째 스위치를 통해서 접속된다. 상기 비교기(33)의 상기 제 1 입력단(41)은 상기 입력 증폭기 스테이지(31)의 출력단(34)에 접속되고, 상기 비교기(33)의 상기 제 2 입력단(42)은 상기 출력 증폭기 스테이지(32)의 상기 입력단(35)에 접속되어서, 상기 비교기 출력단(44)을 통해서 피드백 캐패시터(43)의 전하와 이에 따른 상기 오프셋 튜닝 입력단(45)의 상기 전압이 변경되어, 상기 입력 증폭기 스테이지(31)의 오프셋이 교정된다.

Description

연산 증폭기의 오프셋을 보상하는 회로 장치, 표시 시스템 및 방법{HIGH DUTY CYCLE OFFSET COMPENSATION FOR OPERATIONAL AMPLIFIERS}
본 발명은 연산 증폭기의 오프셋 보상에 관한 것이다. 더 상세하게는 본 발명은 액정 표시 장치용 표시 드라이버에 사용하는 오프셋 보상에 관한 것이다.
연산 증폭기(OpAmp)의 출력단의 오프셋의 보상을 위한 다양한 방안이 공지된다. 오프셋 보상의 두개의 기본 방안은 서로 구별지어질 수 있다.
제 1 방안은 오프셋을 저장하기 위해 캐패시터를 사용한다. 대응하는 블록도가 도 1에 주어진다. 도 1의 회로는 하기와 같은 역할을 한다. 일련의 펄스가 스위치(S1, S2)에 인가되어서 회로 장치를 제 1 구간(phase:1)에서 제 2 구간(2)으로 및 그 반대로 스위칭시킨다. 각각의 배선은 도 1에 도시되어 있지 않다. 구간(1)에서, 스위치(S1)는 닫히고, 연산 증폭기(10)는 연산 증폭기의 출력단(12)에서의 출력 전압이 오프셋 전압(Voff)과 같은 단일 이득 루프에서 동작한다.
구간(1) 동안, 출력단(12)에서의 전압(Voff)은 캐패시터(13:Coff)에 저장된다. 구간(2) 동안, 스위치(S1)는 열리고, 스위치(S2)는 닫힌다. 캐패시터(13)는 연산 증폭기(10)의 네거티브 입력단(14)과 직렬로 놓인다. 오프셋 전압(Voff)이 캐패시터(13:Coff)에 저장되기 때문에, 연산 증폭기(10)의 네거티브 및 포지티브 입력단 모두가 동일한 전위에 있다. 결론적으로, 입력단(15, 16) 사이의 전압차도 제로라면, 출력단(12)에서의 전압은 상쇄된다.
이러한 시스템의 실시예가 미국 특허 제 4, 781, 437 호에 개시되어 있다.
종래의 이 제 1 방안의 단점은 오프셋의 상쇄가 오토 제로(auto zero) 스위치(S1, S2)에 의해 발생되는 전하 주입에 의해 저하된다는 것이다.
종래의 제 2 방안에 따른 회로의 실시예가 도 2에 도시된다. 이 경우에, 보조 이득 스테이지(21)가 적용된다. 이 이득 스테이지(21)는 연산 증폭기(20)의 출력측보다는 입력측에 오프셋 보상을 제공한다. 제 2 방안에 따른 회로는 스위치(S1, S2)에 일련의 펄스를 인가함으로써, 제 1 구간(1)에서 제 2 구간(2)으로 스위칭된다. 구간(1) 동안, 스위치(S1)는 닫히고, 연상 증폭기(20:증폭 A1)의 입력단(24, 25)은 접속되고(서로 쇼트됨), 이득 스테이지(21)의 증폭기(22:증폭 A2)는 폐루프로 동작된다. 폐루프는 연산 증폭기(23)의 출력(26)을 선형 영역 중 한 점으로 유도한다. 구간(2) 동안, 캐패시터(27)의 스위치(S1)가 열리면, 캐패시터에 주입된 전하로 인해 보상 오프셋 전압이 야기된다. 보상 오프셋 전압은 인수 A2만큼 증폭되어서 출력단(26)에서 나타난다. 이로써, 연산 증폭기(20)의 출력단(28)에서의 오프셋은 보상된다.
상기에 개시된 두개의 방안은 통상 동일한 길이를 가지고 있는 두 구간(1, 2)에서의 오프셋을 교정하게 한다. 즉, 이들 방안은 약 50%의 듀티 사이클을 가지고 있다.
더 높은 듀티 사이클을 획득하기 위해(100%까지), 연산 증폭기의 출력측에서의 로드(load)가 항상 구동되는, 소위 핑퐁 토폴로지가 적용된다. 이는 더 많은 스테이지를 병렬로 추가시키고, 이를 "다중화된" 방식으로 사용함으로써 이루어진다. 하나의 스테이지가 오프셋을 보상하는 동안에 다른 스테이지는 부하를 구동한다.
높은 듀티 사이클이 요구되고, 상이한 구간 동안 오프셋 교정이 필요한 시간은 전체 시스템의 설정 시간보다 더 작을 수 있는 애플리케이션이 존재한다. 핑퐁 방안은 이 문제를 이론적으로 해결할 수 있었지만, 회로 및 실리콘 칩 영역의 2배(또는 그 이상)를 암시하고 있다.
수백개의 이러한 회로가 동일 다이에 존재하는 애플리케이션에 있어서, 경쟁력 있는 가격 및 실리콘 영역을 구비한 디바이스를 획득하기 위한 다른 솔루션이 필요하다.
공지된 솔루션의 다른 단점은 오프셋 교정 구간(1)에서 활성 구간(2)으로의 천이가 너무 길다는 것이다.
본 발명의 목적은 저속이거나 혹은 다이에 추가 실리콘 영역을 요구하는, 공지된 방안의 단점을 극복하는 방안을 제공하는 것이다.
본 발명의 다른 목적은, 더 양호한 오프셋 보상 또는 오프셋 상쇄를 가능하게 하는 방안을 제공하는 것이다.
본 발명의 또 다른 목적은 표시 드라이버(display driver)에서의 및 상세하게는 LCD 표시 드라이버에서의 오프셋 보상을 제공하는 방안을 제공하는 것이다.
본 발명은 증폭기의 오프셋 전압의 변화에 대해서 증폭기 회로 장치의 출력 전압이 보상되게 하는 방안에 관한 것이다.
이들 목적은 두개의 입력단 및 출력 증폭기 스테이지의 입력단에 접속 가능한 출력단을 구비한 입력 증폭기 스테이지를 포함하는 회로 장치에 의해 달성된다. 회로 장치는 또한 제 1 입력단, 제 2 입력단 및 비교기 출력단을 구비한 비교기, 입력 증폭기 스테이지의 오프셋 튜닝 입력단에 접속된 피드백 캐패시터, 및 스위칭 신호에 의해 제어가능한 복수의 스위치를 포함한다. 이들 신호는 회로 장치가 제 1 구간(1)에서 제 2 구간(2)으로 스위칭되는 것을 가능하게 한다. 제 1 구간 동안, 입력 증폭기 스테이지의 출력단 및 출력 증폭기 스테이지의 입력단은 스위치 중의 하나에 의해 분리되고, 입력 증폭기 스테이지의 두개의 입력단은 다른 스위치를 통해서 접속되고, 비교기의 출력단을 통해 피드백 캐패시터의 전하 및 이에 따른 오프셋 튜닝 입력단에서의 전압이 변경되도록, 비교기의 제 1 입력단은 입력 증폭기 스테이지의 출력단에 접속되고, 비교기의 제 2 입력단은 출력 증폭기 스테이지의 입력단에 접속된다. 이로써 입력 증폭기 스테이지의 오프셋은 교정된다.
다른 유익한 실시예가 청구항 2 내지 16에서 청구된다.
복수의 소스 라인 및 게이트 라인을 구비한 표시 스크린과, 게이트 드라이버, 및 소스 드라이버 모듈을 포함하고 있는 표시 시스템이 또한 제공되고, 상기 표시 시스템은 표시 스크린에 표시될 정보를 나타내는 입력 신호를 수신한다. 소스 드라이버 모듈은 본 발명에 따른 회로 장치를 구비한 버퍼를 포함한다.
본 발명에 따른 표시 시스템의 다른 유익한 실시예가 청구항 18 내지 19에서 청구된다.
본 발명에 따른 방법은 두개의 입력단과 한 개의 출력단을 가진 입력 증폭기 스테이지의 오프셋 전압을 보상하는 것을 가능하게 한다. 입력 증폭기 스테이지는 입력 증폭기 스테이지의 출력단에 접속 가능한 입력단을 구비한 출력 증폭기 스테이지, 제 1 입력단, 제 2 입력단 및 비교기 출력단을 구비한 비교기, 입력 증폭기 스테이지의 오프셋 튜닝 입력단에 접속된 피드백 캐패시터, 및 다수의 스위치를 포함하고 있는 회로 장치의 일부이다. 본 발명에 따라서, 입력 증폭기 스테이지의 오프셋 전압을 보상하기 위해 하기의 단계가 수행된다.
- 제 1 스위치들을 닫고, 제 2 스위치들을 여는 단계와,
- 비교기의 제 1 입력단 및 제 2 입력단 사이의 전압차를 감지해서, 비교기 출력단의 출력 전류를 생성하는 단계와,
- 출력 전류를 사용해서 피드백 캐패시터를 충전시키거나 방전시키는 단계와,
- 오프셋 튜닝 입력을 통해서 입력 증폭기 스테이지의 오프셋을 조정하는 단계.
여러가지의 장점을 갖는 실시예 및 다양한 방법이 청구항 21 내지 31에서 청구된다.
도 1은 오프셋을 보상하는 종래의 연산 증폭기를 도시한 도면,
도 2는 오프셋 보상에 사용되는 보조 이득 스테이지를 구비한 다른 종래의 연산 증폭기를 도시한 도면,
도 3은 본 발명에 따른 일 실시예를 도시한 도면,
도 4는 도 3의 실시예의 다양한 신호를 도시한 도면,
도 5는 본 발명에 따른 실시예를 더 상세하게 도시한 도면,
도 6은 본 발명의 다른 실시예의 스위칭 신호를 도시한 도면,
도 7은 본 발명에 따른 LCD 표시장치를 도시한 도면,
도 8은 본 발명에 따른 도 7의 LCD 표시장치의 소스 드라이버 모듈을 도시한 도면.
본 발명의 개요가 제 1 실시예와 관련되어 설명된다. 이 실시예는 도 3에 도시되어 있다. 본 발명에 따른 회로 장치는 입력 증폭기 스테이지(31), 출력 증폭기 스테이지(32) 및 비교기(33)를 포함한다. 입력 증폭기 스테이지(31)의 출력단(34)은 스위치(S2)를 통해서 출력 증폭기 스테이지(32)의 입력단(35)에 연결된다. 비교기(33)는 제 1 입력단(41) 및 제 2 입력단(42)을 구비하고 있고, 제 1 입력단(41)은 입력 증폭기 스테이지(31)의 출력단(34)에 접속되고, 제 2 입력단(42)은 출력 증폭기 스테이지(32)의 입력단(35)에 접속된다.
비교기 출력단(44)은 스위치(S1)를 통해서 피드백 캐패시터(43:Coff)에 접속된다. 이 피드백 캐패시터(43)는 입력 증폭기 스테이지(31)의 오프셋 튜닝 입력단(45)에 연결된다. 이 장치는 피드백 캐패시터(43)에 걸리는 전압을 제어함으 로써 입력 증폭기 스테이지(31)의 오프셋이 제어될 수 있게 한다.
종래의 오프셋 보상 회로 장치와 유사하게, 신호(V1, V2)를 각각 스위칭함으로써 제어되는 몇개의 스위치(S1, S2)가 있다. 이들 스위치(S1, S2)는 제 1 구간(1)에서 제 2 구간(2)으로 및 그 반대로 회로 장치를 스위칭하기 위해 사용된다. 구간(1) 동안, 오프셋 보상이 이루어진다. 구간(2) 동안에는, 입력 노드(IN)와 입력 노드(IN-) 사이에 인가되는 신호를 증폭시키도록 회로의 장치가 사용되기 때문에, 이 구간(2)은 활성 구간이라고 불린다.
구간(1) 동안, 모든 스위치들(S1)은 닫히고 스위치들(S2)은 열린다. 입력 증폭기 스테이지(31)의 출력단(34) 및 출력 증폭기 스테이지(32)의 입력단(35)은 스위치들(S2) 중의 하나에 의해 분리된다. 비교기(33)의 제 1 입력단(41)은 입력 증폭기 스테이지(31)의 출력단(34)에 접속되고, 비교기(33)의 제 2 입력단(42)은 출력 증폭기 스테이지(32)의 입력단(35)에 접속된다. 이러한 구성으로 인해서, 비교기(33)는 입력단(34)과 출력단(35) 사이의 전압차를 감지할 수 있다. 비교기(33)는 비교기 출력(44)에서 전류를 제공한다. 비교기(33)의 출력측의 스위치(S1)가 구간(1) 동안 닫히기 때문에, 이 전류는 피드백 캐패시터(43)를 충전시키거나 방전시킨다. 캐패시터(43)의 전하 및 이로 인한 연산 증폭기(30)의 오프셋 튜닝 입력단(45)의 전압은 변경되고, 이에 따라, 입력 증폭기 스테이지(31)의 출력단(34)에서의 오프셋 전압(Voff)은 교정된다. 이 구간(1) 동안, 입력 증폭기 스테이지(31)의 두개의 입력단(36, 37)은 스위치들(S1) 중의 하나를 통해서 접속(쇼트)된다.
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제 2 구간(2) 동안, 모든 스위치들(S2)은 닫히고, 스위치들(S1)은 열린다. 입력 증폭기 스테이지(31)의 출력단(34)과 출력 증폭기 스테이지(32)의 입력단(35)은 스위치들(S2) 중에서 첫번째 스위치를 통해서 접속된다. 두개의 입력단(36, 37)은 스위치들(S1) 중에서 두번째 스위치에 의해 분리된다. 중요한 것이 하나 있는데, 비교기 출력단(44)은 스위치들(S1) 중에서 다른 한개에 의해 캐패시터(43)로부터 분리된다. 구간(2) 동안, 비교기(33)는 그 출력단(44)이 플로우팅 상태이기 때문에 동작하지 않는다. 이는 비교기(33)가 전류 절감을 위해 스위치 오프될 수 있다는 것을 의미한다.
다양한 전압이 시간 t의 함수로서 도 4에 도시된다. 도 4의 신호 곡선은 단지 예라는 것을 주목해야 한다. 스위칭 신호(V1)는 스위치(S1)를 스위칭시키기 위해 이용되는 신호이다. V1이 "하이"일 때, 스위치는 닫힌다. 스위칭 신호(V2)는 스위치(S2)를 스위칭시키기 위해 이용되는 신호이다. V2가 "하이"일 때, 스위치는 닫힌다. 도 4에 도시된 바와 같이, 스위칭 신호(V1)는 그 신호가 "하이"인 일련의 비교적 짧은 펄스를 포함한다. 이 펄스의 주기는 T1이다. 주어진 실시예에서, 스위칭 신호(V2)는 반전된 신호(V1)이다. 즉, 신호(V2)가 "로우"이면, 신호(V1)는 "하이"이고, 그 반대도 성립한다. 기간(T2) 동안, 신호(V2)는 "하이"이다. 도 4로부터 알 수 있는 바와 같이, 기간(T1)에 대응하는 제 1 구간(1)은 기간(T2)에 대응하는 제 2 구간(2)보다 짧다. 이는 활성 기간(구간(2))이 오프셋 보상 구간(1)보다 훨씬 더 길다는 것을 의미한다. 전형적으로, T1은 T2의 0.1%에서 49% 사이이다. 바람직하게는 T1은 T2의 1%에서 20% 사이이다.
도 4의 밑의 두개의 그래프는 연산 증폭기(30)의 입력단(36)에서의 오프셋 전압(Voff) 및 캐패시터(43)에 걸리는 전압(Vc)을 나타낸다. 본 실시예에 있어서, t0에서의 오프셋 전압은 V3이다. 비교기(33)와 오프셋 튜닝 입력단(45)을 구비한 캐패시터(43)의 상호 작용으로 인해서, 오프셋 전압(Voff)은 단계적으로 보상된다. 기간(T1) 동안, 오프셋 전압(Voff)은 거의 제로로 상쇄될 때까지 감소된다. 이 시점은 도 4의 참조 번호 46으로 표시되어 있다. 이상적인 조건에서, 오프셋 전압은 완전하게 상쇄된다. 캐패시터(43)에 걸리는 Vc는 오프셋 전압(Voff)이 감소되는 동안 증가된다.
주요 아이디어는 단일 구간에서 오프셋 전압(Voff)을 교정하는 것이 아니라, 연산 증폭기의 내부 노드 모두가 출력단(40)에서 부하를 구동하는 데 필요한 최종값에 가능한 한 가깝게 유지되는 더 많은 구간에서 오프셋 전압(Voff)을 교정하는 것이다. 이런 식으로, 오프셋 교정 구간(1)과 액티브 구간(2)사이의 천이는 가능한 한 많이 감소된다. 주어진 환경에서, 천이는 완전하게 제거될 수 있다.
오프셋 보상 구간(1)(주기(T1)) 동안, 제 1 및 제 2 스테이지(31, 32)는 스위치(S2)에 의해 분리된다. 제 1 스테이지(31)는 쇼트된 두개의 입력(36, 37)을 가지고 있다. 제 2 스테이지(32)는 피드백 루프가 보상 캐패시터(Ccomp:39)에 의해 닫히는 단일 이득 루프에서 이득 스테이지로서 역할을 한다. 제 2 스테이지(32)는 일정 전압(Vout)으로 출력단(40)에서 부하를 구동한다. 이들 조건에서, 출력 스테이지(32)는 단극 시스템(single pole system)이고, 고유하게 안정상태(intrinsically stable)이다. 두개의 스테이지(31, 32) 사이에 위치하는 비교기(33)는 제 2 스테이지(32)의 입력단(35)에서 샘플링된 전압과 제 1 스테이지(31)의 34에서의 출력 전압(Vout1)을 비교한다. 34에서의 출력 전압(Vout1)은 그 입력단(36, 37)에서 존재하는 오프셋 전압(Voff)의 값에 따라서 더 높거나 더 낮은 전압값으로 이동한다. 이로 인해 비교기(33)가 오프셋 상쇄 피드백 루프 캐패시터(43)에 전하를 주입하거나 전하를 없애도록 할 수 있고, 따라서 그 전압(VC)을 변경해서 오프셋 전압(Voff)을 교정한다.
본 발명의 상세한 실시예는 도 5에 도시되어 있다. 입력 스테이지(31)는 미러(mirror)형 토폴로지를 가지고 구현된다. 트랜지스터 쌍을 구비한 몇 개의 전류 미러를 사용하기 때문에 미러된(mirrored)다고 한다. 증폭기(30)의 한 쌍의 입력단은 두개의 트랜지스터(M1, M2)로 이루어진다. 입력 라인(36)은 트랜지스터(M1)의 게이트에 접속된다. 트랜지스터(M20)의 드레인은 증폭기(30)의 출력단(34)을 형성한다. 입력 스테이지(31)는 레일 투 레일(rail-to-rail) 출력단을 가진 일단(one-stage) 증폭기이다.
본 발명의 오프셋 튜닝 회로는 트랜지스터(M7, M8, M9) 및 캐패시터(43:Coff)를 포함한다.
출력 스테이지(32)는 예를 들면, Ron Hogervorst, J. P. Tero, R. G. H. Eschauzier and J. H. Huijsing in "A Compact Power Efficient 3V CMOS 15 Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries", IEEE J. of Solid-State Circuits, Vol. 29, No. 12, pp. 1505-1513, Dec. 1994에 개시되어 있는 바와 같이 공지의 스테이지이다. 클래스 AB 증폭기는 당업자에게 공지되어 있으므로, 상세한 설명은 하지 않는다. 스테이지(32)는 트랜지스터(M10, M11, M14 내지 M19)를 포함한다. 바람직하게는 출력 증폭기 스테이지(32)는 AB 출력단(40)을 구비한 이단 연산 증폭기를 포함한다. A-클래스 출력단을 구비한 연산 증폭기는 예컨대 AB 클래스 출력단 대신에 사용될 수도 있다.
도 5에 도시된 출력 스테이지(32)와 유사한 출력 스테이지는 예컨대 전술한 문서 IEEE J. of Solid State Circuit로부터 알 수 있다.
비교기(33)는 트랜지스터(M3~M6)를 구비한 공통의 차동 스테이지이다. 오프셋 보상은 트랜지스터(M7 내지 M9)를 포함하고 있는 보조 입력 스테이지를 통해서 전류 미러 트랜지스터(M12, M13)의 디제네레이션(degeneration)에 의해 구현된다. 전류 미러 트랜지스터(M12, M13)의 배열은 커런트 리피터 배열로 공지되어 있다. 주어진 실시예에서, 구간(1) 동안 연산 증폭기(32)는 보상 캐패시터(Cc1, Cc2)를 통한 단일 이득 폐루프 구성으로 있다.
보조 입력 스테이지의 비반전 입력단(51:트랜지스터(M9))의 게이트)은 두개의 게이트-소스 전압(Vgs17+Vgs16)으로 바이어스되고, 여기서 Vgs16은 트랜지스터(M16)의 게이트-소스 전압이고, Vgs17은 트랜지스터(M17)의 게이트-소스 전압이다. 따라서, 트랜지스터(M9)는 선형 영역에서 저항으로서 동작한다. 초기의 천이(도 4에 도시된 바와 같이) 이후에, 보조 스테이지의 반전 입력단(52:트랜지스터(M7))의 전압은, 오프셋 교정에 필요한 양의 트랜지스터(M12, M13)를 포함하는 전류 미러를 트랜지스터(M7/M8)의 저항이 디제네레이트시킬 수 있는 값으로 설정될 것이다. M7에 병렬인 트랜지스터(M8)는, 트랜지스터(M7)가 완전히 스위치 오프되었을 때, 트랜지스터(M12)용 접지로의 경로를 생성하기 위해 사용된다. 회로(50)는 제한된 범위의 오프셋의 보정을 가능하게 하지만, 수십 분의 일 밀리볼트면 미스 매치 및 프로세스 확장에 의한 랜덤한 오프셋을 커버하기에 충분하다.
오프셋 교정 구간(스위치(S1)는 닫히고, 스위치(S2)는 열림) 동안, 트랜지스터(M10, M11)의 게이트 전압은 그들의 게이트 캐패시턴스에 샘플링될 것이다. 제 1 스테이지(31)의 출력은 그 입력 오프셋에 따라서 변한다. 비교기(33)는 트랜지스터(M10)의 게이트에서 샘플링된 값에 따른 임의의 출력 전압의 변화를 감지할 것이고, 트랜지스터(M3, M4)에 흐르는 바이어스 전류를 스위칭함으로써 피드백 캐패시터(43(Coff))에 걸리는 전압을 증가 또는 감소시킬 것이다. 통상 동작 모드(신호(V2)가 논리 "하이"인 구간(2)) 동안, 트랜지스터(M3, M4)에 흐르는 전류는 스위치 오프되어서 가능한 한 전류 소비를 절감한다.
트랜지스터(M3, M4, M10, M14, M18, M19, M20, M21, M22, M23)는 p-타입 MOSFET이고, 다른 트랜지스터는 n-타입 MOSFET이다.
도 5에 도시된 실시예가 n-타입 및 p-타입 MOSFET 트랜지스터를 포함하고 있지만, 본 발명은, 제어 단자(게이트 또는 베이스와 같은)에 인가되는 제어 전압이 두개의 부하 단자(이미터 또는 컬렉터 또는 소스와 드레인)를 지나는 전류를 제어할 수 있는, npn-타입, pnp-타입 MESFET 등을 포함하는 다양한 트랜지스터를 사용해서 구현될 수 있다.
오프셋 전압이 보상되거나 완전히 상쇄된 이후에조차도, 피드백 캐패시터(43)는 누설 전류로 인해 전하를 상실했기 때문에 때때로 리프레시되어야 한다. 본 발명의 다른 실시예에서, 신호(V1, V2)는 리프레시 모드라 불리는 제 3 구간(3)동안 변경된다. 리프레시 모드 동안, 기간(T1)은 규정 구간(1) 동안 보다 더 짧아 질 수도 있고/있거나 기간(T2)은 더 길어질 수 있다. 이들 세개의 구간(1, 2, 3)의 실시예가 도 6에 도시되어 있다. 구간(1, 2)동안, 신호(V1, V2)는 도 4에 도시된 바와 같이 동일하다. 오프셋 전압이 보상된 이후에, 구간(3)이 개시된다. 이 시점은 t*로 도시되어 있다. t*에서 부터 계속, V2 신호 펄스는 더 길어지고, V1 펄스는 더 짧아진다. 주어진 실시예에서, T2*는 T2의 약 2배이고, T1*은 T1의 절반이다. 필요한 신호(V1, V2)를 생성하는 특정 드라이버가 사용될 수 있다.
다른 실시예에서, 이 드라이버는 피드백 캐패시터(43)의 전압을 모니터하는 임계치 검출기를 포함한다. 그 전압이 소정 레벨 이하로 떨어지면, 드라이버는 V1 펄스의 주파수를 증가시켜서 T2*가 더 짧아지고/짧아지거나 T1*이 더 길어지게 한다.
본 발명의 다른 실시예에서, 스위치(S1, S2)는 예컨대 전계 효과(FET) 타입의 트랜지스터 스위치이다. 바람직하게는, 오토 제로 스위치가 사용된다.
스위칭 신호(V1, V2)를 생성하는 멀티플렉서가 사용될 수 있다. 회로가 사용되는 환경에 의해 스위칭 신호가 공급되는 환경에서는 이러한 멀티플렉서가 필요없다는 것에 주목해야 한다.
여기에 개시된 다양한 실시예는 LCD 드라이버에 사용하기에 적합하다. 이러한 표시 장치에 있어서, RGB 비디오 신호와 같은 아날로그 신호는 각각의 디스플레이 셀, 즉 "픽셀"의 그레이 레벨을 제어하기 위해 사용된다. 이러한 신호는 복수의 공급 버스 또는 TFT 스크린의 소스 라인을 통해서 인가되고, 적절한 시간에 선택적으로 게이트(gate)되어서 복수의 로우 또는 게이트 공급 버스에 인가되는 게이트 신호에 의해 표시장치의 셀을 각각 표시한다. 통상적으로, 소스 라인 드라이버는 소스 라인을 구동하기 위해 사용된다. 여기 설명되는 다양한 실시예는 이러한 표시 장치용 소스 드라이버로서 사용될 수 있다. 이 경우에, 제 2 스테이지(32)의 출력단(40)은 예컨대 LCD의 소스 라인 버스에 접속된다. 출력단(40)은 도 5에 외형만 개략적으로 도시된 바와 같이, 캐패시터(Cload)를 "바라본다(see)". 이 캐패시터는 소스 라인 버스의 캐패시턴스를 나타낸다. 비디오 신호, 예컨대 RGB 신호는 제 1 스테이지(31)의 입력단(IN)에 인가된다. 일련의 스위칭 신호(V1, V2)는 본 발명에 따라서, LCD 드라이버가 비디오 신호를 샘플링하고 이 샘플링 신호를 유지할 수 있게 한다.
본 발명에 따른 일 실시예가 도 7에 도시되어 있다. 이 도면은 제어 회로를 구비한 LCD 표시 장치의 블록도를 도시하고 있다. 이 LCD 표시 장치는 복수의 소스 라인(67) 및 복수의 게이트 라인(68)을 구비한 LCD 스크린(60)을 포함한다. 소스 드라이버 모듈(61)은 각각의 소스 라인(67)을 구동하기 위해 사용된다. 통상적으로 하나의 게이트 라인(68) 전체를 구동시키는 게이트 드라이버(63)가 사용된다. CPU(62)는 모든 게이트 라인(68) 및 소스 라인(67)의 스캐닝을 제어한다. 이를 위해, CPU(62)는 버스(66)를 통해서, 비디오 신호(데이터 신호 및 제어 신호), 예컨대 RGB 신호를 소스 드라이버 모듈(61)에 제공하고, 버스(69)를 통해서 열 타이밍 신호를 게이트 드라이버(63)에 제공한다. 소스 드라이버 모듈(61)은 몇 개의 소스 드라이버를 포함할 수 있다. 통상적으로, 소스 라인 당 하나의 소스 드라이버가 존재한다. 그러나, 1개의, 또한 그것과 동일한 소스 드라이버가 몇 개의 소스 라인(67)을 구동시키는데 사용되는 다중화된 방식으로 소스 드라이버를 사용하는 것도 가능하다.
각각의 소스 드라이버는 도 8에 도시된 바와 같이, 디지털-아날로그(D/A) 변환기(64) 및 버퍼(65)를 포함한다. 버퍼(65)는 LCD 스크린(60)의 각각의 픽셀이 요구하는 전압으로 소스 라인을 구동시킨다. 본 발명에 따른 회로 장치는 버퍼 증폭기내의 오프셋 전압을 보상하기 위해 버퍼(65)의 내부에 사용된다.
본 발명에 따른 LCD 드라이버는 LCD 표시 장치를 제어하기 위해 사용되는 다른 소자와 함께 공통의 기판 상에 집적될 수 있다.
여기에 제공되는 해법의 이점은 제 1 접근법에서 오프셋 교정 구간(1)의 기간(T1)은 오프셋 상쇄 루프 대역폭으로부터 독립된다는 것과 회로 장치가 사용되는 환경의 타이밍에 맞춰질 수 있다는 것이다.
다른 장점은, 오프셋 상쇄 구간(1) 동안 모든 내부 노드 전압이 그들의 이전 값을 유지한다는 것이다. 이는 내부 노드에 그들의 원래의 값을 전달하는 데 있어서 천이가 요구되지 않기 때문에 구간(1)으로부터의 빠른 회복을 제공한다.
본 발명의 다른 장점은 출력단의 부하가 구간(1) 및 구간(2)동안 접속된 상태로 유지될 수 있다는 것이다.
본 발명은 오프셋 보상에 사용될 수 있는 시간이 짧고, 높은 듀티 사이클이 요구되는 시스템 및 애플리케이션에서 사용되기에 적합하다. 애플리케이션 중 하나의 타입은 예컨대 TFT 표시 장치의 소스 드라이버이다. 디스플레이 픽셀을 구동하는데 필요한 시간에 영향을 주지 않도록, 가능한 한 감소된 오프셋 보정 시간 및 내우 낮은 오프셋을 가진 출력 버퍼가 요구된다. 이들 드라이버에서, 400개까지의 출력 버퍼가 단일 칩에 제공될 수 있어서, 높은 듀티 사이클의 오프셋 상쇄 회로, 낮은 전류 소비 및 작은 영역이 필요하다.
도면 및 명세서에 있어서, 본 발명의 바람직한 실시예가 설명되었고, 특정 용어가 사용되었고, 주어진 설명은 일반적이고, 이해하기 쉬운 용어를 사용했지만 한정하려는 것은 아니다.

Claims (31)

  1. 두개의 입력단(36, 37) 및 출력 증폭기 스테이지(32)의 입력단(35)에 접속 가능한 출력단(34)을 구비한 입력 증폭기 스테이지(31), 제 1 입력단(41), 제 2 입력단(42) 및 비교기 출력단(44)을 구비한 비교기(33), 상기 입력 증폭기 스테이지(31)의 오프셋 튜닝 입력단(45)에 접속된 피드백 캐패시터(43), 및 회로 장치가 제 1 구간(phase)에서 제 2 구간으로 스위칭되도록 스위칭 신호(V1, V2)에 의해 제어 가능한 복수의 스위치(S1, S2)를 포함하는 회로 장치에 있어서,
    상기 제 1 구간 동안,
    - 상기 입력 증폭기 스테이지(31)의 상기 출력단(34) 및 상기 출력 증폭기 스테이지(32)의 상기 입력단(35)은 상기 스위치들(S2) 중 첫번째 스위치에 의해 분리되고,
    - 상기 입력 증폭기 스테이지(31)의 상기 두개의 입력단(36, 37)은 상기 스위치들(S1) 중 두번째 스위치를 통해서 접속되며,
    - 상기 비교기의 출력단(44)을 통해 상기 피드백 캐패시터(43)의 전하 및 이에 따른 상기 오프셋 튜닝 입력단(45)에서의 전압이 변경되어, 상기 입력 증폭기 스테이지(31)의 오프셋이 고정되도록, 상기 비교기(33)의 상기 제 1 입력단(41)은 상기 입력 증폭기 스테이지(31)의 상기 출력단(34)에 접속되고, 상기 비교기(33)의 상기 제 2 입력단(42)은 상기 출력 증폭기 스테이지(32)의 상기 입력단(35)에 접속되는
    회로 장치.
  2. 제 1 항에 있어서,
    상기 제 2 구간 동안,
    - 상기 입력 증폭기 스테이지(31)의 상기 출력단(34) 및 상기 출력 증폭기 스테이지(32)의 상기 입력단(35)은 상기 스위치들(S2) 중 첫번째 스위치에 의해 접속되고,
    - 상기 입력 증폭기 스테이지(31)의 상기 두개의 입력단(36, 37)은 상기 스위치들(S1) 중 두번째 스위치에 의해 분리되며,
    - 상기 비교기 출력단(44)은 상기 스위치들(S1) 중 다른 하나의 스위치에 의해 캐패시터(43)로부터 분리되는
    회로 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 구간 동안 닫혀있는 두개의 스위치(S1) 및 상기 제 2 구간 동안 닫혀있는 두개의 스위치(S2)를 포함하는
    회로 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 구간은 제 2 구간 보다 더 짧은
    회로 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 출력 증폭기 스테이지(32)는 출력단(40)이 보상 캐패시터(39)를 통해서 상기 출력 증폭기 스테이지(32)의 상기 입력단(35)에 피드백 방식으로 접속되어 있는 증폭기(38)를 포함하는
    회로 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 증폭기(38)의 상기 출력단(40)은 부하에 접속가능한
    회로 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 증폭기(38)의 상기 출력단(40)은 고유하게 안정 상태(intrinsically stable)인
    회로 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 비교기(33)의 상기 제 1 입력단(41)과 상기 비교기(33)의 상기 제 2 입력단(42) 사이에 전압차가 있다면, 상기 비교기(33)는 그 출력단(44)에 전류를 생성하는
    회로 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 입력 증폭기 스테이지(31)는 미러(mirror)형 토폴로지로 구현되는
    회로 장치.
  10. 제 9 항에 있어서,
    상기 입력 증폭기 스테이지(31)는 전류 미러 및 보조 입력 스테이지를 포함하는
    회로 장치.
  11. 제 10 항에 있어서,
    상기 입력 증폭기 스테이지(31)의 상기 출력단(34)에서의 오프셋은 상기 보조 입력 스테이지를 통해서 상기 전류 미러의 디그레데이션(degradation)에 의해 교정되는
    회로 장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 출력 증폭기 스테이지(32)는 AB-토폴로지 또는 A-토폴로지로 구현되는
    회로 장치.
  13. 제 10 항에 있어서,
    상기 출력 증폭기 스테이지(32)는 AB 출력단을 구비한 2-스테이지 연산 증폭기를 포함하는
    회로 장치.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 비교기(33)는 차동 스테이지로서 구현되는
    회로 장치.
  15. 제 1 항 또는 제 2 항에 기재된 회로 장치(50)를 포함하는 시스템에 있어서,
    상기 스위칭 신호(V1, V2)는 상기 시스템에 의해 상기 회로 장치(50)의 상기 스위치(S1, S2)로 제공되는
    시스템.
  16. 제 15 항에 있어서,
    상기 시스템은 표시 장치의 일부인
    시스템.
  17. 복수의 소스 라인(67) 및 복수의 게이트 라인(68)을 갖는 표시 스크린(60)과, 게이트 드라이버(63)와, 소스 드라이버 모듈(61)을 포함하는 표시 시스템(a display system)에 있어서,
    상기 표시 시스템은 표시 스크린(60)에 표시될 정보를 나타내는 입력 신호를 수신하고, 상기 소스 드라이버 모듈(61)은 제 1 항 또는 제 2 항에 기재된 회로 장치를 구비한 버퍼를 포함하는
    표시 시스템.
  18. 제 17 항에 있어서,
    상기 출력 증폭기 스테이지(32)는 상기 복수의 소스 라인(67) 중 하나의 소스 라인에 접속되는
    표시 시스템.
  19. 제 16 항에 있어서,
    상기 표시 스크린(60)은 LCD 표시 스크린인
    표시 시스템.
  20. 두개의 입력단(36, 37) 및 하나의 출력단(34)을 구비한 입력 증폭기 스테이지(31)-이 스테이지(31)는 회로 장치의 일부임-의 오프셋 전압을 보상하는 방법으로서, 상기 회로 장치가, 상기 입력 증폭기 스테이지(31)의 상기 출력단(34)에 접속가능한 입력단(35)을 구비한 출력 증폭기 스테이지(32)와, 제 1 입력단(41), 제 2 입력단(42) 및 비교기 출력단(44)을 구비한 비교기(33)와, 상기 입력 증폭기 스테이지(31)의 오프셋 튜닝 입력단(45)에 접속된 피드백 캐패시터(43)와, 제 1 스위치들(S1) 및 제 2 스위치들(S2)을 포함하는, 오프셋 전압 보상 방법에 있어서,
    상기 오프셋 전압 보상 방법은,
    (a) 상기 제 1 스위치들(S1)을 닫고 상기 제 2 스위치들(S2)을 여는 단계와,
    (b) 상기 비교기(33)의 상기 제 1 입력단(41)과 제 2 입력단(42) 사이의 전압차를 감지해서, 상기 비교기 출력단(44)에 출력 전류를 생성하는 단계와,
    (c) 상기 출력 전류를 사용해서 상기 피드백 캐패시터(43)를 충전시키거나 방전시키는 단계와,
    (d) 상기 오프셋 튜닝 입력단(45)을 통해서 상기 입력 증폭기 스테이지(31)의 오프셋을 조정해서 상기 입력 증폭기 스테이지(31)의 상기 오프셋 전압을 보상하는 단계
    를 포함하는 방법.
  21. 제 20 항에 있어서,
    (e) 상기 제 2 스위치들(S2)을 닫고, 상기 제 1 스위치들(S1)을 여는 단계와,
    (f) 상기 입력 증폭기 스테이지(31)의 상기 두개의 입력단(36, 37) 중 하나에 인가되는 입력 신호(IN)를 증폭시켜서, 상기 출력 증폭기 스테이지(32)의 출력단(40)에 대응 출력 신호를 제공하는 단계
    를 포함하는 방법.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 단계(a) 동안, 상기 입력 증폭기 스테이지(31)의 출력단(34)은 상기 제 2 스위치들(S2) 중 하나에 의해 상기 출력 증폭기 스테이지(32)의 입력단(35)으로부터 접속 해제되는 방법.
  23. 제 20 항 또는 제 21 항에 있어서,
    상기 단계(a) 동안, 상기 비교기 출력단(44)은 상기 피드백 캐패시터(43)의 하나의 단자에 접속되는
    방법.
  24. 제 20 항 또는 제 21 항에 있어서,
    상기 단계(a) 동안, 상기 입력 증폭기 스테이지(31)의 상기 두개의 입력단(36, 37)이 접속되는
    방법.
  25. 제 21 항에 있어서,
    상기 단계(e) 동안, 상기 입력 증폭기 스테이지(31)의 상기 출력단(34)은 상기 제 2 스위치들(S2) 중 하나에 의해 상기 출력 증폭기 스테이지(32)의 입력단(35)에 접속되는 방법.
  26. 제 21 항에 있어서,
    상기 단계(e) 동안, 상기 비교기(33)의 상기 제 1 입력단(41)과 상기 제 2 입력단(42)이 서로 접속되는
    방법.
  27. 제 20 항 또는 제 21 항에 있어서,
    상기 단계(a) 및 상기 단계(e)는 주기적으로 반복되는
    방법.
  28. 제 20 항 또는 제 21 항에 있어서,
    상기 단계(a) 내지 단계(d)는 오프셋 보상 구간 동안 수행되고, 상기 오프셋 보상 구간의 기간은 T1인
    방법.
  29. 제 28 항에 있어서,
    상기 단계(e) 내지 (f)는 활성 구간 동안 수행되고, 상기 활성 구간의 기간은 T2인
    방법.
  30. 제 29 항에 있어서,
    T1 < T2인
    방법.
  31. 제 29 항에 있어서,
    T1은 T2의 0.1% 내지 49%의 크기인
    방법.
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