JP4234159B2 - オフセット補正装置、半導体装置および表示装置ならびにオフセット補正方法 - Google Patents
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Description
1a オペアンプ
2、12、22 オフセット補正回路(オフセット生成部)
2a 制御回路
12a、22a DA変換回路(制御回路)
31、31A オフセットデータ収集制御回路(オフセット生成制御部)
41 周期発生回路(トリガ信号発生手段、周期発生装置)
42 電源投入検知回路(トリガ信号発生手段、電源投入検知装置)
43 ノイズ検知回路(トリガ信号発生手段、ノイズ検知装置)
43a 検知RAM(検知記憶部)
44 外部信号
45 バックアップRAM回路(バックアップ記憶装置)
S1、S2 スイッチ素子
DL、DL(n−1)〜DL0、DDL3〜DDL0
ラッチ回路
Claims (25)
- 入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、
前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡したときの前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第1の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第2の論理値の、2値の論理信号として記憶部に記憶し、前記記憶部に記憶された前記論理信号を用いて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正し、
前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生するトリガ信号発生手段を備え、
前記トリガ信号発生手段として、記憶したデジタルデータにとって外乱となるノイズを検知するノイズ検知装置を備え、
前記ノイズ検知装置は、前記ノイズを検知したことを示すノイズ検知信号を前記トリガ信号として出力し、
前記ノイズ検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とするオフセット補正装置。 - 前記論理信号を用いた前記オフセットの補正は、最初に前記論理信号の前記論理値を仮に決定し、前記仮に決定した前記論理値の前記論理信号に応じた前記オフセットの補正を行って、その後の前記出力電圧に対する前記論理値の決定と、決定した前記論理値の前記論理信号に応じた前記オフセットの補正とを順次繰り返して行うことにより行われることを特徴とする請求項1に記載のオフセット補正装置。
- 前記論理信号は、各ビットが重み付けされて量子化された複数ビットの論理値からなることを特徴とする請求項1または2に記載のオフセット補正装置。
- 入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、
前記非反転入力端子と前記反転入力端子とを短絡するための第1のスイッチ素子と、
前記非反転入力端子と前記反転入力端子とのいずれか一方を、前記オペアンプの通常動作時の対応する信号入力端子から開放するための第2のスイッチ素子と、
前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第1の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第2の論理値の、2値の論理信号としてラッチして第1ラッチ信号として出力する少なくとも1つのラッチ回路を有するラッチ部と、
前記ラッチ部から複数回時系列で入力される前記第1ラッチ信号を順次ラッチして記憶し、前記順次ラッチ中を含めて複数ビットの第2ラッチ信号として出力することが可能な記憶部と、
前記記憶部から出力される前記第2ラッチ信号に応じて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正するためのオフセット補正用信号を生成して前記オペアンプに入力する制御回路とを備え、
前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生するトリガ信号発生手段を備え、
前記トリガ信号発生手段として、記憶したデジタルデータにとって外乱となるノイズを検知するノイズ検知装置を備え、
前記ノイズ検知装置は、前記ノイズを検知したことを示すノイズ検知信号を前記トリガ信号として出力し、
前記ノイズ検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とするオフセット補正装置。 - 入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、
前記非反転入力端子と前記反転入力端子とを短絡するための第1のスイッチ素子と、
前記非反転入力端子と前記反転入力端子とのいずれか一方を、前記オペアンプの通常動作時の対応する信号入力端子から開放するための第2のスイッチ素子と、
前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第1の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第2の論理値の、2値の論理信号としてラッチして第1ラッチ信号として出力するラッチ回路を複数有し、各前記ラッチ回路のラッチ動作を行うタイミングは独立に設定可能であって、ラッチ動作を行うまでの各前記ラッチ回路の出力を所定の論理値に確定した前記第1ラッチ信号とし、全ての前記ラッチ回路の前記第1ラッチ信号を複数ビットの第2ラッチ信号として出力する記憶部と、
前記記憶部から出力される前記第2ラッチ信号に応じて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正するためのオフセット補正用信号を生成して前記オペアンプに入力する制御回路とを備え、
前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生するトリガ信号発生手段を備え、
前記トリガ信号発生手段として、記憶したデジタルデータにとって外乱となるノイズを検知するノイズ検知装置を備え、
前記ノイズ検知装置は、前記ノイズを検知したことを示すノイズ検知信号を前記トリガ信号として出力し、
前記ノイズ検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とするオフセット補正装置。 - 前記ラッチ回路は時系列で1つずつラッチ動作を行うことを特徴とする請求項5に記載のオフセット補正装置。
- 前記ラッチ回路による前記オペアンプの出力電圧の各ラッチ動作の直前に、前記ラッチ回路が第1の論理値の前記第1ラッチ信号を出力するような電圧を前記ラッチ回路に入力することを特徴とする請求項4ないし6のいずれか1項に記載のオフセット補正装置。
- 前記オペアンプはオフセット調整機能端子付きオペアンプであり、前記制御回路は前記オフセット補正用信号を前記オフセット調整機能端子に入力することを特徴とする請求項4ないし7のいずれか1項に記載のオフセット補正装置。
- 前記ラッチ回路はスタティックな回路で構成されることを特徴とする請求項4ないし8のいずれか1項に記載のオフセット補正装置。
- 前記制御回路は、前記第2ラッチ信号をデジタル−アナログ変換してオフセット補正用信号を生成するDA変換回路であることを特徴とする請求項4ないし9のいずれか1項に記載のオフセット補正装置。
- 前記第2ラッチ信号の各ビットは前記制御回路で重み付けされることを特徴とする請求項4ないし10のいずれか1項に記載のオフセット補正装置。
- 前記オペアンプは位相補償用の回路素子を備え、前記回路素子を前記オペアンプから開放するためのスイッチ素子を備えていることを特徴とする請求項1ないし11のいずれか1項に記載のオフセット補正装置。
- 前記トリガ信号発生手段は、前記トリガ信号としての周期信号を発生する周期発生装置をさらに備え、
前記周期発生装置が発生した前記周期信号の周期のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とする請求項1ないし12のいずれか1項に記載のオフセット補正装置。 - 前記トリガ信号発生手段は、前記オフセット補正装置を備える装置の電源電圧が投入されたことを検知する電源投入検知装置をさらに備え、
前記電源投入検知装置は、前記電源電圧の投入を検知したことを示す電源投入検知信号を前記トリガ信号として出力し、
前記電源投入検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とする請求項1ないし12のいずれか1項に記載のオフセット補正装置。 - 前記ノイズ検知装置は、前記外乱となるノイズを検知するための論理値を記憶する検知記憶部を備え、前記ノイズによって前記検知記憶部に記憶されている論理値が変化すると、前記ノイズを検知したと判定したことを示すための判定信号を出力することを特徴とする請求項1ないし14のいずれか1項に記載のオフセット補正装置。
- 前記検知記憶部は、複数個設けられていることを特徴とする請求項15に記載のオフセット補正装置。
- 前記検知記憶部は、初期化後に互いに排他的な論理値を有するペアとなる記憶素子で構成されていることを特徴とする請求項16に記載のオフセット補正装置。
- 前記検知記憶部は、前記記憶部よりも前記ノイズに対してセンシティブであることを特徴とする請求項15ないし17のいずれか1項にオフセット補正装置。
- 前記オペアンプの出力電圧のオフセット補正が完了すると、前記トリガ信号発生手段を初期化することを特徴とする請求項1ないし18のいずれか1項に記載のオフセット補正装置。
- 入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、
前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡したときの前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第1の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第2の論理値の、2値の論理信号として記憶部に記憶し、前記記憶部に記憶された前記論理信号を用いて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正し、
前記オペアンプの出力電圧のオフセット補正が完了すると、前記記憶部に記憶された論理値のバックアップを行うバックアップ記憶装置を備え、
前記バックアップ記憶装置は、外乱となるノイズによって、前記記憶部に記憶されている論理値が変化すると、前記バックアップ記憶装置に記憶されているバックアップデータと書き込みイネーブル信号とを出力し、前記バックアップデータと前記書き込みイネーブル信号とによって、前記記憶部に記憶された論理値を修正し、
前記バックアップ記憶装置は、前記ノイズによって、前記バックアップ記憶装置に記憶されている論理値と前記記憶部に記憶されている論理値とが共に変化すると、前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生し、
前記トリガ信号を発生する手段として、記憶したデジタルデータにとって外乱となるノイズを検知するノイズ検知装置を備え、
前記ノイズ検知装置は、前記ノイズを検知したことを示すノイズ検知信号を前記トリガ信号として出力し、
前記ノイズ検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とするオフセット補正装置。 - 前記バックアップ記憶装置は、複数個のバックアップ記憶素子を備え、
前記ノイズによって前記バックアップ記憶素子のいずれかに記憶されている論理値が変化すると、前記記憶部に記憶されている論理値によって前記バックアップ記憶素子に記憶された論理値を修正することを特徴とする請求項20に記載のオフセット補正装置。 - 請求項1ないし21のいずれか1項に記載のオフセット補正装置を備えていることを特徴とする半導体装置。
- 請求項22に記載の半導体装置を表示の駆動装置として備えていることを特徴とする表示装置。
- 入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生し、前記非反転入力端子と前記反転入力端子とを短絡させたときの前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第1の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第2の論理値の、2値の論理信号として記憶し、記憶したデジタルデータにとって外乱となるノイズを検知し、前記ノイズを検知したことを示すノイズ検知信号を前記トリガ信号として出力し、前記ノイズ検知信号のタイミングおよび記憶された前記論理信号を用いて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正することを特徴とするオフセット補正方法。
- 前記論理信号は、各ビットが重み付けされて量子化された複数ビットの論理値からなることを特徴とする請求項24に記載のオフセット補正方法。
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