JP5624493B2 - 差動増幅装置 - Google Patents

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Description

本発明は、差動増幅装置のオフセット電圧の補正に関する。
アナログ-ディジタル(A/D)変換器の一つにデルタシグマ（ΔΣ）型A/D変換器がある。構成が簡単な低次のΔΣ型A/D変換器に直流成分を有する信号を入力すると、ΔΣ型A/D変換器が出力するディジタル信号に周期性をもつ信号が重畳する。この周期性の信号は、直流成分の大きさにより周波数が変化する「トーン性のノイズ」となり、信号雑音(S/N)比を顕著に悪化させる。
「トーン性のノイズ」を抑制するには、ΔΣ型A/D変換器に入力する信号の直流成分を充分に小さくして「トーン性のノイズ」の周波数を、使用する周波数帯域よりも下げる方法がある。ΔΣ型A/D変換器のアナログ入力信号として、差動増幅器の出力信号を使用する場合、差動増幅器が出力するオフセット電圧の抑制が必要になる。
差動増幅器が有する出力オフセット電圧を抑制する方法として、例えば特許文献1が開示する技術が挙げられる。特許文献1が記載するオフセット補正回路は、出力から入力へのフィードバックを行わない状態で、差動増幅器の非反転入力端子と反転入力端子を短絡したときの差動増幅器の出力電圧に基づき、差動増幅器が有する出力オフセット電圧を補正する。つまり、オフセット電圧の補正期間に、二つの入力端子を短絡して差動増幅器を動作させ、その際の出力電圧に基づきオフセットを補正する。この動作により、差動増幅器が有する出力オフセット電圧を除去することができる。
しかし、オフセットの補正期間後の通常動作期間において、差動増幅器の二つの入力端子はスイッチにより分離され、差動増幅器は、二つの入力端子の入力信号の差分信号を増幅して出力する。つまり、通常動作期間における二つの入力端子の入力信号間のオフセット電圧を補正することはできない。言い換えれば、通常動作期間において、二つの入力端子の入力信号間のオフセット電圧は増幅され、充分なオフセット電圧の補正ができない。
特開2006-311350公報
本発明は、差動増幅装置が出力するオフセット電圧を充分に抑制することを目的とする。
本発明は、前記の目的を達成する一手段として、以下の構成を備える。
本発明にかかる差動増幅装置は、一端が信号源に接続されるキャパシタと、第一の入力端子に入力される信号と、第二の入力端子に入力される信号の差分を増幅する差動増幅器と、前記キャパシタの他端を前記第一の入力端子に接続するか否かを切り替えるスイッチと、前記第一の入力端子と前記第二の入力端子の間に接続された抵抗と、前記第一の入力端子が前記キャパシタの前記他端に接続されないように前記スイッチが制御された補正期間において、前記差動増幅器の出力信号に基づき前記差動増幅器のオフセット電圧を補正する補正回路とを有することを特徴とする。
本発明によれば、差動増幅装置が出力するオフセット電圧を充分に抑制することができる。
実施例1の差動増幅装置の構成例を説明するブロック図。 差動増幅装置の他の構成例を説明するブロック図。 オフセット電圧補正回路の構成例および動作例を説明する図。 オフセット電圧補正回路の他の構成例および動作例を説明する図。 オフセット電圧補正回路の別の構成例を説明する図。
以下、本発明にかかる実施例の差動増幅装置を図面を参照して詳細に説明する。
［差動増装置の構成］
図1のブロック図により実施例の差動増幅装置の構成例を説明する。
図1に示す差動増幅器10の第一の入力端子（非反転入力端子、以下、＋IN端子）には、＋IN端子と信号入力端子（以下、INP端子）の接続を開閉するスイッチS1、および、入力抵抗RINが接続される。また、差動増幅器10の第二の入力端子（反転入力端子、以下、−IN端子）には、信号入力端子（以下、INN端子）および入力抵抗RINとが接続される。つまり、＋IN端子と−IN端子は、入力抵抗RINを介して接続されている。なお、差動増幅器10の＋IN端子の入力抵抗値R+INおよび−IN端子の入力抵抗R-INに対して、入力抵抗RINの抵抗値は充分に小さい（R-IN, R+IN ≫ RIN）。
差動増幅器10は、第一の出力端子（正出力端子、以下、OUT_P端子）、および、OUT_P端子の信号を反転した信号を出力する第二の出力端子（負出力端子、以下、OUT_N端子）を有する。オフセット電圧補正回路20の入力端子はOUT_P端子とOUT_N端子にそれぞれ接続され、オフセット電圧補正回路20の出力OCALは差動増幅器10のオフセット補正用の入力端子に接続される。
差動増幅装置は、通常、INP端子の入力信号とINN端子の入力信号の差分信号を増幅する。この期間を「通常動作期間」と呼ぶ。通常動作期間において、スイッチS1は、INP端子と＋IN端子を接続するよう制御される。
通常動作期間において、INN端子は基準電圧Vrefを入力し、INP端子は、キャパシタCを介して信号を入力する。INP端子の入力信号は、入力抵抗RINにより信号入力端子INNの基準電圧Vrefに基づいて容量結合され、差動増幅器10の＋IN端子に入力される。差動増幅器10は、＋IN端子の入力信号と−IN端子の入力信号（基準電圧Vref）の差分信号を増幅した信号をOUT_P端子とOUT_N端子から出力する。
一方、オフセット電圧を補正する期間（以下、補正期間）において、スイッチS1は、INP端子と＋IN端子を非接続にするように制御される。
補正期間において、INN端子に基準電圧Vrefが入力されると、入力抵抗RINを介して＋IN端子にも基準電圧Vrefが入力される。従って、＋IN端子と−IN端子には同一信号が入力されることになり、OUT_P端子とOUT_N端子からは、差動増幅器10が有するオフセットに起因する信号が出力される。
補正期間において、オフセット電圧補正回路20は、OUT_P端子とOUT_N端子の出力信号をそれぞれ入力して、OUT_P端子の出力信号とOUT_N端子の出力信号の差を無くすような補正信号OCALを出力する。差動増幅器10は、補正信号OCALに基づきオフセットを補正する。なお、補正期間後の通常動作期間においても、オフセット電圧補正回路20は、補正信号OCALを維持する。
このように、通常動作期間の前に補正期間を設ければ、差動増幅装置は、通常動作期間において、差動増幅器10が有するオフセット電圧が無い状態で精度のよい差動増幅を行うことが可能になる。
なお、差動増幅器10の一例として、全差動型増幅器の場合を示したが、単出力型の差動増幅器であってもよい。その場合、オフセット電圧補正回路20は、入力信号が無い場合に出力されるべき電圧と、補正期間に差動増幅器が出力する電圧の差分を無くすような補正信号OCALを出力する。
また、通常動作期間において、INP端子とINN端子の間は入力抵抗RINを介して接続されている。従って、INP端子に入力された信号と、INN端子に入力された信号の間のオフセット成分（直流成分）はキャパシタCによってカットされる。さらに、入力抵抗RINによって＋IN端子と−IN端子が直流的に短絡され、両端子の基準電位は一致し、オフセット成分は除去される。
［差動増幅装置の他の構成］
図2のブロック図により差動増幅装置の他の構成例を説明する。
図2に示すように、実施例2における差動増幅器10の出力端子とオフセット電圧補正回路20の接続は実施例1と異なる。つまり、OUT_P端子は低域通過フィルタ(LPF)30の入力端子に接続され、OUT_N端子はLPF31の入力端子に接続される。そして、LPF30の出力端子は、ΔΣアナログ-ディジタル変換器40の非反転入力端子およびオフセット電圧補正回路20の入力端子の一方に接続される。また、LPF31の出力端子は、ΔΣA/D変換器40の反転入力端子およびオフセット電圧補正回路20の入力端子の他方に接続される。
つまり、図2に示す差動増幅装置は、差動増幅器10の出力信号をアンチエイリアシングフィルタとしてのLPFを通過させた後、ΔΣA/D変換器40に入力してディジタル信号に変換する構成を有する。なお、A/D変換器の一例として、ΔΣA/D変換器を示したが、他の方式のA/D変換器であってもよい。オフセット電圧の大きさにより周波数が変化する「トーン性のノイズ」の課題を有するのはΔΣA/D変換器の場合のみである。しかし、本実施例によれば、他の方式のA/D変換器であっても、入力信号のオフセット電圧が大きいことによる影響を低減することができる。
補正期間において、オフセット電圧補正回路20は、LPF30の出力信号SDM_INPとLPF31の出力信号SDM_INNをそれぞれ入力する。そして、それら出力信号の差を無くすように補正信号OCALを出力し、補正期間後の通常動作期間においても補正信号OCALを維持する。
通常動作期間の前に補正期間を設ければ、差動増幅装置は、図1に示す差動増幅装置と同様に、通常動作期間において、差動増幅器10が有するオフセット電圧が無い状態で精度のよい差動増幅を行うことが可能になる。
また、通常動作期間において、INP端子とINN端子の間は入力抵抗RINを介して接続されている。従って、INP端子に入力された信号と、INN端子に入力された信号の間のオフセット成分（直流成分）はキャパシタCによってカットされる。さらに、入力抵抗RINによって＋IN端子と−IN端子が直流的に短絡され、両端子の基準電位は一致し、オフセット成分は除去される。この作用は、図1に示す差動増幅装置と同様である。
なお、上記では、差動増幅器10の−IN端子に基準電圧Vrefを入力する例を説明したが、基準電圧以外の信号を入力してもよい。
［オフセット電圧補正回路の構成］
図3によりオフセット電圧補正回路20の構成例および動作例を説明する。
図3(a)に示すように、オフセット電圧補正回路20は、非反転入力端子（以下、OINP端子）および反転入力端子（以下、OINN端子）を有するコンパレータ21、並びに、アップダウンカウンタ22を有する。アップダウンカウンタ22は、コンパレータ21の出力UDOUT、および、クロックclkを入力する。アップダウンカウンタ22のカウント値は補正信号OCALとして出力される。
図3(b)はオフセット電圧補正回路20の動作を説明するタイミングチャートである。図3(b)において、信号S1_cntはスイッチS1を制御する信号であり、信号S1_cntがハイレベル‘1’になると、スイッチS1はINP端子と＋IN端子を非接続にして、補正期間に入る。
補正期間において、アップダウンカウンタ22にはクロックclkが入力される。クロックclkが入力されると、アップダウンカウンタ22は、OINP端子の入力信号とOINN端子の入力信号を比較した結果を示すコンパレータ21の出力UDOUTに基づきアップダウンカウントを行う。
図3(b)は、初期状態において、OINP端子の電圧がOINN端子の電圧より高い（VOINP＞VOINN）状態を示す。この場合、コンパレータ21はローレベル‘0’の信号UDOUTを出力する。信号UDOUT=‘0’の場合、アップダウンカウンタ22は、ダウンカウントを行う。そのカウント値である補正信号OCALに応じて、差動増幅器10はオフセットを補正し、OINN端子の電圧が上昇する。
OINN端子の電圧上昇により、VOINP≦VOINNになると、コンパレータ21の信号UDOUTは反転する。信号UDOUT=‘1’の場合、アップダウンカウンタ22は、アップカウントを行う。そのカウント値である補正信号OCALに応じて、差動増幅器10はオフセットを補正し、OINN端子の電圧が降下する。
上記のOINN端子の電圧の上昇と降下が繰り返されて、アップダウンカウンタ22の最下位ビットの精度に応じた範囲にOINP端子の電圧とOINN端子の電圧の差が補正される。つまり、図1の構成例においては、差動増幅器10の端子OUT_Pと端子OUT_Nの差が補正される。また、図2の構成例においては、LPF30の出力信号SDM_INPとLPF31の出力信号SDM_INNの差が補正される。
なお、アップダウンカウンタ22が出力する補正信号OCALに応じて、差動増幅器10のオフセットを補正する方法は如何なる方法でもよい。例えば、差動増幅器の差動対を構成するトランジスタに流す電流値の制御、差動増幅器の差動対を構成するトランジスタの面積比の制御、出力電圧を設定する抵抗値の調整などが挙げられる。
また、図3(b)に示すタイミングチャートにおいては、OINN端子側の電圧のみが補正される例を説明した。しかし、OINP端子側の電圧のみが補正されてもよいし、OINN端子側とOINP端子側の両方の電圧が補正されてもよい。
［オフセット電圧補正回路の他の構成］
図4によりオフセット電圧補正回路20の他の構成例および動作例を説明する。
図4(a)に示すオフセット電圧補正回路20には、図3(a)に示すコンパレータ21とアップダウンカウンタ22（第一のカウンタ）の構成に、カウンタ23（第二のカウンタ）およびスイッチ24が追加されている。カウンタ23は、コンパレータ21の出力UDOUTをクロック入力端子に入力する。スイッチ24は、カウンタ23の出力COUTに応じて、クロックclkをアップダウンカウンタ22に供給するか、Lowレベルに固定するかを切り替える。
図4(b)はオフセット電圧補正回路20の動作を説明するタイミングチャートである。なお、図3(b)に示す動作と同様の部分の説明は省略する。
初期状態において、スイッチ24はクロックclkをアップダウンカウンタ22に供給する。カウンタ23は、コンパレータ21の出力UDOUTをカウントする。従って、オフセットの補正が充分行われた後、コンパレータ21の出力UDOUTが‘1’と‘0’を繰り返す状態になるとカウンタ23のカウント値が増加する。そして、カウンタ23のカウント値が所定値に達すると、カウンタ23の出力COUTが‘1’になり、スイッチ24はアップダウンカウンタ22に対するクロックclkをLowレベルに固定する。
カウンタ23をコンパレータ21の出力UDOUTの立上がりにおいてカウントアップする構成にして、カウンタ23の出力COUTを‘1’にするカウント値を適宜設定すると、オフセットの補正の終了タイミングを制御することができる。つまり、OINP端子側の電圧が高い状態でオフセットの補正を終了するか、OINN端子側の電圧が高い状態でオフセットの補正を終了するかを制御することができる。ここでは、コンパレータ21の出力UDOUTの立上がりに同期してカウントアップする例を説明するが、UDOUTの立下がりに同期してカウントアップしてもよいし、UDOUTの立上がりおよび立下がりに同期してカウントアップする構成としてもよい。
図4(b)の例は、信号UDOUTが立上がったタイミングでクロックclkの供給を停止する例を示している。クロックclkがLowレベルに固定されると、アップダウンカウンタ22が出力する補正信号OCALの変化も停止し、ほぼクロックclkがLowレベルに固定された時点の補正信号OCALが維持される。その結果、OINP端子の電圧とOINN端子の電圧の差も補正信号OCALに対応する値に維持される。
図3に示すオフセット電圧補正回路20の構成によれば、前述したように、OINP端子の電圧とOINN端子の電圧の差は、アップダウンカウンタ22の最下位ビットの精度に応じた範囲に収束する。一方、図4に示すオフセット電圧補正回路20の構成によれば、OINP端子の電圧とOINN端子の電圧の差を、図3の構成に比べて、半分にすることができる。
［オフセット電圧補正回路の別の構成］
図5によりオフセット電圧補正回路20の別の構成例を説明する。
図5において、オフセット電圧補正回路20のオペアンプ（差動増幅器）25は、＋IN端子にOINP端子が、−IN端子にOINN端子が接続される。A/D変換器(ADC)26は、オペアンプ25の出力信号AOUTを入力し、補正信号OCALを出力する。
補正期間に入ると、オペアンプ25は、OINP端子の電圧とOINN端子の電圧の差を増幅した出力信号AOUTを出力する。ADC26は、出力信号AOUTをディジタル補正信号OCALに変換する。差動増幅器10は、ディジタル補正信号OCALに基づき、OINP端子の電圧とOINN端子の電圧の差が無くなるようにオフセットを補正する。
OINP端子の電圧とOINN端子の電圧が変化すると、オペアンプ25の出力信号AOUTも変化し、ADC26が出力するディジタル補正信号OCALも変化する。この変化の繰り返しにより、差動増幅器10のオフセットが補正される。補正期間後の通常動作期間において、ディジタル補正信号OCALの値は維持される。
このように、オフセットの補正期間において、差動増幅器10の＋IN端子と−IN端子に同じ信号を入力してオフセット補正を行い、通常動作期間においてオフセットの補正信号OCALを維持することで、オフセット電圧を抑制することができる。
なお、上記の実施例は、本発明を実施するに当っての具体化の例を示したものに過ぎず、それによって本発明の技術的範囲を限定的に解釈してはならない。つまり、本発明は、その技術思想、または、その主要な特徴から逸脱することなく、様々な形で実施することができる。

Claims (9)

  1. 一端が信号源に接続されるキャパシタと、
    第一の入力端子に入力される信号と、第二の入力端子に入力される信号の差分を増幅する差動増幅器と、
    前記キャパシタの他端を前記第一の入力端子に接続するか否かを切り替えるスイッチと、
    前記第一の入力端子と前記第二の入力端子の間に接続された抵抗と、
    前記第一の入力端子が前記キャパシタの前記他端に接続されないように前記スイッチが制御された補正期間において、前記差動増幅器の出力信号に基づき前記差動増幅器のオフセット電圧を補正する補正回路とを有することを特徴とする差動増幅装置。
  2. 前記補正回路は、前記補正期間の後、前記第一の入力端子が前記キャパシタの前記他端に接続されるように前記スイッチが制御され、前記キャパシタを介して信号が入力される通常動作期間において、前記オフセット電圧の補正を維持することを特徴とする請求項1に記載された差動増幅装置。
  3. 前記差動増幅器は全差動型増幅器であり、
    前記補正回路は、前記全差動型増幅器の第一の出力端子から出力された信号、および、前記全差動型増幅器の第二の出力端子から出力された信号を受け、前記補正期間において、前記第一の出力端子から出力された信号と前記第二の出力端子から出力された信号の差を小さくするように前記補正を行うことを特徴とする請求項1または請求項2に記載された差動増幅装置。
  4. 前記第一の出力端子から出力された信号と前記第二の出力端子から出力された信号はアナログ-ディジタル変換器に供給されることを特徴とする請求項3に記載された差動増幅装置。
  5. 前記第一の出力端子と前記補正回路の間、および、前記第二の出力端子と前記補正回路の間にそれぞれ低域通過フィルタを有することを特徴とする請求項3に記載された差動増幅装置。
  6. 前記低域通過フィルタが出力する信号はアナログ-ディジタル変換器に供給されることを特徴とする請求項5に記載された差動増幅装置。
  7. 前記補正回路は、前記第一の出力端子から出力された信号と前記第二の出力端子から出力された信号を比較するコンパレータ、および、前記コンパレータの出力に基づき、クロックをアップダウンカウントする第一のカウンタを有し、前記第一のカウンタのカウント値に基づき前記補正を行うことを特徴とする請求項3から請求項6の何れか一項に記載された差動増幅装置。
  8. 前記補正回路は、さらに、前記コンパレータの出力をカウントする第二のカウンタ、および、前記第二のカウンタのカウント値が所定値に達すると、前記第一のカウンタに対する前記クロックの供給を停止する手段を有することを特徴とする請求項7に記載された差動増幅装置。
  9. 前記補正回路は、前記第一の出力端子から出力された信号と前記第二の出力端子から出力された信号の差分を増幅するオペアンプ、および、前記オペアンプの出力をディジタル信号に変換する手段を有し、前記ディジタル信号に基づき前記補正を行うことを特徴とする請求項3から請求項6の何れか一項に記載された差動増幅装置。
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