JP6488674B2 - Ｄｃオフセットキャンセル回路 - Google Patents

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Description

本開示は、例えばカレントリユース型差動増幅回路に用いるＤＣオフセットキャンセル回路に関する。
近年、ＷＰＡＮ（Wireless Personal Area Network）やワイヤレスセンサーネットワークといったネットワークが注目されている。これらのネットワークを構築するためには小型かつ低消費電力な無線端末が必須である。無線端末には多くの差動増幅回路が組込まれているため、当該回路の低消費電力化が求められている。
差動増幅回路の低消費電力化を図るためには、電源の低電圧化に対応でき、消費電流が小さくても高い増幅率を得ることが可能な構成が求められている。例えば、非特許文献１に記載されているカレントリユース型増幅回路は上記条件に適合している。
カレントリユース型差動増幅回路に代表される差動増幅回路は、差動対の関係にあるＦＥＴそれぞれの特性のバラツキによって、出力電圧の直流成分（以下、“ＤＣ成分”と呼ぶ）がそれぞれ異なる値となる。この異なる値のＤＣ成分の差はＤＣオフセットと呼ばれる。ＤＣオフセットは差動増幅回路の性能指標である線形性や増幅率の低下以外に、差動増幅回路が組み込まれた無線端末などのシステム性能の劣化を誘発する。
差動増幅回路には、ＤＣオフセットをキャンセルするＤＣオフセットキャンセル回路を備えるものがある。例えば、特許文献１、２に記載されたものがある。特許文献１に記載されたＤＣオフセットキャンセル回路は、差動増幅回路の出力電圧と参照電圧を比較した後、その結果に含まれる交流成分を除去し、その結果を基に差動増幅回路の出力電圧が参照電圧と等しくなるように、差動増幅回路に制御信号を出力するようにしている。差動増幅回路の出力電圧と参照電圧の比較結果に含まれる交流成分を除去する手段として、主にＬＰＦ（ローパスフィルタ）が用いられる。
一方、特許文献２に記載されたＤＣオフセットキャンセル回路は、差動増幅回路のそれぞれの出力のＤＣ成分を抽出し、抽出した各ＤＣ成分からＤＣオフセットを除去するようにしている。
特開２００７−２４３６３６号公報 特開２００４−０４０１５７号公報
IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 55, NO. 7, JULY 2007
特許文献１に記載されたＤＣオフセットキャンセル回路に、差動増幅回路としてカレントリユース型増幅回路を用いた場合、当該増幅回路の出力電圧と参照電圧の比較結果に含まれる交流成分の除去に用いられるローパスフィルタが当該増幅回路の特性を劣化させてしまうという課題がある。
また、特許文献２に記載されたＤＣオフセットキャンセル回路においては、参照電圧の入力端子が存在しないため、出力ＤＣ電圧を任意に決めることは困難であり、結果として大信号特性が劣化するという課題がある。この大信号特性の劣化は、超低消費電力増幅回路では顕著になる。
本開示は、係る事情に鑑みてなされたものであり、差動増幅回路の大信号特性を劣化させることがなく、またカレントリユース型差動増幅回路を用いた場合に当該増幅回路の特性の劣化を生じさせることがないＤＣオフセットキャンセル回路を提供する。
本開示のＤＣオフセットキャンセル回路は、差動増幅回路に用いられるＤＣオフセットキャンセル回路であって、前記差動増幅回路の第１出力端の電圧が入力される第１ローパスフィルタと、前記第１ローパスフィルタの出力と参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第１出力ＤＣ電圧制御端子に入力される第１比較器と、前記差動増幅回路の第２出力端の電圧が入力される第２ローパスフィルタと、前記第２ローパスフィルタの出力と前記参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第２出力ＤＣ電圧制御端子に入力される第２比較器と、を備える。
本開示によれば、差動増幅回路の大信号特性の劣化を抑制でき、またカレントリユース型差動増幅回路に用いた場合に当該増幅回路の特性の劣化を抑制できる。
実施の形態１に係るＤＣオフセットキャンセル回路と該ＤＣオフセットキャンセル回路を接続した差動増幅回路の回路構成例を示す回路図 実施の形態１に係るＤＣオフセットキャンセル回路を接続した差動増幅回路の入力端子における等価回路を示す回路図 実施の形態１に係るＤＣオフセットキャンセル回路を用いた差動増幅回路における増幅率の周波数特性を示す図 実施の形態１に係るＤＣオフセットキャンセル回路の構成部品であるローパスフィルタの回路構成例を示す図 実施の形態１に係るＤＣオフセットキャンセル回路の構成部品である比較器の回路構成例を示す回路図 実施の形態１に係るＤＣオフセットキャンセル回路の構成部品である比較器の変形例の回路構成を示す回路図 実施の形態２に係るＤＣオフセットキャンセル回路と該ＤＣオフセットキャンセル回路を接続した差動増幅回路の回路構成例を示す回路図 実施の形態２に係るＤＣオフセットキャンセル回路の詳細な回路構成例を示す回路図 実施の形態２に係るＤＣオフセットキャンセル回路の変形例の詳細な回路構成例を示す回路図 非特許文献１に記載されたカレントリユース型差動増幅回路の回路構成を示す回路図 特許文献１に記載されたＤＣオフセットキャンセル回路と該ＤＣオフセットキャンセル回路を接続した差動増幅回路の回路構成を示す回路図 従来のＤＣオフセットキャンセル回路を接続した差動増幅回路の入力端子における等価回路を示す回路図 従来のＤＣオフセットキャンセル回路を用いた差動増幅回路における増幅率の周波数特性を示す図
以下、本開示の実施の形態について、図面を参照して説明する。
（本開示の一形態を得るに至った経緯）
図１０は、非特許文献１に記載されたカレントリユース型差動増幅回路の回路構成を示す回路図である。同図に示すカレントリユース型差動増幅回路は、各入力極において２つの入力信号増幅用のＦＥＴ（Field Effect Transistor）９０１，９０３，９０２，９０４で構成されている。ＦＥＴ９０１及び９０２とＦＥＴ９０３及び９０４は極性の異なるＦＥＴである。即ち、ＦＥＴ９０１及び９０２はＮチャネル型のＦＥＴであり、ＦＥＴ９０３及び９０４はＰチャネル型のＦＥＴである。
ＦＥＴ９０１のドレインはＦＥＴ９０３のドレインに接続されており、ＦＥＴ９０２のドレインはＦＥＴ９０４のドレインに接続されている。入力端子９０９は、入力信号Ｖｉｎｐの入力用の端子であり、この入力端子９０９から入力信号ＶｉｎｐがＦＥＴ９０１のゲートに入力され、ＤＣ成分除去用コンデンサ９０５を介してＦＥＴ９０３のゲートに入力される。入力端子９１０は、入力信号Ｖｉｎｎの入力用の端子であり、この入力端子９１０から入力信号ＶｉｎｎがＦＥＴ９０２のゲートに入力され、ＤＣ成分除去用コンデンサ９０６を介してＦＥＴ９０４のゲートに入力される。出力ＤＣ制御端子９１３は、バイアス電圧Ｖｂｉａｓｐの入力用の端子であり、この出力ＤＣ制御端子９１３からバイアス電圧Ｖｂｉａｓｐが抵抗９０７を介してＦＥＴ９０３のゲートに入力される。出力ＤＣ制御端子９１４は、バイアス電圧Ｖｂｉａｓｎの入力用の端子であり、この出力ＤＣ制御端子９１４からバイアス電圧Ｖｂｉａｓｎが抵抗９０８を介してＦＥＴ９０４のゲートに入力される。
ＦＥＴ９０１，９０３は、それぞれ固有のトランスコンダクタンスを持ち、このトランスコンダクタンスと入力信号Ｖｉｎｐの交流電圧を掛け合わせた量の交流電流を出力する。入力交流電圧（即ち、入力信号Ｖｉｎｐ）に応じて変換された出力交流電流は、カレントリユース型差動増幅回路の出力抵抗（図示略）と掛け合わされることで電圧に変換されて、出力交流電圧として得られる。ＦＥＴ９０２，９０４は、ＦＥＴ９０１，９０３と同様に、それぞれ固有のトランスコンダクタンスを持ち、このトランスコンダクタンスと入力信号Ｖｉｎｎの交流電圧を掛け合わせた量の交流電流を出力する。入力交流電圧（即ち、入力信号Ｖｉｎｎ）に応じて変換された出力交流電流は、カレントリユース型差動増幅回路の出力抵抗（図示略）と掛け合わされることで電圧に変換されて、出力交流電圧として得られる。
カレントリユース型差動増幅回路に代表される差動増幅回路は、ＦＥＴが通常構成の差動増幅回路の２倍存在するので、合計のトランスコンダクタンスが大きくなる。このため、通常構成の差動増幅回路と比べて増幅率が高いといえる。また、カレントリユース型差動増幅回路に代表される差動増幅回路は、差動対の関係である２つのＦＥＴのチャネル長とチャネル幅は等しいサイズで設計される。しかし、製造過程においてＦＥＴのチャネル長とチャネル幅がばらついてしまい、その結果、出力端子９１５（図１０参照）から出力される出力信号Ｖｏｕｔｎ及び出力端子９１６から出力される出力信号Ｖｏｕｔｐの直流成分（ＤＣ成分）はそれぞれ異なる値となる。この異なる値のＤＣ成分の差はＤＣオフセットと呼ばれる。ＤＣオフセットは増幅回路の性能指標である線形性や増幅率の低下以外に、増幅回路が組み込まれた無線端末などのシステム性能の劣化を誘発する。
このように差動増幅回路ではＤＣオフセットが生じてしまうことから、このＤＣオフセットをキャンセルする機能を有するＤＣオフセットキャンセル回路の開発が多く行われている（例えば、特許文献１を参照）。ＤＣオフセットキャンセル回路の基本動作は、差動増幅回路の出力ＤＣ電圧（出力信号）が、ある電圧値となるように、差動増幅回路内の出力ＤＣ制御端子（例えば、図１０の出力ＤＣ制御端子９１３，９１４）に入力するための制御信号（例えば、図１０に示すバイアス電圧Ｖｂｉａｓｐ，Ｖｂｉａｓｎ）を出力する。
図１１は、特許文献１に記載されたＤＣオフセットキャンセル回路１０１５，１０１６とＤＣオフセットキャンセル回路１０１５，１０１６を接続した差動増幅回路１００１の回路構成を示す回路図である。同図に示す差動増幅回路１００１は、例えば図１０に示すようなカレントリユース型差動増幅回路である。ＤＣオフセットキャンセル回路１０１５は、比較器１００２と、ＬＰＦ（ローパスフィルタ）１００４とから構成される。比較器１００２は、出力信号Ｖｏｕｔｎと参照電圧Ｖｒｅｆを比較し、その結果を出力端子１０１１に出力する。この場合、出力信号Ｖｏｕｔｎは、入力端子１００６に入力される入力信号Ｖｉｎｐを差動増幅回路１００１が増幅し、出力端子１００８に出力する信号である。また、参照電圧Ｖｒｅｆは、参照電圧源１０１７から参照電圧出力端子１０１０に出力される電圧である。
ＬＰＦ１００４は、比較器１００２の出力信号に含まれる交流成分を除去する。ＬＰＦ１００４から出力端子１０１３に出力されるバイアス電圧Ｖｂｉａｓｐにより、出力端子１００８に出力される出力信号Ｖｏｕｔｎの電圧値が参照電圧Ｖｒｅｆと等しくなるように制御され、結果としてＤＣオフセットが除去される。
ＤＣオフセットキャンセル回路１０１６は、ＤＣオフセットキャンセル回路１０１５と同様に、比較器１００３と、ＬＰＦ（ローパスフィルタ）１００５とから構成される。比較器１００３は、出力信号Ｖｏｕｔｐと参照電圧Ｖｒｅｆを比較し、その結果を出力端子１０１２に出力する。この場合、出力信号Ｖｏｕｔｐは、入力端子１００７に入力される入力信号Ｖｉｎｎを差動増幅回路１００１が増幅し、出力端子１００９に出力する信号である。また、参照電圧Ｖｒｅｆは、参照電圧源１０１７から参照電圧出力端子１０１０に出力される電圧である。
ＬＰＦ１００５は、比較器１００３の出力信号に含まれる交流成分を除去する。ＬＰＦ１００５から出力端子１０１４に出力されるバイアス電圧Ｖｂｉａｓｎにより、出力端子１００９に出力される出力信号Ｖｏｕｔｐの電圧値が参照電圧Ｖｒｅｆと等しくなるように制御され、結果としてＤＣオフセットが除去される。
なお、特許文献２に記載されたＤＣオフセットキャンセル回路のように、差動増幅回路のそれぞれの出力ＤＣ情報を抽出し、抽出したＤＣ成分からＤＣオフセットを除去するというＤＣオフセットキャンセル回路も存在する。
ところで、図１１に示すＤＣオフセットキャンセル回路１０１５，１０１６は、その構成要素であるＬＰＦ１００４，１００５が、図１０の入力端子９０９，９１０から見た入力端子９１１，９１２の負荷となるため、差動増幅回路１００１の特性を劣化させてしまう。図１２は、入力端子９０９から入力端子９１１までの信号経路に関する等価回路を示す回路図である。同図に示す等価回路１１０２において、コンデンサ９０５、抵抗９０７、入力端子９０９，９１１は図１０中のものと等しい。また、同図に示す等価回路１１０２において、ＬＰＦ１００４の等価回路を抵抗ＲＬＰＦ１１０３とコンデンサＣＬＰＦ１１０４で表現している。
等価回路１１０２において、入力信号Ｖｉｎｐから入力信号Ｖｉｎｐ２への伝達関数は、Ｖｉｎｐ２／Ｖｉｎｐ＝（ＣＬＰＦ＊ＲＬＰＦ＊Ｃ１＊Ｒ１＊ｓ＾２＋Ｃ１（Ｒ１＋ＲＬＰＦ）ｓ）／（ＣＬＰＦ＊ＲＬＰＦ＊Ｃ１＊Ｒ１＊ｓ＾２＋（Ｃ１＊Ｒ１＋Ｃ１＊ＲＬＰＦ＋ＣＬＰＦ＊ＲＬＰＦ）ｓ＋１）となる。この伝達関数から、図１０に示す差動増幅回路の単体特性では存在しなかった極周波数ｆｐ１（図１３参照）、ゼロ点周波数ｆｚ１（図１３参照）が生じる。そのため、差動増幅回路１００１にＤＣオフセットキャンセル回路１０１５，１０１６を使用すると、図１３の増幅率の周波数特性１１０１に示すような低域側の増幅率が大幅に低下する。低域側の増幅率が低下することで、差動増幅回路１００１が組み込まれた無線端末において、差動増幅回路１００１の低域側を補償する回路が必要となったり、無線端末の合計消費電力のうち多くを占める局部発振器の発振精度を高める必要性が生じたりするため、無線端末の合計消費電力が著しく増加してしまう。
一方、特許文献２のＤＣオフセットキャンセル回路は、参照電圧源の入力端子が存在しないため、出力信号Ｖｏｕｔｎ，Ｖｏｕｔｐの電圧値を任意に決めることは困難であり、結果として大信号特性が劣化する。この大信号特性の劣化は、超低消費電力増幅回路では顕著になる。
以下、差動増幅回路の低域側増幅率の低下や、当該増幅回路の組み込まれている無線端末の他回路に使用される消費電力の増加を抑制し、かつ大信号特性を劣化させることのないＤＣオフセットキャンセル回路について説明する。
（実施の形態１）
図１は、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６とＤＣオフセットキャンセル回路１１５，１１６を接続したカレントリユース型差動増幅回路（以下、単に「差動増幅回路」と呼ぶ）１０１の回路構成例を示す回路図である。同図に示すように、ＤＣオフセットキャンセル回路１１５は、差動増幅回路１０１の第１出力端子１０８の電圧が入力されるＬＰＦ（第１ローパスフィルタ）１０２と、ＬＰＦ１０２の出力と参照電圧源１１７により生成される参照電圧Ｖｒｅｆとが入力される比較器（第１比較器）１０４とを備える。比較器１０４の出力は、差動増幅回路１０１の第１出力ＤＣ電圧制御端子１１８に入力される。
差動増幅回路１０１は、第１入力端子１０６に入力された入力信号Ｖｉｎｐを増幅し、出力信号Ｖｏｕｔｎを第１出力端子１０８に出力する。ＬＰＦ１０２は、出力信号Ｖｏｕｔｎに含まれる交流成分を除去する。比較器１０４は、ＬＰＦ１０２の出力端子１１１に出力される出力信号Ｖｏｕｔｎのローパスフィルタ電圧ＶＬＰＦｏｕｔｎと参照電圧源１１７から参照電圧出力端子１１０に出力される参照電圧Ｖｒｅｆとを比較し、その結果を出力端子１１３に出力する。比較器１０４から出力端子１１３に出力されるバイアス電圧（出力コモンモード電圧制御信号）Ｖｂｉａｓｐにより、差動増幅回路１０１の第１出力端子１０８に出力される出力信号Ｖｏｕｔｎが参照電圧Ｖｒｅｆと等しくなるように制御される。その結果としてＤＣオフセットが除去される。
ＤＣオフセットキャンセル回路１１６は、差動増幅回路１０１の第２出力端子１０９の電圧が入力されるＬＰＦ（第２ローパスフィルタ）１０３と、ＬＰＦ１０３の出力と参照電圧源１１７により生成される参照電圧Ｖｒｅｆとが入力される比較器（第２比較器）１０５とを備える。比較器１０５の出力は、差動増幅回路１０１の第２出力ＤＣ電圧制御端子１１９に入力される。
差動増幅回路１０１は、第２入力端子１０７に入力された入力信号Ｖｉｎｎを増幅し、出力信号Ｖｏｕｔｐを第２出力端子１０９に出力する。ＬＰＦ１０３は、出力信号Ｖｏｕｔｐに含まれる交流成分を除去する。比較器１０５は、ＬＰＦ１０３の出力端子１１２に出力される出力信号Ｖｏｕｔｐのローパスフィルタ電圧ＶＬＰＦｏｕｔｐと参照電圧源１１７から参照電圧出力端子１１０に出力される参照電圧Ｖｒｅｆとを比較し、その結果を出力端子１１４に出力する。比較器１０５から出力端子１１４に出力されるバイアス電圧Ｖｂｉａｓｎにより、差動増幅回路１０１の第２出力端子１０９に出力される出力信号Ｖｏｕｔｐが参照電圧Ｖｒｅｆと等しくなるように制御される。その結果としてＤＣオフセットが除去される。
このような構成のＤＣオフセットキャンセル回路１１５，１１６によれば、差動増幅回路１０１が、図１０に示すような差動増幅回路と同様の構成であった場合でも、ＬＰＦ１０２，１０３は、入力端子９０９，９１０から見た入力端子９１１，９１２の負荷にならない。このため、入力端子９０９から入力端子９１１までの信号経路に関する等価回路は、図２に示す等価回路２０２のように表現することができる。この等価回路２０２において、入力信号Ｖｉｎｐから入力信号Ｖｉｎｐ２への伝達関数は、Ｖｉｎｐ２／Ｖｉｎｐ＝（Ｃ１＊Ｒ１＊ｓ）／（１＋Ｃ１＊Ｒ１＊ｓ）となる。これにより、図３の増幅率の周波数特性２０１に示すように、従来のＤＣオフセットキャンセル回路１０１５，１０１６を用いた差動増幅回路１００１で問題となった極周波数ｆｐ１とゼロ点周波数ｆｚ１（図１３参照）が生じない。これにより、差動増幅回路１０１における低域側の増幅率は低下せず、差動増幅回路１０１自身の増幅率を実現できる。また、差動増幅回路１０１が組み込まれた無線端末内の他回路の消費電力増加を誘発せず、低消費電力システムの実現が可能となる。
ＬＰＦ１０２の信号入力端を差動増幅回路１０１の第１出力端子１０８に接続し、またＬＰＦ１０３の信号入力端を差動増幅回路１０１の第２出力端子１０９に接続したことで、ＬＰＦ１０２，１０３が差動増幅回路１０１の出力負荷に影響を与えることになる。しかしながら、ＬＰＦ１０２，１０３の抵抗値を、差動増幅回路１０１の出力抵抗に対し十分大きくすることで、差動増幅回路１０１の出力負荷への影響をほとんど無くすることができ、差動増幅回路１０１における増幅率の周波数特性が劣化することがない。ＤＣオフセットキャンセル回路１１５，１１６による影響をほとんどなくすことにより、図３の増幅率の周波数特性２０１に示すような差動増幅回路１０１の増幅率を実現できる。
図４は、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６の構成部品であるＬＰＦ１０２，１０３の回路構成例を示す図である。同図に示すように、ＬＰＦ１０２，１０３は、それぞれ３個のＬＰＦ３０１，３０２，３０３を縦続接続した３段で構成されている。ＬＰＦ１０２，１０３それぞれの信号入力端子３０４には出力信号Ｖｏｕｔｎが入力され、信号出力端子３０５からはローパスフィルタ電圧ＶＬＰＦｏｕｔｎが出力される。ＬＰＦ３０１〜３０３は、それぞれ抵抗とコンデンサで構成されている。ＬＰＦで使用する抵抗として、例えば、ポリシリコンなどの受動素子、もしくはＦＥＴなどのトランジスタに代表される能動素子が使用される。ＦＥＴを抵抗として用いた場合、ポリシリコンなどの受動素子抵抗を利用した場合と比べて面積が小さくなることを期待できる。また、ＦＥＴの抵抗を、ｐ型ＦＥＴのドレインとｎ型ＦＥＴのドレインを接続し、ｐ型ＦＥＴのソースとｎ型ＦＥＴのソースを接続し、そのドレイン端とソース端を抵抗端とし、これを利用することで大信号特性の向上が図れる。
また、ＬＰＦで使用するコンデンサとして、例えば、ＭＩＭ（Metal-Insulator-Metal）コンデンサやＭＯＭ（Metal-Oxide-Metal）コンデンサなどの受動素子、もしくはＦＥＴなどのトランジスタに代表される能動素子が使用される。ＦＥＴをコンデンサとして用いた場合、面積が小さくなることを期待できる。
なお、ＬＰＦ３０１〜３０３をインダクタとコンデンサで構成してもよい。ＬＰＦで使用されるインダクタとして、例えば、金属配線などの受動素子で構成された受動インダクタ、もしくはＦＥＴなどのトランジスタで構成された能動インダクタが使用される。能動インダクタを用いた場合、受動インダクタを用いた場合と比べ、面積を小さくすることが期待できる。コンデンサはＭＩＭコンデンサやＭＯＭコンデンサなどの受動素子、もしくはＦＥＴなどのトランジスタに代表される能動素子である。期待できる効果に関しては上述した通りである。なお、上述したローパスフィルタは、オペアンプやトランスコンダクタンスアンプとコンデンサと抵抗から構成されるアクティブフィルタであってもよい。
実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６では、ＬＰＦ１０２，１０３それぞれを３個のＬＰＦ３０１，３０２，３０３で３段構成としたが、段数に限定はなく例えば１段構成でもよい。
図５は、実施の形態１に係るＤＣオフセットキャンセル回路１１５の構成部品である比較器１０４の回路構成例を示す回路図である。同図において、比較器１０４，１０５は、それぞれ、ＦＥＴ（第１ＦＥＴ）４０１と、ＦＥＴ（第２ＦＥＴ）４０２と、電流源４０５と、ＦＥＴ（第３ＦＥＴ）４０３と、ＦＥＴ（第４ＦＥＴ）４０４と、位相補償コンデンサ４０９とを有する。ＦＥＴ４０１のゲートには、ＬＰＦ１０２又はＬＰＦ１０３の出力が入力される。ＦＥＴ４０２のゲートには、参照電圧源１１７から生成される参照電圧Ｖｒｅｆが入力される。電流源４０５の一端には、ＦＥＴ４０１のソースとＦＥＴ４０２のソースとが共通にして接続され、他端には、第１電圧点（グランド）が接続される。ＦＥＴ４０１のドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点（電源）との間に、ＦＥＴ４０３のソース−ドレインが接続され、ＦＥＴ４０３のゲートがＦＥＴ４０１のドレインに接続される。ＦＥＴ４０２のドレインと前記第２電圧点との間に、ＦＥＴ４０４のソース−ドレインが接続され、ＦＥＴ４０４のゲートがＦＥＴ４０３のゲートに接続される。位相補償コンデンサ４０９は、ＦＥＴ４０１のゲートとＦＥＴ４０２のドレインとの間に接続される。ＦＥＴ４０２のドレイン電圧を差動増幅回路１０１のバイアス電圧Ｖｂｉａｓｐとする。
比較器１０４において、ＦＥＴ４０１の入力端子４０６には、ＬＰＦ１０２から出力されるローパスフィルタ電圧ＶＬＰＦｏｕｔｎが入力される。ＦＥＴ４０２の入力端子４０７には、参照電圧源１１７により生成される参照電圧Ｖｒｅｆが入力される。比較器１０４では、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎと参照電圧Ｖｒｅｆの比較が行われる。ローパスフィルタ電圧ＶＬＰＦｏｕｔｎのほうが参照電圧Ｖｒｅｆと比べて大きければ、ＦＥＴ４０３及びＦＥＴ４０４におけるゲート端４１０の電位が低下し、その結果、比較器１０４の出力端子４０８に出力されるバイアス電圧Ｖｂｉａｓｐの電位が高くなる。バイアス電圧Ｖｂｉａｓｐが高くなると、差動増幅回路１０１の出力電位が低下し、その結果、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎの電位も低下する。最終的に、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎの電位が参照電圧Ｖｒｅｆの電位とほぼ等しい電位となるよう比較器１０４が動作する。一方、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎのほうが参照電圧Ｖｒｅｆと比べて小さければ、前記の動作と逆の電位変化となり、最終的な結果は前記結果に等しい。
比較器１０５では、ローパスフィルタ１０３から出力されるローパスフィルタ電圧ＶＬＰＦｏｕｔｐと参照電圧源１１７により生成される参照電圧Ｖｒｅｆの比較が行われる。ローパスフィルタ電圧ＶＬＰＦｏｕｔｐのほうが参照電圧Ｖｒｅｆと比べて大きければ、ＦＥＴ４０３及びＦＥＴ４０４のゲート端４１０の電位が低下し、その結果、比較器１０５の出力端子４０８に出力されるバイアス電圧Ｖｂｉａｓｎの電位が高くなる。バイアス電圧Ｖｂｉａｓｎが高くなると、差動増幅回路１０１の出力電位が低下し、その結果、ローパスフィルタ電圧ＶＬＰＦｏｕｔｐの電位も低下する。最終的に、ローパスフィルタ電圧ＶＬＰＦｏｕｔｐの電位が、参照電圧Ｖｒｅｆの電位とほぼ等しい電位となるよう比較器１０５が動作する。一方、ローパスフィルタ電圧ＶＬＰＦｏｕｔｐのほうが参照電圧Ｖｒｅｆと比べて小さければ、前記の動作と逆の電位変化となり、最終的な結果は前記結果に等しい。
図５に示す比較器１０４，１０５の構成では増幅率が高くなるため、位相補償コンデンサ４０９を用いて発振しないような周波数特性にする必要がある。位相補償コンデンサ４０９は、入力端子４０６と出力端子４０８の間に接続される。
なお、位相補償コンデンサ４０９は、ＦＥＴ４０１のゲートとグランド（第１電圧点）との間、もしくはＦＥＴ４０２のドレインとグランド（第１電圧点）との間に接続してもよいし、ＦＥＴ４０１のゲートと電源との間、もしくはＦＥＴ４０２のドレインと電源との間に接続してもよい。
また、低電圧動作を可能とするために電流源４０５はなくてもよい。
また、ＦＥＴ４０１〜４０４の代わりにＢＪＴ（Bipolar Junction Transistor）などのトランジスタで構成してもよい。
このように、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６によれば、ＬＰＦ１０２，１０３を、それぞれ、差動増幅回路１０１の出力側に配置して、差動増幅回路１０１の第１出力端からの出力信号Ｖｏｕｔｎに含まれる交流成分を除去し、第２出力端からの出力信号Ｖｏｕｔｐに含まれる交流成分を除去し、交流成分を除去した出力信号Ｖｏｕｔｎのローパスフィルタ電圧ＶＬＰＦｏｕｔｎを比較器１０４の１つの入力端に出力し、また交流成分を除去した出力信号Ｖｏｕｔｐのローパスフィルタ電圧ＶＬＰＦｏｕｔｐを比較器１０５の１つの入力端に出力する。これによって、差動増幅回路１０１の増幅率の周波数特性において、極周波数ｆｐ１及びゼロ点周波数ｆｚ１の発生がなく、差動増幅回路１０１における低域側の増幅特性の劣化を防止できる。そして、差動増幅回路１０１における低域側の増幅特性の劣化が生じないことから、それを補償する回路が不要となる。これにより、差動増幅回路１０１が組み込まれた無線端末内の他回路の消費電力増加を誘発せず、低消費電力システムの実現が可能となる。
また、実施の形態１に係るＤＣオフセットキャンセル回路１１５（１１６）は、参照電圧源１１７の入力端子（参照電圧出力端子１１０）を有し、出力信号Ｖｏｕｔｎ，Ｖｏｕｔｐの電圧値を任意に決めることができるので、大信号特性を劣化させることはない。
（実施の形態１の変形例）
図６は、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６の構成部品である比較器の変形例の回路構成を示す回路図である。同図において、第１比較器としての比較器１０４Ａと、第２比較器としての比較器１０５Ａは、それぞれ、ＦＥＴ（第１ＦＥＴ）５０１と、ＦＥＴ（第２ＦＥＴ）５０２と、電流源５０５と、ＦＥＴ（第３ＦＥＴ）５０３と、ＦＥＴ（第４ＦＥＴ）５０４と、ＦＥＴ（第５ＦＥＴ）５０９を有する。ＦＥＴ５０１のゲートには、ＬＰＦ（第１ローパスフィルタ）１０２又はＬＰＦ（第２ローパスフィルタ）１０３の出力が入力される。ＦＥＴ５０２のゲートには、参照電圧源１１７から生成される参照電圧Ｖｒｅｆが入力される。電流源５０５の一端には、ＦＥＴ５０１のソースとＦＥＴ５０２のソースとが共通にして接続され、他端には、第１電圧点（グランド）が接続される。ＦＥＴ５０１のドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点（電源）との間に、ＦＥＴ５０３のソース−ドレインが接続され、ＦＥＴ５０３のゲートがＦＥＴ５０１のドレインに接続される。ＦＥＴ５０２のドレインと前記第２電圧点との間に、ＦＥＴ５０４のソース−ドレインが接続され、ＦＥＴ５０４のゲートがＦＥＴ５０３のゲートに接続される。ＦＥＴ５０２のドレインと前記第２電圧点との間に、ＦＥＴ５０９のソース−ドレインが接続され、ＦＥＴ５０９のゲートがＦＥＴ５０２のドレインに接続される。ＦＥＴ５０２のドレイン電圧を差動増幅回路１０１のバイアス電圧Ｖｂｉａｓｐとする。
ＦＥＴ５０１の入力端子５０６には、ローパスフィルタ１０２から出力されるローパスフィルタ電圧ＶＬＰＦｏｕｔｎが入力される。ＦＥＴ５０２の入力端子５０７には、参照電圧源１１７により生成される参照電圧Ｖｒｅｆが入力される。比較器１０４Ａでは、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎと参照電圧Ｖｒｅｆの比較が行われる。ローパスフィルタ電圧ＶＬＰＦｏｕｔｎのほうが参照電圧Ｖｒｅｆと比べて大きければ、ＦＥＴ５０３及びＦＥＴ５０４のゲート端５１０の電位が低下し、その結果、比較器１０４Ａの出力端子５０８に出力されるバイアス電圧Ｖｂｉａｓｐの電位が高くなる。バイアス電圧Ｖｂｉａｓｐの電位が高くなると、差動増幅回路１０１の出力電位は低下し、その結果、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎの電位も低下する。最終的に、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎの電位が、参照電圧Ｖｒｅｆの電位とほぼ等しい電位となるよう、比較器１０４Ａが動作する。一方、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎのほうが参照電圧Ｖｒｅｆと比べて小さければ、前記の動作と逆の電位変化となり、最終的な結果は前記結果に等しい。
比較器１０５Ａでは、ローパスフィルタ１０３から出力されるローパスフィルタ電圧ＶＬＰＦｏｕｔｐと参照電圧源１１７により生成される参照電圧Ｖｒｅｆの比較が行われる。ローパスフィルタ電圧ＶＬＰＦｏｕｔｐのほうが、参照電圧Ｖｒｅｆと比べて大きければ、ＦＥＴ５０３及びＦＥＴ５０４のゲート端５１０の電位が低下し、その結果、比較器１０５Ａの出力端子５０８に出力されるバイアス電圧Ｖｂｉａｓｎの電位が高くなる。バイアス電圧Ｖｂｉａｓｎの電位が高くなると、差動増幅回路１０１の出力電位が低下し、その結果、ローパスフィルタ電圧ＶＬＰＦｏｕｔｐの電位も低下する。最終的に、ローパスフィルタ電圧ＶＬＰＦｏｕｔｐの電位が参照電圧Ｖｒｅｆの電位とほぼ等しい電位となるよう、比較器１０５Ａが動作する。一方、ローパスフィルタ電圧ＶＬＰＦｏｕｔｐのほうが参照電圧Ｖｒｅｆと比べて小さければ、前記の動作と逆の電位変化となり、最終的な結果は前記結果に等しい。
図６に示す比較器１０４Ａ，１０５Ａの構成では、ＦＥＴ５０９により増幅率が低く抑えられるため、位相補償コンデンサを必要としない。そのため、図５の比較器１０４，１０５の構成と比べて面積を小さくできる。
なお、低電圧動作を可能とするために電流源５０５はなくてもよい。
また、ＦＥＴの代わりにＢＪＴなどのトランジスタで構成してあってもよい。
（実施の形態２）
図７は、実施の形態２に係るＤＣオフセットキャンセル回路６２１，６２２と該ＤＣオフセットキャンセル回路６２１，６２２を接続した差動増幅回路６０１の回路構成例を示す回路図である。同図において、ＤＣオフセットキャンセル回路６２１は、ＬＰＦ（第１ローパスフィルタ）６０２と、比較器（第１比較器）６０４とから構成される。ＤＣオフセットキャンセル回路６２２は、ＬＰＦ（第２ローパスフィルタ）６０３と、比較器（第２比較器）６０５とから構成される。
ＬＰＦ６０２は、差動増幅回路６０１の第１出力端子６０８の電圧が入力されるソースフォロア回路（第１ソースフォロア回路）６１７と、ソースフォロア回路６１７の出力端に接続されたコンデンサ（第１コンデンサ）６１９とを有する。差動増幅回路６０１は、第１入力端子６０６に入力された入力信号Ｖｉｎｐを増幅し、出力信号Ｖｏｕｔｎを第１出力端子６０８に出力する。ＬＰＦ６０２は、出力信号Ｖｏｕｔｎに含まれる交流成分を除去し、出力端子６１１にローパスフィルタ電圧ＶＬＰＦｏｕｔｎを出力する。参照電圧源６１６で生成された参照電圧Ｖｒｅｆは、ソースフォロア回路（第３ソースフォロア回路）６１５で参照電圧Ｖｒｅｆｓｆとなって、参照電圧出力端子６１０に出力される。
ＬＰＦ６０３は、差動増幅回路６０１の第２出力端子６０９の電圧が入力されるソースフォロア回路（第２ソースフォロア回路）６１８と、ソースフォロア回路６１８の出力端に接続されたコンデンサ（第２コンデンサ）６２０とを有する。差動増幅回路６０１は、第２入力端子６０７に入力された入力信号Ｖｉｎｎを増幅し、出力信号Ｖｏｕｔｐを第２出力端子６０９に出力する。ＬＰＦ６０３は、出力信号Ｖｏｕｔｐに含まれる交流成分を除去し、出力端子６１２にローパスフィルタ電圧ＶＬＰＦｏｕｔｐを出力する。
比較器６０４及び比較器６０５には、それぞれ、参照電圧原６１６により生成される参照電圧Ｖｒｅｆがソースフォロア回路６１５を介して入力される。比較器６０４は、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎと参照電圧Ｖｒｅｆｓｆを比較し、その結果を出力端子６１３に出力する。比較器６０４から出力端子６１３に出力されるバイアス電圧Ｖｂｉａｓｐにより、差動増幅回路６０１の第１出力端子６０８に出力される出力ＤＣ電圧が参照電圧Ｖｒｅｆと等しくなるように制御される。その結果としてＤＣオフセットが除去される。比較器６０５は、ローパスフィルタ電圧ＶＬＰＦｏｕｔｐと参照電圧Ｖｒｅｆｓｆを比較し、その結果を出力端子６１４に出力する。比較器６０５から出力端子６１４に出力されるバイアス電圧Ｖｂｉａｓｎにより、差動増幅回路６０１の第２出力端子６０９に出力される出力ＤＣ電圧が参照電圧Ｖｒｅｆと等しくなるように制御される。その結果としてＤＣオフセットが除去される。なお、ソースフォロア回路６１５，６１７，６１８は、エミッタフォロア回路であってもよい。
このような構成のＤＣオフセットキャンセル回路６２１，６２２によれば、差動増幅回路６０１が図１０に示すような差動増幅回路であった場合でも、ＬＰＦ６０２は、入力端子９０９から見た入力端子９１１の負荷にならず、またＬＰＦ６０３は、入力端子９１０から見た入力端子９１２の負荷にならない。そのため、入力端子９０９から入力端子９１１までの信号経路に関する等価回路は、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６による結果と等しく、図２に示す等価回路２０２と等しい。そのため、入力信号Ｖｉｎｐから入力信号Ｖｉｎｐ２への伝達関数は、Ｖｉｎｐ２／Ｖｉｎｐ＝（Ｃ１＊Ｒ１＊ｓ）／（１＋Ｃ１＊Ｒ１＊ｓ）となり、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６と同様の理由で、差動増幅回路６０１における低域側の増幅率は低下せず、差動増幅回路６０１自身の増幅率を実現できる。その結果、差動増幅回路６０１が組み込まれた無線端末内の他回路の消費電力増加を誘発せず、低消費電力システムの実現が可能となる。
また、ＬＰＦ６０２，６０３をソースフォロア回路６１７，６１８にて構成しているため、差動増幅回路６０１の出力抵抗に比べ、ソースフォロア回路６１７，６１８の入力抵抗は差動増幅率の周波数範囲では十分に高く、差動増幅回路６０１の出力負荷としての影響がない。その結果、差動増幅回路６０１における増幅率の周波数特性は劣化せず、増幅率の周波数特性２０１に示すような、ＤＣオフセットキャンセル回路６２１，６２２による影響のない差動増幅回路６０１自身の増幅率を実現できる。また、ＬＰＦ６０２，６０３の入力抵抗は、ＬＰＦ６０２，６０３のカットオフ周波数に依存しないため、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６と比べてフレキシブルな設計が可能ともなる。なお、ソースフォロアの代わりにエミッタフォロアを用いても、同様のことが言える。
図８は、実施の形態２に係るＤＣオフセットキャンセル回路６２１，６２２の詳細な回路構成例を示す回路図である。同図において、ソースフォロア回路６１７は、ＦＥＴ（第１ＦＥＴ）７０１と、ＦＥＴ（第２ＦＥＴ）７０４とを有する。ＦＥＴ７０１のゲートは、電流バイアス電圧源（図示略）に接続され、ＦＥＴ７０１のソースは、第１電圧点（グランド）に接続される。ＦＥＴ７０１のドレインが、ＦＥＴ７０４のソースに接続され、ＦＥＴ７０４のドレインが前記第１電圧点とは異なる所定の電圧値をとる第２電圧点（電源）に接続される。ＦＥＴ７０４のゲートが入力端子となり、ＦＥＴ７０１のドレインが出力端子６１１となる。ＦＥＴ７０４のゲートには、差動増幅回路６０１の出力信号Ｖｏｕｔｎが入力される。ＦＥＴ７０１のゲートには、端子７０７を介してバイアス電圧Ｖｂｉａｓが入力される。ＦＥＴ７０４がｎ型ＦＥＴである場合、ソースフォロア回路６１７に入力される出力信号Ｖｏｕｔｎは、ＦＥＴ７０４の閾値Ｖｔｈ分ＤＣ成分が下がったローパスフィルタ電圧ＶＬＰＦｏｕｔｎとして、ソースフォロア回路６１７の出力端子６１１に出力される。ｐ型ＦＥＴの場合は出力信号ＶｏｕｔｎのＤＣ成分が略Ｖｔｈ分上がった信号が出力される。
ソースフォロア回路６１７の出力端子６１１とグランドとの間にはコンデンサ（第１コンデンサ）６１９が接続されている。なお、このコンデンサ６１９は、ソースフォロア回路６１７の出力端子６１１と電源との間に接続することも可能である。コンデンサ６１９を接続することで、同相ノイズを除去し、コンデンサの総面積を削減することが期待できる。
ソースフォロア回路６１８は、ＦＥＴ（第１ＦＥＴ）７０２と、ＦＥＴ（第２ＦＥＴ）７０５とを有する。ＦＥＴ７０２のゲートは、電流バイアス電圧源に接続され、ＦＥＴ７０２のソースが第１電圧点に接続される。ＦＥＴ７０２のドレインが、ＦＥＴ７０５のソースに接続され、ＦＥＴ７０５のドレインが前記第１電圧点とは異なる所定の電圧値をとる第２電圧点に接続される。ＦＥＴ７０５のゲートが入力端子となり、ＦＥＴ７０２のドレインが出力端子６１２となる。ＦＥＴ７０５のゲートには、差動増幅回路６０１の出力信号Ｖｏｕｔｐが入力される。ＦＥＴ７０２のゲートには、端子７０７を介してバイアス電圧Ｖｂｉａｓが入力される。ＦＥＴ７０５がｎ型ＦＥＴである場合、ソースフォロア回路６１８に入力される出力信号Ｖｏｕｔｐは、ＦＥＴ７０５の閾値Ｖｔｈ分ＤＣ成分が下がったローパスフィルタ電圧ＶＬＰＦｏｕｔｐとして、ソースフォロア回路６１８の出力端子６１２に出力される。ｐ型ＦＥＴの場合は出力信号ＶｏｕｔｐのＤＣ成分がＶｔｈ分上がった信号が出力される。
ソースフォロア回路６１８の出力端子６１２とグランドとの間にはコンデンサ（第２コンデンサ）６２０が接続されている。なお、このコンデンサ６２０は、ソースフォロア回路６１８の出力端子６１２と電源との間に接続することも可能である。コンデンサ６２０を接続することで、同相ノイズを除去し、コンデンサの総面積を削減することが期待できる。
ソースフォロア回路６１５は、ＦＥＴ（第１ＦＥＴ）７０３と、ＦＥＴ（第２ＦＥＴ）７０６とを有する。ＦＥＴ７０３のゲートは、電流バイアス電圧源に接続され、ＦＥＴ７０３のソースが第１電圧点に接続される。ＦＥＴ７０３のドレインが、ＦＥＴ７０６のソースに接続され、ＦＥＴ７０６のドレインが前記第１電圧点とは異なる所定の電圧値をとる第２電圧点に接続される。ＦＥＴ７０６のゲートが入力端子となり、ＦＥＴ７０３のドレインが参照電圧出力端子６１０となる。ＦＥＴ７０６のゲートには、参照電圧源６１６で生成された参照電圧Ｖｒｅｆが入力される。ＦＥＴ７０３のゲートには、端子７０７を介してバイアス電圧Ｖｂｉａｓが入力される。
ソースフォロア回路６１５は、ローパスフィルタ電圧ＶＬＰＦｏｕｔｎ，ＶＬＰＦｏｕｔｐと参照電圧Ｖｒｅｆｓｆを正確に比較するため、ソースフォロア回路６１７，６１８と同じ構成、同じサイズのＦＥＴで構成されている。ソースフォロア回路６１５を介して、ソースフォロア回路６１７，６１８と同様に変化した参照電圧ＶｒｅｆよりＶｔｈ分変化した参照電圧Ｖｒｅｆｓｆが参照電圧出力端子６１０に出力される。
ローパスフィルタ電圧ＶＬＰＦｏｕｔｎ，ＶＬＰＦｏｕｔｐと参照電圧Ｖｒｅｆｓｆは比較器６０４，６０５にて比較され、その結果がバイアス電圧Ｖｂｉａｓｐ，Ｖｂｉａｓｎとして出力端子６１３，６１４に出力される。バイアス電圧Ｖｂｉａｓｐ，Ｖｂｉａｓｎにより、差動増幅回路６０１の出力ＤＣ電位が参照電圧Ｖｒｅｆｓｆと等しくなり、結果としてＤＣオフセットはキャンセルされる。
なお、ソースフォロアは、ＦＥＴでなく、ＢＪＴで構成されたエミッタフォロアであってもよい。
このように、実施の形態２に係るＤＣオフセットキャンセル回路６２１，６２２によれば、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６と同様の効果が得られる。また、ＬＰＦ６０２，６０３をソースフォロア回路６１７，６１８にて構成したので、差動増幅回路６０１における増幅率の周波数特性は劣化せず、ＤＣオフセットキャンセル回路６２１，６２２による影響のない差動増幅回路６０１の増幅率を実現できる。また、ＬＰＦ６０２，６０３の入力抵抗は、ＬＰＦ６０２，６０３のカットオフ周波数に依存しないため、実施の形態１に係るＤＣオフセットキャンセル回路１１５，１１６と比べてフレキシブルな設計が可能である。
（実施の形態２の変形例）
図９は、実施の形態２に係るＤＣオフセットキャンセル回路６２１，６２２の変形例の詳細な回路構成例を示す回路図である。実施の形態２に係るＤＣオフセットキャンセル回路６２１，６２２では、ソースフォロア回路６１７の出力端子６１１とグランドとの間にコンデンサ６１９を接続し、ソースフォロア回路６１８の出力端子６１２とグランドとの間にコンデンサ６２０を接続した。実施の形態２に係るＤＣオフセットキャンセル回路６２１，６２２の変形例では、ＬＰＦ６０２の出力端とＬＰＦ６０３の出力端との間にコンデンサ８０１を接続した。このようにすることで、２個のコンデンサを有する実施の形態２に係るＤＣオフセットキャンセル回路６２１，６２２に比べてコンデンサの取付面積を１／２にすることができる。
（本開示の一態様の概要）
本開示の第１のＤＣオフセットキャンセル回路は、差動増幅回路に用いられるＤＣオフセットキャンセル回路であって、前記差動増幅回路の第１出力端の電圧が入力される第１ローパスフィルタと、前記第１ローパスフィルタの出力と参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第１出力ＤＣ電圧制御端子に入力される第１比較器と、前記差動増幅回路の第２出力端の電圧が入力される第２ローパスフィルタと、前記第２ローパスフィルタの出力と前記参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第２出力ＤＣ電圧制御端子に入力される第２比較器と、を備える。
また、本開示の第２のＤＣオフセットキャンセル回路は、第１のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタ及び前記第２ローパスフィルタは、それぞれ、１段、もしくは複数段で構成される。
また、本開示の第３のＤＣオフセットキャンセル回路は、第１又は第２のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタ及び前記第２ローパスフィルタは、それぞれ、抵抗とコンデンサを有する。
また、本開示の第４のＤＣオフセットキャンセル回路は、第３のＤＣオフセットキャンセル回路であって、前記抵抗は、受動素子もしくは能動素子であり、前記コンデンサは、受動素子もしくは能動素子である。
また、本開示の第５のＤＣオフセットキャンセル回路は、第１又は第２のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタ及び前記第２ローパスフィルタは、それぞれ、インダクタとコンデンサを有する。
また、本開示の第６のＤＣオフセットキャンセル回路は、第５のＤＣオフセットキャンセル回路であって、前記インダクタは、受動素子で構成された受動インダクタもしくは能動素子で構成された能動インダクタであり、前記コンデンサは、受動素子もしくは能動素子である。
また、本開示の第７のＤＣオフセットキャンセル回路は、第１又は第２のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタ及び前記第２ローパスフィルタは、それぞれ、オペアンプ又はトランスコンダクタンスアンプとコンデンサと抵抗を有する。
また、本開示の第８のＤＣオフセットキャンセル回路は、第１ないし第７のいずれか１つのＤＣオフセットキャンセル回路であって、前記第１比較器及び前記第２比較器は、それぞれ、自己のゲートに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＦＥＴと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第１ＦＥＴのドレインに接続された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第３ＦＥＴのゲートに接続された第４ＦＥＴと、前記第１ＦＥＴのゲートと前記第２ＦＥＴのドレインとの間に接続された位相補償コンデンサを有し、前記第２ＦＥＴのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。
また、本開示の第９のＤＣオフセットキャンセル回路は、第１ないし第７のいずれか１つのＤＣオフセットキャンセル回路であって、前記第１比較器及び前記第２比較器は、それぞれ、自己のベースに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＢＪＴと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第２ＢＪＴと、前記第１ＢＪＴのエミッタと前記第２ＢＪＴのエミッタとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＢＪＴのコレクタと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第１ＢＪＴのコレクタに接続された第３ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第３ＢＪＴのベースに接続された第４ＢＪＴと、前記第１ＢＪＴのベースと前記第２ＢＪＴのコレクタとの間に接続された位相補償コンデンサを有し、前記第２ＢＪＴのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。
また、本開示の第１０のＤＣオフセットキャンセル回路は、第１ないし第７のいずれか１つのＤＣオフセットキャンセル回路であって、前記第１比較器及び前記第２比較器は、それぞれ、自己のゲートに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＦＥＴと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第１ＦＥＴのドレインに接続された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第３ＦＥＴのゲートに接続された第４ＦＥＴと、前記第１ＦＥＴのゲートと前記第１電圧点との間に接続された位相補償コンデンサを有し、前記第２ＦＥＴのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。
また、本開示の第１１のＤＣオフセットキャンセル回路は、第１ないし第７のいずれか１つのＤＣオフセットキャンセル回路であって、前記第１比較器及び前記第２比較器は、それぞれ、自己のベースに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＢＪＴと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第２ＢＪＴと、前記第１ＢＪＴのエミッタと前記第２ＢＪＴのエミッタとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＢＪＴのコレクタと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第１ＢＪＴのコレクタに接続された第３ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第３ＢＪＴのベースに接続された第４ＢＪＴと、前記第１ＢＪＴのベースと前記第１電圧点との間に接続された位相補償コンデンサを有し、前記第２ＢＪＴのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。
また、本開示の第１２のＤＣオフセットキャンセル回路は、第１ないし第７のいずれか１つのＤＣオフセットキャンセル回路であって、前記第１比較器及び前記第２比較器は、それぞれ、自己のゲートに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＦＥＴと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第１ＦＥＴのドレインに接続された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第３ＦＥＴのゲートに接続された第４ＦＥＴと、前記第２ＦＥＴのドレインと前記第１電圧点との間に接続された位相補償コンデンサを有し、前記第２ＦＥＴのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。
また、本開示の第１３のＤＣオフセットキャンセル回路は、第１ないし第７のいずれか１つのＤＣオフセットキャンセル回路であって、前記第１比較器及び前記第２比較器は、それぞれ、自己のベースに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＢＪＴと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第２ＢＪＴと、前記第１ＢＪＴのエミッタと前記第２ＢＪＴのエミッタとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＢＪＴのコレクタと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第１ＢＪＴのコレクタに接続された第３ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第３ＢＪＴのベースに接続された第４ＢＪＴと、前記第２ＢＪＴのコレクタと前記第１電圧点との間に接続された位相補償コンデンサを有し、前記第２ＢＪＴのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。
また、本開示の第１４のＤＣオフセットキャンセル回路は、第１ないし第７のいずれか１つのＤＣオフセットキャンセル回路であって、前記第１比較器及び前記第２比較器は、それぞれ、自己のゲートに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＦＥＴと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第１ＦＥＴのドレインに接続された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第３ＦＥＴのゲートに接続された第４ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第２ＦＥＴのドレインに接続された第５ＦＥＴを有し、前記第２ＦＥＴのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。
また、本開示の第１５のＤＣオフセットキャンセル回路は、第１ないし第７のいずれか１つのＤＣオフセットキャンセル回路であって、前記第１比較器及び前記第２比較器は、それぞれ、自己のベースに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＢＪＴと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第２ＢＪＴと、前記第１ＢＪＴのエミッタと前記第２ＢＪＴのエミッタとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＢＪＴのコレクタと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第１ＢＪＴのコレクタに接続された第３ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第３ＢＪＴのベースに接続された第４ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第２ＢＪＴのコレクタに接続された第５ＢＪＴを有し、前記第２ＢＪＴのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。
また、本開示の第１６のＤＣオフセットキャンセル回路は、第１のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタは、前記差動増幅回路の第１出力端の電圧が入力される第１ソースフォロア回路と、前記第１ソースフォロア回路の出力端に接続された第１コンデンサを有し、前記第２ローパスフィルタは、前記差動増幅回路の第２出力端の電圧が入力される第２ソースフォロア回路と、前記第２ソースフォロア回路の出力端に接続された第２コンデンサを有し、前記第１比較器及び前記第２比較器には、それぞれ、前記参照電圧原により生成される参照電圧が第３ソースフォロア回路を介して入力される。
また、本開示の第１７のＤＣオフセットキャンセル回路は、第１のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタは、前記差動増幅回路の第１出力端の電圧が入力される第１エミッタフォロア回路と、前記第１エミッタフォロア回路の出力端に接続された第１コンデンサを有し、前記第２ローパスフィルタは、前記差動増幅回路の第２出力端の電圧が入力される第２エミッタフォロア回路と、前記第２エミッタフォロア回路の出力端に接続された第２コンデンサを有し、前記第１比較器及び前記第２比較器には、それぞれ、前記参照電圧原により生成される参照電圧が第３エミッタフォロア回路を介して入力される。
また、本開示の第１８のＤＣオフセットキャンセル回路は、第１６のＤＣオフセットキャンセル回路であって、前記第１ソースフォロア回路及び前記第２ソースフォロア回路及び前記第３ソースフォロア回路は、それぞれ、自己のゲートが電流バイアス電圧源に接続され、自己のソースが第１電圧点に接続された第１ＦＥＴと、前記第１ＦＥＴのドレインが、自己のソースに接続され、自己のドレインが前記第１電圧点とは異なる所定の電圧値をとる第２電圧点に接続され、自己のゲートが入力端子となる第２ＦＥＴを有し、前記第１ＦＥＴのドレインが出力端となる。
また、本開示の第１９のＤＣオフセットキャンセル回路は、第１７のＤＣオフセットキャンセル回路であって、前記第１エミッタフォロア回路及び前記第２エミッタフォロア回路及び前記第３エミッタフォロア回路は、それぞれ、自己のベースが電流バイアス電圧源に接続され、自己のエミッタが第１電圧点に接続された第１ＢＪＴと、前記第１ＢＪＴのコレクタが、自己のエミッタに接続され、自己のコレクタが前記第１電圧点とは異なる所定の電圧値をとる第２電圧点に接続され、自己のベースが入力端子となる第２ＢＪＴを有し、前記第１ＢＪＴのコレクタが出力端となる。
また、本開示の第２０のＤＣオフセットキャンセル回路は、第１６のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタは、前記第１ソースフォロア回路の出力端と第１電圧点との間に接続された前記第１コンデンサを有し、前記第２ローパスフィルタは、前記第２ソースフォロア回路の出力端と前記第１電圧点との間に接続された前記第２コンデンサを有する。
また、本開示の第２１のＤＣオフセットキャンセル回路は、第１７のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタは、前記第１エミッタフォロア回路の出力端と第１電圧点との間に接続された前記第１コンデンサを有し、前記第２ローパスフィルタは、前記第２エミッタフォロア回路の出力端と前記第１電圧点との間に接続された前記第２コンデンサを有する。
また、本開示の第２２のＤＣオフセットキャンセル回路は、第１のＤＣオフセットキャンセル回路であって、前記第１ローパスフィルタ及び前記第２ローパスフィルタは、前記第１ローパスフィルタの出力端と前記第２ローパスフィルタの出力端との間に接続されたコンデンサを有する。
以上、図面を参照しながら各種の実施の形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
本開示は、カレントリユース型差動増幅回路に有用である。例えば、ワイヤレスセンサーネットワークシステムにおける各無線端末用の差動増幅回路の低消費電力化に有用である。
１０１，６０１ 差動増幅回路（カレントリユース型差動増幅回路）
１０２，１０３，３０１，３０２，３０３，６０２，６０３ ＬＰＦ
１０４，１０５，６０４，６０５ 比較器
１０６，６０６ 第１入力端子
１０７，６０７ 第２入力端子
１０８，６０８ 第１出力端子
１０９，６０９ 第２出力端子
１１０ 参照電圧出力端子
１１１，１１２，１１３，１１４，４０８，５０８ 出力端子
６１１，６１２，６１３，６１４ 出力端子
１１８ 第１出力ＤＣ電圧制御端子
１１９ 第２出力ＤＣ電圧制御端子
１１５，１１６，６２１，６２２ ＤＣオフセットキャンセル回路
１１７ 参照電圧源
３０４ 信号入力端子
３０５ 信号出力端子
４０１〜４０４，５０１〜５０４，５０９，７０１〜７０６ ＦＥＴ
４０５，５０５ 電流源
４０６，４０７，５０６，５０７，９０９，９１１ 入力端子
４０９ 位相補償コンデンサ
６１５，６１７，６１８ ソースフォロア回路
６１９，６２０，８０１，９０５ コンデンサ
７０７ 端子
９０７ 抵抗

Claims (20)

  1. 差動増幅回路に用いられるＤＣオフセットキャンセル回路であって、
    前記差動増幅回路の第１出力端の電圧が入力される第１ローパスフィルタと、
    前記第１ローパスフィルタの出力と参照電圧源により生成される参照電圧が入力され、前記第１ローパスフィルタの出力の電圧と前記参照電圧とを比較し、比較結果に基づく出力が前記差動増幅回路の第１出力ＤＣ電圧制御端子に入力される第１比較器と、
    前記差動増幅回路の第２出力端の電圧が入力される第２ローパスフィルタと、
    前記第２ローパスフィルタの出力と前記参照電圧源により生成される参照電圧が入力され、前記第２ローパスフィルタの出力の電圧と前記参照電圧とを比較し、比較結果に基づく出力が前記差動増幅回路の第２出力ＤＣ電圧制御端子に入力される第２比較器と、
    を備えるＤＣオフセットキャンセル回路。
  2. 前記第１ローパスフィルタ及び前記第２ローパスフィルタは、それぞれ、１段、もしくは複数段で構成される請求項１に記載のＤＣオフセットキャンセル回路。
  3. 前記第１ローパスフィルタ及び前記第２ローパスフィルタは、それぞれ、抵抗とコンデンサを有する請求項１又は請求項２に記載のＤＣオフセットキャンセル回路。
  4. 前記抵抗は、受動素子もしくは能動素子であり、前記コンデンサは、受動素子もしくは能動素子である請求項３に記載のＤＣオフセットキャンセル回路。
  5. 前記第１ローパスフィルタ及び前記第２ローパスフィルタは、それぞれ、インダクタとコンデンサを有する請求項１又は請求項２に記載のＤＣオフセットキャンセル回路。
  6. 前記インダクタは、受動素子で構成された受動インダクタもしくは能動素子で構成された能動インダクタであり、前記コンデンサは、受動素子もしくは能動素子である請求項５に記載のＤＣオフセットキャンセル回路。
  7. 前記第１ローパスフィルタ及び前記第２ローパスフィルタは、それぞれ、オペアンプ又はトランスコンダクタンスアンプとコンデンサと抵抗を有する請求項１又は請求項２に記載のＤＣオフセットキャンセル回路。
  8. 前記第１比較器及び前記第２比較器は、それぞれ、自己のゲートに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＦＥＴと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第１ＦＥＴのドレインに接続された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第３ＦＥＴのゲートに接続された第４ＦＥＴと、前記第１ＦＥＴのゲートと前記第２ＦＥＴのドレインとの間に接続された位相補償コンデンサを有し、前記第２ＦＥＴのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項１ないし請求項７のいずれか１項に記載のＤＣオフセットキャンセル回路。
  9. 前記第１比較器及び前記第２比較器は、それぞれ、自己のベースに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＢＪＴと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第２ＢＪＴと、前記第１ＢＪＴのエミッタと前記第２ＢＪＴのエミッタとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＢＪＴのコレクタと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第１ＢＪＴのコレクタに接続された第３ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第３ＢＪＴのベースに接続された第４ＢＪＴと、前記第１ＢＪＴのベースと前記第２ＢＪＴのコレクタとの間に接続された位相補償コンデンサを有し、前記第２ＢＪＴのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項１ないし請求項７のいずれか１項に記載のＤＣオフセットキャンセル回路。
  10. 前記第１比較器及び前記第２比較器は、それぞれ、自己のゲートに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＦＥＴと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第１ＦＥＴのドレインに接続された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第３ＦＥＴのゲートに接続された第４ＦＥＴと、前記第１ＦＥＴのゲートと前記第１電圧点との間に接続された位相補償コンデンサを有し、前記第２ＦＥＴのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項１ないし請求項７のいずれか１項に記載のＤＣオフセットキャンセル回路。
  11. 前記第１比較器及び前記第２比較器は、それぞれ、自己のベースに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＢＪＴと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第２ＢＪＴと、前記第１ＢＪＴのエミッタと前記第２ＢＪＴのエミッタとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＢＪＴのコレクタと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第１ＢＪＴのコレクタに接続された第３ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第３ＢＪＴのベースに接続された第４ＢＪＴと、前記第１ＢＪＴのベースと前記第１電圧点との間に接続された位相補償コンデンサを有し、前記第２ＢＪＴのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項１ないし請求項７のいずれか１項に記載のＤＣオフセットキャンセル回路。
  12. 前記第１比較器及び前記第２比較器は、それぞれ、自己のゲートに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＦＥＴと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第１ＦＥＴのドレインに接続された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第３ＦＥＴのゲートに接続された第４ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第２ＦＥＴのドレインに接続された第５ＦＥＴを有し、前記第２ＦＥＴのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項１ないし請求項７のいずれか１項に記載のＤＣオフセットキャンセル回路。
  13. 前記第１比較器及び前記第２比較器は、それぞれ、自己のベースに、前記第１ローパスフィルタ又は前記第２ローパスフィルタの出力が入力される第１ＢＪＴと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第２ＢＪＴと、前記第１ＢＪＴのエミッタと前記第２ＢＪＴのエミッタとを共通にして一端に接続し、他端を第１電圧点に接続した電流源と、前記第１ＢＪＴのコレクタと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第１ＢＪＴのコレクタに接続された第３ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第３ＢＪＴのベースに接続された第４ＢＪＴと、前記第２ＢＪＴのコレクタと前記第２電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第２ＢＪＴのコレクタに接続された第５ＢＪＴを有し、前記第２ＢＪＴのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項１ないし請求項７のいずれか１項に記載のＤＣオフセットキャンセル回路。
  14. 前記第１ローパスフィルタは、前記差動増幅回路の第１出力端の電圧が入力される第１ソースフォロア回路と、前記第１ソースフォロア回路の出力端に接続された第１コンデンサを有し、前記第２ローパスフィルタは、前記差動増幅回路の第２出力端の電圧が入力される第２ソースフォロア回路と、前記第２ソースフォロア回路の出力端に接続された第２コンデンサを有し、前記第１比較器及び前記第２比較器には、それぞれ、前記参照電圧源により生成される参照電圧が第３ソースフォロア回路を介して入力される請求項１に記載のＤＣオフセットキャンセル回路。
  15. 前記第１ローパスフィルタは、前記差動増幅回路の第１出力端の電圧が入力される第１エミッタフォロア回路と、前記第１エミッタフォロア回路の出力端に接続された第１コンデンサを有し、前記第２ローパスフィルタは、前記差動増幅回路の第２出力端の電圧が入力される第２エミッタフォロア回路と、前記第２エミッタフォロア回路の出力端に接続された第２コンデンサを有し、前記第１比較器及び前記第２比較器には、それぞれ、前記参照電圧源により生成される参照電圧が第３エミッタフォロア回路を介して入力される請求項１に記載のＤＣオフセットキャンセル回路。
  16. 前記第１ソースフォロア回路及び前記第２ソースフォロア回路及び前記第３ソースフォロア回路は、それぞれ、自己のゲートが電流バイアス電圧源に接続され、自己のソースが第１電圧点に接続された第１ＦＥＴと、前記第１ＦＥＴのドレインが、自己のソースに接続され、自己のドレインが前記第１電圧点とは異なる所定の電圧値をとる第２電圧点に接続され、自己のゲートが入力端子となる第２ＦＥＴを有し、前記第１ＦＥＴのドレインが出力端となる請求項１４に記載のＤＣオフセットキャンセル回路。
  17. 前記第１エミッタフォロア回路及び前記第２エミッタフォロア回路及び前記第３エミッタフォロア回路は、それぞれ、自己のベースが電流バイアス電圧源に接続され、自己のエミッタが第１電圧点に接続された第１ＢＪＴと、前記第１ＢＪＴのコレクタが、自己のエミッタに接続され、自己のコレクタが前記第１電圧点とは異なる所定の電圧値をとる第２電圧点に接続され、自己のベースが入力端子となる第２ＢＪＴを有し、前記第１ＢＪＴのコレクタが出力端となる請求項１５に記載のＤＣオフセットキャンセル回路。
  18. 前記第１ローパスフィルタは、前記第１ソースフォロア回路の出力端と第１電圧点との間に接続された前記第１コンデンサを有し、前記第２ローパスフィルタは、前記第２ソースフォロア回路の出力端と前記第１電圧点との間に接続された前記第２コンデンサを有する請求項１４に記載のＤＣオフセットキャンセル回路。
  19. 前記第１ローパスフィルタは、前記第１エミッタフォロア回路の出力端と第１電圧点との間に接続された前記第１コンデンサを有し、前記第２ローパスフィルタは、前記第２エミッタフォロア回路の出力端と前記第１電圧点との間に接続された前記第２コンデンサを有する請求項１５に記載のＤＣオフセットキャンセル回路。
  20. 前記第１ローパスフィルタ及び前記第２ローパスフィルタは、前記第１ローパスフィルタの出力端と前記第２ローパスフィルタの出力端との間に接続されたコンデンサを有する請求項１に記載のＤＣオフセットキャンセル回路。
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