JP7249296B2 - 増幅回路及び電圧補正回路 - Google Patents

Description

本発明の実施形態は、増幅回路及び電圧補正回路に関する。

疑似差動型電力増幅器では出力にて各々の単相回路において発生する偶数次歪みは理想的にキャンセルされる。しかしながら、一般的に、差動入力信号のそれぞれを増幅する単相回路におけるミスマッチを除去することは困難であり、このミスマッチが出力信号の偶数次歪みの原因となる。

特開2005-143089号公報

一実施形態は、偶数次歪みを抑制した増幅回路及び電圧補正回路を提供する。

一実施形態によれば、増幅回路は、第1増幅回路と、第2増幅回路と、電圧生成回路と、制御回路と、を備える。第1増幅回路は、第1信号を増幅する。第2増幅回路は、前記第1信号と差動信号を形成する第2信号、を増幅する。電圧生成回路は、前記第1信号に印加する第1バイアス電圧及び前記第2信号に印加する第２バイアス電圧の少なくとも一方を生成する。制御回路は、前記第1増幅回路の出力の直流成分と前記第2増幅回路の出力の直流成分との差が小さくなるように前記電圧生成回路を制御する。

一実施形態に係る送信機の概略を示す図。 差動信号を用いた増幅における信号の合成を示す図。 差動信号のそれぞれの直流成分と2次歪みの強さの関係を示す図。 一実施形態に係る増幅回路の一例を示す回路図。 一実施形態に係る増幅回路の動作の一例を示す回路図。 一実施形態に係る電圧生成回路の一例を示す回路図。 一実施形態に係る増幅回路の動作の一例を示す回路図。

以下、図面を参照して実施形態について説明する。

図１は、一実施形態に係る信号の送信機の一例を示すブロック図である。送信機1は、例えば、発振回路2と、増幅回路3と、整合回路4と、アンテナ5と、を備える。送信機1は、例えば、生成した信号を電波へと変換し、外部へ向けて出力する。信号は、送信機1において、種々の方法で符号化、変調等されてもよい。

発振回路2は、信号を発振する回路である。発振回路2は、例えば、クロック信号を発振するとともに、データを電圧又は電流等の信号に適切に変換し、出力する。

増幅回路3は、発振回路2から出力された信号を増幅して出力する。増幅回路3には、例えば、差動信号が入力され、増幅回路3は、それぞれの信号を増幅した後に増幅された差動信号を合成する。増幅回路3は、この合成した信号を整合回路4へと出力する。

整合回路4は、インピーダンス整合を行う回路である。すなわち、整合回路4は、増幅回路3が出力した信号のインピーダンス整合を行って、出力する。なお、以下においては、増幅回路3にバランが含まれているものとして説明するが、このバランは、増幅回路3の一部として備えられるものではなく、整合回路4の一部として備えられるものであってもよい。

アンテナ5は、整合回路4から出力された信号を電波へと変換して出力する。アンテナ5は、例えば、発振回路2により生成された内容を有する電波を出力する。

図２は、差動信号を増幅して合成する単純な増幅回路3の一例を示す図である。この図２は、本実施形態の効果を示すための一例として挙げられるものである。図２のような差動信号を増幅する増幅回路は、例えば、差動信号のうち一方の信号である第1信号を増幅する第1増幅回路Amp1と、他方の信号である第2信号を増幅する第2増幅回路Amp2と、を備える。キャパシタC1、C2は、バランBaのインダクタンスを打ち消す整合用のキャパシタであり、バランBaの性能によっては、省略してもよい。

第1増幅回路Amp1の出力と、第2増幅回路Amp2の出力は、例えば、バランBaに備えられる差動インダクタにおいて合成されバランBaの他方のインダクタにより単相信号へ変換され、整合回路へと出力される。

なお、この差動インダクタの中点は仮想接地点であるため、寄生容量が付いても差動出力に対して影響しない。このため、この差動インダクタの中点に電圧抽出回路を接続しても増幅率が劣化しない。

図３は、図２のような増幅回路を用いた場合に、差動出力信号の直流電圧の差が2次歪み（2次高調波）とどのような相関関係を持つかの一例を示す図である。横軸は、第1増幅回路Amp1の直流電圧と第2増幅器Amp2の直流電圧との差を表し、縦軸は、2次歪みの強度を表す。

図３に示すように、第1増幅回路Amp1から出力された信号の直流電圧と、第2増幅回路Amp2から出力された信号の直流電圧との差が小さいほど2次歪みが小さくなる。逆に、これらの差動信号の直流成分の差が大きいほど、2次歪みが大きくなることが分かる。

これらの2次歪みは、例えば、第1増幅回路Amp1と第2増幅回路Amp2間の素子のミスマッチにより発生する。

そこで、本実施形態においては、差動信号が入力される2つの増幅回路により増幅された信号の直流成分の差を小さくする補正回路を備えることにより、2次歪みを小さくする増幅回路について説明する。なお、上記においては、4次以上の歪みについては2次歪みと比較して小さいため特には記載していないが、4次以上の偶数次高調波による歪みも同様に抑制することが可能となる。

高調波成分は、直接検出することが難しいが、上記のように直流成分を比較してこれらの直流成分の差を小さくするほど2次歪みの影響を小さくすることが可能となる。

図４は、本実施形態に係る増幅回路3の概略を示す回路図である。一例として重要な素子について示したものであり、図に示される以外の構成を備えることを阻害するものではない。また、電源電圧、例えば、Vss、Vddは、図示していないが適切な素子に接続されているものとする。例えば、第1増幅器Amp1等その他の電源電圧が必要となる素子には、適切にVss、Vddを印加する導線等が接続される。

増幅回路3は、第1増幅回路Amp1と、第2増幅回路Amp2と、キャパシタC3、C4、cと、抵抗rと、バランBaと、比較回路Cmpと、制御回路32と、電圧生成回路34と、第1バイアス電圧印加回路36と、第2バイアス電圧印加回路38と、を備える。

増幅回路3は、差動信号が入力されるとそれぞれの信号を増幅し、単相の信号へと合成して出力する。以下説明のために、差動信号の一方を第1信号と記載し、他方を第2信号と記載する。すなわち、第2信号は、第1信号と差動信号を形成する逆相の信号である。

まず、第1バイアス電圧印加回路36と、第2バイアス電圧印加回路38の影響を無くして考える。

第1増幅回路Amp1は、第1信号を増幅して出力する。この第1増幅回路Amp1は、例えば、インバータを利用した増幅回路である。第1増幅回路Amp1は、増幅した第1信号をバランBaへと出力する。

第2増幅回路Amp2は、第2信号を増幅して出力する。この第2増幅回路Amp2は、例えば、インバータを利用した増幅回路である。第2増幅回路Amp2は、増幅した第2信号をバランBaへと出力する。

第1増幅回路Amp1から出力された増幅された第1信号は、キャパシタC3により整合されバランBaへと入力される。同様に第2増幅回路Amp2から出力された増幅された第2信号は、キャパシタC4により整合されバランBaへと入力される。

バランBaは、例えば、差動インダクタと、差動インダクタの出力する信号を受信するインダクタと、を備える。以下、差動インダクタを合成回路30と呼ぶ。バランBaは、入力された差動信号を合成して単相の信号へと変換し、出力する。合成回路30は、2つの端子を有し、それぞれの端子に第1増幅回路Amp1の出力及び第2増幅回路Amp2の出力がそれぞれ接続される。双方の端子から逆相の信号が入力されるため、合成回路30は、差動信号の差を生成し、この生成した信号に基づいて受信側のインダクタから単相の信号を出力する。

以上が増幅回路3の主な構成である。なお、上述したようにバランBaは、信号の合成の動作もするので、整合回路4として備えられていてもよい。

このような増幅回路3の主な構成に対し、図３に示すように2つの増幅回路から出力される信号の直流成分の差を小さくする回路が補正回路である。この補正回路は、抵抗rと、キャパシタcと、比較回路Cmpと、制御回路32と、電圧生成回路34と、第1バイアス電圧印加回路36と、第2バイアス電圧印加回路38と、を備える。

抵抗rは、合成回路30の中点に接続される。キャパシタcは、抵抗rの出力と接地面とを接続する。この抵抗rとキャパシタcにより、合成回路30の中点における信号から、高周波成分が接地された状態の信号を抽出される。すなわち、抵抗rとキャパシタcは、組み合わせるとローパスフィルタとして動作する。抵抗rとキャパシタcは、例えば、組み合わせることにより、増幅回路3に入力される差動信号のクロック周波数を除去するように、それぞれのインピーダンスが設定される。このようにクロック周波数を除去するようにインピーダンスを設定することにより、このローパスフィルタは、合成回路30の中点における信号からクロック周波数による高周波成分を取り除いた成分、すなわち、直流成分を抽出する回路として動作する。

比較回路Cmpは、例えば、非反転端子が上記のローパスフィルタの出力と接続され、反転端子には直流電圧である基準電圧Vrefが印加される。この比較回路Cmpは、ローパスフィルタから出力された直流電圧と、基準電圧Vrefとを比較し、その差を増幅して出力する。

制御回路32は、比較回路Cmpと接続される。この制御回路32は、比較回路Cmpからの出力に基づいて、第1信号に印加する第1バイアス電圧及び第2信号に印加する第2バイアス電圧を制御する。また、この制御回路32は、第1増幅回路Amp1及び第2増幅回路Amp2とも接続され、これらの増幅回路の駆動を制御する。

電圧生成回路34は、制御回路32に接続される。この電圧生成回路34は、制御回路32により制御され、第1信号に印加する第1バイアス電圧及び第2信号に印加する第2バイアス電圧を出力する。

第1バイアス電圧印加回路36は、電圧生成回路34と、第1増幅回路Amp1とに接続される。第1バイアス電圧印加回路36は、キャパシタC1と、抵抗R1と、を備える。キャパシタC1は、増幅回路3の第1信号が入力される入力端子と、第1増幅回路Amp1の入力との間に接続される。このキャパシタC1は、第1信号の高周波成分を抽出する。一方で抵抗R1は、電圧生成回路34と第1増幅回路Amp1の入力との間に接続される。この抵抗R1は、キャパシタC1から出力された交流成分を通過させずに、電圧生成回路34から出力された直流電圧である第1バイアス電圧をキャパシタC1から出力された高周波成分（交流成分）に印加する。このように、制御回路32により制御され電圧生成回路34により生成された第1バイアス電圧が、第1信号の交流成分に印加される。

第2バイアス電圧印加回路38は、電圧生成回路34と、第2増幅回路Amp2とに接続される。第2バイアス電圧印加回路38は、キャパシタC3と、抵抗R2と、を備える。キャパシタC3は、増幅回路3の第2信号が入力される入力端子と、第2増幅回路Amp2の入力との間に接続される。このキャパシタC3は、第2信号の高周波成分を抽出する。一方で抵抗R2は、電圧生成回路34と第2増幅回路Amp2の入力との間に接続される。この抵抗R2は、キャパシタC3から出力された交流成分を通過させずに、電圧生成回路34から出力された直流電圧である第2バイアス電圧をキャパシタC3から出力された高周波成分（交流成分）に印加する。このように、制御回路32により制御され電圧生成回路34により生成された第2バイアス電圧が、第2信号の交流成分に印加される。

これらの第1バイアス電圧印加回路36、第2バイアス電圧印加回路38は、第1増幅回路Amp1と第2増幅回路Amp2から出力された信号が、合成回路30の中点において基準電圧Vrefをその直流成分として有するように制御される。

以下、制御回路32がどのようにバイアス電圧を制御するかを説明する。

図５は、第1バイアス電圧をどのように制御するかを示す図である。制御回路32は、第1増幅回路Amp1を駆動させ、第2増幅回路Amp2を停止する。この制御により、第1信号が第1増幅回路Amp1により増幅されて合成回路30に入力される。一方で第2増幅回路Amp2が停止するため、破線で示す回路には信号が伝わらず、第2信号は合成回路30には入力されない。

このため、合成回路30の中点における直流成分は、第1増幅回路Amp1の出力信号の直流成分Vavg1となる。この第1増幅回路Amp1の出力信号の直流電圧Vavg1が比較回路Cmpの非反転端子に入力される。

比較回路Cmpは、第1増幅回路Amp1の出力信号の直流電圧Vavg1と、基準電圧Vrefとを比較し、比較結果を制御回路32へと出力する。制御回路32は、比較結果に基づいて電圧生成回路34を制御し、第1増幅回路Amp1の出力信号の直流電圧Vavg1と基準電圧Vrefとの差が小さくなる第1バイアス電圧Vb1を出力する。

Vavg1 > Vrefである場合には、制御回路32は、第1バイアス電圧を高くする制御をすることにより、Vavg1をVrefに近づける。一方で、Vavg1 < Vrefである場合には、制御回路32は、第1バイアス電圧を低くする制御をすることにより、Vavg1をVrefに近づける。制御回路32は、このように第1バイアス電圧を高く／低く制御するための電圧Vctrを出力する。

電圧生成回路34は、制御回路32の出力にしたがった電圧を生成して出力する回路である。電圧生成回路34は、第1信号に印加する第1バイアス電圧を生成する回路と、第2信号に印加する第2バイアス電圧を生成する回路と、を備える。

図６は、電圧生成回路34において第1バイアス電圧Vb1を生成する回路の一例を示すものである。電圧生成回路34は、例えば、複数の抵抗と、スイッチSwと、を備える。電圧生成回路34は、制御回路32の出力する信号Vctrに基づいて第1バイアス電圧Vb1を出力する。

複数の抵抗は、電源電圧間に備えられる。スイッチSwは、それぞれの抵抗間と、出力端子との間に接続される個別の複数のスイッチSw0、Sw1、Sw2、・・・を備える。この個別のスイッチを介してそれぞれの抵抗間のノードが出力端子に接続される。スイッチSwは、制御回路32の出力に基づいて、例えば、1つの個別のスイッチをオンにし、他のスイッチをオフにする。

例えば、スイッチSw0がオンであり、他のスイッチがオフであとする。この場合に、Vavg1 < Vrefとなった場合、制御回路32からは、第1バイアス電圧Vb1を低くする制御信号が出力される。制御回路32は、例えば、論理回路で構成されてもよく、比較回路Cmpの出力が正の電圧であるか、負の電圧であるかにより、制御信号Vctrを出力してもよい。このような場合、制御回路32の出力に基づいて、第1バイアス電圧Vb1を低くするため、電圧生成回路34は、スイッチSw2をオンにし、スイッチSw0をオフにする。このように、電圧生成回路34は、出力する電圧を低くする。制御回路32から出力電圧を低くする制御信号の入力が継続する間、電圧生成回路34は、この個別のスイッチを次々に出力電圧が低くなる方へと切り替え続ける。

一方、Vavg1 > Vrefである場合には、制御回路32からは、第1バイアス電圧Vb1を高くする制御信号が出力される。この場合には、上記と逆のスイッチ操作が実行される。例えば、スイッチSw0と接続されていたとすると、スイッチSw1をオンにし、スイッチSw0をオフにする。制御回路32から出力電圧を低くする制御信号が出力される間、この操作が繰り返される。

なお、制御回路32からの出力に対して、所定のタイミングごとにスイッチ操作をしてもよい。このように所定のタイミングごとにスイッチ操作をすることにより、スイッチの切り替えによるバイアス電圧が反映された信号による影響が制御回路32に到達するまで次のスイッチ操作をしないように制御してもよい。

制御回路32は、比較回路Cmpの出力を受けて、Vavg1 < Vrefの状態が出力される間、第1バイアス電圧Vb1を低くする制御信号を出力する。比較回路Cmpは、Vavg1とVrefとの差を増幅して出力するが、その差の絶対値が十分に小さい所定値以下となる場合には、Vavg1 = Vrefであるという信号を出力してもよい。このようにすることで、スイッチが切り替え続けられるのを回避することができる。

すなわち、所定の電圧ΔVを定義しておき、|Vavg1 - Vref| < ΔVとなった場合には、制御回路32から制御信号を出力しなくてもよく、又は、スイッチの切り替えをしない制御信号を出力してもよい。このようにΔVを定義することにより、Vavg1 = Vrefに近い状態でバイアス電圧を高くしたり低くしたりを繰り返すことを回避できる。より具体的には、例えば、スイッチSw0がオンの状態ではVavg1 > Vrefであり、スイッチSw1がオンの状態では、Vavg1 < Vrefとなる場合、スイッチSwは、スイッチSw0がオンの状態と、スイッチSw1がオンの状態を切り替え続けることになるが、ΔVを定義することにより、このような状態を回避することが可能となる。

上記の一連の状態遷移により、基準電圧Vrefと、第1増幅回路Amp1の出力信号の直流成分Vavg1がほぼ等しい状態となる。同様の操作を、第2増幅回路Amp2の出力信号の直流成分Vavg2についても実行する。

電圧生成回路34から出力された第1バイアス電圧Vb1は、入力信号の周波数を遮断するのに十分大きい抵抗値を有する抵抗R1を介して第1信号へと印加される。この結果、キャパシタC1において交流成分が抽出された第1信号に第1バイアス電圧Vb1を印加することが可能となる。この結果、第1増幅回路Amp1の出力信号が合成回路30へと入力される。

図７は、第2バイアス電圧をどのように制御するかを示す図である。制御回路32は、第2増幅回路Amp2を駆動させ、第1増幅回路Amp1を停止する。この制御により、第2増幅回路Amp2の出力信号が合成回路30に入力される。一方で第1増幅回路Amp1が停止するため、破線で示す回路には信号が伝わらず、第1信号は合成回路30には入力されない。

図７の状態において、図５、図６において説明したのと同様の操作を実行し、第2増幅回路Amp2の出力信号の直流成分Vavg2と基準電圧Vrefが同等の電圧となるように制御する。制御回路32の制御により、同様に、第2信号の交流成分に第2バイアス電圧Vb2が印加され、この結果、第2増幅回路Amp2の出力信号が合成回路30へと入力される。

なお、電圧生成回路34は、上述したように第1バイアス電圧Vb1を生成する回路と、第2バイアス電圧Vb2を生成する回路と、を個別に備えている。例えば、図５にしたがい、第1バイアス電圧Vb1の調整を行った後、スイッチの状態を固定し、次に、第2バイアス電圧Vb2の調整を行った後、スイッチの状態を固定する。その後に、制御回路32は、第1増幅回路Amp1及び第2増幅回路Amp2の双方を駆動する制御をし、信号の送信モードへと移行する。

上記のバイアス電圧の生成は、一例として示したものであり、バイアス電圧の制御について限定するものではない。例えば、上記では、制御回路32を論理回路としたが、比較回路Cmpからの出力の大きさに応じて電圧生成回路34に備えられる可変抵抗値を適切な値に変更したり、電圧生成回路34の出力インピーダンスを適切に変更したりして、適切なバイアス電圧を出力するものであってもよい。

双方の増幅回路が駆動されると、合成回路30には、個々の増幅回路の素子のミスマッチの影響が抑制された差動信号が入力される。合成回路30は、これらの増幅された差動信号を合成して、バランBaとして単相信号を出力する。そして、この単相信号は、整合回路4及びアンテナ5を介して送信機１から出力される。

以上のように、本実施形態によれば、差動信号のそれぞれの信号を増幅する増幅回路の素子のミスマッチによる信号のミスマッチを抑制することが可能となる。それぞれの信号に印加するバイアス電圧を生成する際に、同一の比較回路を用いているため、比較回路の特性がバイアス電圧に影響を及ぼすことも回避することができる。

本実施形態に係る増幅回路は、例えば、低消費電力向けの送信機に用いることができる。例えば、Bluetooth（登録商標）、モバイル等のRF（Radio Frequency）を用いるデバイス等に用いることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

1：送信機、
2：発振回路、
3：増幅回路、
30：合成回路、32：制御回路、34：電圧生成回路、36：第1バイアス電圧印加回路、38：第2バイアス電圧印加回路、
Amp1：第1増幅回路、Amp2：第2増幅回路、Ba：バラン、C1、C2、C3、C4：キャパシタ、Cmp：比較回路、r、R1、R2：抵抗、
4：整合回路、
5：アンテナ

Claims (6)

1. 第1信号を増幅する、第1増幅回路と、
   前記第1信号と差動信号を形成する第2信号、を増幅する、第2増幅回路と、
   前記第1信号に印加する第1バイアス電圧及び前記第2信号に印加する第2バイアス電圧の少なくとも一方を生成する、電圧生成回路と、
   増幅された前記第1信号と、増幅された前記第2信号と、を合成する、合成回路と、
   前記合成回路の中点の電圧と、基準電圧と、を比較する、比較回路と、
   前記電圧生成回路が生成する前記第1バイアス電圧及び前記第2バイアス電圧の少なくとも一方を、前記比較回路の出力に基づいて制御する、制御回路と、
   を備える増幅回路。
2. 前記制御回路はさらに、前記第1増幅回路及び前記第2増幅回路を駆動する制御を行い、
   前記第1増幅回路を駆動し、前記第2増幅回路を停止した状態において、前記第1バイアス電圧を決定し、
   前記第1増幅回路を停止し、前記第2増幅回路を駆動した状態において、前記第2バイアス電圧を決定する、
   請求項１に記載の増幅回路。
3. 前記比較回路は、前記合成回路の中点における電圧の直流成分と、前記基準電圧とを比較し、
   前記制御回路は、前記比較回路の出力に基づいて、
   前記第1増幅回路を駆動し、前記第2増幅回路を停止した状態において、前記第1増幅回路により増幅された前記第1増幅回路の出力信号の電圧の直流成分と、前記基準電圧との差が前記第1バイアス電圧の制御をしない場合よりも小さくなるように、前記第1バイアス電圧を制御し、
   前記第1増幅回路を停止し、前記第2増幅回路を駆動した状態において、前記第2増幅回路により増幅された前記第2増幅回路の出力信号の電圧の直流成分と、前記基準電圧との差が前記第2バイアス電圧の制御をしない場合よりも小さくなるように、前記第2バイアス電圧を制御する、
   請求項２に記載の増幅回路。
4. 第1信号に第1バイアス電圧を印加する、第1バイアス電圧印加回路と、
   前記第1バイアス電圧印加回路に接続され、前記第1バイアス電圧が印加された前記第1信号を増幅する、第1増幅回路と、
   前記第1信号と差動信号を形成する第2信号に第2バイアス電圧を印加する、第2バイアス電圧印加回路と、
   前記第2バイアス電圧印加回路に接続され、前記第2バイアス電圧が印加された前記第2信号を増幅する、第2増幅回路と、
   前記第1バイアス電圧印加回路及び前記第2バイアス電圧印加回路に接続され、前記第1信号に印加する前記第1バイアス電圧及び前記第2信号に印加する前記第2バイアス電圧を生成する、電圧生成回路と、
   前記第1増幅回路の出力と前記第2増幅回路の出力との間に接続され、差動信号を合成する、合成回路と、
   前記合成回路の中点に接続され、基準電圧と前記合成回路の中点における電圧とを比較する、比較回路と、
   前記比較回路と前記電圧生成回路とに接続され、前記比較回路の出力結果に基づいて、前記電圧生成回路が出力する前記第1バイアス電圧及び前記第2バイアス電圧を制御する、制御回路と、
   を備える増幅回路。
5. 前記制御回路はさらに、前記第1増幅回路と前記第2増幅回路とに接続され、前記第1増幅回路及び前記第2増幅回路の駆動制御をし、
   前記第1増幅回路を駆動し、前記第2増幅回路を停止した状態において、前記第1バイアス電圧を決定し、
   前記第1増幅回路を停止し、前記第2増幅回路を駆動した状態において、前記第2バイアス電圧を決定する、
   請求項４に記載の増幅回路。
6. 第1信号を増幅する、第1増幅回路と、前記第1信号と差動信号を形成する第2信号を増幅する、第2増幅回路と、前記第1増幅回路の出力及び前記第2増幅回路の出力の間に接続される合成回路と、を備える増幅回路において前記第1信号及び前記第2信号の電圧を補正する回路であって、
   前記合成回路の中点と接続され、前記合成回路の中点の電圧と、基準電圧を比較する、比較回路と、
   前記比較回路に接続され、前記第1信号に印加する第1バイアス電圧及び前記第2信号に印加する第2バイアス電圧を制御する、制御回路と、
   前記制御回路に接続され、前記第1バイアス電圧及び前記第2バイアス電圧を生成する、電圧生成回路と、
   を備える、電圧補正回路。

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