JP4710849B2 - 増幅回路、受信機および受信機用ｉｃ - Google Patents

Description

この発明は、増幅回路、この増幅回路を自動利得制御機能つきの高周波増幅回路として用いる受信機および受信機用ＩＣ（Integrated Circuit；集積回路）に関する。

例えば、テレビチューナのフロントエンドの高周波増幅器は、例えば単体のＭＯＳＦＥＴとバリキャップを使用したトラッキングフィルタ（同調回路）を用いて広帯域の増幅器の構成としている。この増幅器はＩＣ化されていなかった。

ところで、同調回路のＱを一定にすると、高周波増幅器の利得は周波数に比例することから、上述の高周波増幅器では、最低周波数での利得と最高周波数での利得とで差が生じてしまうという問題があった。

従来は、この利得偏差に関しては、増幅素子、例えばＭＯＳＦＥＴの分類種別で特性を揃え、バリキャップによる容量分割で利得を合わせている。あるいは、帰還を施した広帯域アンプとし、トラッキングフィルタを無くして、利得偏差を小さくする方法を取っている場合もある。

一方、近年のテレビチューナのオールＩＣ化の要請から、トラッキングフィルタを無くし、広帯域、低ひずみ、低ノイズのアンプとすることでＩＣ化を行っているものもある。

先行技術文献としての特許文献は、例えば次のようなものがある。
米国特許明細書第４８５１７９６号公報 米国特許明細書第２００６０１８９２０号公報 米国特許明細書第６４６２５２７号公報

ところが、トラッキングフィルタを無くしてＩＣ化する方式では、テレビ放送信号についての多チャンネル妨害特性を満足するためには、高い電圧で、大きな消費電力の高周波増幅器を必要とする。この結果、この方式は、低電圧動作の回路には向かない方式であり、アンプの利得も取り扱える最大入力電力から、自ずと制限されることとなり、受信機としてのノイズフィギュアの値は良く成り難い方式であった。

そこで、上記のようなトラッキングフィルタを用いないでＩＣ化するのではなく、ＩＣに外付けの固定インダクタとＩＣ内の可変容量とからなるトラッキングフィルタ（同調回路）を、高周波増幅器の入出力に使用して広帯域のアンプとしてＩＣ化し、低電圧動作、低歪みとすることができる方式が考えられている。

しかしながら、この方式においては、前述したように、最低周波数での利得と最高周波数での利得とで差が生じてしまうという利得偏差の問題がある。

この発明は、以上の点にかんがみ、上述の利得偏差の問題を解決することができて、ＩＣ化にも有効である増幅回路を提供することを目的とする。

上記の課題を解決するために、この発明においては、
差動アンプと、この差動アンプの差動の電流出力のそれぞれを第１および第２の出力回路で電流増幅して出力するようにした増幅回路であって、
前記第１および第２の出力回路のそれぞれは、
前記差動アンプの前記差動の電流出力の一方または他方がゲートに供給され、ソースが電源の一端に接続される第１のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
ドレインが前記第１のＭＯＳＦＥＴのドレインに接続されて前記第１のＭＯＳＦＥＴに対して相補的に接続され、ソースが電源の他端に接続される、前記第１のＭＯＳＦＥＴとは極性が異なる第２のＭＯＳＦＥＴと、
ドレインとゲートが接続されると共に、その接続点が前記第１のＭＯＳＦＥＴのゲートに接続されて、前記第１のＭＯＳＦＥＴに対してカレントミラー接続される第３のＭＯＳＦＥＴと、
ドレインとゲートが接続されると共に、その接続点が前記第２のＭＯＳＦＥＴのゲートに接続されて、前記第２のＭＯＳＦＥＴに対してカレントミラー接続される第４のＭＯＳＦＥＴと、
ソースが前記第３のＭＯＳＦＥＴのドレインに接続され、ドレインが前記第４のＭＯＳＦＥＴのドレインに接続される、前記第３のＭＯＳＦＥＴと同じ極性の前記第５のＭＯＳＦＥＴと、
前記第５のＭＯＳＦＥＴのゲートバイアス電圧を供給するバイアス電圧供給回路と、
を備え、
前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインとの接続点から差動の出力の一方または他方を得ると共に、
前記第３のＭＯＳＦＥＴと前記第１のＭＯＳＦＥＴとに流れる電流の比および前記第４のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとに流れる電流の比は、１：ｎとし、かつ、前記ｎの値を変えることにより電流利得をプログラマブルとした
ことを特徴とする増幅回路を提供する。

上記の構成の増幅回路においては、ｎの値を、変えることにより、電流利得を変えることができる。したがって、例えば、入力信号周波数に応じてｎの値を変えることにより、利得偏差をなくすようにした増幅回路を実現することが容易である。

そして、第１および第２の出力回路からの差動の出力端間に、例えば同調回路を接続することができ、トラッキングフィルタ（同調回路）を使用した増幅回路のＩＣ化が容易である。

この発明によれば、種々の理由による利得の変動を補正することが容易な増幅回路を提供することができる。

また、この発明によれば、差動アンプとは分離して、出力回路のみで利得をプログラマブルとすることができるので、差動アンプの利得を制御する場合に比較して、低歪み、低ノイズの増幅回路を実現することが容易である。

また、差動アンプの出力を増幅する出力回路が、カレントミラー回路なる増幅回路であるため、出力回路で発生する歪みは差動アンプで発生する歪みに比較して、充分に小さい歪みとなる。したがって、差動アンプに、利得をプログラマブルに可変可能な出力回路を追加したことによる、特性の劣化はきわめて小さくすることができる。

以下、この発明による増幅回路の実施形態を、図を参照しながら説明する。

［原理的構成例］
図１は、この発明による増幅回路の実施形態の原理的構成を示す回路図である。

図１に示すように、この実施形態による増幅回路１は、差動アンプ６０の差動の出力のそれぞれを、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）カレントミラーの構成を備える出力回路としての電流増幅回路７０１および７０２で増幅する増幅回路である。そして、この実施形態の増幅回路１は、カレントミラーの電流利得をプログラマブルとした増幅回路であって、かつ、カレントミラーのバイアス電流が差動アンプ６０の動作電流に無関係に設定できるようにしたものである。

すなわち、差動アンプ６０は、第１および第２のＭＯＳＦＥＴ６１および６２のソースが互いに共通に接続され、その共通接続点が、カレントミラー構成の電流源を構成するＭＯＳＦＥＴ６３のドレイン−ソース間を通じて接地端に接続される。

第１および第２のＭＯＳＦＥＴ６１および６２のゲートには、入力信号ｅｉが供給される。そして、ゲートバイアス電圧Ｅｂが、抵抗器６７および６８をそれぞれ通じて、第１および第２のＭＯＳＦＥＴ６１および６２のゲートに供給される。

そして、ゲートとドレインとが接続されてダイオード接続されたＭＯＳＦＥＴ６４が電流源６５に直列に接続され、この電流源６５とＭＯＳＦＥＴ６４との直列回路が、電源電圧＋Ｖｃｃの電源ラインと接地端との間に接続される。そして、ＭＯＳＦＥＴ６４のゲートとドレインとの接続点がＭＯＳＦＥＴ６３のゲートに接続されて、カレントミラー構成とされる。

また、第１のＭＯＳＦＥＴ６１のドレインは、この第１のＭＯＳＦＥＴとは逆極性（図の例では、第１のＭＯＳＦＥＴ６１がｎチャンネルであるので、ｐチャンネル）のＭＯＳＦＥＴ９１のソース−ドレイン間を通じて＋Ｖｃｃの電源ラインに接続され、さらに、第２のＭＯＳＦＥＴ６２のドレインは、この第２のＭＯＳＦＥＴとは逆極性（図の例では、第２のＭＯＳＦＥＴ６２がｎチャンネルであるので、ｐチャンネル）のＭＯＳＦＥＴ９２のソース−ドレイン間を通じて＋Ｖｃｃの電源ラインに接続される。

そして、これらＭＯＳＦＥＴ９１および９２のゲートは、互いに接続されて、後述するコモンモードフィードバック回路９０に接続される。

そして、この図１の例では、差動アンプ６０の差動の一方および他方の出力を、カレントミラー構成の電流増幅回路７０１および７０２のそれぞれで増幅し、電流出力として差動出力し、その差動出力（電圧出力）の一方の出力端ＯＵＴ１および他方の出力端ＯＵＴ２の間に、負荷ＺＬを接続するように構成している。

すなわち、図１の例では、差動アンプ６０の差動出力の一方（ＭＯＳＦＥＴ６１のドレインに得られる出力）に対しては電流増幅回路７０１が出力増幅回路として設けられ、この電流増幅回路７０１から差動の一方の出力端ＯＵＴ１が導出される。

また、差動アンプ６０の差動出力の他方（ＭＯＳＦＥＴ６２のドレインに得られる出力）に対しては電流増幅回路７０２が出力増幅回路として設けられ、この電流増幅回路７０２から差動の他方の出力端ＯＵＴ２が導出される。

これら電流増幅回路７０１および７０２の構成は、全く同一であるので、対応する構成要素については同一番号を付して説明をすることとする。

図１の電流増幅回路７０１および７０２においては、ｐチャンネルのＭＯＳＦＥＴ７１のドレインとｎチャンネルのＭＯＳＦＥＴ７２のドレインとが接続されて、両ＭＯＳＦＥＴ７１，７２は相補的に接続（いわゆるＣＭＯＳ接続）され、その接続点から出力端ＯＵＴ１が導出される。ｐチャンネルのＭＯＳＦＥＴ７１のソースは電源電圧＋Ｖｃｃの電源ラインに接続され、ｎチャンネルのＭＯＳＦＥＴ７２のソースは接地端に接続される。

また、＋Ｖｃｃの電源ラインと接地端間に、ダイオード接続されたｐチャンネルのＭＯＳＦＥＴ７３およびｎチャンネルのＭＯＳＦＥＴ７４、ｐチャンネルのＭＯＳＦＥＴ７５のドレイン−ソース間の直列回路が接続される。そして、ＭＯＳＦＥＴ７１とＭＯＳＦＥＴ７３とはカレントミラー回路を構成するように互いのゲートが接続され、同様に、ＭＯＳＦＥＴ７２とＭＯＳＦＥＴ７４とはカレントミラー回路を構成するように互いのゲートが接続される。

そして、ＭＯＳＦＥＴ７３のドレインと、ＭＯＳＦＥＴ７４のドレインとの間に、ＭＯＳＦＥＴ７５のドレイン−ソース間が接続される。

そして、差動アンプ６０の差動出力の一方が、電流増幅回路７０１のＭＯＳＦＥＴ７１のゲートおよびＭＯＳＦＥＴ７３と７５の接続点に供給され、また、差動アンプ６０の差動出力の他方が、電流増幅回路７０２のＭＯＳＦＥＴ７１のゲートおよびＭＯＳＦＥＴ７３と７５の接続点に供給される。

また、図１において、＋Ｖｃｃの電源ラインと接地端間に接続された、ドレインとゲートが接続されてダイオード接続されたＭＯＳＦＥＴ８１および８２、並びに電流源８３の直列回路は、カレントミラーの動作直流バイアス電流を生成するレプリカバイアス回路であり、ダイオード接続されたＭＯＳＦＥＴ８２のドレインとゲートの接続点が、電流増幅回路７０１および７０２のそれぞれのＭＯＳＦＥＴ７５のゲートに接続されて、カレントミラー構成とされる。

さらに、この図１の例では、電流増幅回路７０１の出力端ＯＵＴ１と、電流増幅回路７０２の出力端ＯＵＴ２とは、抵抗器８４および８５をそれぞれ通じて互いに接続され、その接続点が、コモンモードフィードバック回路９０に供給される。コモンモードフィードバック回路１５０では、２個の抵抗器８４および８５の接続中点の電位と、予め定めてある所定の基準電圧とを比較し、その比較結果を、２個のｐチャンネルＭＯＳＦＥＴ９１および９２のゲートにそれぞれ供給して、コモンモードフィードバックをかける。

そして、このコモンモードフィードバック回路９０により、差動アンプ６０のｎチャンネルＭＯＳＦＥＴ６１および６２のそれぞれに流れている電流と同じ電流が、ｐチャンネルＭＯＳＦＥＴ９１および９２に流れるようにフィードバック制御される。これにより、増幅回路１の出力としては直流電流が生じないように制御される。

この図１の例においては、カレントミラー回路を構成するＭＯＳＦＥＴ７３とＭＯＳＦＥＴ７１とにおいて、ＭＯＳＦＥＴ７３に流れる電流とＭＯＳＦＥＴ７１に流れる電流との比が、１：ｎとなるように構成され、かつ、ｎの値が可変（プログラマブル）とされる。

また、同様に、カレントミラー回路を構成するＭＯＳＦＥＴ７４とＭＯＳＦＥＴ７２とにおいて、ＭＯＳＦＥＴ７４に流れる電流とＭＯＳＦＥＴ７２に流れる電流との比が、１：ｎとなるように構成され、かつ、ｎの値が可変（プログラマブル）とされる。

電流比が１：ｎとなるようにするための具体的な構成例としては、ＭＯＳＦＥＴ７３のサイズとＭＯＳＦＥＴ７１のサイズとの比、また、ＭＯＳＦＥＴ７４のサイズとＭＯＳＦＥＴ７２のサイズとの比、を１：ｎとする方法を用いることができる。サイズ比１：ｎにおけるｎの値を、適宜に定めることにより、所望のサイズ比とすることができる。

以上の構成により、図１の例の増幅回路においては、差動アンプ６０の差動出力のそれぞれは、ＭＯＳＦＥＴ７１と７３とにより構成されたカレントミラー回路と、ＭＯＳＦＥＴ７２と７４により構成されたカレントミラー回路とに、分流されて、電流増幅回路７０１，７０２のそれぞれにおいて入力される。そして、電流増幅回路７０１，７０２のそれぞれにおいて、ＭＯＳＦＥＴ７１、７２とＭＯＳＦＥＴ７３、７４とのサイズ比に応じたｎ倍に電流増幅されて出力電流とされる。

この場合において、ＭＯＳＦＥＴ８１、８２および電流源８３からなるレプリカバイアス回路で定められた電圧が、電流増幅回路７０１および７０２のＭＯＳＦＥＴ７３および７５のそれぞれに加えられるため、ＭＯＳＦＥＴ７３，７５のサイズとレプリカバイアス回路のＭＯＳＦＥＴ８１，８２のサイズとの比と、電流源８３の電流Ｉｂとにより、ＭＯＳＦＥＴ７３，７５のバイアス電流は定まり、カレントミラーの動作直流バイアス電流は、差動アンプ６０の動作電流には無関係に定めることができる。すなわち、カレントミラーの動作ポイントを、増幅回路１として要求される歪み特性により、Ａ級、ＡＢ級、Ｂ級動作を選ぶことができ、低消費電流とすることができる。

実際的には、差動アンプ６０の電流出力ｉｏを低歪みで増幅し、出力端ＯＵＴ１，ＯＵＴ２に得られる出力電圧が、所定の値で歪みの要求を満足する値に定められ、差動アンプ６０の動作電流の１／１０〜１／２０程度の電流を、ＭＯＳＦＥＴ７３，７５に流すようにすれば良い。

以上の構成とすることにより、この実施形態の増幅回路によれば、差動アンプの出力について、バランス電流出力の構成が実現でき、出力電圧は、電源電圧いっぱいの振幅が可能となり、出力のダイナミックレンジは拡大する。さらに、負荷に同調回路を接続した場合に、その同調回路のインダクタが、差動アンプに対して直接負荷とされる場合には２個必要となるのに対して、この実施形態の増幅回路によれば１個で済み、ＩＣ化した場合の外付け部品の削減ができる。

そして、この実施形態の増幅回路によれば、入力の差動アンプは歪みとノイズから最適なトランジスタサイズと動作電流で動作をさせ、その状態を維持したまま、出力の利得をプログラマブルとすることができるので、直接、入力の差動アンプの利得を制御する場合に比較して、低歪み、低ノイズで利得を制御することができる増幅回路を実現することができる。

また、差動アンプ６０の出力を増幅する回路がカレントミラー回路であるため、差動アンプ６０で発生する歪みに比較して充分に小さい歪みとなり、また、バイアス電流も小さいことから、この出力段で発生するノイズは、差動アンプで発生するノイズに比較して充分に小さく、ノイズ特性の劣化の少なく、差動アンプ６０に対して電流増幅回路７０１，７０２を追加したことによる特性の劣化はきわめて小さい。

［この発明による増幅回路の実施形態の具体的適用例］
この発明の増幅回路の実施形態は、例えばテレビチューナのフロントエンド回路の高周波増幅回路（ＡＧＣ付き）に適用して、差動の出力端間に、インダクタンスＬと容量Ｃとからなる同調回路を接続して、同調回路に電圧出力を印加するように場合に適する。

先ず、この発明による増幅回路の実施形態が適用されるテレビチューナの回路例について、説明する。

［実施形態の増幅回路が適用される回路の例としてのテレビチューナの具体例］
この発明による増幅回路は、テレビジョン信号を受信するチューナ部（フロントエンド回路）の高周波増幅回路に適用することができる。特に、最近は、テレビチューナとして、広い周波数バンド範囲に渡ってチャンネルを切り換えられるようにするものが考えられているが、この発明による増幅回路は、そのようなチューナ部の高周波増幅回路として好適である。

テレビ放送に使用される周波数（チャンネル）は国によって様々であり、カラー方式にも、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどがある。さらに、アナログ放送もあれば、デジタル放送もある。

そこで、テレビ放送の受信信号系を、テレビ放送を受信して中間周波信号を出力するフロントエンド回路と、そのフロントエンド回路の出力を処理してカラー映像信号および音声信号を出力するベースバンド処理回路とに分割することが考えられている。つまり、そのようにすることにより、テレビ放送の放送方式の違いに対処するものである。

そのようにする場合において、この発明を適用できるフロントエンド回路の一例について説明する。以下に説明する例は、ＩＣ化により部品点数を減らすようにした場合の例である。

［テレビチューナのフロントエンド回路の例］
図２は、各国のテレビ放送を、その放送形式にかかわらず受信できるフロントエンド回路の一例を示す。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
（Ａ）４６〜１４７ＭＨｚ（ＶLバンド）
（Ｂ）１４７〜４０１ＭＨｚ（ＶHバンド）
（Ｃ）４０１〜８８７ＭＨｚ（Ｕバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにした場合である。

すなわち、図２において、鎖線で囲った部分１０が、そのフロントエンド回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（フロントエンド回路）１０は、外部接続用の端子ピンＴ11〜Ｔ19を有する。

そして、テレビ放送の放送波信号がアンテナANTにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記（Ａ）〜（Ｃ）項の受信バンドにそれぞれ対応するものであり、同調用コンデンサの容量をデジタルデータにより変更して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。

そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、この発明による増幅回路の実施形態が適用される高周波増幅回路１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。このスイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路１２Ｉ、１２Ｑに供給される。

なお、同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、同調回路１４Ａは復同調回路とされている。また、後述するように、同調回路１２Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。

また、ＶＣＯ３１において、所定の周波数の発振信号が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ14を通じて信号形成回路３４にクロック（周波数は１〜２ＭＨｚ程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。

そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧が取り出され、この直流電圧がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ15を通じて平滑用のコンデンサＣ11が外付けされる。

したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34 ・・・ （式１）
となるので、システム制御用のマイクロコンピュータ（図示せず）により分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して１．８〜３．６ＧＨｚとされる。

そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、１６、３２）の周波数に分周され、この分周信号が分周回路３７に供給されて１／２の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。

ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ） ・・・ （式２）
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。

また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。

さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。

ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜５．５ＭＨｚ（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。

したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。

そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭＨｚ）に比べて広帯域のローパスフィルタ２２に供給され、この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ ・・・（式３）
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ ・・・ （式４）
が取り出される。

そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、
(a) バンドパスフィルタの周波数特性を有する。
(b) 移相特性も有し、信号ＳIFIを値φ（φは任意の値）だけ移相する。
(c) 同じく、信号ＳIFQを値（φ−９０°）だけ移相する。
(d) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。
の特性を有するものである。

したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ ・・・ （式５）
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ ・・・ （式６）
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。

そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。

すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ ・・・ （式７）
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この（式７）が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号ＳIFI、ＳIFQの振幅および位相を補正するものである。

さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。

そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。

したがって、分周比Ｍ、Ｎを変更すれば、（式２）にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。

こうして、このフロントエンド回路１０によれば、４６〜８８７ＭＨｚという広い周波数範囲に対して、１チップＩＣで対応できる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。

また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品のオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。

また、高周波増幅回路１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波増幅回路１３Ａ〜１３Ｃを低歪みとすることができる。

〔ＡＧＣの例〕
ＡＧＣ電圧ＶAGCが、フロントエンド回路の後段の、図示を省略するベースバンド処理回路において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ16を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより通常のＡＧＣ（中間周波数信号でのＡＧＣ）が行われる。

また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在したりしている場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ16のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が遅延ＡＧＣ電圧形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成され、この遅延ＡＧＣ電圧ＶDAGCが高周波増幅回路１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。

したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。

〔テスト用・調整用電圧の例〕
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ13に出力される。

この端子ピンＴ13に出力された直流電圧Ｖ44は、フロントエンド回路１０のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができ、すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。

また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、入力テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ16に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路１０の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。

〔定電圧回路〕
ＩＣ１０には、定電圧回路５３が設けられ、端子ピンＴ17から電源電圧＋Ｖｃｃが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋Ｖｃｃから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされる。

したがって、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。

〔初期設定〕
上述の振幅位相補正回路２３の補正量、複素バンドパスフィルタ２４の中心周波数および通過帯域幅、レベル補正用アンプ２５の利得は、受信するテレビ放送の放送方式に対応する必要があるので、可変とされるとともに、外部から設定できるようにされている。例えば、複素バンドパスフィルタ２４の中心周波数は３．８〜５．５ＭＨｚ、通過帯域は５．７〜８ＭＨｚの範囲で可変とされている。

そして、組み立て時や工場出荷時などに、これら回路２３〜２５の設定値が、端子ピンＴ18から不揮発性メモリ５１に書き込まれる。また、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃのトラッキング用のデータ（同調周波数を微調整するデータ）や定電圧回路５３の出力電圧を微調整するデータも、同様に端子ピンＴ18から不揮発性メモリ５１に書き込まれる。したがって、それぞれの回路の特性を、受信するテレビ放送の放送方式に対応したものに設定することができる。

〔使用時の動作〕
このＩＣ１０を使用した受信機の電源が投入されたときも、不揮発性メモリ５１の設定値がバッファメモリ５２にコピーされ、このコピーされた設定値が回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、２３〜２５、５３のそれぞれにデフォルト値として供給される。

そして、ユーザがチャンネルを選択したときには、そのためのデータが、システム制御用のマイクロコンピュータ（図示せず）から端子ピンＴ19を通じてバッファメモリ５２に供給されていったん保存され、この保存されたデータがスイッチ回路１１、１５、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、可変分周回路３２、３６に供給され、目的とするチャンネル（周波数）を含む受信バンドが選択されるとともに、その選択された受信バンドにおいて、目的とするチャンネルが選択される。

〔この例のフロントエンド回路の特徴〕
図２に示すフロントエンド回路１０によれば、前述した（Ａ）〜（Ｃ）項に示したように、４６〜８８７ＭＨｚの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。

〔高周波段の例〕
図３は、フロントエンド回路１０におけるスイッチ回路１１からスイッチ回路１５までの高周波信号系の一例を示す。なお、この高周波信号系もバランス型に構成されている。

すなわち、アンテナANTの受信信号が、バランBLNにより平衡な受信信号とされてから端子ピンＴ11、Ｔ11を通じてスイッチ回路１１に供給される。このスイッチ回路１１は、等価的に図２に示すように構成され、端子ピンＴ11、Ｔ11を通じて供給された受信信号をアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給するものである。

このため、スイッチ回路１１の第１の出力端ＴAが、高周波アンプ１３Ａの入力端に接続されるとともに、その第１の出力端ＴAと高周波アンプ１３Ａの入力端との間の信号ラインに、アンテナ同調回路１２Ａが並列接続される。この場合、同調回路１２Ａは、同調用コイルＬ12Aが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12AがＩＣ１０に内蔵されて構成される。なお、後述するように、コンデンサＣ12Aの容量はデジタルデータにより変更されて同調周波数が変更される。

さらに、高周波アンプ１３Ａの出力端が、同調用コンデンサＣ143、Ｃ144を通じて入力バッファ回路１５Ａの入力端に接続されるとともに、高周波アンプ１３Ａの出力端に、同調用コイルＬ141および同調用コンデンサＣ141が並列接続され、入力バッファ回路１５Ａの入力端に、同調用コイルＬ142および同調用コンデンサＣ142が並列接続されて、段間同調回路１４Ａが復同調形式に構成される。

なお、このとき、コイルＬ141、Ｌ142は、端子ピンを通じてＩＣ１０に外付けされる。また、コンデンサＣ141〜Ｃ144は、ＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、（Ａ）項に示したＶLバンドの高周波段が構成される。

さらに、スイッチ回路１１の第２の出力端ＴBが、高周波アンプ１３Ｂの入力端に接続されるとともに、その第２の出力端ＴBと高周波アンプ１３Ｂの入力端との間の信号ラインに、アンテナ同調回路１２Ｂが並列接続される。

また、高周波アンプ１３Ｂの出力端が入力バッファ回路１５Ｂの入力端に接続されるとともに、これらの間の信号ラインに、同調用コイルＬ14Bおよび同調用コンデンサＣ14Bが並列接続されて、段間同調回路１４Ｂが構成される。なお、このとき、コイルＬ12B、Ｌ14Bは端子ピンを通じてＩＣ１０に外付けされ、コンデンサＣ12B、Ｃ14BはＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、（Ｂ）項に示したＶHバンドの高周波段が構成される。

さらに、スイッチ回路１１の第３の出力端ＴCが、高周波アンプ１３Ｃを通じて入力バッファ回路１５Ｃの入力端に接続されるとともに、高周波アンプ１３Ｃの入力端アンテナ同調回路１２Ｃが並列接続され、入力バッファ回路１４Ｃの入力端に段間同調回路１４Ｃが並列接続される。この場合、同調回路１２Ｃは、同調用コイルＬ12Cが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12CがＩＣ１０に内蔵されて構成される。また、同調回路１４Ｃは、同調用コイルＬ14Cが端子ピンを通じてＩＣ１０に外付けされ、同調用コンデンサＣ14CがＩＣ１０に内蔵されて構成される。こうして、（Ｃ）項に示したＵバンドの高周波段が構成される。

そして、入力バッファ回路１５Ａ〜１５Ｃの出力端が接続点Ｐ15、Ｐ15に共通に接続されるとともに、ミキサ回路２１Ｉ、２１Ｑの入力端に接続される。また、形成回路４３から高周波アンプ１３Ａ〜１３Ｃに遅延ＡＧＣ電圧ＶDAGCが供給される。

さらに、バッファメモリ５２からスイッチ回路１１に受信バンドの切り換え信号ＳBANDが供給されるとともに、この切り換え信号ＳBANDが、入力バッファ回路１５Ａ〜１５Ｃにそれらの動作の許可・禁止の制御信号として供給され、入力バッファ回路１５Ａ〜１５Ｃは、スイッチ回路１１の切り換えに連動して制御される。つまり、入力バッファ回路１５Ａ〜１５Ｃにより、スイッチ回路１５が構成される。

このような構成によれば、切り換え信号ＳBANDにより、例えば(A)項に示すＶLバンドの受信が選択されている場合には、スイッチ回路１１から同調回路１２Ａに受信信号が供給されるとともに、入力バッファ回路１５Ａの動作が許可されるが、同調回路１２Ｂ、１２Ｃに受信信号は供給されず、かつ、入力バッファ回路１５Ｂ、１５Ｃは動作が禁止される。

したがって、（Ａ）項に示したＶLバンドの受信が可能となり、同調回路１２Ａ、１４Ａにより選択されたチャンネル（周波数）が接続点Ｐ15、Ｐ15に出力され、ミキサ回路２１Ｉ、２１Ｑに供給される。そして、（Ｂ）項および（Ｃ）項の受信バンドについても同様の動作が行われる。

こうして、図３に示す高周波段によれば、（Ａ）〜（Ｃ）項の受信バンドが選択されるとともに、その選択された受信バンドにおけるチャンネルを選択することができる。そして、この場合、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。

〔高周波アンプ１３Ａ〜１３Ｃとしての具体例〕
この発明の実施形態の増幅回路は、上述したテレビチューナの高周波アンプ（ＲＦ ＡＧＣアンプ）１３Ａ〜１３Ｃのそれぞれとして、適用可能である。

ところで、図２および図３を用いて説明したフロントエンド回路の高周波アンプ１３Ａ〜１３Ｃでは、直接負荷として、固定インダクタとしての同調用コイルと、可変容量としての同調用コンデンサとを、その入出力に使用している。このため、前述したように、高周波アンプ１３Ａ〜１３Ｃでは、同調周波数、つまり、入力信号周波数に対して、利得偏差が生じるものとなる。

同調回路を入出力に備える高周波アンプ１３Ａ〜１３Ｃにおいて、出力の利得を固定（例えば、図１において、電流増幅回路７０１，７０２での電流比１：ｎ＝１：１に固定した場合などに相当）とし、同調回路のＱを一定としたときの、当該高周波アンプの同調周波数対利得の特性は、図４に示すようなものとなる。

すなわち、前述したように、同調回路のＱを一定とすると、高周波アンプの利得は、同調周波数（入力信号周波数）に比例するため、図４の例では、最低周波数での利得と最高周波数での利得とで、差が１０ｄＢほど生じることが分かる。

この利得偏差は、一つの受信バンドでカバーする周波数比と、高周波アンプの回路構成とで異なる。また、使用するデバイスの動作電流の変化と、デバイスの特性の製造上の変化による利得の違いは、通常、±２〜３ｄＢ程度あるので、トータルとして、高周波アンプとしては、１５ｄＢ前後の利得変化を考慮する必要がある。

そこで、この例においては、高周波アンプ１３〜１３Ｃのそれぞれとして、この発明の実施形態の増幅回路を用い、かつ、利得を同調周波数に応じて可変制御して、最低周波数から最高周波数まで、ほぼ一定の利得とすることができるように構成する。

図５〜図１１は、高周波アンプ１３Ａ〜１３Ｃのうちの、例えば高周波アンプ１３Ａに適用した場合における、この発明の実施形態の増幅回路の構成および説明のための図である。この例の増幅回路は、図５に示すように、可変利得増幅回路２００と、この可変利得増幅回路２００の出力を電流増幅する電流増幅回路３００とを備えて構成される。

［可変利得増幅回路２００の構成例］
可変利得増幅回路２００は、同一構成の３個の可変利得アンプ、すなわち、可変利得アンプ１２１と、可変利得アンプ１２２と、可変利得アンプ１２３により３段の構成としている。このような多段の可変利得アンプを用いることにより、図２の例のような広範囲の入力信号レベルの変化範囲に対して利得可変制御可能な構成としている。

可変利得アンプ１２１，１２２，１２３のそれぞれは、同一の構成を備えるので、図５では、対応する回路素子については同一番号を付してある。図６に、この可変利得アンプ１２１，１２２，１２３の原理的構成を示す等価回路図を示し、この等価回路図を用いて、可変利得アンプ１２１，１２２，１２３について説明する。

図６に示すように、この原理的構成の等価回路図に示す可変利得アンプ１００は、カスコード（Cascode）接続されたＭＯＳＦＥＴ１０１〜１０４を用いた差動アンプによる構成である。

すなわち、図６に示すように、第１および第２のＭＯＳＦＥＴ１０１および１０２のソースが互いに共通に接続され、その共通接続点が、カレントミラー構成の電流源を構成するＭＯＳＦＥＴ１０５のドレイン−ソース間を通じて接地端に接続される。

第１および第２のＭＯＳＦＥＴ１０１および１０２のゲートには、入力信号ｅｉがそれぞれコンデンサ１１１および１１２のそれぞれ通じて供給される。そして、可変電圧源１０９からのゲートバイアス電圧Ｅ１が、抵抗器１１３および１１４をそれぞれ通じて、第１および第２のＭＯＳＦＥＴ１０１および１０２のゲートに供給される。

ゲートとドレインとが接続されてダイオード接続されたＭＯＳＦＥＴ１０６が可変電流源１０７に直列に接続され、この可変電流源１０７とＭＯＳＦＥＴ１０６との直列回路が、電源電圧＋Ｖｃｃの電源ラインと接地端との間に接続される。そして、ＭＯＳＦＥＴ１０６のゲートとドレインとの接続点がＭＯＳＦＥＴ１０５のゲートに接続されて、カレントミラー構成の電流源が形成される。

また、第１のＭＯＳＦＥＴ１０１のドレインが、第３のＭＯＳＦＥＴ１０３のソース−ドレイン間を通じて負荷１０８の一端に接続されると共に、第２のＭＯＳＦＥＴ１０２のドレインが、第４のＭＯＳＦＥＴ１０４のソース−ドレイン間を通じて負荷１０８の他端に接続される。すなわち、第３および第４のＭＯＳＦＥＴ１０３および１０４のドレインは、この可変利得アンプ１００の差動の出力端の一方および他方となる。

そして、第３および第４のＭＯＳＦＥＴ１０３および１０４のゲートに、可変電圧源１１０からの利得制御電圧Ｅ２が共通に供給される。

この図６の可変利得アンプ１００は、最大利得の状態から、利得制御電圧Ｅ２に応じて利得が低減制御される。この利得制御の動作を次に説明する。

この可変利得アンプ１００の最大利得状態でのバイアス関係を見ると、ゲートバイアス電圧Ｅ１の値は、ＭＯＳＦＥＴ１０５を流れる電流Ｉｏの１／２の電流（Ｉｏ／２）を、ＭＯＳＦＥＴ１０１，１０２に流した状態での、当該ＭＯＳＦＥＴ１０１，１０２のゲート−ソース間電圧(Ｖgso)と、電流源ＭＯＳＦＥＴ１０５が飽和領域になっているときの当該ＭＯＳＦＥＴ１０５のドレイン電圧（すなわち、ＭＯＳＦＥＴ１０１および１０２のソースの共通接続点の電圧Ｅｓ）との和の電圧となる。例えば、Ｅ１＝０．８５＋０．５＝１．３５Ｖとなる。

また、このときの利得制御電圧Ｅ２は、ＭＯＳＦＥＴ１０１および１０２のドレイン−ソース間電圧が、ＭＯＳＦＥＴ１０１および１０２が飽和領域になり、利得が安定する値になるように選定される。すなわち、ＭＯＳＦＥＴ１０１および１０２のドレイン電圧をＥｄとすると、電圧Ｅ２は、Ｅｄ−Ｅｓ（＞０．５〜０．７Ｖ）と、ドレイン電圧Ｅｄと、ＭＯＳＦＥＴ１０３，１０４のゲート−ソース電圧との和となるようにされる。例えば、Ｅ２＝１＋０．９＋０．５＝２．４Ｖとされる。

図６の可変利得アンプ１００では、最大利得状態であるこの初期状態から利得を減衰させるためには、ゲートバイアス電圧Ｅ１を上昇させ、利得制御電圧Ｅ２を低下する動作を行う。

このとき、可変利得アンプ１００では、ＭＯＳＦＥＴ１０１および１０２のソース共通接続点の電位Ｅｓが低下して、電流源のＭＯＳＦＥＴ１０５の動作領域が３極管領域に入らない限り、殆ど動作電流は変わらない。ＭＯＳＦＥＴ１０５の動作領域が３極管領域に入ると、ＭＯＳＦＥＴ１０５のドレイン−ソース間のインピーダンスが低下し、差動増幅器としての動作を満足せず、偶数次の歪が発生し易くなる。このために、この電位Ｅｓは略一定であることが望まれる。

利得制御電圧Ｅ２を下げ、電位差Ｅｄ−Ｅｓが、ＭＯＳＦＥＴ１０１，１０２が３極管領域になるような値となると、可変利得アンプ１００の利得が低下し始める。このときのＭＯＳＦＥＴ１０１および１０２のソース共通接続点の電位Ｅｓの値は、
Ｅｓ＝Ｅｄ−（Ｉｏ／２×Ｒｏ）
（ただし、ＲｏはＭＯＳＦＥＴ１０１，１０２の出力抵抗である。）
と表されるから、電位Ｅｓの値を略一定とするには、ドレイン電圧Ｅｄの低下に応じて、出力抵抗Ｒｏが小さくならなければならない。そのために、ＭＯＳＦＥＴ１０１および１０２の動作領域が３極管領域に入るタイミングでは、ゲートバイアス電圧Ｅ１の値は、初期状態よりも大きくなるように変化をさせるようにする。

ＭＯＳＦＥＴ１０１，１０２の動作領域が、３極管領域に入った状態での可変利得アンプ１００の利得は、このときのＭＯＳＦＥＴ１０１，１０２のドレイン−ソース間の電圧、すなわち、（Ｉｏ／２）×Ｒｏの値に対応して決まる。つまり、入力信号で、出力抵抗Ｒｏが変化し、これが出力電流変化として現れる。そのため、ゲートバイアス電圧Ｅ１を大きくし、出力抵抗Ｒｏを小さくすることは、同時に、差動増幅器としての利得を更に低下させる効果があり、大きな減衰量が得られる。

以上のようにして、この実施形態の可変利得アンプ１００によれば、シングルエンド回路では実績のある低歪みの利得可変方式が、差動増幅器構成においても可能となり、低歪みを維持しながら、動作電流、延いては消費電流を減らすことが可能となる。

ところで、前述したように、差動増幅器としての動作を満足させるには、ＭＯＳＦＥＴ１０１，１０２のソース共通接続点の電位Ｅｓを一定に保つようにすることが重要であるが、このことは、同時に、利得制御電圧Ｅ２の値に下限があることを意味し、
Ｅ２＞Ｖｇｓ＋Ｅｓ （条件式１）
が条件で、これ以下の利得制御電圧Ｅ２では、ソース共通接続点の電位Ｅｓが低下し、さらには動作電流Ｉｏの低下が発生する。なお、Ｖｇｓは、ＭＯＳＦＥＴ１０３，１０４のゲート−ソース間電圧である。

したがって、入力信号レベルの可変範囲が広く、大きい減衰量が必要となる場合には、１段の可変利得アンプでは低歪みでＡＧＣをかけることは困難となる。そのためには、この実施の形態の可変利得アンプ１００を多段に構成して、それら多段の可変利得アンプを切り替えるようにするとよい。

なお、歪の発生を出来るだけ少なくするには、多段の可変利得アンプを切り替えるタイミングとして、電流源ＭＯＳＦＥＴ１０５が３極管領域となる領域はできるだけ使用せずに次の可変利得アンプに切り替え、切り替わった後には、増幅回路の全体として、速やかに利得が低下することが望まれる。

〔高周波アンプ１３Ａ〜１３Ｃとしての実施例〕
図５の例は、図６に示した可変利得アンプ１００と実質的に同じ構成の可変利得アンプを３段に構成し、２段目以降の各段の可変利得アンプに、順次に入力信号レベルを減衰して供給すると共に、各段を順次に切り替えるようにした場合の例である。この図５の例は、３段の可変利得アンプ１２１，１２２，１２３を用いて構成した可変利得増幅回路２００を備える増幅回路、例えば高周波アンプ１３Ａに適用した場合としての構成例を示している。

すなわち、この図５の例の可変利得増幅回路２００においては、同調用コイルＬ12Aと同調用コンデンサＣ12Aとからなるアンテナ同調回路１２Ａを通じた入力信号は、第１段目の可変利得増幅器１２１にはそのまま供給されるが、第２段目の可変利得増幅器１２２には、コンデンサ１３１，１３２，１３３からなる減衰器を通じて、容量分割により減衰されて供給され、さらに、第３段目の可変利得増幅器１２３には、コンデンサ１３４，１３５，１３６からなる減衰器を通じて、容量分割により減衰されて供給される。

そして、３段の可変利得アンプ１２１，１２２，１２３のそれぞれのＭＯＳＦＥＴ１０３および１０４のドレインに得られる差動の出力が、前述したようなカレントミラー回路からなる電流増幅回路３００で増幅されて、出力端Ｏ１，Ｏ２に導出される。そして、出力端Ｏ１，Ｏ２間に同調回路１４Ａが接続される。

また、出力端Ｏ１およびＯ２は、それぞれ抵抗器３５１および３５２を通じて互いに接続され、その接続点がコモンモードフィードバック回路１５０の入力端に接続される。そして、前述と同様にして、このコモンモードフィードバック回路１５０により、２個のｐチャンネルＭＯＳＦＥＴ１５１および１５２のゲートに、コモンモードフィードバックがかけられる。

すなわち、コモンモードフィードバック回路１５０の出力により、ｐチャンネルＭＯＳＦＥＴ１５１および１５２のゲート電圧が制御されて、第１段目〜第３段目の可変利得増幅器１２１〜１２３のＭＯＳＦＥＴ１０３，１０１、また、ＭＯＳＦＥＴ１０４，１０２のそれぞれに流れている電流と同じ電流が、ｐチャンネルＭＯＳＦＥＴ１５１および１５２に流れるようにフィードバック制御され、高周波アンプ１３Ａの出力としては直流電流が生じないように制御される。

そして、この実施例においては、遅延ＡＧＣ電圧形成回路４３で、この遅延ＡＧＣ電圧形成回路４３に入力されるベースバンド回路からのＡＧＣ電圧ＶAGCに基づいて、可変利得アンプ１２１，１２２，１２３のＭＯＳＦＥＴ１０３および１０４のゲートに供給する利得制御信号Ｅ２１，Ｅ２２，Ｅ２３、ＭＯＳＦＥＴ１０１および１０２のゲートバイアス電圧Ｅ１１，Ｅ１２，Ｅ１３および電流源用のＭＯＳＦＥＴ１０５のゲートに供給する電流源制御電圧Ｅｃ１，Ｅｃ２，Ｅｃ３が生成され、第１段目、第２段目、第３段目の可変利得アンプ１２１，１２２，１２３のそれぞれに供給される。

第１段目、第２段目および第３段目の可変利得アンプ１２１，１２２および１２３の電流源ＭＯＳＦＥＴ１０５の電流源制御電圧Ｅｃ１、Ｅｃ２およびＥｃ３は、第１段目、第２段目および第３段目の電流源ＭＯＳＦＥＴ１０５を流れる電流値Ｉｏ１、Ｉｏ２およびＩｏ３を定めるもので、第１段目、第２段目および第３段目の可変利得アンプ１２１、１２２および１２３の切り替え信号ともなる。

前述したように、遅延ＡＧＣ電圧形成回路４３は、端子ピンＴ16を通じて入力されるＡＧＣ電圧ＶAGCと、レベル検出回路４１からの、信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かの検出信号との加算信号を受けて、ＡＧＣ用アンプ２６でＡＧＣがかかる信号レベルよりもさらに大きい信号レベルになったときに、まず、第１段目の可変利得増幅器１２１の利得を減衰させ、さらに、信号レベルが大きくなると、第２段目の可変利得増幅器１２２に切り替えて、その利得を減衰させ、またさらに、信号レベルが大きくなると、第３段目の可変利得増幅器１２３に切り替えて、その利得を減衰させるようにする利得制御信号Ｅ２１，Ｅ２２，Ｅ２３およびゲートバイアス電圧Ｅ１１，Ｅ１２，Ｅ１３を生成し、それぞれ可変利得増幅器１２１，１２２，１２３に供給するようにする。

そして、この図５の例では、可変利得増幅回路２００は、入力信号レベルが、ある所定値Ｅｔｈ１以下であるときには、第１段目の可変利得増幅器１２１のみが主として動作し、かつ、その利得は固定となる。そして、入力信号レベルが、この所定値Ｅｔｈ１より大きいときには、ＡＧＣ制御電圧Ｅ２１により第１段目の可変利得増幅器１２１の利得が減衰するように制御される。このとき、ゲートバイアス電圧Ｅ１１は、上述したように、上昇させられる。

また、入力信号レベルが、前記所定値Ｅｔｈ１よりも大きい所定値Ｅｔｈ２よりも大きくなったときからは、利得制御電圧Ｅ２１，Ｅ２２および電流源制御電圧Ｅｃ１，Ｅｃ２により、第１段目の可変利得増幅器１２１から第２段目の可変利得増幅器１２２が主として利得制御する状態に切り替えられる。

さらに、入力信号レベルが、前記所定値Ｅｔｈ２よりも、さらに、大きい所定値Ｅｔｈ３よりも大きくなったときからは、利得制御電圧Ｅ２２，Ｅ２３および電流源制御電圧Ｅｃ２，Ｅｃ３により、第２段目の可変利得増幅器１２２から第３段目の可変利得増幅器１２３が主として利得制御する状態に切り替えられる。

以上のように、図６に等価回路図を示した可変利得アンプ１００を３段分として、図５に示したように、可変利得アンプ１２１，１２２，１２３のように設けて、これらの可変利得アンプを切り替えるようにした増幅回路の場合における、ＡＧＣ制御電圧ＶAGCに対する、利得の変化、各段の電流変化の様子、歪み特性を、それぞれ図７、図８、図９に示す。

すなわち、図７は、３段構成の場合の増幅回路におけるＡＧＣ制御電圧ＶAGCに対する利得の変化を示すもので、ＧＡ１は第１段目の可変利得アンプ１２１の利得変化、ＧＡ２は第２段目の可変利得アンプ１２２の利得変化、ＧＡ３は第３段目の可変利得アンプ１２３の利得変化、をそれぞれ示している。ここで、各アンプ１２１，１２２，１２３の利得変化は、それぞれに供給する利得制御電圧Ｅ２１，Ｅ２２，Ｅ２３の変化に対応するものとなっている。そして、ＧＡｓは、この場合の３段構成の可変利得増幅回路２００の総合の利得変化を示しており、利得可変範囲は４５ｄＢ以上あり、しかも、可変利得アンプの切り替えにかかわらず、滑らかに利得が低下している様子が分かる。

次に、図８は、３段構成の場合の可変利得増幅回路２００におけるＡＧＣ制御電圧ＶAGCに対する各段の電流変化の様子を示すもので、Ｉｏ１は第１段目の可変利得アンプ１２１の電流源用ＭＯＳＦＥＴ１０５を流れる電流の変化を、Ｉｏ２は第２段目の可変利得アンプ１２２の電流源用ＭＯＳＦＥＴ１０５を流れる電流の変化を、Ｉｏ３は第３段目の可変利得アンプ１２３の電流源用ＭＯＳＦＥＴ１０５を流れる電流の変化を、それぞれ示している。

そして、ＩｏＳは、この場合の３段構成の可変利得増幅回路２００の総合の電流変化を示しており、消費電流は１段分の可変利得アンプの電流のピーク時に対して２０％増加程度に抑えられていることが分かる。

次に、図９は、３段構成の場合の可変利得増幅回路２００におけるＡＧＣ制御電圧ＶAGCに対する利得変化と歪み特性を示すもので、Ｇｖは利得変化を示し、ＩＩＰ３は３次インタセプトポイントの歪み特性を示している。

この図９から分かるように、この実施形態によれば、利得Ｇｖが減少するに従い、３次インタセプトポイントＩＩＰ３は、２０ｄＢ以上上昇し、大きな入力でも低歪の可変利得増幅回路２００が、消費電流の僅かの増加で実現できる。

以上説明した図５の例によれば、３段の可変利得増幅器２００を用いることで、入力信号レベルの許容変化範囲を広くすることができ、図２の例のような広帯域のテレビジョン信号であって、入力信号レベルの変化範囲の広い信号であっても、低歪みで、ＡＧＣ制御が可能な高周波アンプを提供することができる。

そして、この例においては、高周波アンプの入力側と出力側とに、可変容量を使用した可変同調回路を使用し、いわゆるトラッキングフィルタとして動作させることにより、可変利得増幅回路で利得を減衰させた信号を扱うことでの低歪みと同時に、不要な妨害信号をできるだけ、排除することが可能である。

［電流増幅回路３００］
以上のような広レベル範囲で可変利得制御が可能な可変利得増幅回路２００においては、前述したようにトラッキングフィルタを備えるので、図４のような同調周波数に応じた利得偏差が生じる。この実施形態では、電流増幅回路３００において、同調周波数に応じた利得偏差を補正して、同調周波数に関係なく一定の利得とすることができるようにしている。

図１０に、この例における電流増幅回路３００の構成例の回路図を示す。この例においては、図１０に示すように、電流増幅回路３００は、電流増幅器３０１と、電流増幅器３０２と、レプリカバイアス回路３０３からなり、可変利得増幅回路２００の差動の出力の一方を電流増幅器３０１で受け、他方を電流増幅器３０２で受ける構成となっている。これら電流増幅器３０１および電流増幅器３０２の基本的な構成は、図１に示した電流増幅回路７０１，７０２と同様の構成である。

この図１０の例では、電流増幅器３０１と電流増幅器３０２とは、全く同一の構成であるので、対応する素子には同一番号を付してその詳細を説明することとする。

電流増幅器３０１および電流増幅器３０２においては、それぞれ、ｐチャンネルのＭＯＳＦＥＴ３１１のドレインとｎチャンネルのＭＯＳＦＥＴ３１２のドレインとが接続されて、両ＭＯＳＦＥＴ３１１，３１２は相補的に接続（いわゆるＣＭＯＳ接続）される。そして、電流増幅器３０１のＭＯＳＦＥＴ３１１と３２２のドレインの接続点から出力端Ｏ１が導出され、また、電流増幅器３０２のＭＯＳＦＥＴ３１１と３２２のドレインの接続点から出力端Ｏ２が導出される。ｐチャンネルのＭＯＳＦＥＴ３１１のソースは電源電圧＋Ｖｃｃの電源ラインに接続され、ｎチャンネルのＭＯＳＦＥＴ３１２のソースは接地端に接続される。

また、電流増幅器３０１および電流増幅器３０２においては、それぞれ、＋Ｖｃｃの電源ラインと接地端間に、ダイオード接続されたｐチャンネルのＭＯＳＦＥＴ３１３およびｎチャンネルのＭＯＳＦＥＴ３１４、ｐチャンネルのＭＯＳＦＥＴ３１５のドレイン−ソース間の直列回路が接続される。そして、ＭＯＳＦＥＴ３１１とＭＯＳＦＥＴ３１３とはカレントミラー回路を構成するように互いのゲートが接続され、同様に、ＭＯＳＦＥＴ３１２とＭＯＳＦＥＴ３１４とはカレントミラー回路を構成するように互いのゲートが接続される。そして、ＭＯＳＦＥＴ３１３のドレインと、ＭＯＳＦＥＴ３１４のドレインとの間に、ＭＯＳＦＥＴ３１５のドレイン−ソース間が接続される。

また、図１０において、＋Ｖｃｃの電源ラインと接地端間に接続された、ドレインとゲートが接続されてダイオード接続されたｐチャンネルのＭＯＳＦＥＴ３２１および３２２、並びに電流源３２３の直列回路は、電流増幅器３０１および３０２のそれぞれのＭＯＳＦＥＴ３１１，３１３およびＭＯＳＦＥＴ３１２，３１４のカレントミラーの動作直流バイアス電流を生成するレプリカバイアス回路３０３であり、ダイオード接続されたＭＯＳＦＥＴ３２２のドレインとゲートの接続点が、電流増幅器３０１および３０２のそれぞれのＭＯＳＦＥＴ３１５のゲートに接続されて、それぞれカレントミラー構成とされる。

この図１０の例においては、電流増幅器３０１および３０２のそれぞれにおいて、カレントミラー回路を構成するＭＯＳＦＥＴ３１３とＭＯＳＦＥＴ３１１とにおいて、ＭＯＳＦＥＴ３１３に流れる電流とＭＯＳＦＥＴ３１１に流れる電流との比が、１：ｎとなるように構成され、かつ、ｎの値が可変（プログラマブル）とされる。

また、同様に、カレントミラー回路を構成するＭＯＳＦＥＴ３１４とＭＯＳＦＥＴ３１２とにおいて、ＭＯＳＦＥＴ３１４に流れる電流とＭＯＳＦＥＴ３１２に流れる電流との比が、１：ｎとなるように構成され、かつ、ｎの値が可変（プログラマブル）とされる。

なお、電流増幅器３０１および３０２のそれぞれのＭＯＳＦＥＴ３１５のソース−ドレイン間には、コンデンサ３１６が接続されるが、これは、多段の可変利得アンプの切り換えにより、増幅段数が変化することによる周波数特性のアンバランスを補正するためのもので、特に、高域の特性が補正される。また、同様の理由により、ダイオード接続されているＭＯＳＦＥＴ３２１と３２２との直列回路に並列に、周波数特性補正用のコンデンサ３２４が接続されている。

さらに、この図１０の例では、電流増幅器３０１の出力端Ｏ１と、電流増幅器３０２の出力端Ｏ２とは、抵抗器３５１および３５２をそれぞれ通じて互いに接続され、その接続点が、コモンモードフィードバック回路１５０に供給され、前述したコモンモードフィードバックが行なわれるように構成されている。

この図１０の例においては、電流増幅器３０１および電流増幅器３０２におけるＭＯＳＦＥＴ３１３と３１１、また、ＭＯＳＦＥＴ３１４と３１２、において、電流比が１：ｎで、かつｎの値を可変とすれば、ｎの値を大きくしたときには出力電流が大きくなるので、利得が上がり、ｎの値を小さくしたときには出力電流が小さくなるので、利得が下がる。

したがって、前記ｎの値を、同調周波数に応じて可変とすることにより、高周波アンプ１３Ａとして、最低同調周波数から最高同調周波数までの間で、利得をほぼ一定とすることができる。

図１０の構成例は、前記ｎを可変とする具体的な構成ではなく、原理的な構成例を示している。図１１に、前記ｎを可変とすると共に、同調周波数に応じて、当該ｎの値を制御することができる具体的構成例を示す。

この図１１は、レプリカバイアス回路３０３と電流増幅器３０１との部分の具体構成例であり、電流増幅器３０２についても、この図１１の電流増幅器３０１と同様に構成され、同様の動作をするものであるので、ここでは、電流増幅器３０１に関する部分のみを説明して、電流増幅器３０２に関する部分についての説明は省略する。

すなわち、図１１に示すように、電流増幅器３０１において、この例では、ＭＯＳＦＥＴ３１１およびＭＯＳＦＥＴ３１２のそれぞれは、複数個、図１１の例では５個のＭＯＳＦＥＴ３１１１〜３１１５およびＭＯＳＦＥＴ３１２１〜３１２５により構成する。

そして、ＭＯＳＦＥＴ３１１１〜３１１５の互いのドレインは共通に接続すると共に、互いのゲートも共通に接続する。そして、ＭＯＳＦＥＴ３１１１〜３１１５のそれぞれのソースは、それぞれスイッチ用チャンネルのＭＯＳＦＥＴ３６１１〜３６１５のドレイン−ソース間を通じて＋Ｖｃｃの電源ラインに接続する。ここで、ＭＯＳＦＥＴ３１１１〜３１１５と、スイッチ用ＭＯＳＦＥＴ３６１１〜３６１５とは、同じｐチャンネルのＭＯＳＦＥＴとされる。

また、ｎチャンネルのＭＯＳＦＥＴ３１２１〜３１２５の互いのドレインは共通に接続すると共に、互いのゲートも共通に接続する。そして、ＭＯＳＦＥＴ３１２１〜３１２５のそれぞれのソースは、それぞれスイッチ用ＭＯＳＦＥＴ３６２１〜３６２５のドレイン−ソース間を通じて接地する。ここで、ＭＯＳＦＥＴ３１２１〜３１２５と、スイッチ用ＭＯＳＦＥＴ３６２１〜３６２５とは、同じｎチャンネルのＭＯＳＦＥＴとされる。

そして、ＭＯＳＦＥＴ３１１１および３１２１に接続されるスイッチ用ＭＯＳＦＥＴ３６１１および３６２１のゲートは、それぞれ接地および＋Ｖｃｃの電源ラインに接続されて、常時、オンとなるように制御される。

また、この例では、スイッチ用ＭＯＳＦＥＴ３６１２〜３６１５および３６２２〜３６２５のゲートのそれぞれには、バッファメモリ５２からの４ビットのデータの各１ビットのデータが、スイッチング制御信号として供給される。

すなわち、図１１の例では、バッファメモリからのデータを、［Ｂ１，Ｂ２，Ｂ３，Ｂ４］の４ビットとしたとき、ビットＢ１のデータは、インバータ３７１を通じてスイッチ用ＭＯＳＦＥＴ３１１２のゲートに供給されると共に、スイッチ用ＭＯＳＦＥＴ３１２２のゲートに供給される。また、ビットＢ２のデータは、インバータ３７２を通じてスイッチ用ＭＯＳＦＥＴ３１１３のゲートに供給されると共に、スイッチ用ＭＯＳＦＥＴ３１２３のゲートに供給される。ビットＢ３のデータは、インバータ３７３を通じてスイッチ用ＭＯＳＦＥＴ３１１４のゲートに供給されると共に、スイッチ用ＭＯＳＦＥＴ３１２４のゲートに供給される。ビットＢ４のデータは、インバータ３７４を通じてスイッチ用ＭＯＳＦＥＴ３１１５のゲートに供給されると共に、スイッチ用ＭＯＳＦＥＴ３１２５のゲートに供給される。

そして、スイッチ用ＭＯＳＦＥＴ３６１１〜３６１５およびＭＯＳＦＥＴ３６２１〜３６２５を設けたことに対応して、ＭＯＳＦＥＴ３１３，３１４，３１５からなる電流路においては、スイッチ用ＭＯＳＦＥＴ３６１６のドレイン−ソース間がＭＯＳＦＥＴ３１３のソースと＋Ｖｃｃの電源ラインとの間に接続されると共に、スイッチ用ＭＯＳＦＥＴ３６２６のドレイン−ソース間がＭＯＳＦＥＴ３１４のソースと接地間に接続され、かつ、それらのゲートが接地または＋Ｖｃｃの電源ラインに接続されて、スイッチ用ＭＯＳＦＥＴ３６１６および３６２６が、常時、オンとなるようにされている。

また、レプリカバイアス回路を構成するＭＯＳＦＥＴ３２１，３２２，電流源３２３からなる電流路においても、スイッチ用ＭＯＳＦＥＴ３６１１〜３６１５を設けたことに対応して、スイッチ用ＭＯＳＦＥＴ３６１７のドレイン−ソース間がＭＯＳＦＥＴ３２１のソースと＋Ｖｃｃの電源ラインとの間に接続される。

ここで、この例において、ＭＯＳＦＥＴ３１３および３１４のサイズ（ゲートサイズ）を［１］としたとき、ＭＯＳＦＥＴ３１１１〜３１１５およびＭＯＳＦＥＴ３１２１〜３１２５のサイズもすべて［１］としたときには、スイッチ用ＭＯＳＦＥＴ３６１２〜３６１５および３６２２〜３６２５を、オン・オフ制御することにより、電流比ｎの値は、１〜５まで、５段階までしか制御することができず、利得も同様に制御することができるだけである。

これに対して、この例では、バッファメモリ５２からの制御データのビット数に対応して、より詳細な分解能で多段階の利得制御をすることができるように工夫している。

すなわち、この例においては、ＭＯＳＦＥＴ３１１１および３１２１のサイズは［１］であるが、ＭＯＳＦＥＴ３１１２および３１２２のサイズは［１］、ＭＯＳＦＥＴ３１１３および３１２３のサイズは［２］、ＭＯＳＦＥＴ３１１４および３１２４のサイズは［４］、ＭＯＳＦＥＴ３１１５および３１２５のサイズは［８］、というように、４ビットのデータの各ビットの重みに対応したサイズのＭＯＳＦＥＴを使用するようにする。

したがって、４ビットのデータ［Ｂ１，Ｂ２，Ｂ３，Ｂ４］のうち、「１」が立つビットがゲートに供給されているスイッチ用ＭＯＳＦＥＴがオンになることにより、当該４ビットに応じた電流比ｎを得ることができ、出力電流の利得制御が可能となる。

ここで、スイッチ用ＭＯＳＦＥＴ３６１１〜３６１５および３６２１〜３６２５をスイッチング制御する４ビットのデータは、この例の高周波アンプ１３Ａにおいて、同調周波数が最低同調周波数と最高同調周波数との間で変わっても、利得がほぼ一定となるように、各同調周波数に応じて予め定められて、不揮発性メモリ５１に蓄えられている。

例えば、図４の利得特性において、最低同調周波数では、高周波アンプ１３Ａの利得を最も高く、最高同調周波数での利得に合わせるように利得制御するための４ビットデータを生成して、不揮発性メモリ５１に記憶する。そして、他の各同調周波数では、その周波数に応じて、最高同調周波数での利得に合わせるように利得制御するための４ビットデータを生成して、不揮発性メモリ５１に記憶する。

もちろん、同調周波数が最低と最高の中間のときの利得に合わせるようにすることもできる。なお、この実施例の高周波アンプ１３Ａでは、電流利得ｎ＝１で、カバーしているバンドの中央付近の同調周波数での利得は満足するようになされ、カレントミラーの前記ｎは１／３〜３（−１０ｄＢ〜１０ｄＢ）程度の範囲で使用される。

そして、テレビチューナの同調周波数が、そのときに、どの周波数になっているかは、図２のＰＬＬ回路３０の可変分周回路３２や３５に設定する分周比から分かる。そこで、図示は省略したが、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの制御部が、ユーザの同調操作（選局操作）に応じて変化する可変分周回路３２や３５に設定する分周比を監視して同調周波数を認識し、その認識結果に基づく制御データＣＴＬにより、不揮発性メモリ５１から、そのときの同調周波数に対応する４ビットのデータを読み出して、バッファメモリ５２に供給して、利得制御するようにすることができる。

［その他の変形例］
上述の説明における実施例は、ＩＣ化回路の場合について説明したが、この発明は、ＩＣ化回路のみに適用されるものではない。しかし、上述したように、ＩＣ化回路の場合に適用したときに、その効果が大きい。

なお、上述の説明では、３段までの多段可変利得増幅回路について説明したが、３段以上であっても、この発明が適用できることは言うまでもない。

また、上述の説明は、テレビチューナの高周波アンプに、この発明による増幅回路を適用した場合であるが、この発明の実施形態が適用される機器は、テレビチューナに限られるものではないことは言うまでもない。

したがって、上述の例では、同調周波数に応じて電流利得を制御する場合であったが、使用するデバイスの特性の違いによる利得偏差を制御する場合など、種々の場合に適用可能であることはもちろんである。

〔上述の実施の形態および実施例における効果〕
１．種々の理由によるアンプの利得の変動を、プログラマブル利得可変機能で補正が可能な、増幅回路が実現できる。

２．利得をプログラムで可変しても、特性の劣化が少ない増幅回路が実現出来る。

３．低電圧動作、低電流動作が可能となる。

４．可変容量を使用した、トラッキングフィルタを使用した高周波増幅器をＩＣ化し易くなる。

５．受信機の高周波増幅器として使用すると、利得が安定し、ＡＧＣのタイミングのズレが無く、安定したレベル制御が可能となり、歪の劣化やＳ／Ｎの劣化が発生し難くなる。

この発明による増幅回路の実施形態の基本的な回路構成例を示す図である。 この発明による増幅回路の実施形態が、高周波アンプとして適用されるテレビチューナの構成例を説明するための図である。 この発明による増幅回路の実施形態が適用されるテレビチューナの、高周波増幅段の構成例を説明するための図である。 この発明による増幅回路の実施形態が適用されるテレビチューナの高周波増幅段における利得対同調周波数特性を示す図である。 この発明による増幅回路の実施形態を、テレビチューナの高周波増幅段に適用した回路例を示す図である。 図５の回路例における可変利得アンプを説明するための等価回路例を示す図である。 図５の回路例における可変利得増幅回路における利得変化特性の例を示す図である。 図５の回路例における可変利得増幅回路を説明するために用いる図である。 図５の回路例における可変利得増幅回路を説明するために用いる図である。 この発明による増幅回路の実施形態における電流増幅回路の具体回路例を説明するための図である。 この発明による増幅回路の実施形態における電流増幅回路の具体回路例を説明するための図である。

符号の説明

１，２００…増幅回路、１３Ａ，１３Ｂ，１３Ｃ…高周波アンプ、６０…差動アンプ、１２１，１２２，１２３…可変利得アンプ、３００，３０１，３０２，７０１，７０２…電流増幅回路

Claims (8)

1. 差動アンプと、この差動アンプの差動の電流出力のそれぞれを第１および第２の出力回路で電流増幅して出力するようにした増幅回路であって、
   前記第１および第２の出力回路のそれぞれは、
   前記差動アンプの前記差動の電流出力の一方または他方がゲートに供給され、ソースが電源の一端に接続される第１のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
   ドレインが前記第１のＭＯＳＦＥＴのドレインに接続されて前記第１のＭＯＳＦＥＴに対して相補的に接続され、ソースが電源の他端に接続される、前記第１のＭＯＳＦＥＴとは極性が異なる第２のＭＯＳＦＥＴと、
   ドレインとゲートが接続されると共に、その接続点が前記第１のＭＯＳＦＥＴのゲートに接続されて、前記第１のＭＯＳＦＥＴに対してカレントミラー接続される第３のＭＯＳＦＥＴと、
   ドレインとゲートが接続されると共に、その接続点が前記第２のＭＯＳＦＥＴのゲートに接続されて、前記第２のＭＯＳＦＥＴに対してカレントミラー接続される第４のＭＯＳＦＥＴと、
   ソースが前記第３のＭＯＳＦＥＴのドレインに接続され、ドレインが前記第４のＭＯＳＦＥＴのドレインに接続される、前記第３のＭＯＳＦＥＴと同じ極性の前記第５のＭＯＳＦＥＴと、
   前記第５のＭＯＳＦＥＴのゲートバイアス電圧を供給するバイアス電圧供給回路と、
   を備え、
   前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインとの接続点から差動の出力の一方または他方を得ると共に、
   前記第３のＭＯＳＦＥＴと前記第１のＭＯＳＦＥＴとに流れる電流の比および前記第４のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとに流れる電流の比は、１：ｎとし、かつ、前記ｎの値を変えることにより電流利得をプログラマブルとした
   ことを特徴とする増幅回路。
2. 請求項１に記載の増幅回路において、
   前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴのそれぞれは、複数個のＭＯＳＦＥＴを並列に接続したもので構成すると共に、前記複数個のＭＯＳＦＥＴのうちの、動作させるＭＯＳＦＥＴを制御することにより、前記ｎの値を変えて電流利得をプログラマブルとした
   ことを特徴とする増幅回路。
3. 請求項１に記載の増幅回路において、
   前記差動アンプは、ＭＯＳＦＥＴがカスコード接続されたものからなり、利得が連続的に可変できる可変利得アンプとされてなる
   ことを特徴とする増幅回路。
4. 請求項１に記載の増幅回路において、
   前記第１の出力回路と前記第２の出力回路との出力端から前記差動アンプにコモンモードフィードバックをかけて、前記第１の出力回路と前記第２の出力回路の出力に直流電流が生じないようにした
   ことを特徴とする増幅回路。
5. 請求項３に記載の増幅回路において、
   前記可変利得アンプからなる前記差動アンプの入力信号は、周波数が変化するものであると共に、前記入力信号の周波数を判定する入力信号周波数判定手段を備え、
   前記入力信号周波数判定手段の判定結果に基づいて、前記ｎの値を変えて電流利得を変え、前記差動アンプの最大利得の変動を小さくするようにした
   ことを特徴とする増幅回路。
6. ＩＣ（Integrated Circuit；集積回路）化されていることを特徴とする請求項１〜請求項５のいずれかに記載の増幅回路。
7. 請求項３に記載の増幅回路を、入力信号のレベルに応じて自動利得制御を行う高周波増幅回路として用いた受信機。
8. 請求項３に記載の増幅回路を、入力信号のレベルに応じて自動利得制御を行う高周波増幅回路として含む受信機用ＩＣ。

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