JP4269188B2 - 可変利得増幅回路、受信機および受信機用ｉｃ - Google Patents

Description

この発明は、可変利得増幅回路、この可変利得増幅回路を自動利得制御機能つきの高周波増幅回路として用いる受信機および受信機用ＩＣに関する。

歪みの少ない可変利得増幅回路として、カスコード（Cascode）接続されたトランジスタやＭＯＳＦＥＴを用いたものが知られている（例えば特許文献１（特開２００５−３１２０１６号公報）参照）。

この可変利得増幅回路は、例えば図２１に示すような構成とされている。この図２１の可変利得増幅回路は、例えばテレビチューナの高周波増幅器に適用された場合であって、入力信号レベルが所定値よりも大きいときには、その出力信号レベルを一定にするように自動利得制御（ＡＧＣ（Automatic Gain Control））がかかるようにされるものである。

図２１の例は、ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２とがカスコード接続された構成である。すなわち、ＭＯＳＦＥＴ１のドレインとＭＯＳＦＥＴ２のソースとが接続され、ＭＯＳＦＥＴ１のソースは接地され、ＭＯＳＦＥＴ２のドレインはコイルＬ１を通じて＋Ｖｃｃの電源ラインに接続されると共に可変コンデンサＣｖ２を通じて接地され、さらに、このＭＯＳＦＥＴ２のドレインより出力端が導出される。

そして、この例では、入力トランスＴ１の２次側コイルと可変コンデンサＣｖ１からなる同調回路を通じて入力信号が入力され、この入力信号がコンデンサＣ１を通じてＭＯＳＦＥＴ１のゲートに供給される。

また、ＡＧＣ制御電圧Ｖagcが、ＭＯＳＦＥＴ２のゲートに供給される。このＭＯＳＦＥＴ２のゲートは、コンデンサＣｏを通じて接地されている。

また、この例では、＋Ｖｃｃの電源ラインと接地端との間に、抵抗Ｒ１と２個のＭＯＳＦＥＴ３，４のドレイン−ソース間の直列接続が接続される。そして、ＭＯＳＦＥＴ３のゲートがＭＯＳＦＥＴ２のゲートに接続され、また、ＭＯＳＦＥＴ４のゲートが、ＭＯＳＦＥＴ１のゲートに接続される。

この図２１の構成において、ＭＯＳＦＥＴ２のゲートに供給されるＡＧＣ電圧Ｖagcは、この可変利得アンプの後段の回路において生成されるが、入力信号レベルが所定の値以上になると、低くなる。すると、ＭＯＳＦＥＴ１のドレイン−ソース間電圧が下がって、このＭＯＳＦＥＴ１が３極管領域に入り、可変利得アンプとしての利得が低下し始め、可変利得アンプの動作となる。この図２１の構成の可変利得アンプは、歪みの小さな可変利得アンプとしてよく知られている。

上記の特許文献は、次の通りである。
特開２００５−３１２０１６号公報

ところで、図２１の可変利得アンプにおける利得制御による利得変化と、ＭＯＳＦＥＴ１，２を流れる電流Ｉｄの変化を図示すると、図２２に示すようになる。すなわち、図２２は、横軸がＡＧＣ電圧Ｖagcで、左側の縦軸に利得、右側の縦軸に電流を取ると、それぞれ図示のような特性曲線となる。

この図２２から分かるように、利得が例えば０ｄＢから−２０ｄＢのように大きく低下しても、電流Ｉｄは殆ど低下しない。

このため、入力信号レベルの変化範囲が大きく、図２１の可変利得アンプを、前記特許文献１に記載されているように多段に接続し、入力信号レベルの大きさに応じて利得をより低下させるようにするために多段のアンプを切り換えるように構成した場合、利得の低下に伴って消費電流が、ほぼ段数倍されてしまい、ＩＣ（Integrated Circuit；集積回路）化に向かないという問題がある。

この発明は、以上の点にかんがみ、多段に構成しても消費電流の増加を極力抑えることができ、低消費電力ができて、ＩＣ化にも有効である可変利得増幅回路を提供することを目的とする。

上記の課題を解決するために、この発明においては、
第１および第２のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のソースが互いに共通に接続され、その共通接続点が電流源に接続され、
前記第１および第２のＭＯＳＦＥＴのゲートに入力信号がそれぞれ供給され、
前記第１および第２のＭＯＳＦＥＴのドレインのそれぞれが、第３および第４のＭＯＳＦＥＴのソース−ドレイン間を通じて出力端の一方および他方とされると共に、前記第３および第４のＭＯＳＦＥＴのゲートに利得制御電圧が共通に供給され、
前記利得制御電圧により、前記第３および第４のＭＯＳＦＥＴのゲート電圧を下げるように制御するのに伴って、前記第１および第２のＭＯＳＦＥＴのゲートのバイアス電圧を上昇させるように制御する
ことを特徴とする可変利得増幅回路を提供する。

上記の構成においては、第３および第４のＭＯＳＦＥＴのゲート電圧が利得制御電圧により低下すると、第１および第２のＭＯＳＦＥＴが３極管領域で動作するようになって、利得が低減されるようにされる。この利得制御の際には、第１および第２のゲートバイアス電圧が上昇するように制御され、そのオン抵抗が小さくなり、より利得低減に寄与する。

また、第３および第４のＭＯＳＦＥＴのゲート電圧が低下しても、第１および第２のＭＯＳＦＥＴのゲート電圧が上昇して、オン抵抗が小さくなるので、ドレイン−ソース間電圧も低下し、第１および第２のＭＯＳＦＥＴの共通ソース電位の低下を抑えることができる。

したがって、電流源を例えばＭＯＳＦＥＴを用いたものを使用したときであっても、当該ＭＯＳＦＥＴが３極管領域とならないようにすることができる。また、電流源の電流値を可変制御することも利得制御要因とすることが可能である。

また、この発明の可変利得増幅回路を多段に接続するときには、電流源の電流値を制御しながら、多段の可変利得増幅回路を切り換えるようにすることで、全体としての消費電流を、それほど増加させることなく、大きな信号レベル変化範囲に対して利得制御を行うことができ、ＩＣ化に好適である。

この発明によれば、多段に接続したとしても、消費電流を、それほぼ増加させることなく、大きな信号レベル変化範囲に対して、低ノイズ、低歪みで、利得制御を行うことができ、ＩＣ化に好適である。

以下、この発明による可変利得増幅回路の実施形態を、図を参照しながら説明する。

［原理的構成例］
図１は、この発明による可変利得増幅回路の実施形態の原理的構成を示す等価回路図である。図１に示すように、この実施形態による可変利得増幅回路１００は、カスコード接続されたＭＯＳＦＥＴ１０１〜１０４を用いた差動増幅器による構成である。

すなわち、第１および第２のＭＯＳＦＥＴ１０１および１０２のソースが互いに共通に接続され、その共通接続点が、カレントミラー構成の電流源を構成するＭＯＳＦＥＴ１０５のドレイン−ソース間を通じて接地端に接続される。

第１および第２のＭＯＳＦＥＴ１０１および１０２のゲートには、入力信号ｅｉがそれぞれコンデンサ１１１および１１２のそれぞれ通じて供給される。そして、可変電圧源１０９からのゲートバイアス電圧Ｅ１が、抵抗器１１３および１１４をそれぞれ通じて、第１および第２のＭＯＳＦＥＴ１０１および１０２のゲートに供給される。

ゲートとドレインとが接続されてダイオード接続されたＭＯＳＦＥＴ１０６が可変電流源１０７に直列に接続され、この可変電流源１０７とＭＯＳＦＥＴ１０６との直列回路が、電源電圧＋Ｖｃｃの電源ラインと接地端との間に接続される。そして、ＭＯＳＦＥＴ１０６のゲートとドレインとの接続点がＭＯＳＦＥＴ１０５のゲートに接続されて、カレントミラー構成の電流源が形成される。

また、第１のＭＯＳＦＥＴ１０１のドレインが、第３のＭＯＳＦＥＴ１０３のソース−ドレイン間を通じて負荷１０８の一端に接続されると共に、第２のＭＯＳＦＥＴ１０２のドレインが、第４のＭＯＳＦＥＴ１０４のソース−ドレイン間を通じて負荷１０８の他端に接続される。すなわち、第３および第４のＭＯＳＦＥＴのドレイン１０３および１０４は、この可変利得増幅回路１００の差動の出力端の一方および他方となる。

そして、第３および第４のＭＯＳＦＥＴ１０３および１０４のゲートに、可変電圧源１１０からの利得制御電圧Ｅ２が共通に供給される。

この図１の可変利得増幅回路１００は、最大利得の状態から、利得制御電圧Ｅ２に応じて利得が低減制御される。この利得制御の動作を次に説明する。

この可変利得増幅回路１００の最大利得状態でのバイアス関係を見ると、ゲートバイアス電圧Ｅ１の値は、ＭＯＳＦＥＴ１０５を流れる電流Ｉｏの１／２の電流（Ｉｏ／２）を、ＭＯＳＦＥＴ１０１，１０２に流した状態での、当該ＭＯＳＦＥＴ１０１，１０２のゲート−ソース間電圧(Ｖgso)と、電流源ＭＯＳＦＥＴ１０５が飽和領域になっているときの当該ＭＯＳＦＥＴ１０５のドレイン電圧（すなわち、ＭＯＳＦＥＴ１０１および１０２のソースの共通接続点の電圧Ｅｓ）との和の電圧となる。例えば、Ｅ１＝０．８５＋０．５＝１．３５Ｖとなる。

また、このときの利得制御電圧Ｅ２は、ＭＯＳＦＥＴ１０１および１０２のドレイン−ソース間電圧が、ＭＯＳＦＥＴ１０１および１０２が飽和領域になり利得が安定する値になるように選定される。すなわち、ＭＯＳＦＥＴ１０１および１０２のドレイン電圧をＥｄとすると、電圧Ｅ２は、Ｅｄ−Ｅｓ（＞０．５〜０．７Ｖ）と、ドレイン電圧Ｅｄと、ＭＯＳＦＥＴ１０３，１０４のゲート−ソース電圧との和となるようにされる。例えば、Ｅ２＝１＋０．９＋０．５＝２．４Ｖとされる。

図１の可変利得増幅回路１００では、最大利得状態であるこの初期状態から利得を減衰させるためには、ゲートバイアス電圧Ｅ１を上昇させ、利得制御電圧Ｅ２を低下する動作を行う。

このとき、可変利得増幅回路１００では、ＭＯＳＦＥＴ１０１および１０２のソース共通接続点の電位Ｅｓが低下して、電流源のＭＯＳＦＥＴ１０５の動作領域が３極管領域に入らない限り、殆ど動作電流は変わらない。ＭＯＳＦＥＴ１０５の動作領域が３極管領域に入ると、ＭＯＳＦＥＴ１０５のドレイン−ソース間のインピーダンスが低下し、差動増幅器としての動作を満足せず、偶数次の歪が発生し易くなる。このために、この電位Ｅｓは略一定であることが望まれる。

利得制御電圧Ｅ２を下げ、電位差Ｅｄ−Ｅｓが、ＭＯＳＦＥＴ１０１，１０２の動作領域が３極管領域になるような値となると、可変利得増幅回路１００の利得が低下し始める。このときのＭＯＳＦＥＴ１０１および１０２のソース共通接続点の電位Ｅｓの値は、
Ｅｓ＝Ｅｄ−（Ｉｏ／２×Ｒｏ）
（ただし、ＲｏはＭＯＳＦＥＴ１０１，１０２の出力抵抗である。）
と表されるから、電位Ｅｓの値を略一定とするには、ドレイン電圧Ｅｄの低下に応じて、出力抵抗Ｒｏが小さくならなければならない。そのために、ＭＯＳＦＥＴ１０１および１０２が３極管領域に入るタイミングでは、ゲートバイアス電圧Ｅ１の値は、初期状態よりも大きくなるように変化をさせるようにする。

ＭＯＳＦＥＴ１０１，１０２の動作領域が３極管領域に入った状態での可変利得増幅回路１００の利得は、このときのＭＯＳＦＥＴ１０１，１０２のドレイン−ソース間の電圧、すなわち、（Ｉｏ／２）×Ｒｏの値に対応して決まる。つまり、入力信号で、出力抵抗Ｒｏが変化し、これが出力電流変化として現れる。そのため、ゲートバイアス電圧Ｅ１を大きくし、出力抵抗Ｒｏを小さくすることは、同時に、差動増幅器としての利得を更に低下させる効果があり、大きな減衰量が得られる。

以上のようにして、この実施形態の可変利得増幅回路１００によれば、図２１のようなシングルエンド回路では実績のある低歪みの利得可変方式が、差動増幅器構成においても可能となり、低歪みを維持しながら、動作電流、延いては消費電流を減らすことが可能となる。

ところで、前述したように、差動増幅器としての動作を満足させるには、ＭＯＳＦＥＴ１０１，１０２のソース共通接続点の電位Ｅｓを一定に保つようにすることが重要であるが、このことは、同時に、利得制御電圧Ｅ２の値に下限があることを意味し、
Ｅ２＞Ｖｇｓ＋Ｅｓ （条件式１）
が条件で、これ以下の利得制御電圧Ｅ２では、ソース共通接続点の電位Ｅｓが低下し、さらには動作電流Ｉｏの低下が発生する。なお、Ｖｇｓは、ＭＯＳＦＥＴ１０３，１０４のゲート−ソース間電圧である。

したがって、入力信号レベルの可変範囲が広く、大きい減衰量が必要となる場合には、１段の可変利得アンプでは低歪みでＡＧＣをかけることは困難となる。そのため、この実施の形態の可変利得増幅回路１００を多段に構成して、それら多段の可変利得増幅回路を切り替えるようにする。

なお、歪の発生を出来るだけ少なくするには、多段の可変利得増幅回路を切り替えるタイミングとして、電流源ＭＯＳＦＥＴ１０５が３極管領域となる領域はできるだけ使用せずに次の可変利得増幅回路に切り替え、切り替わった後には、可変利得増幅回路の全体として、速やかに利得が低下することが望まれる。

［多段の構成例］
＜第１の例＞
図２は、２段構成とされた場合の可変利得増幅回路２００の実施形態である。すなわち、図２の実施形態の可変利得増幅回路２００においては、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のそれぞれとして、図１に示した可変利得増幅回路１００の構成と動作を行う回路を設ける。なお、説明の重複を避けるために、図２では、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のそれぞれにおいて、図１に示した可変利得増幅回路１００の構成と同一部分には、同一番号を付してある。後述する他の構成例においても同様である。

この図２の例では、ＡＧＣ制御回路１４０を設け、このＡＧＣ制御回路１４０において、この例の可変利得増幅回路２００の出力信号に基づいて、第１段目および第２段目の可変利得増幅器１２１および１２２に供給する利得制御信号Ｅ２１およびＥ２２、ゲートバイアス電圧Ｅ１１およびＥ１２、並びにそれぞれの電流源ＭＯＳＦＥＴ１０５のゲートバイアス電圧Ｅｃ１およびＥｃ２を生成するようにする。

この場合、利得制御信号Ｅ２１およびＥ２２は、第１段目および第２段目の可変利得増幅器１２１および１２２の、ＭＯＳＦＥＴ１０３および１０４のゲートのそれぞれに供給される。そして、この例においては、ＭＯＳＦＥＴ１０３および１０４のゲートは、コンデンサ１０８を通じて接地されている。

第１段目および第２段目の可変利得増幅器１２１および１２２の電流源ＭＯＳＦＥＴ１０５のゲートバイアス電圧Ｅｃ１およびＥｃ２は、第１段目および第２段目の電流源ＭＯＳＦＥＴ１０５を流れる電流値Ｉｏ１およびＩｏ２を定めるもので、第１段目および第２段目の可変利得増幅回路１２１および１２２の切り替え信号ともなる。

図２の例においては、入力信号は、第１段目の可変利得増幅器１２１の第１および第２のＭＯＳＦＥＴ１０１，１０２のゲートには、減衰せずにそのまま供給されるが、第２段目の可変利得増幅器１２２の第１および第２のＭＯＳＦＥＴ１０１，１０２のゲートには、コンデンサ１３１，１３２，１３３により容量分割されて減衰されて、供給される。

すなわち、図２の例においては、入力端の一方と他方との間に、コンデンサ１３１，１３２，１３３の直列回路が接続される。そして、コンデンサ１３１と１３２との接続点が、第２段目の可変利得増幅器１２２のＭＯＳＦＥＴ１０１のゲートに接続され、また、コンデンサ１３２と１３３との接続点が、第２段目の可変利得増幅器１２２のＭＯＳＦＥＴ１０２のゲートに接続される。

そして、ＡＧＣ制御回路１４０は、入力信号のレベルに応じた可変利得増幅回路の出力側の信号レベルに基づいて、第１段目および第２段目の可変利得増幅回路１２１および１２２の切り替え信号ともなる利得制御信号Ｅ２１，Ｅ２２および電流源の電流値を制御する信号Ｅｃ１，Ｅｃ２を生成すると共に、ＭＯＳＦＥＴ１０１，１０２のゲートバイアス電圧Ｅ１１，Ｅ１２を生成するようにする。

そして、この図２の例では、入力信号レベルが所定のレベルである間は、ほぼ第１段目の可変利得増幅器１２１でのみ利得制御するようにする。入力信号レベルの所定のレベルは、利得制御電圧Ｅ２１が前記条件式１を満足することができる値の範囲とされる。

そして、入力信号レベルが所定のレベルを超えるようになると、図２の例では、第１段目の可変利得増幅器１２１から第２段目の可変利得増幅器１２２に切り替えて、利得制御するようにする。

このときのＡＧＣ制御回路１４０で生成される第１段目の可変利得増幅器１２１への利得制御電圧Ｅ２１および第２段目の可変利得増幅器１２２への利得制御電圧Ｅ２２は、例えば図３に示すようなものとされる。また、ＡＧＣ制御回路１４０で生成される第１段目および第２段目の可変利得増幅器１２１および１２２の電流源ＭＯＳＦＥＴ１０５に供給するゲートバイアス電圧Ｅｃ１およびＥｃ２は、前記利得制御電圧Ｅ２１およびＥ２２により利得低減制御に応じて増加するように制御される。

これら第１段目および第２段目の可変利得増幅器１２１および１２２の電流源ＭＯＳＦＥＴ１０５のそれぞれに流れる電流値Ｉｏ１およびＩｏ２は、例えば図４に示すようなものとされる。

なお、コンデンサ１３１，１３２，１３３からなる減衰回路での減衰量は、入力信号レベルの変化範囲を考慮してその最大値をカバーできるように設定されるものである。もしも、前述した条件式１を満足することを前提としたときには、２段の可変利得増幅器の構成で、入力信号レベルの変化範囲をカバーできなかったときには、３段あるいはそれ以上の多段に構成するようにすれば良い。

そして、この図２の例では、２段の可変利得増幅回路の出力を、帰還型広帯域アンプで受け、差動出力（電圧出力）の一方の出力端０ＵＴ１および差動出力の他方の出力端０ＵＴ２を導出する構成とされている。

すなわち、図２の例では、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のそれぞれの差動出力の一方（ＭＯＳＦＥＴ１０３のドレインに得られる出力）に対しては出力増幅器２０１が設けられ、この出力増幅器２０１から差動の一方の出力端ＯＵＴ１が導出され、また、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のそれぞれの差動出力の他方（ＭＯＳＦＥＴ１０４のドレインに得られる出力）に対しては出力増幅器２０２が設けられ、この出力増幅器２０２から差動の他方の出力端ＯＵＴ２が導出される。これら出力増幅器２０１および２０２の構成は、全く同一であるので、対応する構成要素については同一番号を付して説明をすることとする。

出力増幅器２０１および２０２においては、ｐチャンネルのＭＯＳＦＥＴ２１１のドレインとｎチャンネルのＭＯＳＦＥＴ２１２のドレインとが接続され、ｐチャンネルのＭＯＳＦＥＴ２１１のソースが＋Ｖｃｃの電源電圧の電源ラインに接続され、ｎチャンネルのＭＯＳＦＥＴ２１２のソースが接地端に接続されて、両ＭＯＳＦＥＴ２１１，２１２は相補的に接続（いわゆるＣＭＯＳ接続）される。

そして、ｐチャンネルのＭＯＳＦＥＴ２１１のドレインとｎチャンネルのＭＯＳＦＥＴ２１２のドレインとの接続点が、抵抗器２１４と抵抗器２１５とＭＯＳＦＥＴ２１６のドレイン−ソース間を通じて接地され、抵抗器２１４と抵抗器２１５との接続点がＭＯＳＦＥＴ２１１のゲートに接続され、抵抗器２１５とＭＯＳＦＥＴ２１６のドレインとの接続点がＭＯＳＦＥＴ２１２のゲートに接続される。

ＭＯＳＦＥＴ２１６は、電流源を構成するもので、＋Ｖｃｃの電源電圧の電源ラインと接地端との間に接続された、ダイオード接続されたＭＯＳＦＥＴ２２１および２２２と、抵抗器２２３との直列回路による電流路に対してカレントミラー接続される。すなわち、ＭＯＳＦＥＴ２１６のゲートは、ダイオード接続されたＭＯＳＦＥＴ２２２のゲートに接続されるものである。

そして、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のＭＯＳＦＥＴ１０３のドレインに得られる差動の一方の出力は、出力増幅器２０１のＭＯＳＦＥＴ２１１のゲートに供給されると共に、コンデンサ２１３を通じてＭＯＳＦＥＴ２１２のゲートに供給される。そして、出力増幅器２０１のＭＯＳＦＥＴ２１１のドレインとＭＯＳＦＥＴ２１２のドレインとの接続点を差動の一方の出力端ＯＵＴ１として、出力電圧が導出される。

同様にして、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のＭＯＳＦＥＴ１０３のドレインに得られる差動の他方の出力は、出力増幅器２０２のＭＯＳＦＥＴ２１１のゲートに供給されると共に、コンデンサ２１３を通じてＭＯＳＦＥＴ２１２のゲートに供給される。そして、出力増幅器２０２のＭＯＳＦＥＴ２１１のドレインとＭＯＳＦＥＴ２１２のドレインとの接続点に差動の他方の出力端ＯＵＴ２として、出力電圧が導出される。

そして、さらにこの図２の例では、出力増幅器２０１の出力端ＯＵＴ１と、出力増幅器２０２の出力端ＯＵＴ２とは、抵抗器２２４および２２５をそれぞれ通じて互いに接続され、その接続点が、コモンモードフィードバック回路１５０に供給される。

一方、この例においては、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２の差動の一方および他方の出力端と電源ラインとの間に、ＭＯＳＦＥＴ１０３，１０１、また、ＭＯＳＦＥＴ１０４，１０２（いずれもｎチャンネルＭＯＳＦＥＴ）とは逆極性のｐチャンネルＭＯＳＦＥＴ１５１および１５２のドレイン−ソース間を接続するようにする。

そして、コモンモードフィードバック回路１５０では、２個の抵抗器２２４および２２５の接続中点の電位と、予め定めてある所定の基準電圧とを比較し、その比較結果を、２個のｐチャンネルＭＯＳＦＥＴ１５１および１５２のゲートにそれぞれ供給して、コモンモードフィードバックをかける。

このコモンモードフィードバックにより、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のＭＯＳＦＥＴ１０３，１０１、また、ＭＯＳＦＥＴ１０４，１０２のそれぞれに流れている電流と同じ電流が、ｐチャンネルＭＯＳＦＥＴ１５１および１５２に流れるように制御され、可変利得増幅回路２００の出力としては直流電流が生じないように制御される。

以上のようにして、図２の例の可変利得増幅回路によれば、低歪みを補償しながら、広い入力信号レベルの範囲において、ＡＧＣ制御をかけるようにすることができる。そして、前述の図４から分かるように、この例の可変利得増幅回路によれば、２段の可変利得増幅器からなるものであっても、動作電流は、従来のように段数倍となることは無く、低消費電流とすることができる。

＜第２の例＞
図５も、２段構成とされた場合の可変利得増幅回路の実施形態であるが、この第２の例の可変利得増幅回路３００は、第１の例と全く同様の構成の第１段目および第２段目の可変利得増幅器１２１および１２２の出力を、電流増幅回路３０１および３０２のそれぞれで増幅し、電流出力として差動出力し、出力端Ｏ１およびＯ２間に、負荷ＺＬを接続することができるように構成した例である。

すなわち、図５の例では、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のそれぞれの差動出力の一方（ＭＯＳＦＥＴ１０３のドレインに得られる出力）に対しては電流増幅回路３０１が出力増幅器として設けられ、この電流増幅回路３０１から差動の一方の出力端Ｏ１が導出される。

また、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のそれぞれの差動出力の他方（ＭＯＳＦＥＴ１０４のドレインに得られる出力）に対しては電流増幅回路３０２が出力増幅器として設けられ、この電流増幅回路３０２から差動の他方の出力端Ｏ２が導出される。

これら電流増幅回路３０１および３０２の構成は、全く同一であるので、対応する構成要素については同一番号を付して説明をすることとする。

図５の電流増幅回路３０１および３０２においては、ｐチャンネルのＭＯＳＦＥＴ３１１のドレインとｎチャンネルのＭＯＳＦＥＴ３１２のドレインとが接続されて、両ＭＯＳＦＥＴ２１１，２１２は相補的に接続（いわゆるＣＭＯＳ接続）され、その接続点から出力端Ｏ１が導出される。ｐチャンネルのＭＯＳＦＥＴ３１１のソースが電源電圧＋Ｖｃｃの電源ラインに接続され、ｎチャンネルのＭＯＳＦＥＴ３１２のソースが接地端に接続される。

また、＋Ｖｃｃの電源ラインと接地端間に、ダイオード接続されたｐチャンネルのＭＯＳＦＥＴ３１３およびｎチャンネルのＭＯＳＦＥＴ３１４、ｐチャンネルのＭＯＳＦＥＴ３１５のドレイン−ソース間の直列回路が接続される。そして、ＭＯＳＦＥＴ３１１とＭＯＳＦＥＴ３１３とはカレントミラー回路を構成するように互いのゲートが接続され、同様に、ＭＯＳＦＥＴ３１２とＭＯＳＦＥＴ３１４とはカレントミラー回路を構成するように互いのゲートが接続される。

さらに、図５において、＋Ｖｃｃの電源ラインと接地端間に接続された、ダイオード接続されたＭＯＳＦＥＴ３２１および３２２、並びに電流源３２３の直列回路は、基準電流ＩａによりＭＯＳＦＥＴ３１３，３１５に流す基準電流を定める電圧を生成する回路である。

そして、この例において、ダイオード接続されたＭＯＳＦＥＴ３２２のドレインとゲートとの接続点が、電流増幅回路３０１および３０２のＭＯＳＦＥＴ３１５のそれぞれのゲートに接続されて、カレントミラー構成とされる。

そして、第１段目および第２段目の可変利得増幅器１２１および１２２の差動出力の一方が、電流増幅回路３０１のＭＯＳＦＥＴ３１１のゲートに供給され、また、第１段目および第２段目の可変利得増幅器１２１および１２２の差動出力の他方が、電流増幅回路３０２のＭＯＳＦＥＴ３１１のゲートに供給される。

さらに、この図５の例では、電流増幅回路３０１の出力端Ｏ１と、電流増幅回路３０２の出力端Ｏ２とは、抵抗器３２４および３２５をそれぞれ通じて互いに接続され、その接続点が、コモンモードフィードバック回路１５０に供給され、第１段目の可変利得増幅器１２１および第２段目の可変利得増幅器１２２のＭＯＳＦＥＴ１０３，１０１、また、ＭＯＳＦＥＴ１０４，１０２のそれぞれに流れている電流と同じ電流が、ｐチャンネルＭＯＳＦＥＴ１５１および１５２に流れるようにフィードバック制御される。これにより、可変利得増幅回路３００の出力としては直流電流が生じないように制御される。

この図５の例は、可変利得増幅回路３００を、例えばテレビチューナのフロントエンド回路の高周波増幅回路（ＡＧＣ付き）に適用して、出力端Ｏ１，Ｏ２間に、インダクタンスＬと容量Ｃとからなる同調回路を接続して、同調回路に電圧出力を印加するように場合に適する。

＜第３の例＞
図６の例は、図１に示した可変利得増幅回路を３段に構成し、２段目以降の各段の可変利得増幅回路に、順次に入力信号レベルを減衰して供給すると共に、各段を順次に切り替えるようにした場合の例である。そして、この第３の例においては、電圧増幅器や電流増幅器などの出力増幅器を介することなく、３段の可変利得増幅回路に対して、直接に、負荷を接続するように構成した例である。

すなわち、この第３の例においては、図６に示すように、第１段目の可変利得増幅器１２１、第２段目の可変利得増幅器１２２および第３段目の可変利得増幅器１２３のそれぞれとして、図１に示した可変利得増幅回路１００の構成と動作を行う回路を設ける。そして、図６の例においては、第１段目〜第３段目の可変利得増幅器１２３のそれぞれのＭＯＳＦＥＴ１０３のドレインおよびＭＯＳＦＥＴ１０４のドレインから導出される差動の出力端の一方および他方に対しては、直接に、コイル１６１および１６２が負荷として接続されている。

そして、ＡＧＣ制御回路１４０において、この例の可変利得増幅回路４００の出力信号に基づいて、第１段目、第２段目および第３段目の可変利得増幅器１２１，１２２および１２３に供給する利得制御信号Ｅ２１，Ｅ２２およびＥ２３、ゲートバイアス電圧Ｅ１１，Ｅ１２およびＥ１３、並びにそれぞれの電流源ＭＯＳＦＥＴ１０５のゲートバイアス電圧であって、電流源の電流値を制御する電流源制御電圧Ｅｃ１，Ｅｃ２およびＥｃ３を生成するようにする。

第１段目、第２段目および第３段目の可変利得増幅器１２１，１２２および１２３の電流源ＭＯＳＦＥＴ１０５の電流源制御電圧Ｅｃ１、Ｅｃ２およびＥｃ３は、第１段目、第２段目および第３段目の電流源ＭＯＳＦＥＴ１０５を流れる電流値Ｉｏ１、Ｉｏ２およびＩｏ３を定めるもので、第１段目、第２段目および第３段目の可変利得増幅回路１２１、１２２および１２３の切り替え信号ともなる。

図６の例においては、入力信号は、第１段目の可変利得増幅器１２１の第１および第２のＭＯＳＦＥＴ１０１，１０２のゲートには、減衰せずにそのまま供給されるが、第２段目の可変利得増幅器１２２の第１および第２のＭＯＳＦＥＴ１０１，１０２のゲートには、前述の例と同様にして、コンデンサ１３１，１３２，１３３により容量分割されて減衰されて、供給される。

また、この図６の例においては、コンデンサ１３１と１３２との接続点と、コンデンサ１３２と１３３との接続点との間に、コンデンサ１３４，１３５，１３６の直列回路が接続される。そして、コンデンサ１３４と１３５との接続点が第３段目の可変利得増幅器１２３のＭＯＳＦＥＴ１０１のゲートに接続され、また、コンデンサ１３２と１３３との接続点が第３段目の可変利得増幅器１２３のＭＯＳＦＥＴ１０２のゲートに接続される。

そして、ＡＧＣ制御回路１４０は、入力信号のレベルに応じた可変利得増幅回路の出力側の信号レベルに基づいて、第１段目、第２段目および第３段目の可変利得増幅回路１２１，１２２および１２３の切り替え信号ともなる利得制御信号Ｅ２１，Ｅ２２およびＥ２３および電流源制御電圧Ｅｃ１，Ｅｃ２およびＥｃ３を生成すると共に、ＭＯＳＦＥＴ１０１，１０２のゲートバイアス電圧Ｅ１１，Ｅ１２およびＥ１３を生成する。

そして、この図６の例では、可変利得増幅回路４００は、入力信号レベルが、ある所定値Ｅｔｈ１以下であるときには、第１段目の可変利得増幅器１２１のみが主として動作し、かつ、その利得は固定となる。そして、入力信号レベルが、この所定値Ｅｔｈ１より大きいときには、ＡＧＣ制御電圧Ｅ２１により第１段目の可変利得増幅器１２１の利得が減衰するように制御される。このとき、ゲートバイアス電圧Ｅ１１は、上述したように、上昇させられる。

また、入力信号レベルが、前記所定値Ｅｔｈ１よりも大きい所定値Ｅｔｈ２よりも大きくなったときからは、利得制御電圧Ｅ２１，Ｅ２２および電流源制御電圧Ｅｃ１，Ｅｃ２により、第１段目の可変利得増幅器１２１から第２段目の可変利得増幅器１２２が主として利得制御する状態に切り替えられる。

さらに、入力信号レベルが、前記所定値Ｅｔｈ２よりも、さらに、大きい所定値Ｅｔｈ３よりも大きくなったときからは、利得制御電圧Ｅ２２，Ｅ２３および電流源制御電圧Ｅｃ２，Ｅｃ３により、第２段目の可変利得増幅器１２２から第３段目の可変利得増幅器１２３が主として利得制御する状態に切り替えられる。

この第３の例によれば、３段の可変利得増幅器を用いることで、入力信号レベルの許容変化範囲を、上述の例よりもさらに広くすることができる。

［実施形態の可変利得増幅回路が適用される回路の具体例］
この発明による可変利得増幅回路は、テレビジョン信号を受信するチューナ部（フロントエンド回路）の高周波増幅回路に適用することができる。特に、最近は、テレビチューナとして、広い範囲に渡ってチャンネルを切り換えられるようにするものが考えられているが、この発明による可変利得増幅回路は、そのようなチューナ部の高周波増幅回路として好適である。

テレビ放送に使用される周波数（チャンネル）は国によって様々であり、カラー方式にも、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどがある。さらに、アナログ放送もあれば、デジタル放送もある。

そこで、テレビ放送の受信信号系を、テレビ放送を受信して中間周波信号を出力するフロントエンド回路と、そのフロントエンド回路の出力を処理してカラー映像信号および音声信号を出力するベースバンド処理回路とに分割することが考えられている。つまり、そのようにすることにより、テレビ放送の放送方式の違いに対処するものである。

そのようにする場合において、この発明を適用できるフロントエンド回路の一例について説明する。以下に説明する例は、ＩＣ化により部品点数を減らすようにした場合の例である。

［テレビチューナのフロントエンド回路の例］
図７は、各国のテレビ放送を、その放送形式にかかわらず受信できるフロントエンド回路の一例を示す。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
（Ａ）４６〜１４７ＭＨｚ（ＶLバンド）
（Ｂ）１４７〜４０１ＭＨｚ（ＶHバンド）
（Ｃ）４０１〜８８７ＭＨｚ（Ｕバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにした場合である。

すなわち、図７において、鎖線で囲った部分１０が、そのフロントエンド回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（フロントエンド回路）１０は、外部接続用の端子ピンＴ11〜Ｔ19を有する。

そして、テレビ放送の放送波信号がアンテナANTにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記（Ａ）〜（Ｃ）項の受信バンドにそれぞれ対応するものであり、同調用コンデンサの容量をデジタルデータにより変更して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。

そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波増幅回路１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。このスイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路１２Ｉ、１２Ｑに供給される。

なお、同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、同調回路１４Ａは復同調回路とされている。また、後述するように、同調回路１２Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。

また、ＶＣＯ３１において、所定の周波数の発振信号が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ14を通じて信号形成回路３４にクロック（周波数は１〜２ＭＨｚ程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。

そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧が取り出され、この直流電圧がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ15を通じて平滑用のコンデンサＣ11が外付けされる。

したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34 ・・・ （式２）
となるので、システム制御用のマイクロコンピュータ（図示せず）により分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して１．８〜３．６ＧＨｚとされる。

そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、１６、３２）の周波数に分周され、この分周信号が分周回路３７に供給されて１／２の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。

ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ） ・・・ （式３）
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。

また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。

さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。

ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜５．５ＭＨｚ（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。

したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。

そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭＨｚ）に比べて広帯域のローパスフィルタ２２に供給され、この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ ・・・（式４）
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ ・・・ （式５）
が取り出される。

そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、
(a) バンドパスフィルタの周波数特性を有する。
(b) 移相特性も有し、信号ＳIFIを値φ（φは任意の値）だけ移相する。
(c) 同じく、信号ＳIFQを値（φ−９０°）だけ移相する。
(d) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。
の特性を有するものである。

したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ ・・・ （式６）
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ ・・・ （式７）
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。

そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。

すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ ・・・ （式８）
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この（式８）が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号ＳIFI、ＳIFQの振幅および位相を補正するものである。

さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。

そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。

したがって、分周比Ｍ、Ｎを変更すれば、（式３）にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。

こうして、このフロントエンド回路１０によれば、４６〜８８７ＭＨｚという広い周波数範囲に対して、１チップＩＣで対応できる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。

また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品のオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波増幅回路１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波増幅回路１３Ａ〜１３Ｃを低歪みとすることができる。

〔ＡＧＣの例〕
ＡＧＣ電圧ＶAGCが、フロントエンド回路の後段の、図示を省略するベースバンド処理回路において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ16を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより通常のＡＧＣ（中間周波数信号でのＡＧＣ）が行われる。

また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在したりしている場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ16のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が遅延ＡＧＣ電圧形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成され、この遅延ＡＧＣ電圧ＶDAGCが高周波増幅回路１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。

したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。

〔テスト用・調整用電圧の例〕
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ13に出力される。

この端子ピンＴ13に出力された直流電圧Ｖ44は、フロントエンド回路１０のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができ、すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。

また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、入力テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ16に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路１０の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。

〔定電圧回路〕
ＩＣ１０には、定電圧回路５３が設けられ、端子ピンＴ17から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされる。

したがって、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。

〔初期設定〕
上述の振幅位相補正回路２３の補正量、複素バンドパスフィルタ２４の中心周波数および通過帯域幅、レベル補正用アンプ２５の利得は、受信するテレビ放送の放送方式に対応する必要があるので、可変とされるとともに、外部から設定できるようにされている。例えば、複素バンドパスフィルタ２４の中心周波数は３．８〜５．５ＭＨｚ、通過帯域は５．７〜８ＭＨｚの範囲で可変とされている。

そして、組み立て時や工場出荷時などに、これら回路２３〜２５の設定値が、端子ピンＴ18から不揮発性メモリ５１に書き込まれる。また、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃのトラッキング用のデータ（同調周波数を微調整するデータ）や定電圧回路５３の出力電圧を微調整するデータも、同様に端子ピンＴ18から不揮発性メモリ５１に書き込まれる。したがって、それぞれの回路の特性を、受信するテレビ放送の放送方式に対応したものに設定することができる。

〔使用時の動作〕
このＩＣ１０を使用した受信機の電源が投入されたときも、不揮発性メモリ５１の設定値がバッファメモリ５２にコピーされ、このコピーされた設定値が回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、２３〜２５、５３のそれぞれにデフォルト値として供給される。

そして、ユーザがチャンネルを選択したときには、そのためのデータが、システム制御用のマイクロコンピュータ（図示せず）から端子ピンＴ19を通じてバッファメモリ５２に供給されていったん保存され、この保存されたデータがスイッチ回路１１、１５、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、可変分周回路３２、３６に供給され、目的とするチャンネル（周波数）を含む受信バンドが選択されるとともに、その選択された受信バンドにおいて、目的とするチャンネルが選択される。

〔この例のフロントエンド回路の特徴〕
図７に示すフロントエンド回路１０によれば、（Ａ）〜（Ｃ）項に示すように、４６〜８８７ＭＨｚの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。

〔高周波段の例〕
図８は、フロントエンド回路１０におけるスイッチ回路１１からスイッチ回路１５までの高周波信号系の一例を示す。なお、この高周波信号系もバランス型に構成されている。

すなわち、アンテナANTの受信信号が、バランBLNにより平衡な受信信号とされてから端子ピンＴ11、Ｔ11を通じてスイッチ回路１１に供給される。このスイッチ回路１１は、等価的に図７に示すように構成され、端子ピンＴ11、Ｔ11を通じて供給された受信信号をアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給するものである。

このため、スイッチ回路１１の第１の出力端ＴAが、高周波アンプ１３Ａの入力端に接続されるとともに、その第１の出力端ＴAと高周波アンプ１３Ａの入力端との間の信号ラインに、アンテナ同調回路１２Ａが並列接続される。この場合、同調回路１２Ａは、同調用コイルＬ12Aが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12AがＩＣ１０に内蔵されて構成される。なお、後述するように、コンデンサＣ12Aの容量はデジタルデータにより変更されて同調周波数が変更される。

さらに、高周波アンプ１３Ａの出力端が、同調用コンデンサＣ143、Ｃ144を通じて入力バッファ回路１５Ａの入力端に接続されるとともに、高周波アンプ１３Ａの出力端に、同調用コイルＬ141および同調用コンデンサＣ141が並列接続され、入力バッファ回路１５Ａの入力端に、同調用コイルＬ142および同調用コンデンサＣ142が並列接続されて、段間同調回路１４Ａが復同調形式に構成される。

なお、このとき、コイルＬ141、Ｌ142は、端子ピンを通じてＩＣ１０に外付けされる。また、コンデンサＣ141〜Ｃ144は、ＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、(A)項に示すＶLバンドの高周波段が構成される。

さらに、スイッチ回路１１の第２の出力端ＴBが、高周波アンプ１３Ｂの入力端に接続されるとともに、その第２の出力端ＴBと高周波アンプ１３Ｂの入力端との間の信号ラインに、アンテナ同調回路１２Ｂが並列接続される。

また、高周波アンプ１３Ｂの出力端が入力バッファ回路１５Ｂの入力端に接続されるとともに、これらの間の信号ラインに、同調用コイルＬ14Bおよび同調用コンデンサＣ14Bが並列接続されて、段間同調回路１４Ｂが構成される。なお、このとき、コイルＬ12B、Ｌ14Bは端子ピンを通じてＩＣ１０に外付けされ、コンデンサＣ12B、Ｃ14BはＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、(B)項に示すＶHバンドの高周波段が構成される。

さらに、スイッチ回路１１の第３の出力端ＴCが、高周波アンプ１３Ｃを通じて入力バッファ回路１５Ｃの入力端に接続されるとともに、高周波アンプ１３Ｃの入力端アンテナ同調回路１２Ｃが並列接続され、入力バッファ回路１４Ｃの入力端に段間同調回路１４Ｃが並列接続される。この場合、同調回路１２Ｃは、同調用コイルＬ12Cが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12CがＩＣ１０に内蔵されて構成される。また、同調回路１４Ｃは、同調用コイルＬ14Cが端子ピンを通じてＩＣ１０に外付けされ、同調用コンデンサＣ14CがＩＣ１０に内蔵されて構成される。こうして、(C)項に示すＵバンドの高周波段が構成される。

そして、入力バッファ回路１５Ａ〜１５Ｃの出力端が接続点Ｐ15、Ｐ15に共通に接続されるとともに、ミキサ回路２１Ｉ、２１Ｑの入力端に接続される。また、形成回路４３から高周波アンプ１３Ａ〜１３Ｃに遅延ＡＧＣ電圧ＶDAGCが供給される。

さらに、バッファメモリ５２からスイッチ回路１１に受信バンドの切り換え信号ＳBANDが供給されるとともに、この切り換え信号ＳBANDが、入力バッファ回路１５Ａ〜１５Ｃにそれらの動作の許可・禁止の制御信号として供給され、入力バッファ回路１５Ａ〜１５Ｃは、スイッチ回路１１の切り換えに連動して制御される。つまり、入力バッファ回路１５Ａ〜１５Ｃにより、スイッチ回路１５が構成される。

このような構成によれば、切り換え信号ＳBANDにより、例えば(A)項に示すＶLバンドの受信が選択されている場合には、スイッチ回路１１から同調回路１２Ａに受信信号が供給されるとともに、入力バッファ回路１５Ａの動作が許可されるが、同調回路１２Ｂ、１２Ｃに受信信号は供給されず、かつ、入力バッファ回路１５Ｂ、１５Ｃは動作が禁止される。

したがって、(A)項に示すＶLバンドの受信が可能となり、同調回路１２Ａ、１４Ａにより選択されたチャンネル（周波数）が接続点Ｐ15、Ｐ15に出力され、ミキサ回路２１Ｉ、２１Ｑに供給される。そして、(B)項および(C)項の受信バンドについても同様の動作が行われる。

こうして、図８に示す高周波段によれば、(A)〜(C)項の受信バンドが選択されるとともに、その選択された受信バンドにおけるチャンネルを選択することができる。そして、この場合、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。

〔高周波アンプ１３Ａ〜１３Ｃとしての実施例〕
上述したこの発明の実施形態の可変利得増幅回路は、上述したテレビチューナの高周波アンプ（ＲＦ ＡＧＣアンプ）１３Ａ〜１３Ｃのそれぞれとして、適用可能である。

図９は、図６の例と同様に、３段の可変利得増幅器１２１，１２２，１２３を用いて構成した可変利得増幅回路を、例えば高周波アンプ１３Ａに適用した場合としての構成例を示している。

すなわち、この図９の例においては、同調用コイルＬ12Aと同調用コンデンサＣ12Aとからなるアンテナ同調回路１２Ａを通じた入力信号が、そのまま第１段目の可変利得増幅器１２１に供給されると共に、コンデンサ１３１，１３２，１３３からなる減衰器を通じて第２段目の可変利得増幅器１２２に供給され、さらに、コンデンサ１３４，１３５，１３６からなる減衰器を通じて第３段目の可変利得増幅器１２３に供給される。

そして、３段の可変利得増幅器１２１，１２２，１２３のそれぞれのＭＯＳＦＥＴ１０３および１０４のドレインに得られる差動の出力が、図５に示した電流増幅器３０１および３０２を備える電流増幅回路３３０で増幅されて、出力端Ｏ１，Ｏ２に導出される。そして、出力端Ｏ１，Ｏ２間に同調回路１４Ａが接続される。

また、出力端Ｏ１およびＯ２は、それぞれ抵抗器３３１および３３２を通じて互いに接続され、その接続点がコモンモードフィードバック回路１５０の入力端に接続される。そして、前述したように、このコモンモードフィードバック回路１５０により、２個のｐチャンネルＭＯＳＦＥＴ１５１および１５２のゲートに、コモンモードフィードバックがかけられ、このコモンモードフィードバックにより、第１段目〜第３段目の可変利得増幅器１２１〜１２３のＭＯＳＦＥＴ１０３，１０１、また、ＭＯＳＦＥＴ１０４，１０２のそれぞれに流れている電流と同じ電流が、ｐチャンネルＭＯＳＦＥＴ１５１および１５２に流れるように制御され、高周波アンプ１３Ａの出力としては直流電流が生じないように制御される。

そして、この実施例においては、遅延ＡＧＣ電圧形成回路４３が、図２および図５、図６のＡＧＣ制御回路１４０に対応するものとなり、この遅延ＡＧＣ電圧形成回路４３で、利得制御信号Ｅ２１，Ｅ２２，Ｅ２３、ゲートバイアス電圧Ｅ１１，Ｅ１２，Ｅ１３および電流源制御電圧Ｅｃ１，Ｅｃ２，Ｅｃ３が生成され、第１段目、第２段目、第３段目の可変利得増幅器１２１，１２２，１２３にそれぞれ供給される。

前述したように、遅延ＡＧＣ電圧形成回路４３は、端子ピンＴ16を通じて入力されるＡＧＣ電圧と、レベル検出回路４１からの、信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かの検出信号との加算信号を受けて、ＡＧＣ用アンプ２６でＡＧＣがかかる信号レベルよりもさらに大きい信号レベルになったときに、まず、第１段目の可変利得増幅器１２１の利得を減衰させ、さらに、信号レベルが大きくなると、第２段目の可変利得増幅器１２２に切り替えて、その利得を減衰させ、またさらに、信号レベルが大きくなると、第３段目の可変利得増幅器１２３に切り替えて、その利得を減衰させるようにする利得制御信号Ｅ２１，Ｅ２２，Ｅ２３およびゲートバイアス電圧Ｅ１１，Ｅ１２，Ｅ１３を生成し、それぞれ可変利得増幅器１２１，１２２，１２３に供給するようにする。

この例によれば、図７の例のような広帯域のテレビジョン信号であって、入力信号レベルの変化範囲の広い信号であっても、低歪みで、ＡＧＣ制御が可能な高周波アンプを提供することができる。

そして、この例においては、高周波アンプの入力側と出力側とに、可変容量を使用した可変同調回路を使用し、いわゆるトラッキングフィルタとして動作させることにより、可変利得増幅回路で利得を減衰させた信号を扱うことでの低歪みと同時に、不要な妨害信号をできるだけ、排除することが可能である。

［ＡＧＣ制御回路（遅延ＡＧＣ電圧形成回路）の構成例について］
次に、この実施形態の可変利得増幅回路において、各端子の電圧と動作電流を、図１の基本回路で説明した目標の動作とするために、ベースバンド回路からのＡＧＣ制御電圧から、当該可変利得増幅回路に直接加えられる利得制御電圧Ｅ２１，Ｅ２２，Ｅ２３およびゲートバイアス電圧Ｅ１１，Ｅ１２，Ｅ１３を発生する回路と、電流源制御電圧Ｅｃ１，Ｅｃ２，Ｅｃ３により電流源の電流を切り替える回路を説明する。これは、ＡＧＣ制御回路（遅延ＡＧＣ電圧形成回路４３）の構成例に相当する。

図１０は、１段の可変利得増幅器からなる可変利得増幅回路についての前記の回路構成を説明するための基本的な構成例を示す図である。この図１０においては、図１および図９における各部と同一部分には、同一符号を付してある。

図１０に示すように、利得制御電圧Ｅ２は、この例においては、利得制御電圧生成回路５００において生成される。この利得制御電圧生成回路５００は、所定の電圧Ｖｏがゲートに供給されているＭＯＳＦＥＴ５０１のドレインが＋Ｖｃｃの電源ラインに接続され、このＭＯＳＦＥＴ５０１のソースが抵抗器５０２を通じて、電圧−電流変換回路５０３のＭＯＳＦＥＴ５０４のドレインに接続される。

電圧−電流変換回路５０３には、ベースバンド回路からのＡＧＣ制御電圧ＶAGCが供給されており、この電圧−電流変換回路５０３のＭＯＳＦＥＴ５０４のゲート電圧が制御されることにより、ＭＯＳＦＥＴ５０１および抵抗器５０２を流れる電流ｉagcが制御される。そして、抵抗器５０２と電圧−電流変換回路５０３との接続点Ｐｖに、電流ｉagcに応じた利得制御電圧Ｅ２が得られ、これが可変利得増幅器のＭＯＳＦＥＴ１０３および１０４のゲートに供給される。

そして、接続点Ｐｖは、抵抗器５０５および５０６の直列接続を通じて、＋Ｖｃｃの電源ラインに接続される。そして、抵抗器５０５と５０６との接続点がダイオード接続されたＭＯＳＦＥＴ５０７を通じ、さらに電圧Ｅａの基準電圧源５０８を通じて接地されている。

また、この図１０の例では、利得制御電圧Ｅ２が得られる接続点Ｐｖは、ゲートバイアス電圧生成回路６００のＭＯＳＦＥＴ６０１のゲートに接続される。そして、このＭＯＳＦＥＴ６０１のソースは、ＭＯＳＦＥＴ６０２のドレイン−ソース間を通じ、さらに、電圧Ｅｂの基準電圧源６０３を通じて接地されている。

そして、ＭＯＳＦＥＴ６０１のドレインは、抵抗器６０４を通じて＋Ｖｃｃの電源ラインに接続されると共に、ＭＯＳＦＥＴ６０２のゲートに接続される。そして、このＭＯＳＦＥＴ６０１のドレインに得られる電圧が、ゲートバイアス電圧Ｅ１として、抵抗器１１３，１１４をそれぞれ通じてＭＯＳＦＥＴ１０１，１０２のゲートに供給される。

また、カレントミラー回路を構成するＭＯＳＦＥＴ１０５とＭＯＳＦＥＴ１０６のゲート共通接続点が、バイアス電流制御用のＭＯＳＦＥＴ５０９のドレイン−ソース間を通じて接地される。そして、このバイアス電流制御用のＭＯＳＦＥＴ５０９のゲートには、電流源制御電圧Ｅｃが供給される。

この図１０の例の動作を説明すると、次のようになる。

後段のベースバンド回路からのＡＧＣ制御電圧ＶAGCが零の時には、ｉagc＝０であって、可変利得制御回路は最大利得となるが、このときには、利得制御電圧生成回路５００のＭＯＳＦＥＴ５０１はオフとなっている。そのため、差動アンプを構成するＭＯＳＦＥＴ１０３，１０４のゲートには、基準電圧源５０８からの基準電圧Ｅａに、ＭＯＳＦＥＴ５０７のゲート−ソース間電圧Ｖgsが加わった電圧（Ｅａ＋Ｖgs）が、抵抗器５０５を通じて、利得制御電圧Ｅ２として供給される。

一方、このときＭＯＳＦＥＴ１０１，１０２のゲートに加わるゲートバイアス電圧Ｅ１は、利得制御電圧Ｅ２が高いため、ゲートバイアス生成回路６００のＭＯＳＦＥＴ６０１はオンの状態であるので、ＭＯＳＦＥＴ６０２のゲート−ソース間電圧Ｖgsに基準電圧源６０３からの基準電圧Ｅｂが加わった電圧（Ｖgs＋Ｅｂ）となる。

この結果、ＭＯＳＦＥＴ１０１，１０２のドレイン−ソース間電圧は、約（Ｅａ−Ｅｂ）となり、ＭＯＳＦＥＴ１０５のドレイン電圧は、約Ｅｂに定まる。

そして、図１０の例では、差動アンプの動作電流としては、電流源１０７の基準電流Ｉｓと、ＭＯＳＦＥＴ１０５と１０６とで構成されたカレントミラーのトランジスタサイズ比で定められた、一定電流が流れている。

この利得最大の状態から、利得を低減するように、後段のベースバンド回路からのＡＧＣ制御電圧ＶAGCが加えられると、利得制御電圧生成回路５００には、このＡＧＣ制御電圧ＶAGCに基づいた電圧を、回路５０３で電流変換した電流ｉagcが流れる。

すると、ＭＯＳＦＥＴ５０１のゲート電圧をＶｏとしたとき、電圧値（Ｖｏ−Ｅ２）が、ＭＯＳＦＥＴ５０１のスレッショルド電圧Ｖth以下であれば、ＭＯＳＦＥＴ５０１はオフのままで、電流ｉagcは、抵抗器５０５、抵抗器５０６およびＭＯＳＦＥＴ５０９に流れ、急速に、利得制御電圧Ｅ２が降下する。このことにより、ＭＯＳＦＥＴ１０１，１０２を、飽和領域から、３極管領域に追い込むことで、可変利得増幅回路の利得が低下し始める。

このタイミングでＭＯＳＦＥＴ５０１が導通し始め、電流ｉagcがさらに増加した場合には、この電流ｉagcは、抵抗器５０２とＭＯＳＦＥＴ５０１の直列回路に主として流れるようになり、ＭＯＳＦＥＴ５０１の電流とゲート−ソース間電圧Ｖgs特性から、電流ｉagcに対して利得制御電圧Ｅ２が降下する傾斜が急速に緩くなる。図１１に、その様子を実線の特性曲線７０１で示した。なお、この特性曲線７０１は、抵抗値や、ＭＯＳＦＥＴサイズで、ある程度、可変が可能である。

この図１１の特性曲線７０１に示したように、この例の可変利得増幅回路では、利得制御電圧Ｅ２は、ＡＧＣによる制御範囲では、ある電圧以下にはならないように成されている。

そして、同時に、利得制御電圧Ｅ２が低下すると、ゲートバイアス電圧生成回路６００のＭＯＳＦＥＴ６０１がオン状態からオフ状態へと遷移することから、ＭＯＳＦＥＴ６０２のドレイン−ソース間電圧が低下し、抵抗器６０４を介して流れる電流を流すＭＯＳＦＥＴ６０１のゲート−ソース間電圧Ｖgsが上昇する結果、ＭＯＳＦＥＴ１０１，１０２のゲートバイアス電圧Ｅ１が上昇する方向となる。そして、この状態で、この例の可変利得増幅回路は利得を制御するようになる。

ところで、使用しているＭＯＳＦＥＴの特性の製造上の違いを考慮する必要があることが多々あるが、この例の可変利得増幅回路では、ＡＧＣ制御電圧ＶAGCがゼロであって、当該可変利得増幅回路の利得最大状態においては、先に説明したように、ＭＯＳＦＥＴのゲート−ソース間電圧の影響を受けずに、基準電圧値ＥａとＥｂのみで定まり、利得は安定している。

しかし、ＡＧＣ制御電圧ＶAGC電圧が加わった状態での利得を可変制御するときには、ＭＯＳＦＥＴの特性の製造上の違いを考慮する必要がある。すなわち、図１２に例を示すが、図１０の利得制御電圧生成回路５００のＭＯＳＦＥＴ５０１のゲート電圧Ｖｏを固定電圧として、ＭＯＳＦＥＴの特性（例えばＭＯＳＦＥＴのスレッショルド電圧Ｖth）を変化させると、大幅に利得変化特性が変わってしまう。

すなわち、ＭＯＳＦＥＴのスレッショルド電圧Ｖthが、例えば＋０．２Ｖ（ボルト）変化すると、図１２において、曲線７１１のように非常に急峻なものとなり、また、ＭＯＳＦＥＴのスレッショルド電圧Ｖthが、例えば−０．２Ｖ（ボルト）変化すると、曲線７１２のように、非常に穏やかなカーブしか得られなくなってしまう。

このようになるのは、可変利得増幅回路での利得の変化が、ＭＯＳＦＥＴ１０１，１０２のドレイン−ソース間電圧に依存しているからである。ＭＯＳＦＥＴ１０１，１０２の共通ソース電位を一定とすると、利得は、ＭＯＳＦＥＴ１０３，１０４のドレイン電圧Ｅｄで定まり、利得が変化する範囲では、利得制御電圧生成回路５００のＭＯＳＦＥＴ５０１は導通していて、（２×Ｖgs＋Ｅｄ）の電圧が、ＭＯＳＦＥＴ５０１のゲート電圧Ｖｏとして必要となる。すなわち、ゲート電圧Ｖｏは、ＭＯＳＦＥＴのゲート−ソース間電圧Ｖgsの変化の２倍の変化分を含むものが必要となる。

このようなゲート電圧Ｖｏを発生するＶｏ発生回路の一例を図１３に示す。

この図１３の例のＶｏ発生回路８００においては、ｎチャンネルのＭＯＳＦＥＴ８０１のソースが接地され、ドレインがｐチャンネルのＭＯＳＦＥＴ８０２のドレイン−ソース間を介して＋Ｖｃｃの電源ラインに接続される。

ｐチャンネルのＭＯＳＦＥＴ８０２のゲートに対しては、ダイオード接続されたｐチャンネルのＭＯＳＦＥＴ８０３のゲートが接続されて、カレントミラー回路が構成される。ｐチャンネルのＭＯＳＦＥＴ８０３のドレインは、基準電流Ｉｅを流す電流源８０４を通じて接地されると共に、ソースは、＋Ｖｃｃの電源ラインに接続される。

そして、ＭＯＳＦＥＴ８０１のゲートは、抵抗値Ｒ１の抵抗器８０５および電圧Ｅｅを発生する電圧源８０６の直列回路を通じて接地されると共に、ＭＯＳＦＥＴ８０７のドレイン−ソース間を通じて接地される。

また、ＭＯＳＦＥＴ８０１のドレインとＭＯＳＦＥＴ８０２のドレインとの接続点がゲートに接続されるｐチャンネルのＭＯＳＦＥＴ８０９のソースが＋Ｖｃｃの電源ラインに接続され、このＭＯＳＦＥＴ８０９のドレインが、ダイオード接続されたＭＯＳＦＥＴ８１０のドレイン−ソース間を通じて接地される。ダイオード接続されたＭＯＳＦＥＴ８１０のゲートは、ＭＯＳＦＥＴ８０７のゲートに接続されて、カレントミラー回路を構成している。

ＭＯＳＦＥＴ８０１のドレインとＭＯＳＦＥＴ８０２のドレインとの接続点は、また、ＭＯＳＦＥＴ８１１のゲートに接続される。このＭＯＳＦＥＴ８１１のソースは、ＭＯＳＦＥＴ８１０に対してカレントミラー回路を構成するＭＯＳＦＥＴ８１２のドレイン−ソース間を通じて接地される。そして、ＭＯＳＦＥＴ８１１のドレインは、抵抗値Ｒ２の抵抗器８１３を通じて＋Ｖｃｃの電源ラインに接続されると共に、このＭＯＳＦＥＴ８１１のドレインに、前記電圧Ｖｏを得るようにする。

そして、ＭＯＳＦＥＴ８１１のゲートは、抵抗器８１４とコンデンサ８１５の直列回路を通じて＋Ｖｃｃの電源ラインに接続される。

このＶｏ発生回路８００においては、基準電流Ｉｅを流した時のＭＯＳＦＥＴ８０１のゲート−ソース間電圧Ｖgsと、電圧源８０６の基準電圧値Ｅｅとの差の電圧により、ＭＯＳＦＥＴ８０７に、
ｉｏ＝（Ｅｅ−Ｖgs）／Ｒ１
の電流が流れるように負帰還が掛かるものである。

出力のＭＯＳＦＥＴ８１２と、ＭＯＳＦＥＴ８０７とが同一サイズであれば、電流ｉｏが、ＭＯＳＦＥＴ８１２に流れ、ＭＯＳＦＥＴ８１１のドレイン出力として、Ｖｏが得られる。

すなわち、電流ｉｏを、抵抗値ｒ２の抵抗器８１３に流すことで、
Ｖｏ＝Ｖｃｃ−Ｒ２(Ｅｅ−Ｖgs)／Ｒ１
となる。ここで、Ｒ２／Ｒ１＝２に選ぶと、Ｖｏ ＝ Ｖｃｃ＋２Ｖgs−２Ｅｅから、ＭＯＳＦＥＴの特性の補正された電圧Ｖｏが、このＶｏ発生回路８００から得られる。そして、このＶｏ発生回路８００からの電圧Ｖｏが、図１０の利得制御電圧生成回路５００のＭＯＳＦＥＴ５０１のゲート電圧として供給される。

このＶｏ発生回路８００を用いた場合には、ＭＯＳＦＥＴに製造上の特性の変化があったとしても、図１２において、特性曲線群７１３に示すような利得変化特性とすることができ、ＭＯＳＦＥＴの特性の変化が補正されて、充分に満足できる特性変化に収まるようにすることができる。

以上は、可変利得増幅回路が１段の構成である場合であるが、多段の場合にも、利得制御電圧生成回路５００およびゲートバイアス電圧生成回路６００が、各段に対して設けられる。また、各段に対して設けられる利得制御電圧生成回路５００に対して共通に、Ｖｏ発生回路８００が設けられて、このＶｏ発生回路８００で生成された電圧Ｖｏが、利得制御電圧生成回路５００のそれぞれのＭＯＳＦＥＴ５０１のゲートバイアス電圧として供給される。

そして、多段の可変利得増幅器からなる可変利得増幅回路の場合には、電流源ＭＯＳＦＥＴ１０５に流す電流Ｉｏを制御する電流源制御電圧により、各段の可変利得増幅器が切り替え制御される。

図１４に、可変利得増幅器１２１と１２２との２段の構成の場合における構成例を示す。

この図１４の例においては、第１段目の可変利得増幅器１２１に対しては、利得制御電圧生成回路５１０およびゲートバイアス電圧生成回路６１０が設けられ、また、第２段目の可変利得増幅器１２２に対しては、利得制御電圧生成回路５２０およびゲートバイアス電圧生成回路６２０が設けられる。

そして、図示を省略したＶｏ発生回路８００からの電圧Ｖｏが、利得制御電圧生成回路５１０および５２０のＭＯＳＦＥＴ５０１のゲートに供給される。

また、ＡＧＣ制御電圧ＶAGCに応じて第１段目の可変利得増幅器１２１に供給する電流を制御するためにはＭＯＳＦＥＴ５０９１が設けられ、また、ＡＧＣ制御電圧ＶAGCに応じて第２段目の可変利得増幅器１２２に供給する電流を制御するためにはＭＯＳＦＥＴ５０９２が設けられる。

そして、第１段目のＭＯＳＦＥＴ５０９１のゲートには、第２段目の可変利得増幅器１２２に対して設けられているゲートバイアス電圧生成回路６２０から得られるゲートバイアス電圧Ｅ１２が供給される。また、第１段目の利得電圧生成回路５１０の利得制御電圧Ｅ２１が、第２段目のＭＯＳＦＥＴ５０９２のゲートに供給される。

また、ＡＧＣ制御電圧ＶAGCに基づく電圧を、第１段目の可変利得増幅器１２１に対する利得制御電圧生成回路５１０において流す電流ｉagc１に変換する電圧−電流変換回路５０３１が設けられると共に、ＡＧＣ制御電圧ＶAGCに基づく電圧を、第２段目の可変利得増幅器１２２に対する利得制御電圧生成回路５２０において流す電流ｉagc２に変換する電圧−電流変換回路５０３１が設けられる。

前述の図５の例と同様に、この２段構成の可変利得増幅回路においては、入力信号は、第１段目にはそのままの信号レベルで入力されるが、第２段目にはコンデンサ１３１，１３２，１３３からなる減衰器により減衰されて入力される。

そして、この例においては、ＡＧＣ制御電圧ＶAGCを、電流変換する電圧−電流変換回路５０３１と５０３２とで、利得制御のスタートポイントについて、オフセットを持たせるようにする。

すなわち、図１１に示すように、第１段目の可変利得増幅器１２１では、前述の利得特性曲線７０１に示すように、ＡＧＣ制御電圧ＶAGCの零ポイントから利得制御をスタートするが、第２段目の可変利得増幅器１２２では、図１１において、利得特性曲線７０２に示すように、ＡＧＣ制御電圧ＶAGCが所定電圧だけ高くなったところから、利得制御をスタートするように、スタートポイントをずらす。このことにより、２段の可変利得増幅器１２１，１２２の切り替えと利得の変化の滑らかさを実現するようにしている。

図１４では、ＡＧＣ制御電圧ＶAGCに対して、電圧−電流変換回路５０３２で、電流ｉagc２を流し始めるポイントを、電流ｉagcよりも、オフセットさせることで、任意のポイントで切り替えが可能となる。

図１４の例における動作を説明すると、次のようになる。

図１４の例の可変利得増幅回路では、利得最大状態では、第１段目の利得制御電圧生成回路５１０の電流ｉagc１と、第２段目利得制御電圧生成回路５２０の電流ｉagc２とは、共にゼロで、それぞれの利得制御電圧Ｅ２１，Ｅ２２は高い電圧となっている。そして、第１段目の利得制御電圧Ｅ２１が高い電圧であることから、ＭＯＳＦＥＴ５０９２はオンとなっており、第２段目の可変利得増幅器１２２には電流が流れない。そのため、第１段目の可変利得増幅器１２１のみが動作している。

この状態からＡＧＣ制御電圧ＶAGCが高くなると、電流ｉagc１が増加し、利得制御電圧Ｅ２１が低下して、前述した動作で第１段目の可変利得増幅器１２１の利得が低下する。

そして、所定の利得低下状態における利得制御電圧Ｅ２１により、ＭＯＳＦＥＴ５０９２がオフ状態に向かって遷移し、第２段目の可変利得増幅器１２２に電流を供給し、この第２段目の可変利得増幅器１２２が動作を開始する。このとき、電流ｉagc２は既に流れており、この電流ｉagc２によって、利得制御電圧Ｅ２２は既に下降していて、すぐさま利得低下の動作モードに入るので、可変利得増幅器の切り替え時の利得変化は滑らかなものとなる。

そして、第２段目の可変利得増幅器１２２の利得制御電圧Ｅ２２の下降に応じて、前述のようにしてゲートバイアス電圧Ｅ１１は上昇し、ＭＯＳＦＥＴ５０９１を導通させることで、第１段目の可変利得増幅器１２１に供給する電流を減少させる。この動作により、第１段目の可変利得増幅器１２１と第２段目の可変利得増幅器１２２の動作の切り替えが行われる。

図１の構成の実施形態の可変利得増幅器を３段分設けて、これらの可変利得増幅器を切り替えるようにした可変利得増幅回路の場合における、ＡＧＣ制御電圧ＶAGCに対する、利得の変化、各段の電流変化の様子、歪み特性を、それぞれ図１５、図１６、図１７に示す。

すなわち、図１５は、３段構成の場合の可変利得増幅回路におけるＡＧＣ制御電圧ＶAGCに対する利得の変化を示すもので、ＧＡ１は第１段目の可変利得増幅器の利得変化、ＧＡ２は第２段目の可変利得増幅器の利得変化、ＧＡ３は第３段目の可変利得増幅器の利得変化、をそれぞれ示している。そして、ＧＡｓは、この場合の３段構成の可変利得増幅回路の総合の利得変化を示しており、利得可変範囲は４５ｄＢ以上あり、しかも、可変利得増幅器の切り替えにかかわらず、滑らかに利得が低下している様子が分かる。

次に、図１６は、３段構成の場合の可変利得増幅回路におけるＡＧＣ制御電圧ＶAGCに対する各段の電流変化の様子を示すもので、Ｉｏ１は第１段目の可変利得増幅器の電流源用ＭＯＳＦＥＴ１０５を流れる電流の変化を、Ｉｏ２は第２段目の可変利得増幅器の電流源用ＭＯＳＦＥＴ１０５を流れる電流の変化を、Ｉｏ３は第３段目の可変利得増幅器の電流源用ＭＯＳＦＥＴ１０５を流れる電流の変化を、それぞれ示している。

そして、ＩｏＳは、この場合の３段構成の可変利得増幅回路の総合の電流変化を示しており、消費電流は１段分の可変利得増幅器の電流のピーク時に対して２０％増加程度に抑えられていることが分かる。

次に、図１７は、３段構成の場合の可変利得増幅回路におけるＡＧＣ制御電圧ＶAGCに対する利得変化と歪み特性を示すもので、Ｇｖは利得変化を示し、ＩＩＰ３は３次インタセプトポイントの歪み特性を示している。

この図１７から分かるように、利得Ｇｖが減少するに従い、３次インタセプトポイントＩＩＰ３は、２０ｄＢ以上上昇し、大きな入力でも低歪の可変利得増幅回路が、消費電流の僅かの増加で実現できる。

［他の例］
図１８は、多段構成の可変利得増幅回路の他の実施形態を示すものである。この実施形態は、多段の可変利得増幅器のそれぞれの構成は、前述の実施形態と同様であるが、そられ多段の可変利得増幅器の切り替え方法が前述の例とは異なる。

前述の実施形態では、図１４に示したように、ＡＧＣ制御電圧ＶAGCを電流変換する電圧−電流変換回路と各段の利得制御電圧生成回路との間を１本のラインで接続して、各段の可変利得増幅器に供給する利得制御電圧Ｅ２（Ｅ２１，Ｅ２２，Ｅ２３）を制御するための電流ｉagc（ｉagc１、ｉagc２、ｉagc３）を制御し、その結果を利用して多段の可変利得増幅器を切り替えるようにしている。

これに対して、この図１８の例の可変利得増幅回路では、ＡＧＣ制御電圧ＶAGCを電流変換する電圧−電流変換回路と各段の利得制御電圧生成回路との間を、２〜３ラインで接続し、これにより、利得制御電圧Ｅ２（Ｅ２１，Ｅ２２，Ｅ２３）、ゲートバイアス電圧Ｅ１（Ｅ１１，Ｅ１２，Ｅ１３）、そして動作電流Ｉｏを専用のラインで制御するように構成している。

すなわち、図１８の例においては、第１段目の可変利得増幅器１２１に対して設けられ、ＡＧＣ制御電圧ＶAGCが供給される、電圧−電流変換回路５０３３のＭＯＳＦＥＴ５０４１のドレインは、電流源５２１を通じて＋Ｖｃｃの電源ラインに接続される。そして、ＭＯＳＦＥＴ５０４１のドレインと電流源５３１との接続点は、抵抗器５３２と、ダイオード接続されたＭＯＳＦＥＴ５３３と、基準電圧Ｅａの電圧源５３４の直列回路を通じて接地される。

電圧−電流変換回路５０３３のＭＯＳＦＥＴ５０４１で、ＡＧＣ制御電圧ＶAGCに応じて、電流源５３１からの電流ｉagc２１を制御することで、ＭＯＳＦＥＴ５０４１のドレインと電流源５３１との接続点に、第１段目の可変利得増幅器１２１のＭＯＳＦＥＴ１０３，１０４のゲートに供給される利得制御電圧Ｅ２１が得られるように構成されている。つまり、電流源５３１、抵抗器５３２、ＭＯＳＦＥＴ５３３および電圧源５３４は、利得制御電圧生成回路５３０を構成する。

また、＋Ｖｃｃの電源ラインと接地端との間に、電流源６３１とダイオード接続のＭＯＳＦＥＴ６３２と抵抗器６３３との直列回路が接続されると共に、カレントミラー接続されたＭＯＳＦＥＴ６３４および６３５が設けられ、ＭＯＳＦＥＴ６３４のドレインがＭＯＳＦＥＴ６３２のゲートとドレインとの接続点に接続され、さらにダイオード接続されたＭＯＳＦＥＴ６３５が電圧−電流変換回路５０３３のＭＯＳＦＥＴ５０４１のドレインに接続される。

そして、電圧−電流変換回路５０３３のＭＯＳＦＥＴ５０４２で、ＡＧＣ制御電圧ＶAGCに応じて、電流ｉagc１１を制御することで、第１段目の可変利得増幅器１２１のＭＯＳＦＥＴ１０１，１０２のゲートバイアス電圧Ｅ１１が制御される。つまり、電流源６３１、ＭＯＳＦＥＴ６３２、抵抗器６３３、カレントミラーのＭＯＳＦＥＴ６３４，６３５は、ゲートバイアス電圧生成回路６３０を構成する。

また、第２段目の可変利得増幅器１２２に対しては、利得制御電圧生成回路５３０と全く同様の構成の利得制御電圧生成回路５４０（図１８では、対応する各部の番号は５４０番台を付与した）を設けると共に、ゲートバイアス電圧生成回路６３０と全く同様の構成のゲートバイアス電圧生成回路６４０（図１８では、対応する各部の番号は５４０番台を付与した）を設ける。

そして、電圧−電流変換回路５０３４のＭＯＳＦＥＴ５０４３で、ＡＧＣ制御電圧ＶAGCに応じて、電流源５４１からの電流ｉagc２２を制御することで、ＭＯＳＦＥＴ５０４３のドレインと電流源５４１との接続点に、第２段目の可変利得増幅器１２２のＭＯＳＦＥＴ１０３，１０４のゲートに供給される利得制御電圧Ｅ２２が得られるように構成されている。

また、電圧−電流変換回路５０３４のＭＯＳＦＥＴ５０４４で、ＡＧＣ制御電圧ＶAGCに応じて、電流ｉagc１２を制御することで、第２段目の可変利得増幅器１２２のＭＯＳＦＥＴ１０１，１０２のゲートバイアス電圧Ｅ１２が制御される。

また、電圧−電流変換回路５０３４のＭＯＳＦＥＴ５０４５では、ＡＧＣ制御電圧ＶAGCに応じて、電流源制御用の電流ｉagc２３を生成し、この電流ｉagc２３が、第１段目の可変利得増幅器１２１の電流源用ＭＯＳＦＥＴ１０５のゲートに供給されると共に、ＭＯＳＦＥＴ５０９３のゲートに供給される。この電流ｉagc２３は、さらに、第３段目の可変利得増幅器（図１８では図示を省略）へも供給される。この電流ｉagc２３は、３段の可変利得増幅器１２１，１２２，１２３の切り替えタイミングを決定している。

なお、ＭＯＳＦＥＴ５０９３は、第２段目の可変利得増幅器１２２の電流源用ＭＯＳＦＥＴ１０５のゲートにドレインが接続されると共に、ソースが接地されている。

この図１８の例の可変利得増幅回路の場合においては、利得最大ポイントでの各電圧設定の条件は、図１０および図１４を用いて説明したのと同様であるが、ゲートバイアス電圧生成回路６３０および６４０では、電流源６３１，６４１の電流値をＩｓ２とし、抵抗器６３３，６４３の抵抗値をＲ３としたとき、基準電圧Ｅｂの代わりに、Ｉｓ２×Ｒ３の電圧を用い、変化の傾斜を抵抗器６３３，６４３の抵抗値Ｒ３により兼ねるように構成しているものである。

図１９に、この例の可変利得増幅回路の場合におけるＡＧＣ制御電圧ＶAGCに対する利得の変化を示す。図１９において、ＧＡ１は第１段目の可変利得増幅器の利得変化、ＧＡ２は第２段目の可変利得増幅器の利得変化、ＧＡ３は第３段目の可変利得増幅器の利得変化、をそれぞれ示している。そして、ＧＡｓは、この例の場合の３段構成の可変利得増幅回路の総合の利得変化を示しており、この例においても、利得可変範囲は４５ｄＢ以上あり、しかも、可変利得増幅器の切り替えにかかわらず、滑らかに利得が低下している様子が分かる。

また、図２０は、この例の可変利得増幅回路の場合における各可変利得増幅器１２１，１２２，１２３の動作電流（切り替え電流）Ｉｏ１、Ｉｏ２、Ｉｏ３を示すものである。

この例においては、各段の可変利得増幅器の電流は、ＡＧＣ制御電圧ＶAGCで、そのまま制御するため、図２０に示すに、ＡＧＣ制御電圧ＶAGCに対して、リニアに変化する電流変化と切り替え特性となる。また、電流切り替えが１：１で、直接のため、可変利得増幅回路としてのトータル電流の増加は無い。

なお、この図１８の例の場合、ＭＯＳＦＥＴの特性の変化に対しては、初期状態の補正されたバイアス条件下で、利得の変化は電流の遣り取りであるため、ＭＯＳＦＥＴのゲート−ソース間電圧Ｖgsの変化は補償されている。

〔上述の実施の形態および実施例における効果〕
１．シングルエンド回路で実績のある低歪の利得可変方式が、差動アンプでも採用が可能となり、低歪を維持して、電流を減らす事が可能となる。

２．消費電流の増加が無視できる程度で、ＣＭＯＳ多段増幅器を使用した、利得可変増幅回路が実現出来る。

３．差動アンプとしてのバランスを保ったまま利得が可変でき、偶数次の歪の発生が小さい。

４．使用するＭＯＳＦＥＴの特性の変化を補償するバイアス回路を使用しているため、製造上での特性の変化が小さくなる。

５．電流を減らしても歪が大きく劣化しない利得可変方式であるため、可変利得増幅器の電流の切り替えポイントでの歪劣化を深く考慮しなくても良いので、切り替えが容易である。

６．低電圧動作でも、ダイナミックレンジの大きな高周波増幅器が実現でき、受信機として低電圧動作が可能となる。

７．この実施形態の可変利得増幅回路を、受信機の高周波増幅段に使用することで、低ノイズで、低歪、低消費電力化が可能となり、ＩＣ化に有効である。

［その他の変形例］
上述の説明における実施例は、ＩＣ化回路の場合について説明したが、この発明は、ＩＣ化回路のみに適用されるものではない。しかし、上述したように、ＩＣ化回路の場合に適用したときに、その効果が大きい。

なお、上述の説明では、３段までの多段可変利得増幅回路について説明したが、３段以上であっても、この発明が適用できることは言うまでもない。

また、上述の説明は、テレビチューナの高周波アンプに、この発明による可変利得増幅回路を適用した場合であるが、この発明の実施形態が適用される機器は、テレビチューナに限られるものではないことは言うまでもない。

この発明による可変利得増幅回路の実施の形態の等価回路構成を示す図である。 この発明による可変利得増幅回路の実施形態の構成例を示す図である。 図２の実施の形態の構成を説明するために用いる図である。 図２の実施の形態の構成を説明するために用いる図である。 この発明による可変利得増幅回路の実施形態の他の構成例を示す図である。 この発明による可変利得増幅回路の実施形態の他の構成例を示す図である。 この発明による可変利得増幅回路の実施形態が適用されるテレビチューナの構成例を説明するための図である。 この発明による可変利得増幅回路の実施形態が適用されるテレビチューナの、高周波増幅段の構成例を説明するための図である。 この発明による可変利得増幅回路の実施形態を、テレビチューナの高周波増幅段に適用した第１の例の具体回路例を示す図である。 この発明による可変利得増幅回路の実施形態の具体回路例を説明するための図である。 この発明による可変利得増幅回路の実施形態における利得変化特性の例を示す図である。 この発明による可変利得増幅回路の実施形態の改良例を説明するために用いる特性図である。 この発明による可変利得増幅回路の実施形態の改良例を説明するために用いる回路図である。 この発明による可変利得増幅回路の実施形態の他の具体回路例を説明するための図である。 図１４の例を説明するために用いる図である。 図１４の例を説明するために用いる図である。 図１４の例を説明するために用いる図である。 この発明による可変利得増幅回路の他の実施形態の具体回路例を説明するための図である。 図１８の例を説明するために用いる図である。 図１８の例を説明するために用いる図である。 従来の可変利得増幅回路の例を示す図である。 図２１の従来例を説明するために用いる図である。

符号の説明

１０１、１０２…第１、第２のＭＯＳＦＥＴ、１０３，１０４…第３、第４のＭＯＳＦＥＴ、１０５…電流源用ＭＯＳＦＥＴ、１２１，１２２，１２３…可変利得増幅器、Ｅ１，Ｅ１１，Ｅ１２，Ｅ１３…ゲートバイアス電圧、Ｅ２，Ｅ２１，Ｅ２２，Ｅ２３…利得制御電圧、Ｅｃ１，Ｅｃ２，Ｅｃ３…電流源電流制御電圧

Claims (9)

1. 第１および第２のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のソースが互いに共通に接続され、その共通接続点が電流源に接続され、
   前記第１および第２のＭＯＳＦＥＴのゲートに入力信号がそれぞれ供給され、
   前記第１および第２のＭＯＳＦＥＴのドレインのそれぞれが、第３および第４のＭＯＳＦＥＴのソース−ドレイン間を通じて出力端の一方および他方とされると共に、前記第３および第４のＭＯＳＦＥＴのゲートに利得制御電圧が共通に供給され、
   前記利得制御電圧により、前記第３および第４のＭＯＳＦＥＴのゲート電圧を下げるように制御するのに伴って、前記第１および第２のＭＯＳＦＥＴのゲートのバイアス電圧を上昇させるように制御する
   ことを特徴とする可変利得増幅回路。
2. 請求項１に記載の可変利得増幅回路において、
   前記利得制御電圧と、前記バイアス電圧とを、前記第１および第２のＭＯＳＦＥＴのソースの前記共通接続点の電位がほぼ一定となるように制御する
   ことを特徴とする可変利得増幅回路。
3. カスコード接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた差動増幅器の複数個を、出力端に対して並列に設けると共に、前記複数個の差動増幅器が個々に利得制御可能とされる可変利得増幅回路であって、
   前記差動増幅器のそれぞれは、
   第１および第２のＭＯＳＦＥＴのソースが互いに共通に接続され、その共通接続点が電流源に接続され、
   前記第１および第２のＭＯＳＦＥＴのゲートに入力信号がそれぞれ供給され、
   前記第１および第２のＭＯＳＦＥＴのドレインのそれぞれが、第３および第４のＭＯＳＦＥＴのソース−ドレイン間を通じて出力端の一方および他方とされると共に、前記第３および第４のＭＯＳＦＥＴのゲートに利得制御電圧が共通に供給され、
   前記利得制御電圧により、前記第３および第４のＭＯＳＦＥＴのゲート電圧を下げるように制御するのに伴って、前記第１および第２のＭＯＳＦＥＴのゲートのバイアス電圧を上昇させるように制御する
   構成とされ、
   前記電流源を制御することにより、前記複数個の差動増幅器を切り換える
   ことを特徴とする可変利得増幅回路。
4. 請求項３に記載の可変利得増幅回路において、
   前記複数個の差動増幅器の一つには入力信号をそのまま供給し、他の差動増幅器には前記入力信号を減衰して供給するようにする
   ことを特徴とする可変利得増幅回路。
5. 請求項３に記載の可変利得増幅回路において、
   前記複数個の差動増幅器のそれぞれにおいては、
   前記利得制御電圧と、前記バイアス電圧とを、前記第１および第２のＭＯＳＦＥＴのソースの前記共通接続点の電位がほぼ一定となるように制御する
   ことを特徴とする可変利得増幅回路。
6. ＩＣ化されていることを特徴とする請求項１または請求項３に記載の可変利得増幅回路。
7. 請求項１または請求項３に記載の可変利得増幅回路において、
   前記第３および第４のＭＯＳＦＥＴのゲートに供給される利得制御電圧が、ＭＯＳＦＥＴの特性の製造上の変化を受け難くなるように補償する補償回路を設けた
   ことを特徴とする可変利得増幅回路。
8. 請求項１〜７のいずれかの可変利得増幅回路を、入力信号のレベルに応じて自動利得制御を行う高周波増幅回路として用いた受信機。
9. 請求項１〜７のいずれかの可変利得増幅回路を、入力信号のレベルに応じて自動利得制御を行う高周波増幅回路として含む受信機用ＩＣ。

Images