JPH10261926A - 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 - Google Patents
可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路Info
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- JPH10261926A JPH10261926A JP6321097A JP6321097A JPH10261926A JP H10261926 A JPH10261926 A JP H10261926A JP 6321097 A JP6321097 A JP 6321097A JP 6321097 A JP6321097 A JP 6321097A JP H10261926 A JPH10261926 A JP H10261926A
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Abstract
(57)【要約】
【課題】 利得制御用FETに設ける利得制御時の歪み
改善用コンデンサによる高域での利得制御量の劣化や歪
み改善効果の低下,寄生発振の発生を防止する。 【解決手段】 入力端子1,2から入力されたRF信号
は、増幅用FET5,6で増幅されて、出力端子3,4
から出力される。このときの利得は、入力端子21から
印加される利得制御電圧に応じて可変抵抗器14の抵抗
値が変化することにより制御される。この抵抗値は、こ
の利得制御電圧により利得制御用FET15のチャンネ
ル抵抗が変化することによって変化するものであるが、
ここで、利得制御時の歪み改善のために、この利得制御
用FET15のゲートと利得制御量調整用抵抗18,1
9の接続点との間にコンデンサ24が設けられている。
かかる接続により、このコンデンサ24は、利得制御用
FET15のチャンネル抵抗に対し、その影響を無視す
ることができる。
改善用コンデンサによる高域での利得制御量の劣化や歪
み改善効果の低下,寄生発振の発生を防止する。 【解決手段】 入力端子1,2から入力されたRF信号
は、増幅用FET5,6で増幅されて、出力端子3,4
から出力される。このときの利得は、入力端子21から
印加される利得制御電圧に応じて可変抵抗器14の抵抗
値が変化することにより制御される。この抵抗値は、こ
の利得制御電圧により利得制御用FET15のチャンネ
ル抵抗が変化することによって変化するものであるが、
ここで、利得制御時の歪み改善のために、この利得制御
用FET15のゲートと利得制御量調整用抵抗18,1
9の接続点との間にコンデンサ24が設けられている。
かかる接続により、このコンデンサ24は、利得制御用
FET15のチャンネル抵抗に対し、その影響を無視す
ることができる。
Description
【0001】
【発明の属する技術分野】本発明は、TVやCATV,
衛星放送,衛星通信,セルラ電話などの受信機に用いら
れる高周波信号処理のための利得制御増幅回路やミクサ
回路とこれらに使用される可変抵抗器に関する。
衛星放送,衛星通信,セルラ電話などの受信機に用いら
れる高周波信号処理のための利得制御増幅回路やミクサ
回路とこれらに使用される可変抵抗器に関する。
【0002】
【従来の技術】特願平7−188841号公報に、差動
型の利得制御増幅回路の一従来例が開示されている。図
5はこの従来の利得制御増幅回路を示す回路図であっ
て、1,2はRF信号(無線周波信号)の入力端子、
3,4はRF信号の出力端子、5,6は増幅用FET
(電界効果トランジスタ)、7,8は負荷抵抗、9は電
源端子、10,11はブリーダ抵抗、12,13はバイ
アス印加抵抗、14は可変抵抗器、15は利得制御用F
ET、16,17は利得制御時の歪み改善用コンデン
サ、18,19は利得制御量調整用抵抗、20はゲート
保護抵抗、21は利得制御電圧の入力端子、22は電流
源FET、23はバラツキ吸収抵抗である。
型の利得制御増幅回路の一従来例が開示されている。図
5はこの従来の利得制御増幅回路を示す回路図であっ
て、1,2はRF信号(無線周波信号)の入力端子、
3,4はRF信号の出力端子、5,6は増幅用FET
(電界効果トランジスタ)、7,8は負荷抵抗、9は電
源端子、10,11はブリーダ抵抗、12,13はバイ
アス印加抵抗、14は可変抵抗器、15は利得制御用F
ET、16,17は利得制御時の歪み改善用コンデン
サ、18,19は利得制御量調整用抵抗、20はゲート
保護抵抗、21は利得制御電圧の入力端子、22は電流
源FET、23はバラツキ吸収抵抗である。
【0003】同図において、増幅用FET5,6のドレ
インには、夫々負荷抵抗7,8が接続され、それらのゲ
ートには、RF信号の入力端子1,2が接続され、それ
らのソースには、可変抵抗器14を介して電流源FET
22のドレインに接続されている。また、これら増幅用
FET5,6のゲートには夫々、電源端子9から印加さ
れる電源電圧をブリーダ抵抗10,11で分圧して得ら
れる電圧がバイアス印加抵抗12,13を介して印加さ
れている。さらに、これら増幅用FET5,6のドレイ
ンは夫々、RF信号の出力端子3,4に接続されてい
る。
インには、夫々負荷抵抗7,8が接続され、それらのゲ
ートには、RF信号の入力端子1,2が接続され、それ
らのソースには、可変抵抗器14を介して電流源FET
22のドレインに接続されている。また、これら増幅用
FET5,6のゲートには夫々、電源端子9から印加さ
れる電源電圧をブリーダ抵抗10,11で分圧して得ら
れる電圧がバイアス印加抵抗12,13を介して印加さ
れている。さらに、これら増幅用FET5,6のドレイ
ンは夫々、RF信号の出力端子3,4に接続されてい
る。
【0004】可変抵抗器14においては、増幅用FET
5,6のソース間に、利得制御用FET15が接続され
ているとともに、利得制御量調整用抵抗18,19の直
列接続体が接続されている。これら利得制御量調整用抵
抗18,19の接続点に電流源FET22のドレインが
接続されており、また、利得制御用FET15のゲート
はゲート保護抵抗20を介して利得制御電圧の入力端子
21に接続され、さらに、増幅用FET5のソースと利
得制御用FET15のゲートとの間に利得制御時の歪み
改善用コンデンサ16が、利得制御用FET15のゲー
トと増幅用FET6のソースとの間に利得制御時の歪み
改善用コンデンサ17が夫々接続されている。
5,6のソース間に、利得制御用FET15が接続され
ているとともに、利得制御量調整用抵抗18,19の直
列接続体が接続されている。これら利得制御量調整用抵
抗18,19の接続点に電流源FET22のドレインが
接続されており、また、利得制御用FET15のゲート
はゲート保護抵抗20を介して利得制御電圧の入力端子
21に接続され、さらに、増幅用FET5のソースと利
得制御用FET15のゲートとの間に利得制御時の歪み
改善用コンデンサ16が、利得制御用FET15のゲー
トと増幅用FET6のソースとの間に利得制御時の歪み
改善用コンデンサ17が夫々接続されている。
【0005】電流源FET22のゲートは接地され、そ
のソースはバラツキ吸収抵抗23を介して接地されてい
る。
のソースはバラツキ吸収抵抗23を介して接地されてい
る。
【0006】かかる構成により、入力端子1,2間に入
力されたRF信号は、増幅用FET5,6によって増幅
された後、出力端子3,4から出力される。このときの
利得は、入力端子21から印加される利得制御電圧に応
じて利得制御用FET15のチャネル抵抗が変化するこ
とにより、制御され、その利得制御量は、利得制御量調
整用抵抗18,19によって調整可能である。
力されたRF信号は、増幅用FET5,6によって増幅
された後、出力端子3,4から出力される。このときの
利得は、入力端子21から印加される利得制御電圧に応
じて利得制御用FET15のチャネル抵抗が変化するこ
とにより、制御され、その利得制御量は、利得制御量調
整用抵抗18,19によって調整可能である。
【0007】また、この従来の利得制御増幅回路では、
利得制御用FET15のドレイン,ソース間のチャネル
抵抗を可変とすることによって利得制御を行なうもので
あるため、利得制御時にこのチャネル抵抗が大となった
とき、利得制御用FET15のドレイン,ゲート間及び
ゲート,ソース間の接合容量の非直線性により、歪み特
性が劣化するという問題があった。そこで、上記のよう
に、増幅用FET5のソースと利得制御用FET15の
ゲートとの間に利得制御時の歪み改善用コンデンサ16
を、利得制御用FET15のゲートと増幅用FET6の
ソースとの間に利得制御時の歪み改善用コンデンサ17
を夫々設けることにより、利得制御用FET15の接合
容量の非直線性の影響を小とし、利得制御時の歪み特性
劣化の改善を図っている。
利得制御用FET15のドレイン,ソース間のチャネル
抵抗を可変とすることによって利得制御を行なうもので
あるため、利得制御時にこのチャネル抵抗が大となった
とき、利得制御用FET15のドレイン,ゲート間及び
ゲート,ソース間の接合容量の非直線性により、歪み特
性が劣化するという問題があった。そこで、上記のよう
に、増幅用FET5のソースと利得制御用FET15の
ゲートとの間に利得制御時の歪み改善用コンデンサ16
を、利得制御用FET15のゲートと増幅用FET6の
ソースとの間に利得制御時の歪み改善用コンデンサ17
を夫々設けることにより、利得制御用FET15の接合
容量の非直線性の影響を小とし、利得制御時の歪み特性
劣化の改善を図っている。
【0008】
【発明が解決しようとする課題】ところで、上記従来の
利得制御増幅回路では、利得制御時の歪み特性改善のた
め、上記のように、利得制御用FET15のドレイン,
ゲート間とゲート,ソース間に夫々歪み改善用コンデン
サ16,17を付加しているが、利得制御用FET15
のチャネル抵抗が大となる利得制御時、高域でこれら付
加されたコンデンサ16,17の影響により、利得制御
量が不足するという問題があった。
利得制御増幅回路では、利得制御時の歪み特性改善のた
め、上記のように、利得制御用FET15のドレイン,
ゲート間とゲート,ソース間に夫々歪み改善用コンデン
サ16,17を付加しているが、利得制御用FET15
のチャネル抵抗が大となる利得制御時、高域でこれら付
加されたコンデンサ16,17の影響により、利得制御
量が不足するという問題があった。
【0009】また、これらコンデンサ16,17に容量
のバラツキがあると、利得制御増幅回路のバランスが崩
れ、このため、これらコンデンサ16,17を付加して
歪み特性改善を図っても、その効果が低減されることに
なる。
のバラツキがあると、利得制御増幅回路のバランスが崩
れ、このため、これらコンデンサ16,17を付加して
歪み特性改善を図っても、その効果が低減されることに
なる。
【0010】さらに、負荷としてインダクタを用いた
り、インダクタとコンデンサとによる整合回路を用いた
りした場合には、これらコンデンサ16,17を付加し
たことにより、差動プッシュプル動作の寄生発振が起こ
り易いという問題もあった。
り、インダクタとコンデンサとによる整合回路を用いた
りした場合には、これらコンデンサ16,17を付加し
たことにより、差動プッシュプル動作の寄生発振が起こ
り易いという問題もあった。
【0011】本発明の目的は、かかる問題を解消し、歪
み改善効果を充分に発揮しながら、利得制御量の不足や
寄生発振の発生を防止することができるようにした可変
抵抗器とそれを用いた利得制御増幅回路及びミクサ回路
を提供することにある。
み改善効果を充分に発揮しながら、利得制御量の不足や
寄生発振の発生を防止することができるようにした可変
抵抗器とそれを用いた利得制御増幅回路及びミクサ回路
を提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、可変抵抗器において、利得制御用FET
のドレイン,ゲート間及びゲート,ソース間の代わり
に、該利得制御用FETのゲートと直列接続した利得制
御量調整用抵抗の接続点との間に利得制御時の歪み改善
用コンデンサを付加する。
に、本発明は、可変抵抗器において、利得制御用FET
のドレイン,ゲート間及びゲート,ソース間の代わり
に、該利得制御用FETのゲートと直列接続した利得制
御量調整用抵抗の接続点との間に利得制御時の歪み改善
用コンデンサを付加する。
【0013】かかる構成によると、利得制御用FETの
ドレイン,ソース間のチャネル抵抗に対し、このように
付加された利得制御時の歪み改善用コンデンサの影響を
無視することができ、このため、高域での利得制御量の
劣化を抑えることができるし、また、利得制御時の歪み
改善用コンデンサが1つでよいため、容量バラツキによ
る利得制御時の歪み改善効果の劣化も生じない。さら
に、利得制御用FETのドレイン,ソース間のチャネル
抵抗に対し、利得制御時の歪み改善用コンデンサの影響
が無視できるので、負荷として、インダクタを用いた
り、インダクタとコンデンサとによる整合回路を用いた
りした場合でも、寄生発振が起こりにくい。
ドレイン,ソース間のチャネル抵抗に対し、このように
付加された利得制御時の歪み改善用コンデンサの影響を
無視することができ、このため、高域での利得制御量の
劣化を抑えることができるし、また、利得制御時の歪み
改善用コンデンサが1つでよいため、容量バラツキによ
る利得制御時の歪み改善効果の劣化も生じない。さら
に、利得制御用FETのドレイン,ソース間のチャネル
抵抗に対し、利得制御時の歪み改善用コンデンサの影響
が無視できるので、負荷として、インダクタを用いた
り、インダクタとコンデンサとによる整合回路を用いた
りした場合でも、寄生発振が起こりにくい。
【0014】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図1は本発明による可変抵抗器とそれ
を用いた利得制御増幅回路の第1の実施形態を示す回路
図であって、24は利得制御時の歪み改善用コンデンサ
であり、図5に対応する部分には同一符号をつけて重複
する説明を省略する。
用いて説明する。図1は本発明による可変抵抗器とそれ
を用いた利得制御増幅回路の第1の実施形態を示す回路
図であって、24は利得制御時の歪み改善用コンデンサ
であり、図5に対応する部分には同一符号をつけて重複
する説明を省略する。
【0015】同図において、この第1の実施形態では、
可変抵抗器14において、利得制御用FET15のゲー
トと直列接続体をなす利得制御量調整用抵抗18,19
の接続点との間に、利得制御時の歪み改善用コンデンサ
24が接続されており、これ以外の構成は図5に示した
従来の利得制御増幅回路と同様であり、また、その動作
も、図5に示した従来の利得制御増幅回路と同様に、入
力端子14からの制御電圧に応じて利得制御用FET1
5のチャンネル抵抗が変化し、これにより、利得が制御
される。
可変抵抗器14において、利得制御用FET15のゲー
トと直列接続体をなす利得制御量調整用抵抗18,19
の接続点との間に、利得制御時の歪み改善用コンデンサ
24が接続されており、これ以外の構成は図5に示した
従来の利得制御増幅回路と同様であり、また、その動作
も、図5に示した従来の利得制御増幅回路と同様に、入
力端子14からの制御電圧に応じて利得制御用FET1
5のチャンネル抵抗が変化し、これにより、利得が制御
される。
【0016】このように、利得制御時の歪み特性改善手
段として、図5に示した従来の利得制御増幅回路のよう
な利得制御用FET15のドレイン,ゲート間とゲー
ト,ソース間とにコンデンサを付加するのではなく、こ
の利得制御用トランジスタ15のゲートと利得制御量調
整用抵抗18,19の接続点との間に1つの利得制御時
の歪み改善用コンデンサ24を付加することにより、利
得制御用FET15のドレイン,ソース間のチャネル抵
抗に対し、この利得制御時の歪み改善用コンデンサ24
の影響が無視することができ、このため、高域での利得
制御量の劣化を充分抑えることができる。
段として、図5に示した従来の利得制御増幅回路のよう
な利得制御用FET15のドレイン,ゲート間とゲー
ト,ソース間とにコンデンサを付加するのではなく、こ
の利得制御用トランジスタ15のゲートと利得制御量調
整用抵抗18,19の接続点との間に1つの利得制御時
の歪み改善用コンデンサ24を付加することにより、利
得制御用FET15のドレイン,ソース間のチャネル抵
抗に対し、この利得制御時の歪み改善用コンデンサ24
の影響が無視することができ、このため、高域での利得
制御量の劣化を充分抑えることができる。
【0017】また、この実施形態では、利得制御時の歪
み改善用として1つのコンデンサ24を設けるだけであ
るから、上記従来の利得制御増幅回路のような歪み改善
用コンデンサの容量のバラツキということは生じること
がなく、従って、かかるバラツキによる利得制御時の歪
み改善効果の劣化も生ずることはない。さらに、利得制
御用FET15のドレイン,ソース間のチャネル抵抗に
対し、利得制御時の歪み改善用コンデンサ24の影響を
無視できるので、負荷として、インダクタを用いたり、
インダクタとコンデンサとによる整合回路を用いたりし
た場合でも、寄生発振が起こりにくい。
み改善用として1つのコンデンサ24を設けるだけであ
るから、上記従来の利得制御増幅回路のような歪み改善
用コンデンサの容量のバラツキということは生じること
がなく、従って、かかるバラツキによる利得制御時の歪
み改善効果の劣化も生ずることはない。さらに、利得制
御用FET15のドレイン,ソース間のチャネル抵抗に
対し、利得制御時の歪み改善用コンデンサ24の影響を
無視できるので、負荷として、インダクタを用いたり、
インダクタとコンデンサとによる整合回路を用いたりし
た場合でも、寄生発振が起こりにくい。
【0018】図2は本発明による可変抵抗器とそれを用
いた利得制御増幅回路の第2の実施形態を示す回路図で
あって、22a,22bは電流源FETであり、図1,
図5に対応する部分には同一符号をつけて重複する説明
を省略する。
いた利得制御増幅回路の第2の実施形態を示す回路図で
あって、22a,22bは電流源FETであり、図1,
図5に対応する部分には同一符号をつけて重複する説明
を省略する。
【0019】図1に示した第1の実施形態では、1つの
電流源FET22を用い、そのドレインを、一方では、
可変抵抗器14の利得制御量調整用抵抗18を介して増
幅用FET5のソースに接続し、他方では、可変抵抗器
14の利得制御量調整用抵抗19を介して増幅用FET
6のソースに接続するように構成したが、この第2の実
施形態では、図2に示すように、2つの電流源FET2
2a,22bを用い、一方の電流源FET22aのドレ
インを増幅用FET5のソースに接続し、他方の電流源
FET22bのドレインを増幅用FET6のソースに接
続した構成としている。そして、これら電流源FET2
2a,22bは、それらのゲートが直接接地され、それ
らのソースはともに同じバラツキ吸収抵抗23を介して
接地されている。
電流源FET22を用い、そのドレインを、一方では、
可変抵抗器14の利得制御量調整用抵抗18を介して増
幅用FET5のソースに接続し、他方では、可変抵抗器
14の利得制御量調整用抵抗19を介して増幅用FET
6のソースに接続するように構成したが、この第2の実
施形態では、図2に示すように、2つの電流源FET2
2a,22bを用い、一方の電流源FET22aのドレ
インを増幅用FET5のソースに接続し、他方の電流源
FET22bのドレインを増幅用FET6のソースに接
続した構成としている。そして、これら電流源FET2
2a,22bは、それらのゲートが直接接地され、それ
らのソースはともに同じバラツキ吸収抵抗23を介して
接地されている。
【0020】以上の構成により、先の第1の実施形態と
同様の効果が得られる上に、利得制御量調整用抵抗1
8,19には直流動作電流が流れず、そこに電圧降下が
発生しなので、低電圧化が図れるし、これら利得制御量
調整用抵抗18,19の抵抗値も大きくできるので、利
得制御量を大きくとることができる。
同様の効果が得られる上に、利得制御量調整用抵抗1
8,19には直流動作電流が流れず、そこに電圧降下が
発生しなので、低電圧化が図れるし、これら利得制御量
調整用抵抗18,19の抵抗値も大きくできるので、利
得制御量を大きくとることができる。
【0021】図3は本発明による可変抵抗器とそれを用
いたミクサ回路の第1の実施形態を示す回路図であっ
て、25,26は局部発振信号の入力端子、27〜30
は周波数変換用FET、31はIF信号(中間周波信
号)の出力端子、32は出力トランス、33は接地用コ
ンデンサ、34,35はブリーダ抵抗、36,37はバ
イアス印加抵抗、38,39はRFバッファFETであ
り、図1,図5に対応する部分には同一符号をつけて重
複する説明を省略する。
いたミクサ回路の第1の実施形態を示す回路図であっ
て、25,26は局部発振信号の入力端子、27〜30
は周波数変換用FET、31はIF信号(中間周波信
号)の出力端子、32は出力トランス、33は接地用コ
ンデンサ、34,35はブリーダ抵抗、36,37はバ
イアス印加抵抗、38,39はRFバッファFETであ
り、図1,図5に対応する部分には同一符号をつけて重
複する説明を省略する。
【0022】同図において、入力端子1,2、RFバッ
ファFET38,39、可変抵抗器14、電流源FET
22、バラツキ吸収抵抗23、電源端子9、ブリーダ抵
抗10,11及びバイアス印加抵抗12,13から構成
される部分は、図1に示した利得制御増幅回路と同様の
構成をなしている(ここで、RFバッファFET38,
39は図1での増幅用FET5,6に相当する)。この
実施形態は、かかる構成にさらに次の構成が付加されて
ミクサ回路を構成するものであり、図1に示した利得制
御増幅回路を用いたミクサ回路である。
ファFET38,39、可変抵抗器14、電流源FET
22、バラツキ吸収抵抗23、電源端子9、ブリーダ抵
抗10,11及びバイアス印加抵抗12,13から構成
される部分は、図1に示した利得制御増幅回路と同様の
構成をなしている(ここで、RFバッファFET38,
39は図1での増幅用FET5,6に相当する)。この
実施形態は、かかる構成にさらに次の構成が付加されて
ミクサ回路を構成するものであり、図1に示した利得制
御増幅回路を用いたミクサ回路である。
【0023】即ち、RFバッファFET38のドレイン
に周波数変換用FET27,28のソースが接続されて
おり、また、RFバッファFET39のドレインに周波
数変換用FET29,30のソースが接続されている。
周波数変換用FET27,29のドレインはともに出力
トランス32の電源側(入力側)巻線の一方の端子に接
続され、周波数変換用FET28,30のドレインはと
もに出力トランス32の電源側巻線の他方の端子に接続
されている。
に周波数変換用FET27,28のソースが接続されて
おり、また、RFバッファFET39のドレインに周波
数変換用FET29,30のソースが接続されている。
周波数変換用FET27,29のドレインはともに出力
トランス32の電源側(入力側)巻線の一方の端子に接
続され、周波数変換用FET28,30のドレインはと
もに出力トランス32の電源側巻線の他方の端子に接続
されている。
【0024】出力トランス32の出力側巻線の一方の端
子はIF信号の出力端子31に接続され、他方の端子は
接地されている。また、この出力トランス32の電源側
巻線の中間タップが接地用コンデンサ33を介して高周
波的に接地されているとともに、この中間タップを介し
て電源端子9からこの電源側巻線に電源電圧が印加され
る。
子はIF信号の出力端子31に接続され、他方の端子は
接地されている。また、この出力トランス32の電源側
巻線の中間タップが接地用コンデンサ33を介して高周
波的に接地されているとともに、この中間タップを介し
て電源端子9からこの電源側巻線に電源電圧が印加され
る。
【0025】周波数変換用FET27,30のゲートは
入力端子25に接続され、これにブリーダ抵抗34,3
5によって電源端子9からの電源電圧を分圧して得られ
る電圧が、バイアス印加抵抗36を介して、印加されて
いる。また、周波数変換用FET28,29のゲートは
入力端子26に接続され、これにブリーダ抵抗34,3
5によって電源端子9からの電源電圧を分圧して得られ
る電圧が、バイアス印加抵抗37を介して、印加されて
いる。これら入力端子25,26には、図示しない局部
発振器からの局部発振信号が入力される。
入力端子25に接続され、これにブリーダ抵抗34,3
5によって電源端子9からの電源電圧を分圧して得られ
る電圧が、バイアス印加抵抗36を介して、印加されて
いる。また、周波数変換用FET28,29のゲートは
入力端子26に接続され、これにブリーダ抵抗34,3
5によって電源端子9からの電源電圧を分圧して得られ
る電圧が、バイアス印加抵抗37を介して、印加されて
いる。これら入力端子25,26には、図示しない局部
発振器からの局部発振信号が入力される。
【0026】かかる構成において、入力端子1,2間に
RF信号が入力され、入力端子25,26間に局部発振
信号が入力される。このRF信号はRFバッファFET
38,39で増幅されて周波数変換用FET27,28
と周波数変換用FET29,30とに供給され、局部発
振信号とミックスされてIF信号に変換される。周波数
変換用FET27,29から出力されるIF信号と周波
数変換用FET28,30から出力されるIF信号とは
出力トランス32の電源側巻線で合成され、出力端子3
1から出力される。
RF信号が入力され、入力端子25,26間に局部発振
信号が入力される。このRF信号はRFバッファFET
38,39で増幅されて周波数変換用FET27,28
と周波数変換用FET29,30とに供給され、局部発
振信号とミックスされてIF信号に変換される。周波数
変換用FET27,29から出力されるIF信号と周波
数変換用FET28,30から出力されるIF信号とは
出力トランス32の電源側巻線で合成され、出力端子3
1から出力される。
【0027】この場合、この実施形態での利得制御も、
入力端子21から印加される利得制御電圧によって利得
制御用FET15のドレイン,ソース間のチャネル抵抗
を変化させるにより、可能であり、利得制御量も利得制
御量調整用抵抗18,19により調整可能である。
入力端子21から印加される利得制御電圧によって利得
制御用FET15のドレイン,ソース間のチャネル抵抗
を変化させるにより、可能であり、利得制御量も利得制
御量調整用抵抗18,19により調整可能である。
【0028】以上のように、この実施形態においても、
利得制御時の歪み改善手段として、先の図1に示した実
施形態と同様に、利得制御用FET15のゲートと利得
制御量調整用抵抗18,19の接続点との間に利得制御
時の歪み改善用コンデンサ24が付加されていることに
より、利得制御用FET15のドレイン,ソース間のチ
ャネル抵抗に対し、この歪み改善用コンデンサ24の影
響が無視でき、このため、高域での利得制御量の劣化を
充分抑えることができる。
利得制御時の歪み改善手段として、先の図1に示した実
施形態と同様に、利得制御用FET15のゲートと利得
制御量調整用抵抗18,19の接続点との間に利得制御
時の歪み改善用コンデンサ24が付加されていることに
より、利得制御用FET15のドレイン,ソース間のチ
ャネル抵抗に対し、この歪み改善用コンデンサ24の影
響が無視でき、このため、高域での利得制御量の劣化を
充分抑えることができる。
【0029】この実施形態においては、また、利得制御
時の歪み改善用として1つのコンデンサ24を用いてい
るので、歪み改善用コンデンサの容量のバラツキという
ことは生ずることがなく、従って、かかるバラツキによ
る利得制御時の歪み改善効果の劣化も生じないし、さら
に、利得制御用FET15のドレイン,ソース間のチャ
ネル抵抗に対し、利得制御時の歪み改善用コンデンサ2
4の影響を無視することができるので、RF信号の入力
端子1,2にインダクタと容量による整合回路を付加し
ても、寄生発振が起こりにくい。
時の歪み改善用として1つのコンデンサ24を用いてい
るので、歪み改善用コンデンサの容量のバラツキという
ことは生ずることがなく、従って、かかるバラツキによ
る利得制御時の歪み改善効果の劣化も生じないし、さら
に、利得制御用FET15のドレイン,ソース間のチャ
ネル抵抗に対し、利得制御時の歪み改善用コンデンサ2
4の影響を無視することができるので、RF信号の入力
端子1,2にインダクタと容量による整合回路を付加し
ても、寄生発振が起こりにくい。
【0030】図4は本発明による可変抵抗器とそれを用
いたミクサ回路の第2の実施形態を示す回路図であっ
て、図2,図3に対応する部分には同一符号をつけて重
複する説明を省略する。
いたミクサ回路の第2の実施形態を示す回路図であっ
て、図2,図3に対応する部分には同一符号をつけて重
複する説明を省略する。
【0031】図3に示した実施形態は、RFバッファF
ET38,39のソースを夫々、可変抵抗器14の利得
制御量調整用抵抗18,19を介して、電流源FET2
2のドレインに接続したものであるが、図4に示すこの
実施形態では、図3に示した実施形態において、図2に
示した実施形態のように、2つの電流源FET22a,
22bを用い、一方の電流源FET22aのドレインを
RFバッファFET38のソースに接続し、他方の電流
源FET22bのドレインをRFバッファFET39の
ソースに接続した構成としている。そして、これら電流
源FET22a,22bは、それらのゲートが直接接地
され、それらのソースはともに同じバラツキ吸収抵抗2
3を介して接地されている。
ET38,39のソースを夫々、可変抵抗器14の利得
制御量調整用抵抗18,19を介して、電流源FET2
2のドレインに接続したものであるが、図4に示すこの
実施形態では、図3に示した実施形態において、図2に
示した実施形態のように、2つの電流源FET22a,
22bを用い、一方の電流源FET22aのドレインを
RFバッファFET38のソースに接続し、他方の電流
源FET22bのドレインをRFバッファFET39の
ソースに接続した構成としている。そして、これら電流
源FET22a,22bは、それらのゲートが直接接地
され、それらのソースはともに同じバラツキ吸収抵抗2
3を介して接地されている。
【0032】以上の構成により、この実施形態では、先
に図3に示した実施形態と同様の効果が得られる上に、
利得制御量調整用抵抗18,19には直流動作電流が流
れず、そこに電圧降下が発生しないので、低電圧化が図
れるし、また、利得制御量調整用抵抗18,19の抵抗
値も大きくできるので、利得制御量を大きくとることが
できる。
に図3に示した実施形態と同様の効果が得られる上に、
利得制御量調整用抵抗18,19には直流動作電流が流
れず、そこに電圧降下が発生しないので、低電圧化が図
れるし、また、利得制御量調整用抵抗18,19の抵抗
値も大きくできるので、利得制御量を大きくとることが
できる。
【0033】
【発明の効果】以上説明したように、本発明によれば、
利得制御時の歪み改善用コンデンサの影響が少ない構成
とすることができるものであるから、高域での利得制御
量の劣化を充分抑えることができるし、利得制御時の歪
み改善用としてコンデンサが1つであるから、歪み改善
用コンデンサの容量のバラツキということがなくて、か
かるバラツキによる利得制御時の歪み改善効果の劣化も
生じないし、さらに、利得制御時の歪み改善用コンデン
サの影響を無視することができるので、負荷としてイン
ダクタを用いたり、インダクタと容量による整合回路を
付加しても、寄生発振が効果的に抑圧される。
利得制御時の歪み改善用コンデンサの影響が少ない構成
とすることができるものであるから、高域での利得制御
量の劣化を充分抑えることができるし、利得制御時の歪
み改善用としてコンデンサが1つであるから、歪み改善
用コンデンサの容量のバラツキということがなくて、か
かるバラツキによる利得制御時の歪み改善効果の劣化も
生じないし、さらに、利得制御時の歪み改善用コンデン
サの影響を無視することができるので、負荷としてイン
ダクタを用いたり、インダクタと容量による整合回路を
付加しても、寄生発振が効果的に抑圧される。
【図1】本発明による可変抵抗器とそれを用いた利得制
御増幅回路の第1の実施形態を示す回路図である。
御増幅回路の第1の実施形態を示す回路図である。
【図2】本発明による可変抵抗器とそれを用いた利得制
御増幅回路の第2の実施形態を示す回路図である。
御増幅回路の第2の実施形態を示す回路図である。
【図3】本発明による可変抵抗器とそれを用いたミクサ
回路の第1の実施形態を示す回路図である。
回路の第1の実施形態を示す回路図である。
【図4】本発明による可変抵抗器とそれを用いたミクサ
回路の第2の実施形態を示す回路図である。
回路の第2の実施形態を示す回路図である。
【図5】従来の利得制御増幅回路の一例を示す回路図で
ある。
ある。
1,2 RF信号の入力端子 3,4 RF信号の出力端子 5,6 増幅用FET 7,8 負荷抵抗 14 可変抵抗器 15 利得制御用FET 18,19 利得制御量調整用抵抗 21 利得制御電圧の入力端子 22,22a,22b 電流源FET 24 利得制御時の歪み改善用コンデンサ 25,26 局部発振信号の入力端子 27〜30 周波数変換用FET 31 IF信号の出力端子 32 出力トランス 38,39 RFバッファFET
Claims (5)
- 【請求項1】 電界効果トランジスタのドレインに第1
の端子を、ソースに第2の端子を、ゲートに抵抗を介し
てチャネル抵抗制御端子を夫々設け、該チャネル抵抗制
御端子に制御電圧を印加することにより、該電界効果ト
ランジスタのチャンネル抵抗を制御して該第1,第2の
端子間の抵抗を可変とする可変抵抗器において、 該第1、第2の端子間に第1,第2の抵抗の直列接続体
を接続しし、 かつ該第1,第2の抵抗の接続点と該電界効果トランジ
スタのゲートとの間にコンデンサを接続したことを特徴
とする可変抵抗器。 - 【請求項2】 夫々ドレインに負荷抵抗が接続された第
1,第2の電界効果トランジスタ夫々のソースに、利得
制御のための可変抵抗器が接続されてなる利得制御増幅
回路において、 該可変抵抗器を請求項1記載の可変抵抗器として、該第
1の電界効果トランジスタのソースに請求項1記載の可
変抵抗器の前記第1の端子を、該第2の電界効果トラン
ジスタのソースに請求項1記載の可変抵抗器の前記第2
の端子を夫々接続し、 かつ、請求項1記載の可変抵抗器での前記第1,第2の
抵抗の接続点に電流源を接続したことを特徴とする利得
制御増幅回路。 - 【請求項3】 夫々ドレインに負荷抵抗が接続された第
3,第4の電界効果トランジスタ夫々のソースに、利得
制御のための可変抵抗器が接続されてなる利得制御増幅
回路において、 該可変抵抗器を請求項1記載の可変抵抗器として、該第
3の電界効果トランジスタのソースに請求項1記載の可
変抵抗器の前記第1の端子を、該第4の電界効果トラン
ジスタのソースに請求項1記載の可変抵抗器の前記第2
の端子を夫々接続し、 かつ、該第3の電界効果トランジスタのソースに第1の
電流源を、該第4の電界効果トランジスタのソースに第
2の電流源を夫々接続したことを特徴とする利得制御増
幅回路。 - 【請求項4】 第5,第6の電界効果トランジスタのソ
ースに共通に第7の電界効果トランジスタのドレインが
接続されてなる第1の差動回路と、第8,第9の電界効
果トランジスタのソースに共通に第10の電界効果トラ
ンジスタのドレインが接続されてなる第2の差動回路
と、該第7,第10の電界効果トランジスタ夫々のソー
スが接続される利得制御のための可変抵抗器とを有して
なり、該第5,第9の電界効果トランジスタのゲートを
第1の入力端子に、該第6,第8の電界効果トランジス
タのゲートを第2の入力端子に夫々接続して、該第1,
第2の入力端子から局部発振信号を入力し、該第7,第
10の電界効果トランジスタのゲートを夫々第3,第4
の入力端子に接続して、該第3,第4の入力端子から無
線周波信号を入力し、該第5,第8の電界効果トランジ
スタのドレインの接続点と該第6,第9の電界効果トラ
ンジスタのドレインの接続点とから該無線周波信号を該
局部発振信号で周波数変換して得られる中間周波信号を
出力するダブルバランス型のミクサ回路において、 該可変抵抗器を請求項1記載の可変抵抗器として、該第
7の電界効果トランジスタのソースに請求項1記載の可
変抵抗器の前記第1の端子を、該第10の電界効果トラ
ンジスタのソースに請求項1記載の可変抵抗器の前記第
2の端子を夫々接続し、 かつ、請求項1記載の可変抵抗器での前記第1,第2の
抵抗の接続点に電流源を接続したことを特徴とするミク
サ回路。 - 【請求項5】 第11,第12の電界効果トランジスタ
のソースに共通に第13の電界効果トランジスタのドレ
インが接続されてなる第3の差動回路と、第14,第1
5の電界効果トランジスタのソースに共通に第16の電
界効果トランジスタのドレインが接続されてなる第4の
差動回路と、該第13,第16の電界効果トランジスタ
夫々のソースが接続される利得制御のための可変抵抗器
とを有してなり、該第11,第15の電界効果トランジ
スタのゲートを第5の入力端子に、該第12,第14の
電界効果トランジスタのゲートを第6の入力端子に夫々
接続して、該第5,第6の入力端子から局部発振信号を
入力し、該第13,第16の電界効果トランジスタのゲ
ートを夫々第7,第8の入力端子に接続して、該第7,
第8の入力端子から無線周波信号を入力し、該第11,
第14の電界効果トランジスタのドレインの接続点と該
第12,第15の電界効果トランジスタのドレインの接
続点とから該無線周波信号を該局部発振信号で周波数変
換して得られる中間周波信号を出力するダブルバランス
型のミクサ回路において、 該可変抵抗器を請求項1記載の可変抵抗器として、該第
13の電界効果トランジスタのソースに請求項1記載の
可変抵抗器の前記第1の端子を、該第16の電界効果ト
ランジスタのソースに請求項1記載の可変抵抗器の前記
第2の端子を夫々接続し、 かつ、該第13の電界効果トランジスタのソースに第3
の電流源を、該第16の電界効果トランジスタのソース
に第4の電流源を夫々接続したことを特徴とするミクサ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6321097A JPH10261926A (ja) | 1997-03-17 | 1997-03-17 | 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6321097A JPH10261926A (ja) | 1997-03-17 | 1997-03-17 | 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10261926A true JPH10261926A (ja) | 1998-09-29 |
Family
ID=13222618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6321097A Pending JPH10261926A (ja) | 1997-03-17 | 1997-03-17 | 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10261926A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7215196B2 (en) | 2003-03-19 | 2007-05-08 | Sanyo Electric Co., Ltd. | Variable impedance circuit, variable gain differential amplifier, multiplier, high-frequency circuit and differential distributed amplifier |
EP3396966A1 (en) * | 2017-04-25 | 2018-10-31 | Vestel Elektronik Sanayi ve Ticaret A.S. | Circuit for adaptive transport stream |
CN110492850A (zh) * | 2019-08-26 | 2019-11-22 | 许昌富奥星智能科技有限公司 | 一种高增益、低噪声的混频器集成电路 |
-
1997
- 1997-03-17 JP JP6321097A patent/JPH10261926A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7215196B2 (en) | 2003-03-19 | 2007-05-08 | Sanyo Electric Co., Ltd. | Variable impedance circuit, variable gain differential amplifier, multiplier, high-frequency circuit and differential distributed amplifier |
EP3396966A1 (en) * | 2017-04-25 | 2018-10-31 | Vestel Elektronik Sanayi ve Ticaret A.S. | Circuit for adaptive transport stream |
CN110492850A (zh) * | 2019-08-26 | 2019-11-22 | 许昌富奥星智能科技有限公司 | 一种高增益、低噪声的混频器集成电路 |
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