JPH10261926A - 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 - Google Patents
可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路Info
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- JPH10261926A JPH10261926A JP6321097A JP6321097A JPH10261926A JP H10261926 A JPH10261926 A JP H10261926A JP 6321097 A JP6321097 A JP 6321097A JP 6321097 A JP6321097 A JP 6321097A JP H10261926 A JPH10261926 A JP H10261926A
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Abstract
(57)【要約】
【課題】 利得制御用ＦＥＴに設ける利得制御時の歪み
改善用コンデンサによる高域での利得制御量の劣化や歪
み改善効果の低下，寄生発振の発生を防止する。 【解決手段】 入力端子１，２から入力されたＲＦ信号
は、増幅用ＦＥＴ５，６で増幅されて、出力端子３，４
から出力される。このときの利得は、入力端子２１から
印加される利得制御電圧に応じて可変抵抗器１４の抵抗
値が変化することにより制御される。この抵抗値は、こ
の利得制御電圧により利得制御用ＦＥＴ１５のチャンネ
ル抵抗が変化することによって変化するものであるが、
ここで、利得制御時の歪み改善のために、この利得制御
用ＦＥＴ１５のゲートと利得制御量調整用抵抗１８，１
９の接続点との間にコンデンサ２４が設けられている。
かかる接続により、このコンデンサ２４は、利得制御用
ＦＥＴ１５のチャンネル抵抗に対し、その影響を無視す
ることができる。
改善用コンデンサによる高域での利得制御量の劣化や歪
み改善効果の低下，寄生発振の発生を防止する。 【解決手段】 入力端子１，２から入力されたＲＦ信号
は、増幅用ＦＥＴ５，６で増幅されて、出力端子３，４
から出力される。このときの利得は、入力端子２１から
印加される利得制御電圧に応じて可変抵抗器１４の抵抗
値が変化することにより制御される。この抵抗値は、こ
の利得制御電圧により利得制御用ＦＥＴ１５のチャンネ
ル抵抗が変化することによって変化するものであるが、
ここで、利得制御時の歪み改善のために、この利得制御
用ＦＥＴ１５のゲートと利得制御量調整用抵抗１８，１
９の接続点との間にコンデンサ２４が設けられている。
かかる接続により、このコンデンサ２４は、利得制御用
ＦＥＴ１５のチャンネル抵抗に対し、その影響を無視す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＴＶやＣＡＴＶ，
衛星放送，衛星通信，セルラ電話などの受信機に用いら
れる高周波信号処理のための利得制御増幅回路やミクサ
回路とこれらに使用される可変抵抗器に関する。
衛星放送，衛星通信，セルラ電話などの受信機に用いら
れる高周波信号処理のための利得制御増幅回路やミクサ
回路とこれらに使用される可変抵抗器に関する。
【０００２】
【従来の技術】特願平７−１８８８４１号公報に、差動
型の利得制御増幅回路の一従来例が開示されている。図
５はこの従来の利得制御増幅回路を示す回路図であっ
て、１，２はＲＦ信号（無線周波信号）の入力端子、
３，４はＲＦ信号の出力端子、５，６は増幅用ＦＥＴ
（電界効果トランジスタ）、７，８は負荷抵抗、９は電
源端子、１０，１１はブリーダ抵抗、１２，１３はバイ
アス印加抵抗、１４は可変抵抗器、１５は利得制御用Ｆ
ＥＴ、１６，１７は利得制御時の歪み改善用コンデン
サ、１８，１９は利得制御量調整用抵抗、２０はゲート
保護抵抗、２１は利得制御電圧の入力端子、２２は電流
源ＦＥＴ、２３はバラツキ吸収抵抗である。
型の利得制御増幅回路の一従来例が開示されている。図
５はこの従来の利得制御増幅回路を示す回路図であっ
て、１，２はＲＦ信号（無線周波信号）の入力端子、
３，４はＲＦ信号の出力端子、５，６は増幅用ＦＥＴ
（電界効果トランジスタ）、７，８は負荷抵抗、９は電
源端子、１０，１１はブリーダ抵抗、１２，１３はバイ
アス印加抵抗、１４は可変抵抗器、１５は利得制御用Ｆ
ＥＴ、１６，１７は利得制御時の歪み改善用コンデン
サ、１８，１９は利得制御量調整用抵抗、２０はゲート
保護抵抗、２１は利得制御電圧の入力端子、２２は電流
源ＦＥＴ、２３はバラツキ吸収抵抗である。
【０００３】同図において、増幅用ＦＥＴ５，６のドレ
インには、夫々負荷抵抗７，８が接続され、それらのゲ
ートには、ＲＦ信号の入力端子１，２が接続され、それ
らのソースには、可変抵抗器１４を介して電流源ＦＥＴ
２２のドレインに接続されている。また、これら増幅用
ＦＥＴ５，６のゲートには夫々、電源端子９から印加さ
れる電源電圧をブリーダ抵抗１０，１１で分圧して得ら
れる電圧がバイアス印加抵抗１２，１３を介して印加さ
れている。さらに、これら増幅用ＦＥＴ５，６のドレイ
ンは夫々、ＲＦ信号の出力端子３，４に接続されてい
る。
インには、夫々負荷抵抗７，８が接続され、それらのゲ
ートには、ＲＦ信号の入力端子１，２が接続され、それ
らのソースには、可変抵抗器１４を介して電流源ＦＥＴ
２２のドレインに接続されている。また、これら増幅用
ＦＥＴ５，６のゲートには夫々、電源端子９から印加さ
れる電源電圧をブリーダ抵抗１０，１１で分圧して得ら
れる電圧がバイアス印加抵抗１２，１３を介して印加さ
れている。さらに、これら増幅用ＦＥＴ５，６のドレイ
ンは夫々、ＲＦ信号の出力端子３，４に接続されてい
る。
【０００４】可変抵抗器１４においては、増幅用ＦＥＴ
５，６のソース間に、利得制御用ＦＥＴ１５が接続され
ているとともに、利得制御量調整用抵抗１８，１９の直
列接続体が接続されている。これら利得制御量調整用抵
抗１８，１９の接続点に電流源ＦＥＴ２２のドレインが
接続されており、また、利得制御用ＦＥＴ１５のゲート
はゲート保護抵抗２０を介して利得制御電圧の入力端子
２１に接続され、さらに、増幅用ＦＥＴ５のソースと利
得制御用ＦＥＴ１５のゲートとの間に利得制御時の歪み
改善用コンデンサ１６が、利得制御用ＦＥＴ１５のゲー
トと増幅用ＦＥＴ６のソースとの間に利得制御時の歪み
改善用コンデンサ１７が夫々接続されている。
５，６のソース間に、利得制御用ＦＥＴ１５が接続され
ているとともに、利得制御量調整用抵抗１８，１９の直
列接続体が接続されている。これら利得制御量調整用抵
抗１８，１９の接続点に電流源ＦＥＴ２２のドレインが
接続されており、また、利得制御用ＦＥＴ１５のゲート
はゲート保護抵抗２０を介して利得制御電圧の入力端子
２１に接続され、さらに、増幅用ＦＥＴ５のソースと利
得制御用ＦＥＴ１５のゲートとの間に利得制御時の歪み
改善用コンデンサ１６が、利得制御用ＦＥＴ１５のゲー
トと増幅用ＦＥＴ６のソースとの間に利得制御時の歪み
改善用コンデンサ１７が夫々接続されている。
【０００５】電流源ＦＥＴ２２のゲートは接地され、そ
のソースはバラツキ吸収抵抗２３を介して接地されてい
る。
のソースはバラツキ吸収抵抗２３を介して接地されてい
る。
【０００６】かかる構成により、入力端子１，２間に入
力されたＲＦ信号は、増幅用ＦＥＴ５，６によって増幅
された後、出力端子３，４から出力される。このときの
利得は、入力端子２１から印加される利得制御電圧に応
じて利得制御用ＦＥＴ１５のチャネル抵抗が変化するこ
とにより、制御され、その利得制御量は、利得制御量調
整用抵抗１８，１９によって調整可能である。
力されたＲＦ信号は、増幅用ＦＥＴ５，６によって増幅
された後、出力端子３，４から出力される。このときの
利得は、入力端子２１から印加される利得制御電圧に応
じて利得制御用ＦＥＴ１５のチャネル抵抗が変化するこ
とにより、制御され、その利得制御量は、利得制御量調
整用抵抗１８，１９によって調整可能である。
【０００７】また、この従来の利得制御増幅回路では、
利得制御用ＦＥＴ１５のドレイン，ソース間のチャネル
抵抗を可変とすることによって利得制御を行なうもので
あるため、利得制御時にこのチャネル抵抗が大となった
とき、利得制御用ＦＥＴ１５のドレイン，ゲート間及び
ゲート，ソース間の接合容量の非直線性により、歪み特
性が劣化するという問題があった。そこで、上記のよう
に、増幅用ＦＥＴ５のソースと利得制御用ＦＥＴ１５の
ゲートとの間に利得制御時の歪み改善用コンデンサ１６
を、利得制御用ＦＥＴ１５のゲートと増幅用ＦＥＴ６の
ソースとの間に利得制御時の歪み改善用コンデンサ１７
を夫々設けることにより、利得制御用ＦＥＴ１５の接合
容量の非直線性の影響を小とし、利得制御時の歪み特性
劣化の改善を図っている。
利得制御用ＦＥＴ１５のドレイン，ソース間のチャネル
抵抗を可変とすることによって利得制御を行なうもので
あるため、利得制御時にこのチャネル抵抗が大となった
とき、利得制御用ＦＥＴ１５のドレイン，ゲート間及び
ゲート，ソース間の接合容量の非直線性により、歪み特
性が劣化するという問題があった。そこで、上記のよう
に、増幅用ＦＥＴ５のソースと利得制御用ＦＥＴ１５の
ゲートとの間に利得制御時の歪み改善用コンデンサ１６
を、利得制御用ＦＥＴ１５のゲートと増幅用ＦＥＴ６の
ソースとの間に利得制御時の歪み改善用コンデンサ１７
を夫々設けることにより、利得制御用ＦＥＴ１５の接合
容量の非直線性の影響を小とし、利得制御時の歪み特性
劣化の改善を図っている。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
利得制御増幅回路では、利得制御時の歪み特性改善のた
め、上記のように、利得制御用ＦＥＴ１５のドレイン，
ゲート間とゲート，ソース間に夫々歪み改善用コンデン
サ１６，１７を付加しているが、利得制御用ＦＥＴ１５
のチャネル抵抗が大となる利得制御時、高域でこれら付
加されたコンデンサ１６，１７の影響により、利得制御
量が不足するという問題があった。
利得制御増幅回路では、利得制御時の歪み特性改善のた
め、上記のように、利得制御用ＦＥＴ１５のドレイン，
ゲート間とゲート，ソース間に夫々歪み改善用コンデン
サ１６，１７を付加しているが、利得制御用ＦＥＴ１５
のチャネル抵抗が大となる利得制御時、高域でこれら付
加されたコンデンサ１６，１７の影響により、利得制御
量が不足するという問題があった。
【０００９】また、これらコンデンサ１６，１７に容量
のバラツキがあると、利得制御増幅回路のバランスが崩
れ、このため、これらコンデンサ１６，１７を付加して
歪み特性改善を図っても、その効果が低減されることに
なる。
のバラツキがあると、利得制御増幅回路のバランスが崩
れ、このため、これらコンデンサ１６，１７を付加して
歪み特性改善を図っても、その効果が低減されることに
なる。
【００１０】さらに、負荷としてインダクタを用いた
り、インダクタとコンデンサとによる整合回路を用いた
りした場合には、これらコンデンサ１６，１７を付加し
たことにより、差動プッシュプル動作の寄生発振が起こ
り易いという問題もあった。
り、インダクタとコンデンサとによる整合回路を用いた
りした場合には、これらコンデンサ１６，１７を付加し
たことにより、差動プッシュプル動作の寄生発振が起こ
り易いという問題もあった。
【００１１】本発明の目的は、かかる問題を解消し、歪
み改善効果を充分に発揮しながら、利得制御量の不足や
寄生発振の発生を防止することができるようにした可変
抵抗器とそれを用いた利得制御増幅回路及びミクサ回路
を提供することにある。
み改善効果を充分に発揮しながら、利得制御量の不足や
寄生発振の発生を防止することができるようにした可変
抵抗器とそれを用いた利得制御増幅回路及びミクサ回路
を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、可変抵抗器において、利得制御用ＦＥＴ
のドレイン，ゲート間及びゲート，ソース間の代わり
に、該利得制御用ＦＥＴのゲートと直列接続した利得制
御量調整用抵抗の接続点との間に利得制御時の歪み改善
用コンデンサを付加する。
に、本発明は、可変抵抗器において、利得制御用ＦＥＴ
のドレイン，ゲート間及びゲート，ソース間の代わり
に、該利得制御用ＦＥＴのゲートと直列接続した利得制
御量調整用抵抗の接続点との間に利得制御時の歪み改善
用コンデンサを付加する。
【００１３】かかる構成によると、利得制御用ＦＥＴの
ドレイン，ソース間のチャネル抵抗に対し、このように
付加された利得制御時の歪み改善用コンデンサの影響を
無視することができ、このため、高域での利得制御量の
劣化を抑えることができるし、また、利得制御時の歪み
改善用コンデンサが１つでよいため、容量バラツキによ
る利得制御時の歪み改善効果の劣化も生じない。さら
に、利得制御用ＦＥＴのドレイン，ソース間のチャネル
抵抗に対し、利得制御時の歪み改善用コンデンサの影響
が無視できるので、負荷として、インダクタを用いた
り、インダクタとコンデンサとによる整合回路を用いた
りした場合でも、寄生発振が起こりにくい。
ドレイン，ソース間のチャネル抵抗に対し、このように
付加された利得制御時の歪み改善用コンデンサの影響を
無視することができ、このため、高域での利得制御量の
劣化を抑えることができるし、また、利得制御時の歪み
改善用コンデンサが１つでよいため、容量バラツキによ
る利得制御時の歪み改善効果の劣化も生じない。さら
に、利得制御用ＦＥＴのドレイン，ソース間のチャネル
抵抗に対し、利得制御時の歪み改善用コンデンサの影響
が無視できるので、負荷として、インダクタを用いた
り、インダクタとコンデンサとによる整合回路を用いた
りした場合でも、寄生発振が起こりにくい。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は本発明による可変抵抗器とそれ
を用いた利得制御増幅回路の第１の実施形態を示す回路
図であって、２４は利得制御時の歪み改善用コンデンサ
であり、図５に対応する部分には同一符号をつけて重複
する説明を省略する。
用いて説明する。図１は本発明による可変抵抗器とそれ
を用いた利得制御増幅回路の第１の実施形態を示す回路
図であって、２４は利得制御時の歪み改善用コンデンサ
であり、図５に対応する部分には同一符号をつけて重複
する説明を省略する。
【００１５】同図において、この第１の実施形態では、
可変抵抗器１４において、利得制御用ＦＥＴ１５のゲー
トと直列接続体をなす利得制御量調整用抵抗１８，１９
の接続点との間に、利得制御時の歪み改善用コンデンサ
２４が接続されており、これ以外の構成は図５に示した
従来の利得制御増幅回路と同様であり、また、その動作
も、図５に示した従来の利得制御増幅回路と同様に、入
力端子１４からの制御電圧に応じて利得制御用ＦＥＴ１
５のチャンネル抵抗が変化し、これにより、利得が制御
される。
可変抵抗器１４において、利得制御用ＦＥＴ１５のゲー
トと直列接続体をなす利得制御量調整用抵抗１８，１９
の接続点との間に、利得制御時の歪み改善用コンデンサ
２４が接続されており、これ以外の構成は図５に示した
従来の利得制御増幅回路と同様であり、また、その動作
も、図５に示した従来の利得制御増幅回路と同様に、入
力端子１４からの制御電圧に応じて利得制御用ＦＥＴ１
５のチャンネル抵抗が変化し、これにより、利得が制御
される。
【００１６】このように、利得制御時の歪み特性改善手
段として、図５に示した従来の利得制御増幅回路のよう
な利得制御用ＦＥＴ１５のドレイン，ゲート間とゲー
ト，ソース間とにコンデンサを付加するのではなく、こ
の利得制御用トランジスタ１５のゲートと利得制御量調
整用抵抗１８，１９の接続点との間に１つの利得制御時
の歪み改善用コンデンサ２４を付加することにより、利
得制御用ＦＥＴ１５のドレイン，ソース間のチャネル抵
抗に対し、この利得制御時の歪み改善用コンデンサ２４
の影響が無視することができ、このため、高域での利得
制御量の劣化を充分抑えることができる。
段として、図５に示した従来の利得制御増幅回路のよう
な利得制御用ＦＥＴ１５のドレイン，ゲート間とゲー
ト，ソース間とにコンデンサを付加するのではなく、こ
の利得制御用トランジスタ１５のゲートと利得制御量調
整用抵抗１８，１９の接続点との間に１つの利得制御時
の歪み改善用コンデンサ２４を付加することにより、利
得制御用ＦＥＴ１５のドレイン，ソース間のチャネル抵
抗に対し、この利得制御時の歪み改善用コンデンサ２４
の影響が無視することができ、このため、高域での利得
制御量の劣化を充分抑えることができる。
【００１７】また、この実施形態では、利得制御時の歪
み改善用として１つのコンデンサ２４を設けるだけであ
るから、上記従来の利得制御増幅回路のような歪み改善
用コンデンサの容量のバラツキということは生じること
がなく、従って、かかるバラツキによる利得制御時の歪
み改善効果の劣化も生ずることはない。さらに、利得制
御用ＦＥＴ１５のドレイン，ソース間のチャネル抵抗に
対し、利得制御時の歪み改善用コンデンサ２４の影響を
無視できるので、負荷として、インダクタを用いたり、
インダクタとコンデンサとによる整合回路を用いたりし
た場合でも、寄生発振が起こりにくい。
み改善用として１つのコンデンサ２４を設けるだけであ
るから、上記従来の利得制御増幅回路のような歪み改善
用コンデンサの容量のバラツキということは生じること
がなく、従って、かかるバラツキによる利得制御時の歪
み改善効果の劣化も生ずることはない。さらに、利得制
御用ＦＥＴ１５のドレイン，ソース間のチャネル抵抗に
対し、利得制御時の歪み改善用コンデンサ２４の影響を
無視できるので、負荷として、インダクタを用いたり、
インダクタとコンデンサとによる整合回路を用いたりし
た場合でも、寄生発振が起こりにくい。
【００１８】図２は本発明による可変抵抗器とそれを用
いた利得制御増幅回路の第２の実施形態を示す回路図で
あって、２２ａ，２２ｂは電流源ＦＥＴであり、図１，
図５に対応する部分には同一符号をつけて重複する説明
を省略する。
いた利得制御増幅回路の第２の実施形態を示す回路図で
あって、２２ａ，２２ｂは電流源ＦＥＴであり、図１，
図５に対応する部分には同一符号をつけて重複する説明
を省略する。
【００１９】図１に示した第１の実施形態では、１つの
電流源ＦＥＴ２２を用い、そのドレインを、一方では、
可変抵抗器１４の利得制御量調整用抵抗１８を介して増
幅用ＦＥＴ５のソースに接続し、他方では、可変抵抗器
１４の利得制御量調整用抵抗１９を介して増幅用ＦＥＴ
６のソースに接続するように構成したが、この第２の実
施形態では、図２に示すように、２つの電流源ＦＥＴ２
２ａ，２２ｂを用い、一方の電流源ＦＥＴ２２ａのドレ
インを増幅用ＦＥＴ５のソースに接続し、他方の電流源
ＦＥＴ２２ｂのドレインを増幅用ＦＥＴ６のソースに接
続した構成としている。そして、これら電流源ＦＥＴ２
２ａ，２２ｂは、それらのゲートが直接接地され、それ
らのソースはともに同じバラツキ吸収抵抗２３を介して
接地されている。
電流源ＦＥＴ２２を用い、そのドレインを、一方では、
可変抵抗器１４の利得制御量調整用抵抗１８を介して増
幅用ＦＥＴ５のソースに接続し、他方では、可変抵抗器
１４の利得制御量調整用抵抗１９を介して増幅用ＦＥＴ
６のソースに接続するように構成したが、この第２の実
施形態では、図２に示すように、２つの電流源ＦＥＴ２
２ａ，２２ｂを用い、一方の電流源ＦＥＴ２２ａのドレ
インを増幅用ＦＥＴ５のソースに接続し、他方の電流源
ＦＥＴ２２ｂのドレインを増幅用ＦＥＴ６のソースに接
続した構成としている。そして、これら電流源ＦＥＴ２
２ａ，２２ｂは、それらのゲートが直接接地され、それ
らのソースはともに同じバラツキ吸収抵抗２３を介して
接地されている。
【００２０】以上の構成により、先の第１の実施形態と
同様の効果が得られる上に、利得制御量調整用抵抗１
８，１９には直流動作電流が流れず、そこに電圧降下が
発生しなので、低電圧化が図れるし、これら利得制御量
調整用抵抗１８，１９の抵抗値も大きくできるので、利
得制御量を大きくとることができる。
同様の効果が得られる上に、利得制御量調整用抵抗１
８，１９には直流動作電流が流れず、そこに電圧降下が
発生しなので、低電圧化が図れるし、これら利得制御量
調整用抵抗１８，１９の抵抗値も大きくできるので、利
得制御量を大きくとることができる。
【００２１】図３は本発明による可変抵抗器とそれを用
いたミクサ回路の第１の実施形態を示す回路図であっ
て、２５，２６は局部発振信号の入力端子、２７〜３０
は周波数変換用ＦＥＴ、３１はＩＦ信号（中間周波信
号）の出力端子、３２は出力トランス、３３は接地用コ
ンデンサ、３４，３５はブリーダ抵抗、３６，３７はバ
イアス印加抵抗、３８，３９はＲＦバッファＦＥＴであ
り、図１，図５に対応する部分には同一符号をつけて重
複する説明を省略する。
いたミクサ回路の第１の実施形態を示す回路図であっ
て、２５，２６は局部発振信号の入力端子、２７〜３０
は周波数変換用ＦＥＴ、３１はＩＦ信号（中間周波信
号）の出力端子、３２は出力トランス、３３は接地用コ
ンデンサ、３４，３５はブリーダ抵抗、３６，３７はバ
イアス印加抵抗、３８，３９はＲＦバッファＦＥＴであ
り、図１，図５に対応する部分には同一符号をつけて重
複する説明を省略する。
【００２２】同図において、入力端子１，２、ＲＦバッ
ファＦＥＴ３８，３９、可変抵抗器１４、電流源ＦＥＴ
２２、バラツキ吸収抵抗２３、電源端子９、ブリーダ抵
抗１０，１１及びバイアス印加抵抗１２，１３から構成
される部分は、図１に示した利得制御増幅回路と同様の
構成をなしている（ここで、ＲＦバッファＦＥＴ３８，
３９は図１での増幅用ＦＥＴ５，６に相当する）。この
実施形態は、かかる構成にさらに次の構成が付加されて
ミクサ回路を構成するものであり、図１に示した利得制
御増幅回路を用いたミクサ回路である。
ファＦＥＴ３８，３９、可変抵抗器１４、電流源ＦＥＴ
２２、バラツキ吸収抵抗２３、電源端子９、ブリーダ抵
抗１０，１１及びバイアス印加抵抗１２，１３から構成
される部分は、図１に示した利得制御増幅回路と同様の
構成をなしている（ここで、ＲＦバッファＦＥＴ３８，
３９は図１での増幅用ＦＥＴ５，６に相当する）。この
実施形態は、かかる構成にさらに次の構成が付加されて
ミクサ回路を構成するものであり、図１に示した利得制
御増幅回路を用いたミクサ回路である。
【００２３】即ち、ＲＦバッファＦＥＴ３８のドレイン
に周波数変換用ＦＥＴ２７，２８のソースが接続されて
おり、また、ＲＦバッファＦＥＴ３９のドレインに周波
数変換用ＦＥＴ２９，３０のソースが接続されている。
周波数変換用ＦＥＴ２７，２９のドレインはともに出力
トランス３２の電源側（入力側）巻線の一方の端子に接
続され、周波数変換用ＦＥＴ２８，３０のドレインはと
もに出力トランス３２の電源側巻線の他方の端子に接続
されている。
に周波数変換用ＦＥＴ２７，２８のソースが接続されて
おり、また、ＲＦバッファＦＥＴ３９のドレインに周波
数変換用ＦＥＴ２９，３０のソースが接続されている。
周波数変換用ＦＥＴ２７，２９のドレインはともに出力
トランス３２の電源側（入力側）巻線の一方の端子に接
続され、周波数変換用ＦＥＴ２８，３０のドレインはと
もに出力トランス３２の電源側巻線の他方の端子に接続
されている。
【００２４】出力トランス３２の出力側巻線の一方の端
子はＩＦ信号の出力端子３１に接続され、他方の端子は
接地されている。また、この出力トランス３２の電源側
巻線の中間タップが接地用コンデンサ３３を介して高周
波的に接地されているとともに、この中間タップを介し
て電源端子９からこの電源側巻線に電源電圧が印加され
る。
子はＩＦ信号の出力端子３１に接続され、他方の端子は
接地されている。また、この出力トランス３２の電源側
巻線の中間タップが接地用コンデンサ３３を介して高周
波的に接地されているとともに、この中間タップを介し
て電源端子９からこの電源側巻線に電源電圧が印加され
る。
【００２５】周波数変換用ＦＥＴ２７，３０のゲートは
入力端子２５に接続され、これにブリーダ抵抗３４，３
５によって電源端子９からの電源電圧を分圧して得られ
る電圧が、バイアス印加抵抗３６を介して、印加されて
いる。また、周波数変換用ＦＥＴ２８，２９のゲートは
入力端子２６に接続され、これにブリーダ抵抗３４，３
５によって電源端子９からの電源電圧を分圧して得られ
る電圧が、バイアス印加抵抗３７を介して、印加されて
いる。これら入力端子２５，２６には、図示しない局部
発振器からの局部発振信号が入力される。
入力端子２５に接続され、これにブリーダ抵抗３４，３
５によって電源端子９からの電源電圧を分圧して得られ
る電圧が、バイアス印加抵抗３６を介して、印加されて
いる。また、周波数変換用ＦＥＴ２８，２９のゲートは
入力端子２６に接続され、これにブリーダ抵抗３４，３
５によって電源端子９からの電源電圧を分圧して得られ
る電圧が、バイアス印加抵抗３７を介して、印加されて
いる。これら入力端子２５，２６には、図示しない局部
発振器からの局部発振信号が入力される。
【００２６】かかる構成において、入力端子１，２間に
ＲＦ信号が入力され、入力端子２５，２６間に局部発振
信号が入力される。このＲＦ信号はＲＦバッファＦＥＴ
３８，３９で増幅されて周波数変換用ＦＥＴ２７，２８
と周波数変換用ＦＥＴ２９，３０とに供給され、局部発
振信号とミックスされてＩＦ信号に変換される。周波数
変換用ＦＥＴ２７，２９から出力されるＩＦ信号と周波
数変換用ＦＥＴ２８，３０から出力されるＩＦ信号とは
出力トランス３２の電源側巻線で合成され、出力端子３
１から出力される。
ＲＦ信号が入力され、入力端子２５，２６間に局部発振
信号が入力される。このＲＦ信号はＲＦバッファＦＥＴ
３８，３９で増幅されて周波数変換用ＦＥＴ２７，２８
と周波数変換用ＦＥＴ２９，３０とに供給され、局部発
振信号とミックスされてＩＦ信号に変換される。周波数
変換用ＦＥＴ２７，２９から出力されるＩＦ信号と周波
数変換用ＦＥＴ２８，３０から出力されるＩＦ信号とは
出力トランス３２の電源側巻線で合成され、出力端子３
１から出力される。
【００２７】この場合、この実施形態での利得制御も、
入力端子２１から印加される利得制御電圧によって利得
制御用ＦＥＴ１５のドレイン，ソース間のチャネル抵抗
を変化させるにより、可能であり、利得制御量も利得制
御量調整用抵抗１８，１９により調整可能である。
入力端子２１から印加される利得制御電圧によって利得
制御用ＦＥＴ１５のドレイン，ソース間のチャネル抵抗
を変化させるにより、可能であり、利得制御量も利得制
御量調整用抵抗１８，１９により調整可能である。
【００２８】以上のように、この実施形態においても、
利得制御時の歪み改善手段として、先の図１に示した実
施形態と同様に、利得制御用ＦＥＴ１５のゲートと利得
制御量調整用抵抗１８，１９の接続点との間に利得制御
時の歪み改善用コンデンサ２４が付加されていることに
より、利得制御用ＦＥＴ１５のドレイン，ソース間のチ
ャネル抵抗に対し、この歪み改善用コンデンサ２４の影
響が無視でき、このため、高域での利得制御量の劣化を
充分抑えることができる。
利得制御時の歪み改善手段として、先の図１に示した実
施形態と同様に、利得制御用ＦＥＴ１５のゲートと利得
制御量調整用抵抗１８，１９の接続点との間に利得制御
時の歪み改善用コンデンサ２４が付加されていることに
より、利得制御用ＦＥＴ１５のドレイン，ソース間のチ
ャネル抵抗に対し、この歪み改善用コンデンサ２４の影
響が無視でき、このため、高域での利得制御量の劣化を
充分抑えることができる。
【００２９】この実施形態においては、また、利得制御
時の歪み改善用として１つのコンデンサ２４を用いてい
るので、歪み改善用コンデンサの容量のバラツキという
ことは生ずることがなく、従って、かかるバラツキによ
る利得制御時の歪み改善効果の劣化も生じないし、さら
に、利得制御用ＦＥＴ１５のドレイン，ソース間のチャ
ネル抵抗に対し、利得制御時の歪み改善用コンデンサ２
４の影響を無視することができるので、ＲＦ信号の入力
端子１，２にインダクタと容量による整合回路を付加し
ても、寄生発振が起こりにくい。
時の歪み改善用として１つのコンデンサ２４を用いてい
るので、歪み改善用コンデンサの容量のバラツキという
ことは生ずることがなく、従って、かかるバラツキによ
る利得制御時の歪み改善効果の劣化も生じないし、さら
に、利得制御用ＦＥＴ１５のドレイン，ソース間のチャ
ネル抵抗に対し、利得制御時の歪み改善用コンデンサ２
４の影響を無視することができるので、ＲＦ信号の入力
端子１，２にインダクタと容量による整合回路を付加し
ても、寄生発振が起こりにくい。
【００３０】図４は本発明による可変抵抗器とそれを用
いたミクサ回路の第２の実施形態を示す回路図であっ
て、図２，図３に対応する部分には同一符号をつけて重
複する説明を省略する。
いたミクサ回路の第２の実施形態を示す回路図であっ
て、図２，図３に対応する部分には同一符号をつけて重
複する説明を省略する。
【００３１】図３に示した実施形態は、ＲＦバッファＦ
ＥＴ３８，３９のソースを夫々、可変抵抗器１４の利得
制御量調整用抵抗１８，１９を介して、電流源ＦＥＴ２
２のドレインに接続したものであるが、図４に示すこの
実施形態では、図３に示した実施形態において、図２に
示した実施形態のように、２つの電流源ＦＥＴ２２ａ，
２２ｂを用い、一方の電流源ＦＥＴ２２ａのドレインを
ＲＦバッファＦＥＴ３８のソースに接続し、他方の電流
源ＦＥＴ２２ｂのドレインをＲＦバッファＦＥＴ３９の
ソースに接続した構成としている。そして、これら電流
源ＦＥＴ２２ａ，２２ｂは、それらのゲートが直接接地
され、それらのソースはともに同じバラツキ吸収抵抗２
３を介して接地されている。
ＥＴ３８，３９のソースを夫々、可変抵抗器１４の利得
制御量調整用抵抗１８，１９を介して、電流源ＦＥＴ２
２のドレインに接続したものであるが、図４に示すこの
実施形態では、図３に示した実施形態において、図２に
示した実施形態のように、２つの電流源ＦＥＴ２２ａ，
２２ｂを用い、一方の電流源ＦＥＴ２２ａのドレインを
ＲＦバッファＦＥＴ３８のソースに接続し、他方の電流
源ＦＥＴ２２ｂのドレインをＲＦバッファＦＥＴ３９の
ソースに接続した構成としている。そして、これら電流
源ＦＥＴ２２ａ，２２ｂは、それらのゲートが直接接地
され、それらのソースはともに同じバラツキ吸収抵抗２
３を介して接地されている。
【００３２】以上の構成により、この実施形態では、先
に図３に示した実施形態と同様の効果が得られる上に、
利得制御量調整用抵抗１８，１９には直流動作電流が流
れず、そこに電圧降下が発生しないので、低電圧化が図
れるし、また、利得制御量調整用抵抗１８，１９の抵抗
値も大きくできるので、利得制御量を大きくとることが
できる。
に図３に示した実施形態と同様の効果が得られる上に、
利得制御量調整用抵抗１８，１９には直流動作電流が流
れず、そこに電圧降下が発生しないので、低電圧化が図
れるし、また、利得制御量調整用抵抗１８，１９の抵抗
値も大きくできるので、利得制御量を大きくとることが
できる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
利得制御時の歪み改善用コンデンサの影響が少ない構成
とすることができるものであるから、高域での利得制御
量の劣化を充分抑えることができるし、利得制御時の歪
み改善用としてコンデンサが１つであるから、歪み改善
用コンデンサの容量のバラツキということがなくて、か
かるバラツキによる利得制御時の歪み改善効果の劣化も
生じないし、さらに、利得制御時の歪み改善用コンデン
サの影響を無視することができるので、負荷としてイン
ダクタを用いたり、インダクタと容量による整合回路を
付加しても、寄生発振が効果的に抑圧される。
利得制御時の歪み改善用コンデンサの影響が少ない構成
とすることができるものであるから、高域での利得制御
量の劣化を充分抑えることができるし、利得制御時の歪
み改善用としてコンデンサが１つであるから、歪み改善
用コンデンサの容量のバラツキということがなくて、か
かるバラツキによる利得制御時の歪み改善効果の劣化も
生じないし、さらに、利得制御時の歪み改善用コンデン
サの影響を無視することができるので、負荷としてイン
ダクタを用いたり、インダクタと容量による整合回路を
付加しても、寄生発振が効果的に抑圧される。
【図１】本発明による可変抵抗器とそれを用いた利得制
御増幅回路の第１の実施形態を示す回路図である。
御増幅回路の第１の実施形態を示す回路図である。
【図２】本発明による可変抵抗器とそれを用いた利得制
御増幅回路の第２の実施形態を示す回路図である。
御増幅回路の第２の実施形態を示す回路図である。
【図３】本発明による可変抵抗器とそれを用いたミクサ
回路の第１の実施形態を示す回路図である。
回路の第１の実施形態を示す回路図である。
【図４】本発明による可変抵抗器とそれを用いたミクサ
回路の第２の実施形態を示す回路図である。
回路の第２の実施形態を示す回路図である。
【図５】従来の利得制御増幅回路の一例を示す回路図で
ある。
ある。
１，２ ＲＦ信号の入力端子 ３，４ ＲＦ信号の出力端子 ５，６ 増幅用ＦＥＴ ７，８ 負荷抵抗 １４ 可変抵抗器 １５ 利得制御用ＦＥＴ １８，１９ 利得制御量調整用抵抗 ２１ 利得制御電圧の入力端子 ２２，２２ａ，２２ｂ 電流源ＦＥＴ ２４ 利得制御時の歪み改善用コンデンサ ２５，２６ 局部発振信号の入力端子 ２７〜３０ 周波数変換用ＦＥＴ ３１ ＩＦ信号の出力端子 ３２ 出力トランス ３８，３９ ＲＦバッファＦＥＴ
Claims (5)
- 【請求項１】 電界効果トランジスタのドレインに第１
の端子を、ソースに第２の端子を、ゲートに抵抗を介し
てチャネル抵抗制御端子を夫々設け、該チャネル抵抗制
御端子に制御電圧を印加することにより、該電界効果ト
ランジスタのチャンネル抵抗を制御して該第１，第２の
端子間の抵抗を可変とする可変抵抗器において、 該第１、第２の端子間に第１，第２の抵抗の直列接続体
を接続しし、 かつ該第１，第２の抵抗の接続点と該電界効果トランジ
スタのゲートとの間にコンデンサを接続したことを特徴
とする可変抵抗器。 - 【請求項２】 夫々ドレインに負荷抵抗が接続された第
１，第２の電界効果トランジスタ夫々のソースに、利得
制御のための可変抵抗器が接続されてなる利得制御増幅
回路において、 該可変抵抗器を請求項１記載の可変抵抗器として、該第
１の電界効果トランジスタのソースに請求項１記載の可
変抵抗器の前記第１の端子を、該第２の電界効果トラン
ジスタのソースに請求項１記載の可変抵抗器の前記第２
の端子を夫々接続し、 かつ、請求項１記載の可変抵抗器での前記第１，第２の
抵抗の接続点に電流源を接続したことを特徴とする利得
制御増幅回路。 - 【請求項３】 夫々ドレインに負荷抵抗が接続された第
３，第４の電界効果トランジスタ夫々のソースに、利得
制御のための可変抵抗器が接続されてなる利得制御増幅
回路において、 該可変抵抗器を請求項１記載の可変抵抗器として、該第
３の電界効果トランジスタのソースに請求項１記載の可
変抵抗器の前記第１の端子を、該第４の電界効果トラン
ジスタのソースに請求項１記載の可変抵抗器の前記第２
の端子を夫々接続し、 かつ、該第３の電界効果トランジスタのソースに第１の
電流源を、該第４の電界効果トランジスタのソースに第
２の電流源を夫々接続したことを特徴とする利得制御増
幅回路。 - 【請求項４】 第５，第６の電界効果トランジスタのソ
ースに共通に第７の電界効果トランジスタのドレインが
接続されてなる第１の差動回路と、第８，第９の電界効
果トランジスタのソースに共通に第１０の電界効果トラ
ンジスタのドレインが接続されてなる第２の差動回路
と、該第７，第１０の電界効果トランジスタ夫々のソー
スが接続される利得制御のための可変抵抗器とを有して
なり、該第５，第９の電界効果トランジスタのゲートを
第１の入力端子に、該第６，第８の電界効果トランジス
タのゲートを第２の入力端子に夫々接続して、該第１，
第２の入力端子から局部発振信号を入力し、該第７，第
１０の電界効果トランジスタのゲートを夫々第３，第４
の入力端子に接続して、該第３，第４の入力端子から無
線周波信号を入力し、該第５，第８の電界効果トランジ
スタのドレインの接続点と該第６，第９の電界効果トラ
ンジスタのドレインの接続点とから該無線周波信号を該
局部発振信号で周波数変換して得られる中間周波信号を
出力するダブルバランス型のミクサ回路において、 該可変抵抗器を請求項１記載の可変抵抗器として、該第
７の電界効果トランジスタのソースに請求項１記載の可
変抵抗器の前記第１の端子を、該第１０の電界効果トラ
ンジスタのソースに請求項１記載の可変抵抗器の前記第
２の端子を夫々接続し、 かつ、請求項１記載の可変抵抗器での前記第１，第２の
抵抗の接続点に電流源を接続したことを特徴とするミク
サ回路。 - 【請求項５】 第１１，第１２の電界効果トランジスタ
のソースに共通に第１３の電界効果トランジスタのドレ
インが接続されてなる第３の差動回路と、第１４，第１
５の電界効果トランジスタのソースに共通に第１６の電
界効果トランジスタのドレインが接続されてなる第４の
差動回路と、該第１３，第１６の電界効果トランジスタ
夫々のソースが接続される利得制御のための可変抵抗器
とを有してなり、該第１１，第１５の電界効果トランジ
スタのゲートを第５の入力端子に、該第１２，第１４の
電界効果トランジスタのゲートを第６の入力端子に夫々
接続して、該第５，第６の入力端子から局部発振信号を
入力し、該第１３，第１６の電界効果トランジスタのゲ
ートを夫々第７，第８の入力端子に接続して、該第７，
第８の入力端子から無線周波信号を入力し、該第１１，
第１４の電界効果トランジスタのドレインの接続点と該
第１２，第１５の電界効果トランジスタのドレインの接
続点とから該無線周波信号を該局部発振信号で周波数変
換して得られる中間周波信号を出力するダブルバランス
型のミクサ回路において、 該可変抵抗器を請求項１記載の可変抵抗器として、該第
１３の電界効果トランジスタのソースに請求項１記載の
可変抵抗器の前記第１の端子を、該第１６の電界効果ト
ランジスタのソースに請求項１記載の可変抵抗器の前記
第２の端子を夫々接続し、 かつ、該第１３の電界効果トランジスタのソースに第３
の電流源を、該第１６の電界効果トランジスタのソース
に第４の電流源を夫々接続したことを特徴とするミクサ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6321097A JPH10261926A (ja) | 1997-03-17 | 1997-03-17 | 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6321097A JPH10261926A (ja) | 1997-03-17 | 1997-03-17 | 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261926A true JPH10261926A (ja) | 1998-09-29 |
Family
ID=13222618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6321097A Pending JPH10261926A (ja) | 1997-03-17 | 1997-03-17 | 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261926A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215196B2 (en) | 2003-03-19 | 2007-05-08 | Sanyo Electric Co., Ltd. | Variable impedance circuit, variable gain differential amplifier, multiplier, high-frequency circuit and differential distributed amplifier |
| EP3396966A1 (en) * | 2017-04-25 | 2018-10-31 | Vestel Elektronik Sanayi ve Ticaret A.S. | Circuit for adaptive transport stream |
| CN110492850A (zh) * | 2019-08-26 | 2019-11-22 | 许昌富奥星智能科技有限公司 | 一种高增益、低噪声的混频器集成电路 |
-
1997
- 1997-03-17 JP JP6321097A patent/JPH10261926A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215196B2 (en) | 2003-03-19 | 2007-05-08 | Sanyo Electric Co., Ltd. | Variable impedance circuit, variable gain differential amplifier, multiplier, high-frequency circuit and differential distributed amplifier |
| EP3396966A1 (en) * | 2017-04-25 | 2018-10-31 | Vestel Elektronik Sanayi ve Ticaret A.S. | Circuit for adaptive transport stream |
| CN110492850A (zh) * | 2019-08-26 | 2019-11-22 | 许昌富奥星智能科技有限公司 | 一种高增益、低噪声的混频器集成电路 |
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