CN113364438A - 一种高线性度的中频缓冲电路及缓冲器 - Google Patents
一种高线性度的中频缓冲电路及缓冲器 Download PDFInfo
- Publication number
- CN113364438A CN113364438A CN202110652611.4A CN202110652611A CN113364438A CN 113364438 A CN113364438 A CN 113364438A CN 202110652611 A CN202110652611 A CN 202110652611A CN 113364438 A CN113364438 A CN 113364438A
- Authority
- CN
- China
- Prior art keywords
- circuit
- nmos
- pmos
- capacitor
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001939 inductive effect Effects 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims description 64
- 230000003139 buffering effect Effects 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 abstract description 7
- 101001091538 Homo sapiens Pyruvate kinase PKM Proteins 0.000 description 8
- 102100034911 Pyruvate kinase PKM Human genes 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Amplifiers (AREA)
Abstract
本发明提供了一种高线性度的中频缓冲电路及缓冲器，该缓冲电路包括：PMOS支路电流拷贝单元、第一DC偏置电路、PMOS支路差分输入电路、NMOS支路电流拷贝单元、第二DC偏置电路、NMOS支路差分输入电路、输出电感负载；PMOS支路的电流拷贝单元和NMOS支路电流拷贝单元用于将产生的电流拷贝后分别输出，且均设置可调电流源，用于控制第一缓冲支路和第二缓冲支路的电流；PMOS支路差分输入电路和NMOS支路差分输入电路连通，通过调节可调电流源，使PMOS支路差分输入电路和NMOS支路差分输入电路中MOS管产生的跨导在连通处叠加，跨导的非线性在连通处相互抵消。本发明采用非线性抵消技术可以极大的提升中频缓冲器电路的线性度，可以运用到各种宽带高线性的接收机中。
Description
技术领域
本公开涉及集成电路技术领域，尤其涉及一种高线性度的中频缓冲电路及缓冲器。
背景技术
现代无线通信技术发展迅速，例如wifi、卫星导航、蓝牙等通信技术，但是射频信号的干扰问题一直存在，并且越来越严重，这也对射频接收机的线性度指标提出了更高的要求。如图1所示，典型的射频信号接收机中，信号经天线阵列接收后下混频到中频信号，放大后交给滤波器滤波和ADC采样转为数字信号，再由基带处理。
很多宽带高线性接收机中中频信号的负载是50Ω的阻抗，这会对前级电路造成很大的负载作用，因此需要一个驱动能力很强的缓冲器。在整个射频接收机中，中频缓冲器处于靠后的位置，其需要忍受的干扰信号幅度也相对较大。要求这个缓冲器不仅能够驱动50Ω负载阻抗，还要有非常高的线性度，同时能够提供一定的增益。因此，需要提出一种高线性度中频缓冲器用来无失真的放大信号且驱动50Ω负载阻抗。
发明内容
有鉴于此，本公开实施例提供一种高线性度的中频缓冲电路及缓冲器，本发明的高线性度中频缓冲器是基于非线性抵消技术，可以极大的提升中频缓冲器电路的线性度，能够无失真的放大信号且驱动50Ω负载阻抗，其中线性度通常用输出三阶交调点OIP3来表征，可用于各种无线通信等领域。
为了实现上述目的，本发明提供如下技术方案：
一种高线性度的中频缓冲电路，包括：第一缓冲支路、第二缓冲支路和输出电感负载，所述第一缓冲支路包括PMOS支路电流拷贝单元、第一DC偏置电路、PMOS支路差分输入电路，所述第二缓冲支路包括NMOS支路电流拷贝单元、第二DC偏置电路、NMOS支路差分输入电路；
所述PMOS支路的电流拷贝单元和所述NMOS支路电流拷贝单元均连接在固定电源端和地之间，用于将产生的电流拷贝后分别输出到所述PMOS支路差分输入电路和所述NMOS支路差分输入电路，所述PMOS支路的电流拷贝单元和所述NMOS支路电流拷贝单元中均设置可调电流源，用于控制所述第一缓冲支路和第二缓冲支路的电流；
所述第一DC偏置电路和第二DC偏置电路分别用于为所述第一缓冲支路和第二缓冲支路形成DC偏置网络；
所述PMOS支路差分输入电路和NMOS支路差分输入电路连通，通过调节所述可调电流源，使所述PMOS支路差分输入电路和NMOS支路差分输入电路中MOS管产生的跨导在连通处叠加，而跨导的非线性在联通处相互抵消。
进一步地，所述PMOS支路电流拷贝单元包括第二可调电流源、第十一PMOS管和第十二PMOS管，所述第二可调电流源的下端连接到地，上端连接到所述第十二PMOS管的栅极和漏极，所述第十二PMOS管的源极连接到所述第十一PMOS管的栅极和漏极，第十一PMOS管的源极连接到固定电源端。
进一步地，所述NMOS支路电流拷贝单元包括第一可调电流源、第五NMOS管和第六NMOS管，所述第一可调电流源的上端连接到固定电源端，下端连接到所述第六NMOS管的栅极和漏极，所述第六NMOS管的源极连接到所述第五NMOS管的栅极和漏极，第五NMOS管的源极连接到地。
进一步地，所述第一DC偏置电路包括第五电容、第六电容、第三电阻和第四电阻，
所述第五电容的下极板连接所述第三电阻的下端，所述第三电阻的上端连接第所述十一PMOS管的栅极；所述第六电容的下极板连接所述第四电阻的下端，所述第四电阻的上端连接第所述十一PMOS管的栅极。
进一步地，所述第二DC偏置电路包括第一电容、第二电容、第一电阻和第二电阻；
所述第一电容的上极板连接输入信号，下极板连接所述第一电阻的上端和所述第五电容的上极板，所述第一电阻的下端连接所述第五NMOS管的栅极；所述第二电容的上极板连接输入信号，下极板连接所述第二电阻的上端和所述第六电容的上极板，所述第二电阻的下端连接所述第五NMOS管的栅极。
进一步地，所述PMOS支路差分输入电路包括第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管；
所述第七PMOS管的栅极连接所述第五电容的下极板，第七PMOS管的源极连接到固定电源端，第七PMOS管的漏极连接所述第九PMOS管的源极，第九PMOS管的栅极连接所述第十二PMOS管的栅极；
所述第八PMOS管的栅极连接所述第六电容的下极板，第八PMOS管的源极连接到固定电源端，第八PMOS管的漏极连接所述第十PMOS管的源极，第十PMOS管的栅极连接所述第十二PMOS管的栅极。
进一步地，所述NMOS支路差分输入电路包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；
所述第一NMOS管栅极连接所述第一电容的下极板，第一NMOS管的源极连接到地，第一NMOS管的漏极连接所述第三NMOS管的源极和所述第九PMOS管的漏极，所述第三NMOS管的栅极连接所述第六NMOS管的栅极；
所述第二NMOS管栅极连接所述第二电容的下极板，第二NMOS管的源极连接到地，第二NMOS管的漏极连接所述第四NMOS管的源极和所述第十PMOS管的漏极，所述第四NMOS管的栅极连接所述第六NMOS管的栅极。
进一步地，还包括第三反馈电容和第四反馈电容，所述第三反馈电容的上极板连接所述第一电容的下极板，第三反馈电容的下极板连接所述第三NMOS管的漏极；所述第四反馈电容的上极板连接所述第二电容的下极板，所述第四反馈电容的下极板连接所述第四NMOS管的漏极。
进一步地，所述输出电感负载包括第一电感和第二电感，所述第一电感的上端连接到固定电源，第一电感的下端连接到所述第三反馈电容的下极板；所述第二电感的上端连接到固定电源，第二电感的下端连接所述第四反馈电容的下极板。
本发明还提供一种缓冲器，所述缓冲器包括上述的高线性度的中频缓冲电路。
本发明的高线性度的中频缓冲电路及缓冲器，通过在反馈中运用NMOS和PMOS非线性抵消的技术，极大的提高了中频缓冲器的输出三阶交调点OIP3，并且相对于其他技术形式，仅仅是增加了一小部分的电流而已，对系统功耗的影响几乎可以忽略。
本发明的基于非线性抵消技术的驱动50Ω阻抗中频缓冲电路，可以运用到各种宽带高线性的接收机中，能够有效的提高系统的线性度。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为典型的射频信号接收机架构；
图2为常用的驱动50Ω阻抗中频缓冲器电路；
图3为带有反馈形式的驱动50Ω阻抗中频缓冲器电路；
图4为本发明的基于非线性抵消技术的高线性度的中频缓冲电路；
图5为本发明的中频缓冲电路的OIP3随I2的变化图。
具体实施方式
下面结合附图对本公开实施例进行详细描述。
以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本公开，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本公开的基本构想，图式中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。
如图2所示，图2为常用的驱动50Ω阻抗中频缓冲器电路。一般采用open-drain的结构，通过电感提供直流通路，如图2所示，其增益约为gmn*{(QwL)‖(Rload)}，其中gmn(跨导)为NMOS M1或者M2的等效跨导值，Q为电感的Q值，大概60左右，w为中频信号频率值，大概几十到100MHz，L为电感的感值，通常0.1～1uF，Rload即为50Ω负载。这种架构的增益会随着工艺和温度的变化而变化很大，不容易控制，并且NMOS输入端的大信号幅度会使gmn的非线性变得很严重，输出端的大信号幅度同样会恶化NMOS的线性度，从而整个中频缓冲器的线性度变得很差，这种架构的中频缓冲器在NMOS的电流为30mA的情况下OIP3能够达到25dBm左右。
反馈可以一定程度的减小非线性，且可以使增益得到有效的控制，如图3所示，采用电容负反馈的形式，如果反馈环路的增益足够大，那么中频缓冲器的增益为C1/C2，而电容的比值可以通过采用根电容和增大面积的方式得到一个精确的值，而不受工艺和温度的影响。同时，负反馈可以使得NMOS M1或者M2输入端的信号幅度变小，减小了gmn的非线性，同时cascode管子M3和M4的加入可以隔离输出端的大信号幅度对输入管M1和M2的影响，从而增大了中频缓冲器的线性度，这种架构的中频缓冲器在NMOS的电流为30mA的情况下OIP3能够达到35dBm左右。
但是图3所示的反馈环路增益约为
当中频缓冲器的增益为0dB时，即C1/C2＝1,上述反馈环路增益约为20dB左右，表明这个环路增益并不是足够强，因此NMOS输入端还是会有一定的信号幅度，还是会带来非线性，35dBm的OIP3对系统仍然有影响。
因此，本发明在反馈中运用NMOS和PMOS非线性抵消的技术提高中频缓冲器的线性度，在图3的基础上增加PMOS支路。
接下来，参考图4，说明本公开实施例提供一种高线性度的中频缓冲电路。
基于非线性抵消技术的驱动50Ω阻抗中频缓冲器电路的具体连接关系如图4所示，主要由NMOS管：第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管、第五NMOS管和第六NMOS管(以下简称M1、M2、M3、M4、M5、M6)；PMOS管：第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管(以下简称M7、M8、M9、M10、M11、M12)；电阻：第一电阻、第二电阻、第三电阻和第四电阻(以下简称R1、R2、R3、R4)；电容：第一电容、第二电容、第三反馈电容、第四反馈电容、第五电容、第六电容(以下简称C1、C2、C3、C4、C5、C6)；输出电感负载：第一电感和第二电感(以下简称L1、L2)；电流源：第一可调电流源、第二可调电流源(以下简称I1、I2)构成。
主要分为三个部分，第一部分为参考电流部分，包括M11～M12、M5～M6、I1和I2；第二部分为核心电路的左半部分，包括M1、M3、M7、M9、C1、C3、C5、R1、R3、L1；第三部分为核心电路的右半部分，包括M2、M4、M8、M10、C2、C4、C6、R2、R4、L2。其中M1和M2、M3和M4、M7和M8、M9和M10、R1和R2、R3和R4、C1和C2、C3和C4、C5和C6、L1和L2的尺寸一样，在核心电路中左半部分和右半部分是对称结构。
第一部分参考电流部分的连接关系为参考电流源I1的顶端连接到电源VDDX，下端连接到M6的drain(漏极)和gate(栅极)端，M6的source(源极)端连接到M5的drain和gate端，M5的source端连接到地GNDX；参考电流源I2的下端连接到地GNDX，上端连接到M12的gate和drain端，M12的source端连接到M11的gate和drain端，M11的source端连接到电源VDDX。
第二部分和第三部分是左右对称的，因此以左半部分为例说明连接关系，输入信号Vin+连接到电容C1的上极板，C1的下极板连接到电阻R1上端，M1的gate端，C3和C5的上极板，电阻R1的下端连接到M5的gate端，M1的source端连接到地GNDX，M1的drain端连接到M3的source端和M9的drain端，也即A点，电容C3的下极板连接到M3的drain端以及电感L1的下端，即Vout-输出点，电感L1的上端连接到电源VDDX，M3的gate端连接到M6的gate端，电容C5的下极板连接到M7的gate端以及R3的下端，M7的source端连接到电源VDDX，M7的drain端连接到M9的source端，M9的gate端连接到M12的gate端，R3的上端连接到M11的gate端。
如图4所示，PMOS M11、M12和电流源I2构成PMOS支路的电流拷贝支路，NMOS M5、M6和电流源I1构成NMOS支路的电流拷贝支路，电容C1和C2为输入电容，同时和R1、R2形成NMOS输入支路的DC偏置网络，电容C5和C6与R3、R4形成PMOS输入支路的DC偏置网络，C3和C4为反馈电容，电感L1和L2作为负载提供直流通路，M1与M2为差分形式的NMOS输入管，M3和M4为NMOS支路的cascode管，M7和M8为差分形式的PMOS输入管，M9和M10为PMOS支路的cascode管，NMOS支路和PMOS支路在A点和B点叠加。通过调节I2的电流调节PMOS的电流，通过调节I1的电流调节NMOS的电流。
由于差分电路左右两边是一样的，因此以半边电路为例，NMOS M1管产生的gmn和PMOS M7产生的gmp在A点叠加，gmn和gmp的非线性同样在A点叠加，通过调节I2的电流调节PMOS的电流，从而调节gmp的非线性去抵消NMOS gmn的非线性，提高整体的线性度。
此时反馈环路增益为
当NMOS支路的电流与PMOS支路的电流成一定的比例，gmp的非线性可以抵消gmn的非线性，实际测试中发现，当NMOS电流固定为30mA,通过改变I2可以调节PMOS的电流，对PMOS的电流从20uA到1.28mA，每隔20uA一步进行扫描，如图5所示，图5为OIP3随I2的变化图，整个调节范围内OIP3最小也有38dBm，最高可以得到54dBm,此时PMOS的电流约为200uA。这种基于非线性抵消的方法很好的消除了非线性，极大的提高了中频缓冲器的线性度。
因此，本发明的如图4所示的基于非线性抵消技术的驱动50Ω阻抗中频缓冲器电路，可以运用到各种宽带高线性的接收机中，能够有效的提高系统的线性度。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种高线性度的中频缓冲电路，其特征在于，包括：第一缓冲支路、第二缓冲支路和输出电感负载，所述第一缓冲支路包括PMOS支路电流拷贝单元、第一DC偏置电路、PMOS支路差分输入电路，所述第二缓冲支路包括NMOS支路电流拷贝单元、第二DC偏置电路、NMOS支路差分输入电路；
所述PMOS支路的电流拷贝单元和所述NMOS支路电流拷贝单元均连接在固定电源端和地之间，用于将产生的电流拷贝后分别输出到所述PMOS支路差分输入电路和所述NMOS支路差分输入电路，所述PMOS支路的电流拷贝单元和所述NMOS支路电流拷贝单元中均设置可调电流源，用于控制所述第一缓冲支路和第二缓冲支路的电流；
所述第一DC偏置电路和第二DC偏置电路分别用于为所述第一缓冲支路和第二缓冲支路形成DC偏置网络；
所述PMOS支路差分输入电路和NMOS支路差分输入电路连通，通过调节所述可调电流源，使所述PMOS支路差分输入电路和NMOS支路差分输入电路中MOS管产生的跨导在连通处叠加，跨导的非线性在连通处相互抵消。
2.根据权利要求1所述的高线性度的中频缓冲电路，其特征在于，所述PMOS支路电流拷贝单元包括第二可调电流源、第十一PMOS管和第十二PMOS管，所述第二可调电流源的下端连接到地，上端连接到所述第十二PMOS管的栅极和漏极，所述第十二PMOS管的源极连接到所述第十一PMOS管的栅极和漏极，第十一PMOS管的源极连接到固定电源端。
3.根据权利要求2所述的高线性度的中频缓冲电路，其特征在于，所述NMOS支路电流拷贝单元包括第一可调电流源、第五NMOS管和第六NMOS管，所述第一可调电流源的上端连接到固定电源端，下端连接到所述第六NMOS管的栅极和漏极，所述第六NMOS管的源极连接到所述第五NMOS管的栅极和漏极，第五NMOS管的源极连接到地。
4.根据权利要求3所述的高线性度的中频缓冲电路，其特征在于，所述第一DC偏置电路包括第五电容、第六电容、第三电阻和第四电阻，
所述第五电容的下极板连接所述第三电阻的下端，所述第三电阻的上端连接第所述十一PMOS管的栅极；所述第六电容的下极板连接所述第四电阻的下端，所述第四电阻的上端连接第所述十一PMOS管的栅极。
5.根据权利要求4所述的高线性度的中频缓冲电路，其特征在于，所述第二DC偏置电路包括第一电容、第二电容、第一电阻和第二电阻；
所述第一电容的上极板连接输入信号，下极板连接所述第一电阻的上端和所述第五电容的上极板，所述第一电阻的下端连接所述第五NMOS管的栅极；所述第二电容的上极板连接输入信号，下极板连接所述第二电阻的上端和所述第六电容的上极板，所述第二电阻的下端连接所述第五NMOS管的栅极。
6.根据权利要求5所述的高线性度的中频缓冲电路，其特征在于，所述PMOS支路差分输入电路包括第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管；
所述第七PMOS管的栅极连接所述第五电容的下极板，第七PMOS管的源极连接到固定电源端，第七PMOS管的漏极连接所述第九PMOS管的源极，第九PMOS管的栅极连接所述第十二PMOS管的栅极；
所述第八PMOS管的栅极连接所述第六电容的下极板，第八PMOS管的源极连接到固定电源端，第八PMOS管的漏极连接所述第十PMOS管的源极，第十PMOS管的栅极连接所述第十二PMOS管的栅极。
7.根据权利要求6所述的高线性度的中频缓冲电路，其特征在于，所述NMOS支路差分输入电路包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；
所述第一NMOS管栅极连接所述第一电容的下极板，第一NMOS管的源极连接到地，第一NMOS管的漏极连接所述第三NMOS管的源极和所述第九PMOS管的漏极，所述第三NMOS管的栅极连接所述第六NMOS管的栅极；
所述第二NMOS管栅极连接所述第二电容的下极板，第二NMOS管的源极连接到地，第二NMOS管的漏极连接所述第四NMOS管的源极和所述第十PMOS管的漏极，所述第四NMOS管的栅极连接所述第六NMOS管的栅极。
8.根据权利要求7所述的高线性度的中频缓冲电路，其特征在于，还包括第三反馈电容和第四反馈电容，所述第三反馈电容的上极板连接所述第一电容的下极板，第三反馈电容的下极板连接所述第三NMOS管的漏极；所述第四反馈电容的上极板连接所述第二电容的下极板，所述第四反馈电容的下极板连接所述第四NMOS管的漏极。
9.根据权利要求8所述的高线性度的中频缓冲电路，其特征在于，所述输出电感负载包括第一电感和第二电感，所述第一电感的上端连接到固定电源，第一电感的下端连接到所述第三反馈电容的下极板；所述第二电感的上端连接到固定电源，第二电感的下端连接所述第四反馈电容的下极板。
10.一种缓冲器，其特征在于，所述缓冲器包括如权利要求1至9中的任意一项所述的高线性度的中频缓冲电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110652611.4A CN113364438B (zh) | 2021-06-11 | 2021-06-11 | 一种高线性度的中频缓冲电路及缓冲器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110652611.4A CN113364438B (zh) | 2021-06-11 | 2021-06-11 | 一种高线性度的中频缓冲电路及缓冲器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113364438A true CN113364438A (zh) | 2021-09-07 |
| CN113364438B CN113364438B (zh) | 2023-07-25 |
Family
ID=77533920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110652611.4A Active CN113364438B (zh) | 2021-06-11 | 2021-06-11 | 一种高线性度的中频缓冲电路及缓冲器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113364438B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050143028A1 (en) * | 2003-12-24 | 2005-06-30 | Agency For Science, Technology And Research | DC offset-free RF front-end circuits and systems for direct conversion receivers |
| US20130169364A1 (en) * | 2010-05-25 | 2013-07-04 | Agency For Science, Technology And Research | Amplifier and Transceiver Including the Amplifier |
| CN109683651A (zh) * | 2019-03-05 | 2019-04-26 | 电子科技大学 | 一种高电源抑制比的低压差线性稳压器电路 |
| CN110535441A (zh) * | 2019-09-06 | 2019-12-03 | 电子科技大学 | 一种应用于5g通信的高隔离度宽带毫米波混频器 |
| CN110677128A (zh) * | 2019-09-06 | 2020-01-10 | 电子科技大学 | 一种应用于汽车防撞雷达的e波段混频器 |
-
2021
- 2021-06-11 CN CN202110652611.4A patent/CN113364438B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050143028A1 (en) * | 2003-12-24 | 2005-06-30 | Agency For Science, Technology And Research | DC offset-free RF front-end circuits and systems for direct conversion receivers |
| US20130169364A1 (en) * | 2010-05-25 | 2013-07-04 | Agency For Science, Technology And Research | Amplifier and Transceiver Including the Amplifier |
| CN109683651A (zh) * | 2019-03-05 | 2019-04-26 | 电子科技大学 | 一种高电源抑制比的低压差线性稳压器电路 |
| CN110535441A (zh) * | 2019-09-06 | 2019-12-03 | 电子科技大学 | 一种应用于5g通信的高隔离度宽带毫米波混频器 |
| CN110677128A (zh) * | 2019-09-06 | 2020-01-10 | 电子科技大学 | 一种应用于汽车防撞雷达的e波段混频器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113364438B (zh) | 2023-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101126052B1 (ko) | 저잡음 및 저입력 커패시턴스 차동 ｍｄｓ ｌｎａ | |
| US7633345B2 (en) | Amplifier and the method thereof | |
| US7446590B2 (en) | Low noise mixer with reduced distortion | |
| CN102386855A (zh) | 同时具备高线性与低噪声特性的低噪声放大器及无线接收器 | |
| EP3940953A1 (en) | Variable gain amplifier and phased array transceiver | |
| JP2009111933A (ja) | 低雑音増幅器及び差動増幅器 | |
| CN101669289B (zh) | Rf输入跨导器级 | |
| JP2004104515A (ja) | ミキサ回路 | |
| US8050642B2 (en) | Variable gain amplifier and receiver including the same | |
| CN108039869B (zh) | 一种基于跨导系数修正结构的混频器 | |
| CN113364438B (zh) | 一种高线性度的中频缓冲电路及缓冲器 | |
| CN109995328A (zh) | 混频器、发射机、芯片及相关设备 | |
| CN104270110A (zh) | 基于压控感性负载的可变增益放大器 | |
| KR101046151B1 (ko) | 피드백 구조를 갖는 광대역 능동 회로 | |
| CN101453195A (zh) | 使用接地电容增进共模回授稳定性的方法 | |
| US7345548B2 (en) | Radiofrequency amplifier device, in particular for cellular mobile telephone | |
| US9614498B2 (en) | Active balun circuit and transformer | |
| JP2012204860A (ja) | 半導体集積回路および受信装置 | |
| CN115913263B (zh) | 一种无线接收机结构 | |
| US20070082631A1 (en) | Method for reducing the 2nd order intermodulation level of a transconductor, and corresponding transconductor | |
| US10917128B2 (en) | Signal processing device | |
| CN111903054B (zh) | 单端转差分放大器和射频接收机 | |
| Cheng et al. | A high-linearity, 60-dB variable Gain amplicier with dual DC-offset cancellation for UWB systems | |
| CN115225037A (zh) | 一种互补跨导高线性下变频混频器 | |
| JPH10261926A (ja) | 可変抵抗器とそれを用いた利得制御増幅回路及びミクサ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: Room 201, Block C, Building 1, No. 599 Gaojing Road, Qingpu District, Shanghai, 201702 Patentee after: Shanghai chuantu Microelectronics Co.,Ltd. Address before: 201306 Shanghai Pudong New Area Nanhui new town 888 West Road two Patentee before: Shanghai chuantu Microelectronics Co.,Ltd. |
|
| CP03 | Change of name, title or address |