JP2004104515A - ミキサ回路 - Google Patents
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Abstract
【課題】電源ライン間に定電流源Ｆ１，Ｆ２、増幅段３２、スイッチ段３３および出力負荷３４が直列に接続されて構成され、ＲＦ信号とＬＯ信号とを混合してＩＦ信号を出力するギルバートセル型のミキサ回路３１で、さらに前記増幅段３２とスイッチ段との間に定電流源Ｆ３，Ｆ４からバイパス電流を供給し、動作電流を独立に制御することによって、回路の占有面積を抑えつつ、ゲインの向上を図るようにしたものにおいて、ミキサの性能を最大限に引出す。
【解決手段】前記バイパス電流の値を、出力３次インターセプトポイントＯＩＰ３または前記ＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定する。これによって、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下を抑えることができ、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【選択図】 図１
【解決手段】前記バイパス電流の値を、出力３次インターセプトポイントＯＩＰ３または前記ＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定する。これによって、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下を抑えることができ、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スーパーヘテロダイン方式の受信装置などで好適に実施されるミキサ回路に関する。
【０００２】
【従来の技術】
前記スーパーヘテロダイン方式の受信装置などでは、ミキサ回路は、高周波信号ＲＦにローカル信号ＬＯを乗算して周波数変換し、乗算結果として中間周波信号ＩＦを生成する。そして、ケーブルテレビチューナ等に用いられる広帯域の受信装置では、チャンネル間の相互干渉を防ぐために、線形性の高い（歪の小さい）ミキサが必要となる。さらに、高周波帯で信号を増幅するには、コストのかかるアンプを何段も用意する必要がある。このように線形性を確保しつつ、変換電圧利得を向上できるようなミキサ回路を半導体集積回路で実現できるミキサ回路として、いわゆるギルバートセルを用いたミキサ回路が挙げられる。
【０００３】
そのギルバートセルを用いたミキサ回路の典型的な従来技術は、実開平５−５９９３８号で示される。図１６は、その従来技術によるミキサ回路１のブロック図である。前記ギルバートセル形ミキサ回路とは、一対のＮＭＯＳトランジスタｍ１，ｍ２から成る増幅段２と、２対のＮＭＯＳトランジスタｍ３，ｍ４；ｍ５，ｍ６が交差接続されて成る前記スイッチ段３とを直列に接続した回路である。この図１６のミキサ回路１では、高周波信号ＲＦおよびローカル信号ＬＯの両方が、バランス入力（入力端子が２個あり、その入力端子間に信号を加えるもの）であり、ダブルバランス形ミキサと呼ばれている。ここで、参照符４は定電流源、５，６は出力負荷、ｒｅは発振防止用の抵抗である。
【０００４】
また、他の従来技術として、特開２００１−１１１３５４号公報が挙げられる。図１７は、その従来技術によるミキサ回路１１のブロック図である。前述の図１６のミキサ回路１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このミキサ回路１１では、前記増幅段２のトランジスタｍ１，ｍ２のソースに電流源を意味するＮＭＯＳトランジスタｍ７，ｍ８をそれぞれ接続するとともに、トランジスタｍ１，ｍ２のソース間、つまりトランジスタｍ７，ｍ８のドレイン間にインダクタｌ３を接続した構成が示されている。前記出力負荷５，６には、インダクタｌ１，ｌ２が対応している。
【０００５】
さらにまた、他の従来技術の特開２００１−１２７５５５号公報には、差動対に入力するバランス入力の高周波信号ＲＦの入力端子を、同差動対の対面に相当するトランジスタのドレイン部に、各々キャパシタ等を交差接続することによって、歪を改善する構成が示されている。
【０００６】
上述のように構成される従来のミキサ回路において、変換電圧利得および線形性を向上させる手法の１つに、動作電流の増加を挙げることができる。しかしながら、上述のような構成のままでは、前記動作電流の増加に伴い、電源電圧Ｖｄｄが著しく不足する傾向があり、増幅段２のトランジスタｍ１，ｍ２が飽和領域で動作できなくなる。このため、スイッチ段３のトランジスタｍ３〜ｍ６のサイズや電源電圧Ｖｄｄが増加し、さらには電流定格を満たすようにインダクタのメタル幅を広げる必要があり、ミキサ回路全体の占有面積がさらに増大するという問題がある。マイクロ波集積回路においては、ウェハあたりのチップの取れ数がコストに大きく影響するので、このようにチップ面積が増大すれば、そのままコストアップにつながってしまう。
【０００７】
また、上述のような従来のミキサ回路では、該ミキサ回路に入力されるローカル信号ＬＯの強度が低下すると、スイッチ段３におけるスイッチング動作性能（ＯＭ／ＯＦＦの判定性能）が劣化し、変換電圧利得の性能が著しく劣化し、これを補償する手段を与えなければ、ミキサ回路は容易に性能限界に到達してしまうという問題がある。
【０００８】
そこで、このような問題を解決するための他の従来技術として、特開２０００−５９１４７号公報が提案された。図１８は、その従来技術によるミキサ回路２１のブロック図である。前述の図１６，１７のミキサ回路１１，２１に対応する部分には同一の参照符号を付して示す。このミキサ回路２１では、差動対を構成するトランジスタｑ１，ｑ２；ｑ３，ｑ４；ｑ５，ｑ６がバイポーラ型のトランジスタで構成されている。
【０００９】
このミキサ回路２１も、一対のトランジスタｑ１，ｑ２から成る前記増幅段２と、２対のトランジスタｑ３，ｑ４；ｑ５，ｑ６が交差接続されて成る前記スイッチ段３とを直列に接続したダブルバランス形の回路である。したがって、高周波信号ＲＦのバランス入力がトランジスタｑ１，ｑ２のベースにそれぞれ与えられ、ローカル信号ＬＯのバランス入力がトランジスタｑ３，ｑ６のベースおよびトランジスタｑ４，ｑ５のベースにそれぞれ与えられる。トランジスタｑ３，ｑ５のコレクタおよびトランジスタｑ４，ｑ６のコレクタは出力負荷５，６を介してハイレベルの電源にそれぞれ接続されるとともに、中間周波信号ＩＦのバランス出力端となる。前記トランジスタｑ１，ｑ２のエミッタは、それぞれ第１および第２の定電流源ｆ１，ｆ２を介してローレベルの電源に接続されており、また前記トランジスタｑ１，ｑ２のエミッタ間には前記線形性の向上および変換電圧利得の低下を回避するために、インピーダンス素子７が接続されている。以上の構成は、図１７で示すミキサ回路１１と同様である。
【００１０】
注目すべきは、このミキサ回路２１では、第３および第４の定電流源８，９をそれぞれ介して、前記トランジスタｑ１，ｑ２のコレクタ、すなわち増幅段２とスイッチ段３との接続部に、ハイレベルの電源からバイパス電流が供給されることである。前述のミキサ回路１，２１のようにバイパス電流がない状態では、スイッチ段３におけるスイッチング動作の性能は、ローカル信号ＬＯの強度に依存し、該強度が大きくなるとスイッチ段３３の電流切替え動作が明確になり、特にＯＦＦ領域の動作が良好になり、変換電圧利得Ｇａｉｎが向上する。しかし、常に充分なローカル信号ＬＯの強度が得られるとは限らないので、このミキサ回路２１のように構成することで、増幅段２とスイッチ段３との動作電流を独立に制御し、充分なローカル信号ＬＯの強度が得られないためにスイッチ段３が少ない動作電流で確実にＯＦＦ動作を実現するようにしても、増幅段２のトランジスタｑ１，ｑ２を飽和領域で動作させることができ、前記回路の占有面積を抑え、またスイッチ段３におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上が図られている。
【００１１】
【特許文献１】
実開平５−５９９３８号公報（公開日 平成 ５年 ８月 ６日）
【００１２】
【特許文献２】
特開２００１−１１１３５４号公報（公開日 平成１３年 ４月２０日）
【００１３】
【特許文献３】
特開２００１−１２７５５５号公報（公開日 平成１３年 ５月１１日）
【００１４】
【特許文献４】
特開２０００−５９１４７号公報（公開日 平成１２年 ２月２５日）
【００１５】
【発明が解決しようとする課題】
上述のように構成される特開２０００−５９１４７号では、増幅段２とスイッチ段３との動作電流をそれぞれ独立に設定することができ、上述のような効果を得ることが可能になるけれども、バイパス電流量が適切に選ばれているとは言えず、ミキサの性能を最大限に引出すことができないという問題がある。この点について、以下に詳述する。
【００１６】
この従来技術では、歪みと雑音とが最小となるバイパス電流量を求めるために、００３５段落に記載されているように、増幅段２のバイアス電流量、すなわち定電流源ｆ１，ｆ２の電流量を５ｍＡとして、スイッチ段３（ギルバートセル対）の動作電流量、すなわちトランジスタｑ３，ｑ４の電流量およびトランジスタｑ５，ｑ６の電流量を１〜５ｍＡで変化させて、したがって前記定電流源８，９を介するバイパス電流量を４〜０ｍＡで変化させて、図３で示す変換電圧利得Ｇａｉｎおよび雑音指数ＮＦの特性、ならびに図４で示す入力３次インターセプトポイントＩＩＰ３および雑音指数ＮＦの特性を求めている。
【００１７】
ここで、一般に、ミキサ回路において、入力電力を増加させると、出力電力はそれに比例して増加する。そこで、入力を横軸、出力を縦軸にｄＢでプロットすると、１次成分は傾き１の直線になる。一方、３次の高調波による歪を表すＩＭ３（３次相互変調歪）という出力も現れ、これは入力に対し３乗比例するので、傾き３の直線になる。これら両者の直線を延長した交点を前記入力３次相互変調歪インターセプトポイントと呼び、その交点の入力電力はＩＩＰ３と呼ばれ、出力電力はＯＩＰ３と呼ばれる。
【００１８】
なお、前記ＩＭ３とは、周波数の近い２つの信号（周波数ｆａ，ｆｂ）を入力したときに、３次歪によって２ｆａ−ｆｂと２ｆａ＋ｆｂの周波数に現れる出力である。たとえば、アップコンバートするミキサ回路で、前記高周波信号ＲＦとして６０ＭＨｚと６６ＭＨｚとを入力し、ローカル信号ＬＯとして１１２２ＭＨｚを入力すると、得られる中間周波信号ＩＦは、ＬＯ−ＲＦとＬＯ＋ＲＦとに現れ、通常、ＬＯ−ＲＦをモニタするので、１１２２−６０＝１０６２ＭＨｚと、１１２２−６６＝１０５６ＭＨｚとなる。これに対して、妨害波は、前記３次歪によって２×６０−６６＝５４ＭＨｚと、２×６６−６０＝７２ＭＨｚとに現れ、それによる歪み成分は、１１２２−５４＝１０６８ＭＨｚと、１１２２−７２＝１０５０ＭＨｚとにそれぞれ現れる。
【００１９】
そして、前記特開２０００−５９１４７号の結果では、上記の動作電流の範囲で、第００３７段落で示されるように、変換電圧利得Ｇａｉｎを０．４ｄＢ以内の範囲で略一定な値を得て、従来のミキサと同じ値を実現しつつ、スイッチ段３（ギルバートセル対）の動作電流値を２ｍＡとすると、第００３８段落で示されるように、雑音指数ＮＦに１．６ｄＢの改善、入力３次インターセプトポイントＩＩＰ３に１．５ｄＢｍの改善効果が得られたと記載されている。
【００２０】
ところが、この従来技術は、第００３９段落で示されるように、雑音指数ＮＦおよび入力３次インターセプトポイントＩＩＰ３を改善することを目的としている。これは、同公報の図３および図４で示すように雑音指数ＮＦが動作電流の増加に伴って単調に増加し、また図３で示すように変換電圧利得Ｇａｉｎの変化量が極めて少なかったので、入力３次インターセプトポイントＩＩＰ３を改善することで、ミキサ本来の性能が発揮できるものと判断したためと思われる。
【００２１】
また、この従来技術では、前記図１８で示すようなバイポーラトランジスタの構成でシミュレーションしており、同公報の図３と図４とで示すように、変換電圧利得Ｇａｉｎがピークとなる動作電流量と入力３次インターセプトポイントＩＩＰ３がピークとなる動作電流量とが偶然一致しているに過ぎない。したがって、実際にＭＯＳトランジスタで設計し、要求スペックを満たすべく、動作電流量を増加させると、変換電圧利得Ｇａｉｎの変化量は決して一定とは言えず、該変換電圧利得Ｇａｉｎがピークとなる動作電流量と入力３次インターセプトポイントＩＩＰ３がピークとなる動作電流量とは、必ずしも一致しない。したがって、上述のように入力３次インターセプトポイントＩＩＰ３のピークを優先することは、多少なりとも変換電圧利得Ｇａｉｎを犠牲にすることになり、それに伴って雑音指数ＮＦが低下してしまうので、前述のようにミキサの性能を最大限に引出しているとは言えない。
【００２２】
本発明の目的は、性能を最大限に引出すことができるミキサ回路を提供することである。
【００２３】
【課題を解決するための手段】
本発明のミキサ回路は、電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続され、前記増幅段およびスイッチ段に入力される第１および第２の信号を混合した出力を前記スイッチ段と出力負荷との間から出力するようにしたミキサ回路において、前記増幅段とスイッチ段との間にバイス電流を供給することによって、該増幅段とスイッチ段との動作電流を個別に設定する第２の電流源を備え、前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３が最大となるように設定することを特徴とする。
【００２４】
上記の構成によれば、スーパーヘテロダイン方式の受信装置などに用いられ、第１および第２の信号を混合して出力するミキサ回路において、電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続されて構成されるいわゆるギルバートセル型のミキサ回路を構成するにあたって、先ず第２の電流源を設けて、増幅段とスイッチ段との間にバイパス電流を供給し、該増幅段とスイッチ段との動作電流を独立に制御する。これによって、スイッチ段に入力される第２の信号に充分な強度が得られないために該スイッチ段が少ない動作電流で確実にＯＦＦ動作を実現するようにしても、増幅段のトランジスタを飽和領域で動作させることができ、動作電流の増加に伴う各トランジスタサイズの増加という問題を回避でき、前記回路の占有面積を抑え、またスイッチ段におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上を図ることができる。さらに、ＶＣＯバッファの寄生負荷を低減することにも貢献し、該ミキサ回路を備えたチューナチップ全体としての低消費電力化に効果を得ることができる。
【００２５】
そして、次に前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３が最大となるように設定する。この出力３次インターセプトポイントＯＩＰ３は、必ずしも変換電圧利得Ｇａｉｎのピークと入力３次インターセプトポイントＩＩＰ３のピークとが一致するとは限らないので、これらの変換電圧利得Ｇａｉｎと入力３次インターセプトポイントＩＩＰ３とをバランス良く設定できる指標として新たに導入するものである。これによって、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下を抑えることができる。これによって、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【００２６】
また、本発明のミキサ回路は、電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続され、前記増幅段およびスイッチ段に入力される第１および第２の信号を混合した出力を前記スイッチ段と出力負荷との間から出力するようにしたミキサ回路において、前記増幅段とスイッチ段との間にバイパス電流を供給することによって、該増幅段とスイッチ段との動作電流を個別に設定する第２の電流源を備え、前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定することを特徴とする。
【００２７】
上記の構成によれば、前述のようにいわゆるギルバートセル型のミキサ回路において、第２の電流源を設けて、増幅段とスイッチ段との間にバイパス電流を供給し、該増幅段とスイッチ段との動作電流を独立に制御する。これによって、スイッチ段に入力される第２の信号に充分な強度が得られないために該スイッチ段が少ない動作電流で確実にＯＦＦ動作を実現するようにしても、増幅段のトランジスタを飽和領域で動作させることができ、前記回路の占有面積を抑え、またスイッチ段におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上を図ることができる。
【００２８】
そして、前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定する。前記差の値である新たなパラメータＮＰは、前記変換電圧利得Ｇａｉｎおよび入力３次インターセプトポイントＩＩＰ３ととともに、前記雑音指数ＮＦをバランス良く設定できる指標として新たに導入するものである。これによって、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下も抑えることができる。これによって、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【００２９】
さらにまた、本発明のミキサ回路は、前記第２の信号の強度を検出し、該第２の信号の強度の変化に対して前記スイッチ段の電流切替え動作が確実になるように前記第２の電流源によるバイパス電流の値を制御する制御手段をさらに備えることを特徴とする。
【００３０】
上記の構成によれば、第２の信号の強度が変化すると、該スイッチ段の動作電流が変化し、前記出力３次インターセプトポイントＯＩＰ３およびパラメータＮＰが最大となるバイパス電流の値も変化するので、制御手段が前記第２の信号の強度に適応して、バイパス電流の値をダイナミックに制御することによって、前記第２の信号の強度の変化をモニタし、常にミキサの性能を最大にする安定した制御が可能となる。
【００３１】
また、本発明のミキサ回路は、前記スイッチ段を構成するトランジスタによる電流切替えスイッチ動作において、ＯＦＦ動作が完全となる振幅電圧と前記第２の信号の振幅を略等しく設定することを特徴とする。
【００３２】
上記の構成によれば、スイッチ段を構成するトランジスタによる電流切替えスイッチ動作において、スイッチを完全にＯＦＦできる振幅電圧をＶｒｅｆとすると、前記第２の信号の振幅ＶＬＯが、Ｖｒｅｆ≦ＶＬＯという関係が成り立つ時、スイッチとして完全にＯＦＦすることができる。そこで、上述のようにＯＦＦ動作が完全となる振幅電圧と前記第２の信号の振幅とを略等しく設定することで、変換電圧利得Ｇａｉｎを増加することができる。
【００３３】
さらにまた、本発明のミキサ回路は、前記増幅段が、差動対を構成する一対の第１および第２のトランジスタから成り、前記スイッチ段が、差動対を構成する２対の第３および第４のトランジスタと第５および第６のトランジスタとが交差接続されて成るダブルバランス形のミキサ回路であり、前記第１の信号のバランス入力が前記第１および第２のトランジスタのゲートにそれぞれ与えられ、前記第２の信号のバランス入力が前記第３および第６のトランジスタのゲートならびに前記第４および第５のトランジスタのゲートにそれぞれ与えられ、前記第３および第５のトランジスタのドレインならびに前記第４および第６のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１および第２のトランジスタのソースは、それぞれ第１および第２の定電流源を介してローレベルの電源に接続されており、また前記第１および第２のトランジスタのソース間にはインピーダンス素子が接続され、前記第１および第２のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第３および第４の定電流源をそれぞれ介して、ハイレベルの電源からバイパス電流が供給されることを特徴とする。
【００３４】
上記の構成によれば、前記ギルバートセル型で、ダブルバランス型のミキサ回路を構成することができる。
【００３５】
また、本発明のミキサ回路は、前記第２の定電流源を、トランジスタで構成することを特徴とする。
【００３６】
上記の構成によれば、スイッチ段に流れる電流を調整可能なミキサ回路を実現することができる。
【００３７】
さらにまた、本発明のミキサ回路は、前記トランジスタを、カスコード接続で構成することを特徴とする。
【００３８】
上記の構成によれば、前記第２の定電流源を複数のトランジスタをカスコード接続することで構成するので、より精度の高いバイパス電流制御が可能となる。
【００３９】
また、本発明のミキサ回路は、半導体集積回路上で、前記スイッチ段を構成する第３〜第６のトランジスタのチャネル幅をそれぞれ最小単位に並列分割し、入れ子状に連鎖結合した構造に形成することを特徴とする。
【００４０】
上記の構成によれば、ダブルバランス型のミキサ回路において、スイッチ段を構成する第３〜第６のトランジスタが幾何学的に対称となるようにレイアウトを工夫する。
【００４１】
したがって、素子特性の偏差を抑制するとともに、チップ面積の縮小が可能となってコストを抑えることもできる。
【００４２】
さらにまた、本発明のミキサ回路は、前記インピーダンス素子を、直列に等分割されて、前記第１およびおよび第２のトランジスタに対して幾何学的に対称配置されるインダクタとすることを特徴とする。
【００４３】
上記の構成によれば、ダブルバランス型のミキサ回路において、半導体集積回路上で、入力インピーダンス整合および線形性の向上のために、前記増幅段を構成する第１および第２のトランジスタのソース間に設けられる前記インピーダンス素子をインダクタで実現し、かつそのインダクタを直列に等分割して特性を揃え、さらに前記第１およびおよび第２のトランジスタに対して幾何学的に対称な配置とする。
【００４４】
したがって、温度変化や電源電圧の変動に関わらず、前記第１の定電流源による直流バイアスを安定させることができる。
【００４５】
また、本発明のミキサ回路は、前記第１の定電流源と、第２の定電流源との電流値を略等しく設定することを特徴とする。
【００４６】
上記の構成によれば、前記第１の定電流源を流れる電流値と、第２の定電流源を流れる電流値とが等しくなる程、前記入力インピーダンス整合および線形性の向上のために設けられるインピーダンス素子に常時流れる直流電流が少なくなる。一方、該インピーダンス素子がインダクタで構成される場合、該インピーダンス素子を流れる電流が少なくなれば、温度変化や電源電圧の変動などに関わらず、マイグレーションに対する安全性も更に高まる。
【００４７】
したがって、前記のように第１の定電流源および第２の定電流源の電流値を略等しく設定することで、変換電圧利得Ｇａｉｎの低下および電源電圧の不足を回避することができるとともに、該インピーダンス素子をインダクタで実現した場合にはその配線幅を狭くする等、該インピーダンス素子の占有面積を縮小化することもできる。
【００４８】
さらにまた、本発明のミキサ回路は、前記第１の定電流源を第７および第８のトランジスタで構成し、該第７および第８のトランジスタを、半導体集積回路上で、対応する第１および第２のトランジスタに対して、開脚状に折返して配置することを特徴とする。
【００４９】
上記の構成によれば、前記第１の定電流源を第７および第８のトランジスタで構成し、第１および第２のトランジスタのソースがドレインにそれぞれ接続されるその第７および第８のトランジスタを対応する第１および第２のトランジスタに対して一直線上に配置するのではなく、開脚状に折り返して配置する。
【００５０】
したがって、前記第１および第２のトランジスタのゲートに与えられる第１の信号の信号線と他の信号の信号線との交差を回避することができる。
【００５１】
また、本発明のミキサ回路は、前記第１および第２のトランジスタのゲートに接続される前記第１の信号の一対の信号線を、他方の第２および第１のトランジスタのドレイン配線上に積層配置することを特徴とする。
【００５２】
上記の構成によれば、一般に、バランス入力である前記第１の信号の入力によって、第１および第２のトランジスタのゲート、したがって第１の信号の信号線と、他方の第２および第１のトランジスタのドレイン配線とには、同相の信号が流れることになる。一方、ドレインに現れる信号は、トランジスタの非線形性によって歪まされている。
【００５３】
したがって、上述のように一対の第１の信号の信号線を他方のトランジスタのドレイン配線上に積層配置することで、２つの信号配線の容量結合によって、前記ドレイン配線上の信号の歪を打消す効果を得ることができ、線形性を向上することができる。また、配線間の寄生容量を利用することで、素子の占有面積の増加を抑え、かつバラツキも少なく、これによって入出力特性の線形性が良好となり、電気的特性の安定化を図ることもできる。
【００５４】
さらにまた、本発明のミキサ回路は、前記増幅段が、第１のトランジスタから成り、前記スイッチ段が、差動対を構成する一対の第２および第３のトランジスタから成るシングルバランス形のミキサ回路であり、前記第１の信号のシングル入力が前記第１のトランジスタのゲートに与えられ、前記第２の信号のバランス入力が前記第２および第３のトランジスタのゲートに与えられ、前記第２および第３のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１のトランジスタのソースは、第１の定電流源を介してローレベルの電源に接続されており、前記第１のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第２の定電流源を介して、ハイレベルの電源からバイパス電流が供給されることを特徴とする。
【００５５】
上記の構成によれば、前記ギルバートセル型で、シングルバランス型のミキサ回路を構成することができる。そして、シングル入力であるので、トランス等の部品数を削減した低コストなチューナの実現に非常に有効である。
【００５６】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図６に基づいて説明すれば、以下のとおりである。
【００５７】
図１は、本発明の実施の第１の形態のミキサ回路３１の電気的構成を示すブロック図である。このミキサ回路３１は、一対のＮＭＯＳトランジスタＭ１，Ｍ２から成る増幅段３２と、２対のＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６が交差接続されて成る前記スイッチ段３３とを直列に接続したダブルバランス形のミキサ回路である。したがって、高周波信号ＲＦのバランス入力が前記ＮＭＯＳトランジスタＭ１，Ｍ２のゲートにそれぞれ与えられ、ローカル信号ＬＯのバランス入力が前記ＮＭＯＳトランジスタＭ３，Ｍ６のゲートおよびＮＭＯＳトランジスタＭ４，Ｍ５のゲートにそれぞれ与えられる。ＮＭＯＳトランジスタＭ３，Ｍ５のドレインおよびＮＭＯＳトランジスタＭ４，Ｍ６のドレインは、出力負荷３４，３５を介してハイレベルの電源にそれぞれ接続されるとともに、中間周波信号ＩＦのバランス出力端となる。前記ＮＭＯＳトランジスタＭ１，Ｍ２のソースは、それぞれ第１および第２の定電流源Ｆ１，Ｆ２を介してローレベルの電源に接続されており、また前記ＮＭＯＳトランジスタＭ１，Ｍ２のソース間には前記線形性の向上および変換電圧利得の低下を回避するために、インピーダンス素子３６が接続されている。また、前記ＮＭＯＳトランジスタＭ１，Ｍ２のドレイン、すなわち増幅段３２とスイッチ段３３との接続部に、第３および第４の定電流源Ｆ３，Ｆ４をそれぞれ介して、ハイレベルの電源からバイパス電流が供給される。
【００５８】
前記ローカル信号ＬＯは、該ミキサ回路３１と同一の半導体集積回路上に形成されるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）から受けることになる。また、前記高周波信号ＲＦは、広帯域の入力信号を受けることになる。これらの設定によって、ＮＭＯＳトランジスタＭ３，Ｍ４から成る差動対およびＮＭＯＳトランジスタＭ５，Ｍ６から成る差動対はローカル信号ＬＯに応じてＮＭＯＳトランジスタＭ３，Ｍ５とＮＭＯＳトランジスタＭ４，Ｍ６とが、それぞれ同期スイッチとしてスイッチング動作して、高周波信号ＲＦとローカル信号ＬＯとの２つの信号を混合し、積として中間周波信号ＩＦを出力する。以上の構成は、前記図１８で示すミキサ回路２１を、ＮＭＯＳトランジスタで構成したものと同様である。
【００５９】
このように構成されるミキサ回路３１において、定電流源Ｆ１，Ｆ２および定電流源Ｆ３，Ｆ４の電流値はそれぞれ相互に等しく、また出力負荷３４，３５のインピーダンスの値も相互に等しい。これらの電流値およびインピーダンスは、前述のようにインピーダンス素子３６によって入出力特性の線形性を改善した上で、所望の変換電圧利得Ｇａｉｎが得られるようにそれぞれ設定される。この際、該変換電圧利得Ｇａｉｎの周波数特性の劣化は、インピーダンス素子３６に起因する。したがって、取扱う高周波信号ＲＦの周波数帯域、たとえば５０ＭＨｚ〜１ＧＨｚにおいて、周波数特性の良い変換電圧利得Ｇａｉｎを得るためには、該インピーダンス素子３６のインピーダンスを小さく設定する必要がある。
【００６０】
このように構成することで、増幅段３２とスイッチ段３３との動作電流を独立に制御し、増幅段３２のＮＭＯＳトランジスタＭ１，Ｍ２を飽和領域で動作させることができ、前記回路の占有面積を抑え、またスイッチ段３３におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上が図られている。
【００６１】
図２および図３に、前記第２の定電流源Ｆ３，Ｆ４を用いない場合と、用いた場合とのスイッチ段３３におけるＮＭＯＳトランジスタＭ３〜Ｍ６のドレイン電流Ｉｄｓの比較結果を示す。図２は、前記スイッチ段３３を構成する１つのＮＭＯＳトランジスタのＶｇｓ−Ｉｄｓ（ゲート・ソース間電圧−ドレイン電流）特性を示し、参照符α１が前記定電流源Ｆ３，Ｆ４によるバイパス電流がない状態（したがって、前記図１７の回路に相当）を示し、参照符α２が前記定電流源Ｆ３，Ｆ４によるバイパス電流がある本発明の状態（図１に相当）を示す。
【００６２】
図２の例では、ローカル信号ＬＯは増幅段３２のＮＭＯＳトランジスタＭ１，Ｍ２を飽和領域で動作させるバイアス電圧Ｖｒｅｆ（ここでは２．８Ｖ）を中心に振幅ＶＬＯ（ここでは０．３Ｖ）で変化している。スイッチ段３３段における変換電圧利得Ｇａｉｎは、理想入力である方形波に近い程、大きくなる。
【００６３】
そして、前記バイパス電流によって動作電流を低減させた方が、より確実なＯＦＦ領域の動作を実現できることが理解される。すなわち、スイッチ段３３を構成するＮＭＯＳトランジスタＭ３〜Ｍ６の電流切替えスイッチ動作において、スイッチを完全にＯＦＦできる振幅電圧をＶｒｅｆとすると、ローカル信号ＬＯの振幅ＶＬＯが、Ｖｒｅｆ≦ＶＬＯという関係が成り立つ時、スイッチとして完全にＯＦＦすることができる。ここで、ローカル信号ＬＯの振幅ＶＬＯが増加する程、スイッチ特性が向上するので、変換電圧利得Ｇａｉｎは増加することになる。一方、入力３次インターセプトポイントＩＩＰ３は、Ｖｒｅｆ＝ＶＬＯを境に、急激に劣化する。つまりミキサの性能を示す出力３次インターセプトポイントＯＩＰ３および雑音指数ＮＦが最大となるのは、近似的にＶｒｅｆ≒ＶＬＯの関係が成り立つ時である。
【００６４】
そこで、このミキサ回路３１では、ローカル信号ＬＯの振幅ＶＬＯを、スイッチを完全にＯＦＦできる振幅電圧Ｖｒｅｆと略等しく設定する。これによって、
前記変換電圧利得Ｇａｉｎを増加することができる。
【００６５】
図３は、あるサンプル時間におけるスイッチ段３３のＮＭＯＳトランジスタＭ３〜Ｍ６のドレイン電流Ｉｄｓの過渡解析結果を示している。この図３からは、バイパス電流Ｉｐａｔｈが大きい程、スイッチ段３３のＮＭＯＳトランジスタＭ３〜Ｍ６に流れる電流が小さく、ＯＦＦ動作時間がより長くなり、理想入力である方形波に近付くことが理解される。こうして、図２と同様に、バイパス電流Ｉｐａｔｈによってスイッチ段３３に流れる電流を減らす場合の方が、より確実なＯＦＦ領域の動作を実現でき、スイッチ段３３のスイッチング性能を向上し、変換電圧利得Ｇａｉｎを向上することができる。
【００６６】
注目すべきは、このミキサ回路３１では、前記バイパス電流Ｉｐａｔｈが、出力３次インターセプトポイントＯＩＰ３が最大となるように設定されていることである。図４は、上述のように構成されるミキサ回路３１の具体的構成を示す電気回路図である。この図４の構成では、図１におけるインピーダンス素子３４，３５，３６を、それぞれインダクタＬ１，Ｌ２，Ｌ３で構成し、定電流源Ｆ１，Ｆ２を、それぞれＮＭＯＳトランジスタＭ７，Ｍ８で構成し、定電流源Ｆ３，Ｆ４を、それぞれＰＭＯＳトランジスタＭ９，Ｍ１０で構成している。
【００６７】
このように構成することで、増幅段３２から見ると、定電流源Ｆ３，Ｆ４を構成するＰＭＯＳトランジスタＭ９，Ｍ１０の方が、スイッチ段３３のＮＭＯＳトランジスタＭ１，Ｍ２よりもインピーダンスが高いので、高周波信号ＲＦはほぼ全てスイッチ段３３に伝わることになる。つまりＰＭＯＳトランジスタＭ９，Ｍ１０で構成する電流パスは、単に直流の定電流源Ｆ３，Ｆ４を実現するに過ぎない。
【００６８】
ＮＭＯＳトランジスタＭ７，Ｍ８は、前述のように相互に等しい定電流が得られるように、相互に等しい素子面積に形成され、かつそのゲートには、共通にバイアス電圧Ｖｂ１が与えられる。同様に、ＰＭＯＳトランジスタＭ９，Ｍ１０も、前述のように相互に等しい定電流が得られるように、相互に等しい素子面積に形成され、かつそのゲートには、共通にバイアス電圧Ｖａ１が与えられる。また、前記出力負荷３４，３５のインピーダンスの値も相互に等しくなるように、インダクタＬ１，Ｌ２のインダクタンスも相互に等しく設定される。前記バイアス電圧Ｖａ１，Ｖｂ１およびインダクタＬ１，Ｌ２のインダクタンスは、前述のようにインダクタＬ３によって入出力特性の線形性を改善した上で、所望の変換電圧利得Ｇａｉｎが得られるようにそれぞれ設定される。
【００６９】
その後、このミキサ回路３１では、前述のように出力３次インターセプトポイントＯＩＰ３が最大となるバイパス電流Ｉｐａｔｈが得られるように、前記バイアス電圧Ｖａ１がさらに設定される。図５は、ミキサの全電流、すなわち増幅段３２のＮＭＯＳトランジスタＭ１，Ｍ２を流れる電流を８０ｍＡの一定値として、バイパス電流Ｉｐａｔｈを変化させた場合における前記変換電圧利得Ｇａｉｎ、入力３次インターセプトポイントＩＩＰ３、出力３次インターセプトポイントＯＩＰ３および雑音指数ＮＦをプロットして示すグラフである。
【００７０】
前記バイパス電流Ｉｐａｔｈが増加するにつれ、スイッチ段３３のＯＦＦ領域の動作が確実となり、変換電圧利得Ｇａｉｎが増加する。この図５では、変換電圧利得Ｇａｉｎは、バイパス電流Ｉｐａｔｈが６０ｍＡでピークとなり、これに対して入力３次インターセプトポイントＩＩＰ３は、バイパス電流Ｉｐａｔｈが２０ｍＡでピークとなっている。したがって、２つのピークが異なっているので、前記特開２０００−５９１４７号のように、入力３次インターセプトポイントＩＩＰ３のピークのみを優先してバイパス電流Ｉｐａｔｈを決定することは、多少なりとも変換電圧利得Ｇａｉｎを犠牲にすることになり、それに伴って雑音指数ＮＦが低下してしまう。
【００７１】
そこで、このミキサ回路３１では、前記出力３次インターセプトポイントＯＩＰ３を、変換電圧利得Ｇａｉｎと入力３次インターセプトポイントＩＩＰ３とをバランス良く設定できる指標として導入するものである。図５では、バイパス電流Ｉｐａｔｈが３０ｍＡのときに該出力３次インターセプトポイントＯＩＰ３の値はピークとなっており、このとき、ミキサの性能がピークに到達したとみなし、そのときの電流量にバイパス電流Ｉｐａｔｈの値を設定する。
【００７２】
これによって、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、前記変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下が抑えられていることが理解される。また、バイパス電流Ｉｐａｔｈが０ｍＡである従来の図１７の構成に比べて、前記３０ｍＡで出力３次インターセプトポイントＯＩＰ３が２．６ｄＢｍ程度向上している。こうして、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【００７３】
ここで、前記図２を参照して、横軸に示すローカル信号ＬＯの振幅ＶＬＯが小さくなると、前述のように波形の最小値が０ｍＡに到達できず、ＯＦＦ動作が不完全となる。しかしながら、前記入力３次インターセプトポイントＩＩＰ３のメカニズムに関しては、未だ明確に示している文献が乏しいのが現状ではあるが、シミュレーションにおける入力３次インターセプトポイントＩＩＰ３は、スイッチが完全なＯＦＦ動作を実現した状態を境に急激に劣化する。
【００７４】
したがって、ローカル信号ＬＯの強度によって出力３次インターセプトポイントＯＩＰ３が最大となるバイパス電流Ｉｐａｔｈの値がそれぞれ存在することになる。つまり、前記図５で示すような出力３次インターセプトポイントＯＩＰ３の特性は、ローカル信号ＬＯの強度毎に異なったものとなり、さらに詳しく説明すると、強度が大きい（小さい）時は振幅が大きい（小さい）のでスイッチング特性が向上し（劣化し）、バイパス電流Ｉｐａｔｈの値は少なく（多く）なる。このため、前記バイパス電流Ｉｐａｔｈの値は、前記ＶＣＯからスイッチ段３３のＮＭＯＳトランジスタＭ３〜Ｍ６へ与えられるローカル信号ＬＯの強度に応じて、そのローカル信号ＬＯの強度で出力３次インターセプトポイントＯＩＰ３が最大となるように設定される。
【００７５】
また、この出力３次インターセプトポイントＯＩＰ３と同様に、前記変換電圧利得Ｇａｉｎ、雑音指数ＮＦおよび入力３次インターセプトポイントＩＩＰ３を最もバランス良く設定する指標として、新たなパラメータＮＰ（Ｎｅｗ Ｐａｒａｍｅｔｅｒ ）を導入してもよい。このパラメータＮＰは、ＯＩＰ３−ＮＦで求められる。
【００７６】
図６に、前記出力３次インターセプトポイントＯＩＰ３、雑音指数ＮＦおよびパラメータＮＰをプロットして示す。雑音指数ＮＦは、上述の説明から明らかなように、小さい程良い。したがって、前記パラメータＮＰは、雑音指数ＮＦが悪く（値が大きく）なる程、適切でない状態になり、該パラメータＮＰは劣化する。この図６の場合、前記バイパス電流Ｉｐａｔｈの値は、３０ｍＡとなる。このようにして、前記パラメータＮＰを導入することで、出力３次インターセプトポイントＯＩＰ３や雑音指数ＮＦを個別に評価しただけでは判断することが難しい、適切なバイパス電流Ｉｐａｔｈの値を見出すことができる。
【００７７】
本発明の実施の第２の形態について、図７に基づいて説明すれば、以下のとおりである。
【００７８】
図７は、本発明の実施の第２の形態のミキサ回路４１の電気的構成を示すブロック図である。このミキサ回路４１は、前述の図４で示すミキサ回路３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このミキサ回路４１では、前記図１で示すミキサ回路３１における定電流源Ｆ３，Ｆ４が、カスコード接続される２段のＰＭＯＳトランジスタＭ９，Ｍ９ａ；Ｍ１０，Ｍ１０ａで構成されることである。前記ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートには、共通に前記バイアス電圧Ｖａ１が与えられ、追加されたＰＭＯＳトランジスタＭ９ａ，Ｍ１０ａのゲートには、共通にバイアス電圧Ｖａ２が与えられる。これらのバイアス電圧Ｖａ１，Ｖａ２は、規定のレベルのローカル信号ＬＯが入力された状態で、前記出力３次インターセプトポイントＯＩＰ３またはパラメータＮＰが最大となるように設定される。
【００７９】
このように、定電流源Ｆ３，Ｆ４をトランジスタで構成することで、スイッチ段３３に流れる電流を調整可能にし、さらにそのトランジスタを、カスコード接続された２段のＰＭＯＳトランジスタＭ９，Ｍ９ａ；Ｍ１０，Ｍ１０ａで構成することによって、前記バイパス電流Ｉｐａｔｈの制御精度を向上することができる。
【００８０】
本発明の実施の第３の形態について、図８に基づいて説明すれば、以下のとおりである。
【００８１】
図８は、本発明の実施の第３の形態のミキサ回路５１の電気的構成を示すブロック図である。このミキサ回路５１は、前述の図１で示すミキサ回路３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、高周波信号ＲＦが、前述の図１で示すミキサ回路３１ではバランス入力であるのに対して、このミキサ回路５１ではシングル入力となっていることである。これに対応して、増幅段３２は前記高周波信号ＲＦがゲートに入力されるＮＭＯＳトランジスタＭ１１から構成され、スイッチ段３３はバランス入力の前記ローカル信号ＬＯがゲートにそれぞれ入力されるＮＭＯＳトランジスタＭ１２，Ｍ１３から構成されている。
【００８２】
前記ＮＭＯＳトランジスタＭ１１のソースは第１の定電流源Ｆ１１を介してローレベルの電源に接続されており、ドレインには前記ＮＭＯＳトランジスタＭ１２，Ｍ１３のソースが接続される。前記ＮＭＯＳトランジスタＭ１２，Ｍ１３のドレインは前記出力負荷３４，３５を介してハイレベルの電源にそれぞれ接続されるとともに、中間周波信号ＩＦのバランス出力端となる。また、前記ＮＭＯＳトランジスタＭ１１のドレイン、すなわち増幅段３２とスイッチ段３３との接続部に、第２の定電流源Ｆ１２を介して、ハイレベルの電源からバイパス電流が供給される。これによって、シングル入力である高周波信号ＲＦを受け、バランス入力を持つローカル信号ＬＯとの積を計算し、中間周波信号ＩＦを生成することができる。
【００８３】
このように構成し、前記定電流源Ｆ１２からのバイパス電流Ｉｐａｔｈを前述のように出力３次インターセプトポイントＯＩＰ３またはパラメータＮＰが最大となるように設定することで、シングルバランスミキサにおいても、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【００８４】
本発明の実施の第４の形態について、図９に基づいて説明すれば、以下のとおりである。
【００８５】
図９は、本発明の実施の第４の形態のミキサ回路６１の電気的構成を示すブロック図である。このミキサ回路６１は、前述の図１で示すミキサ回路３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、前述の図１で示すミキサ回路３１はＭＯＳトランジスタ構成であるのに対して、このミキサ回路５１ではバイポーラトランジスタ構成となっていることである。したがって、前記図１８で示す従来のミキサ回路２１にも類似している。
【００８６】
したがって、前記増幅段３２は一対のＮ型トランジスタＱ１，Ｑ２から成り、前記スイッチ段３３は２対のＮ型トランジスタＱ３，Ｑ４；Ｑ５，Ｑ６から構成される。高周波信号ＲＦのバランス入力が前記トランジスタＱ１，Ｑ２のベースにそれぞれ与えられ、ローカル信号ＬＯのバランス入力が前記トランジスタＱ３，Ｑ６のベースおよびトランジスタＱ４，Ｑ５のベースにそれぞれ与えられる。トランジスタＱ３，Ｑ５のコレクタおよびトランジスタＱ４，Ｑ６のコレクタは、出力負荷３４，３５を介してハイレベルの電源にそれぞれ接続されるとともに、中間周波信号ＩＦのバランス出力端となる。前記トランジスタＱ１，Ｑ２のエミッタは、それぞれ第１および第２の定電流源Ｆ２１，Ｆ２２を介してローレベルの電源に接続されており、また前記トランジスタＱ１，Ｑ２のエミッタ間には前記線形性の向上および変換電圧利得の低下を回避するために、インピーダンス素子３６が接続されている。
【００８７】
また、前記トランジスタＱ１，Ｑ２のコレクタ、すなわち増幅段３２とスイッチ段３３との接続部に、第３および第４の定電流源Ｆ２３，Ｆ２４を介して、ハイレベルの電源からバイパス電流Ｉｐａｔｈが供給される。この定電流源Ｆ２３，Ｆ２４からのバイパス電流Ｉｐａｔｈを、前述のように出力３次インターセプトポイントＯＩＰ３またはパラメータＮＰが最大となるように設定する。
【００８８】
このようにして、バイポーラトランジスタの構成であっても、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。なお、バイポーラトランジスタ構成とすることで、ローカル信号ＬＯおよび高周波信号ＲＦはそれぞれ電流入力型になり、それ以外は図１に示したミキサ回路３１と基本的に同様に作用する。また、定電流源Ｆ２１，Ｆ２２も、バイポーラトランジスタを用いて構成することができ、その場合にチップ上の同一エリアにレイアウトすることによって、その占有面積の拡大を回避することができる。また、上述のＭＯＳトランジスタの場合と同様に、対を成すトランジスタＱ１，Ｑ２；Ｑ３，Ｑ４；Ｑ５，Ｑ６の電流特性を揃えることができる。
【００８９】
本発明の実施の第５の形態について、図１０〜図１５に基づいて説明すれば、以下のとおりである。
【００９０】
図１０は、本発明の実施の第５の形態のミキサ回路７１の電気的構成を示すブロック図である。このミキサ回路７１は、前述の図７で示すミキサ回路４１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このミキサ回路７１では、制御回路７２によってローカル信号ＬＯのピーク強度を検出し、その検出結果に応じて、前記第３および第４の定電流源を構成するカスコード接続された２段のＰＭＯＳトランジスタＭ９，Ｍ９ａ；Ｍ１０，Ｍ１０ａのバイアス電圧Ｖａ１，Ｖａ２を、前記出力３次インターセプトポイントＯＩＰ３またはパラメータＮＰが最大となるように、ダイナミックに制御することである。これによって、ローカル信号ＬＯの強度の変化をモニタし、常にミキサの性能を最大にする安定した制御が可能となる。
【００９１】
また、このミキサ回路７１では、前記特開２００１−１２７５５５号で提案されているのと同様に、高周波信号ＲＦの入力端子を、該高周波信号ＲＦが入力される差動対の対面に相当するＮＭＯＳトランジスタのドレイン部に、キャパシタＣｐ１，Ｃｐ２等で交差接続し、線形性を向上している。しかしながら、このような構成は、ミキサ回路全体の占有面積がさらに増大することになり、ばらつきの要因となる他、広帯域の入力に対し周波数特性等が悪化することになるので、大幅な性能向上に至らない。したがって、このミキサ回路７１で注目すべきは、以下に説明するように、前記キャパシタＣｐ１，Ｃｐ２をレイアウト上でコンパクトに実装していることである。
【００９２】
さらにまた、集積回路の製造が、集積回路全体で一様な条件の下で行われないために、ミキサを構成する素子を、たとえ全く同じサイズで集積回路上に形成しても、集積回路上の配置の違いによって特性が異なってくることがある。そこでこのミキサ回路７１では、このような素子特性の偏差も極力避けるために、以下に説明するように、幾何学的に対称となるようにレイアウトを工夫している。
【００９３】
先ず、スイッチ段３３のＮＭＯＳトランジスタＭ３〜Ｍ６のレイアウトについて、図１１〜図１３を用いて説明する。前記の集積回路上の配置の違いによる特性誤差を極力回避するために、先ずＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６の差動対に関しては、半導体集積回路上でトランジスタのチャネル幅Ｗをそれぞれ最小単位αに並列分割し、入れ子状に連鎖結合した構造を用いる。
【００９４】
具体的には、図１１で示すＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６を、図１２で示すような配列図で表現する。この図１２では、チャネル幅Ｗ’をそれぞれ前記最小単位αとしている。この図１２の例では、ＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６の並列数は２であるので、該ＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６それぞれの実質的なチャネル幅Ｗは２αとなる。そして、図１３で示すように、この最小チャネル幅（Ｗ’＝α）の８つのＮＭＯＳトランジスタＭ３１，Ｍ５１；Ｍ６１，Ｍ４１；Ｍ３２，Ｍ５２；Ｍ６２，Ｍ４２を、入れ子状に配列し、並列接続する。
【００９５】
これによって、前記素子特性の偏差を抑制するとともに、チップ面積の縮小が可能となってコストを抑えることもできる。また、この図１３で示すレイアウトの特徴は、ゲート・ソース・ドレインの重心が一致するようにトランジスタを配置していることにある。
【００９６】
一方、図１４には、前記第１の定電流源を構成するＮＭＯＳトランジスタＭ７，Ｍ８のレイアウトを示す。これらのＮＭＯＳトランジスタＭ７，Ｍ８は、半導体集積回路上で、増幅段３２においてそれぞれに対応するＮＭＯＳトランジスタＭ１，Ｍ２に対して、一直線上に配列されるのではなく、開脚状に折返して配置している。これによって、図１４で示すように、高周波信号ＲＦの配線を、他配線と交差することなく、直接該増幅段３２のＮＭＯＳトランジスタＭ１，Ｍ２ゲートに与えることができる。
【００９７】
さらにまた、この図１４では、インダクタＬ３を、Ｌ３ａとＬ３ｂとに直列に等分割し、特性を揃えている。このように幾何学的に対称な配置とすることで、温度変化や電源電圧の変動に関わらず、前記第１の定電流源による直流バイアスを安定させることができる。
【００９８】
また、第１の定電流源であるＮＭＯＳトランジスタＭ７を流れる電流値と、第２の定電流源であるＮＭＯＳトランジスタＭ８を流れる電流値とが略等しくなるように設定されている。これは、両者が等しくなる程、インピーダンス素子としてのインダクタＬ３に常時流れる直流電流が少なくなり、一方、前記インダクタＬ３を流れる電流が少なくなれば、温度変化や電源電圧の変動などに関わらず、マイグレーションに対する安全性も更に高まり、その結果、変換電圧利得Ｇａｉｎの低下および電源電圧の不足を回避することができるためである。さらにまた、前記電流値を略等しくすることで、インダクタＬ３の配線幅を狭くする等、インピーダンス素子の占有面積を縮小化することもできる。
【００９９】
さらにまた、この図１４では、線形性を向上するために、前記高周波信号ＲＦの入力端子ＲＦＩＮ−，ＲＦＩＮ＋を、該高周波信号ＲＦが入力される差動対の対面に相当するＮＭＯＳトランジスタＭ１，Ｍ２のドレイン部のＮｏｄｅ１，Ｎｏｄｅ２に、キャパシタＣｐ１，Ｃｐ２を介して交差接続している。具体的には、図１５に示すように、前記高周波信号ＲＦの一対の信号線を、他方のＮＭＯＳトランジスタＭ２，Ｍ１のドレイン配線上に積層配置し、それらの配線間に形成される寄生容量によって接続する。この配線間の寄生容量は、メタル層の面積で算出可能であり、変換電圧利得Ｇａｉｎの性能が劣化しない程度の大きさとされる。
【０１００】
ここで、一般に、トランジスタのドレイン電圧の変化は、ゲート電圧の変化と逆相である。つまり、差動対において一方のトランジスタのゲートと他方のトランジスタのドレインとは同相となる。前記高周波信号ＲＦは、トランジスタの非線形性によって歪まされて、ドレインに現れるが、上述のようにキャパシタＣｐ１，Ｃｐ２を介してドレインに直接入力された信号は全く歪成分を持たない。したがって、Ｎｏｄｅ１，Ｎｏｄｅ２上で、歪を打消す効果を得ることができ、線形性を向上することができる。
【０１０１】
また、前記キャパシタＣｐ１，Ｃｐ２として、配線間の寄生容量を利用することで、素子の占有面積の増加を抑え、かつバラツキも少なく、これによって入出力特性の線形性が良好となり、電気的特性の安定化を図ることもできる。
【０１０２】
なお、上述のようなキャパシタＣｐ１，Ｃｐ２およびトランジスタのレイアウト上の工夫は、上述の各ミキサ回路３１，４１，５１，６１についても同様に適用することができる。
【０１０３】
【発明の効果】
本発明のミキサ回路は、以上のように、スーパーヘテロダイン方式の受信装置などに用いられ、第１および第２の信号を混合して出力するミキサ回路において、電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続されて構成されるいわゆるギルバートセル型のミキサ回路を構成するにあたって、先ず第２の電流源を設けて、増幅段とスイッチ段との間にバイパス電流を供給し、該増幅段とスイッチ段との動作電流を独立に制御する。これによって、スイッチ段に入力される第２の信号に充分な強度が得られないために該スイッチ段が少ない動作電流で確実にＯＦＦ動作を実現するようにしても、増幅段のトランジスタを飽和領域で動作させることができ、動作電流の増加に伴う各トランジスタサイズの増加という問題を回避でき、前記回路の占有面積を抑え、またスイッチ段におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上を図ることができる。さらに、ＶＣＯバッファの寄生負荷を低減することにも貢献し、該ミキサ回路を備えたチューナチップ全体としての低消費電力化に効果を得ることができる。
【０１０４】
そして、次に前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３が最大となるように設定する。
【０１０５】
それゆえ、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下を抑えることができる。これによって、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【０１０６】
また、本発明のミキサ回路は、以上のように、前記ギルバートセル型のミキサ回路において、第２の電流源を設け、この第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定する。
【０１０７】
それゆえ、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下も抑えることができる。これによって、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【０１０８】
さらにまた、本発明のミキサ回路は、以上のように、前記第２の信号の強度が変化すると、スイッチ段の動作電流が変化し、前記出力３次インターセプトポイントＯＩＰ３およびパラメータＮＰが最大となるバイパス電流の値も変化するので、制御手段が、この第２の信号の強度に適応して、バイパス電流の値をダイナミックに制御する。
【０１０９】
それゆえ、前記第２の信号の強度の変化をモニタし、常にミキサの性能を最大にする安定した制御が可能となる。
【０１１０】
また、本発明のミキサ回路は、以上のように、前記スイッチ段を構成するトランジスタによる電流切替えスイッチ動作において、ＯＦＦ動作が完全となる振幅電圧と前記第２の信号の振幅を略等しく設定する。
【０１１１】
それゆえ、変換電圧利得Ｇａｉｎを増加することができる。
【０１１２】
さらにまた、本発明のミキサ回路は、以上のように、前記増幅段が、差動対を構成する一対の第１および第２のトランジスタから成り、前記スイッチ段が、差動対を構成する２対の第３および第４のトランジスタと第５および第６のトランジスタとが交差接続されて成るダブルバランス形のミキサ回路であり、前記第１の信号のバランス入力が前記第１および第２のトランジスタのゲートにそれぞれ与えられ、前記第２の信号のバランス入力が前記第３および第６のトランジスタのゲートならびに前記第４および第５のトランジスタのゲートにそれぞれ与えられ、前記第３および第５のトランジスタのドレインならびに前記第４および第６のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１および第２のトランジスタのソースは、それぞれ第１および第２の定電流源を介してローレベルの電源に接続されており、また前記第１および第２のトランジスタのソース間にはインピーダンス素子が接続され、前記第１および第２のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第３および第４の定電流源をそれぞれ介して、ハイレベルの電源からバイパス電流が供給される。
【０１１３】
それゆえ、前記ギルバートセル型で、ダブルバランス型のミキサ回路を構成することができる。
【０１１４】
また、本発明のミキサ回路は、以上のように、前記第３および第４の定電流源を、トランジスタで構成する。
【０１１５】
それゆえ、スイッチ段に流れる電流を調整可能なミキサ回路を実現することができる。
【０１１６】
さらにまた、本発明のミキサ回路は、以上のように、前記トランジスタを、カスコード接続で構成する。
【０１１７】
それゆえ、より精度の高いバイパス電流制御が可能となる。
【０１１８】
また、本発明のミキサ回路は、以上のように、半導体集積回路上で、前記スイッチ段を構成する第３〜第６のトランジスタのチャネル幅をそれぞれ最小単位に並列分割し、入れ子状に連鎖結合した構造に形成する。
【０１１９】
それゆえ、スイッチ段を構成する第３〜第６のトランジスタが幾何学的に対称となるようにレイアウトされ、素子特性の偏差を回避するとともに、チップ面積の縮小が可能となってコストを抑えることもできる。
【０１２０】
さらにまた、本発明のミキサ回路は、以上のように、入力インピーダンス整合および線形性の向上のために、前記増幅段を構成する第１および第２のトランジスタのソース間に設けられる前記インピーダンス素子をインダクタで実現し、かつそのインダクタを直列に等分割して特性を揃え、さらに前記第１およびおよび第２のトランジスタに対して幾何学的に対称な配置とする。
【０１２１】
それゆえ、温度変化や電源電圧の変動に関わらず、前記第１の定電流源による直流バイアスを安定させることができる。
【０１２２】
また、本発明のミキサ回路は、以上のように、前記第１の定電流源および第２の定電流源の電流値を略等しく設定する。
【０１２３】
それゆえ、変換電圧利得Ｇａｉｎの低下および電源電圧の不足を回避することができるとともに、前記インピーダンス素子をインダクタで実現した場合にはその配線幅を狭くする等、該インピーダンス素子の占有面積を縮小化することもできる。
【０１２４】
さらにまた、本発明のミキサ回路は、以上のように、前記第１および第２の定電流源を第７および第８のトランジスタで構成し、第１および第２のトランジスタのソースがドレインにそれぞれ接続されるその第７および第８のトランジスタを対応する第１および第２のトランジスタに対して一直線上に配置するのではなく、開脚状に折り返して配置する。
【０１２５】
それゆえ、前記第１および第２のトランジスタのゲートに与えられる第１の信号の信号線と他の信号の信号線との交差を回避することができる。
【０１２６】
また、本発明のミキサ回路は、以上のように、一対の第１の信号の信号線を他方のトランジスタのドレイン配線上に積層配置する。
【０１２７】
それゆえ、積層された２つの信号配線の容量結合によって、前記ドレイン配線上の信号の歪を打消す効果を得ることができ、線形性を向上することができる。また、配線間の寄生容量を利用することで、素子の占有面積の増加を抑え、かつバラツキも少なく、これによって入出力特性の線形性が良好となり、電気的特性の安定化を図ることもできる。
【０１２８】
さらにまた、本発明のミキサ回路は、以上のように、前記増幅段が、第１のトランジスタから成り、前記スイッチ段が、差動対を構成する一対の第２および第３のトランジスタから成るシングルバランス形のミキサ回路であり、前記第１の信号のシングル入力が前記第１のトランジスタのゲートに与えられ、前記第２の信号のバランス入力が前記第２および第３のトランジスタのゲートに与えられ、前記第２および第３のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１のトランジスタのソースは、第１の定電流源を介してローレベルの電源に接続されており、前記第１のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第２の定電流源を介して、ハイレベルの電源からバイパス電流が供給される。
【０１２９】
それゆえ、前記ギルバートセル型で、シングルバランス型のミキサ回路を構成することができる。そして、シングル入力であるので、トランス等の部品数を削減した低コストなチューナの実現に非常に有効である。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のミキサ回路の電気的構成を示すブロック図である。
【図２】ギルバートセル型のミキサ回路においてスイッチ段を構成する１つのＮＭＯＳトランジスタのＶｇｓ−Ｉｄｓ特性を示すグラフである。
【図３】あるサンプル時間におけるスイッチ段のＮＭＯＳトランジスタのドレイン電流の過渡解析結果を示すグラフである。
【図４】図１で示すミキサ回路の具体的構成を示す電気回路図である。
【図５】ミキサの全電流を一定値として、バイパス電流を変化させた場合における変換電圧利得Ｇａｉｎ、入力３次インターセプトポイントＩＩＰ３、出力３次インターセプトポイントＯＩＰ３および雑音指数ＮＦをプロットして示すグラフである。
【図６】ミキサの全電流を一定値として、バイパス電流を変化させた場合における出力３次インターセプトポイントＯＩＰ３、雑音指数ＮＦおよびパラメータＮＰをプロットして示すグラフである。
【図７】本発明の実施の第２の形態のミキサ回路の電気的構成を示すブロック図である。
【図８】本発明の実施の第３の形態のミキサ回路の電気的構成を示すブロック図である。
【図９】本発明の実施の第４の形態のミキサ回路の電気的構成を示すブロック図である。
【図１０】本発明の実施の第５の形態のミキサ回路の電気的構成を示すブロック図である。
【図１１】図１０で示すミキサ回路におけるスイッチ段の回路構造を説明するための図である。
【図１２】図１０で示すミキサ回路におけるスイッチ段の回路構造を説明するための図である。
【図１３】図１０で示すミキサ回路におけるスイッチ段の構造を説明するための図である。
【図１４】図１０で示すミキサ回路において、第１の定電流源を構成するＮＭＯＳトランジスタのレイアウトを示す図である。
【図１５】図１０で示すミキサ回路におけるキャパシタの構造を説明するための図である。
【図１６】ギルバートセル型の典型的な従来技術のミキサ回路のブロック図である。
【図１７】前記ギルバートセル型の他の従来技術のミキサ回路のブロック図である。
【図１８】前記ギルバートセル型のさらに他の従来技術のミキサ回路のブロック図である。
【符号の説明】
【発明の属する技術分野】
本発明は、スーパーヘテロダイン方式の受信装置などで好適に実施されるミキサ回路に関する。
【０００２】
【従来の技術】
前記スーパーヘテロダイン方式の受信装置などでは、ミキサ回路は、高周波信号ＲＦにローカル信号ＬＯを乗算して周波数変換し、乗算結果として中間周波信号ＩＦを生成する。そして、ケーブルテレビチューナ等に用いられる広帯域の受信装置では、チャンネル間の相互干渉を防ぐために、線形性の高い（歪の小さい）ミキサが必要となる。さらに、高周波帯で信号を増幅するには、コストのかかるアンプを何段も用意する必要がある。このように線形性を確保しつつ、変換電圧利得を向上できるようなミキサ回路を半導体集積回路で実現できるミキサ回路として、いわゆるギルバートセルを用いたミキサ回路が挙げられる。
【０００３】
そのギルバートセルを用いたミキサ回路の典型的な従来技術は、実開平５−５９９３８号で示される。図１６は、その従来技術によるミキサ回路１のブロック図である。前記ギルバートセル形ミキサ回路とは、一対のＮＭＯＳトランジスタｍ１，ｍ２から成る増幅段２と、２対のＮＭＯＳトランジスタｍ３，ｍ４；ｍ５，ｍ６が交差接続されて成る前記スイッチ段３とを直列に接続した回路である。この図１６のミキサ回路１では、高周波信号ＲＦおよびローカル信号ＬＯの両方が、バランス入力（入力端子が２個あり、その入力端子間に信号を加えるもの）であり、ダブルバランス形ミキサと呼ばれている。ここで、参照符４は定電流源、５，６は出力負荷、ｒｅは発振防止用の抵抗である。
【０００４】
また、他の従来技術として、特開２００１−１１１３５４号公報が挙げられる。図１７は、その従来技術によるミキサ回路１１のブロック図である。前述の図１６のミキサ回路１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このミキサ回路１１では、前記増幅段２のトランジスタｍ１，ｍ２のソースに電流源を意味するＮＭＯＳトランジスタｍ７，ｍ８をそれぞれ接続するとともに、トランジスタｍ１，ｍ２のソース間、つまりトランジスタｍ７，ｍ８のドレイン間にインダクタｌ３を接続した構成が示されている。前記出力負荷５，６には、インダクタｌ１，ｌ２が対応している。
【０００５】
さらにまた、他の従来技術の特開２００１−１２７５５５号公報には、差動対に入力するバランス入力の高周波信号ＲＦの入力端子を、同差動対の対面に相当するトランジスタのドレイン部に、各々キャパシタ等を交差接続することによって、歪を改善する構成が示されている。
【０００６】
上述のように構成される従来のミキサ回路において、変換電圧利得および線形性を向上させる手法の１つに、動作電流の増加を挙げることができる。しかしながら、上述のような構成のままでは、前記動作電流の増加に伴い、電源電圧Ｖｄｄが著しく不足する傾向があり、増幅段２のトランジスタｍ１，ｍ２が飽和領域で動作できなくなる。このため、スイッチ段３のトランジスタｍ３〜ｍ６のサイズや電源電圧Ｖｄｄが増加し、さらには電流定格を満たすようにインダクタのメタル幅を広げる必要があり、ミキサ回路全体の占有面積がさらに増大するという問題がある。マイクロ波集積回路においては、ウェハあたりのチップの取れ数がコストに大きく影響するので、このようにチップ面積が増大すれば、そのままコストアップにつながってしまう。
【０００７】
また、上述のような従来のミキサ回路では、該ミキサ回路に入力されるローカル信号ＬＯの強度が低下すると、スイッチ段３におけるスイッチング動作性能（ＯＭ／ＯＦＦの判定性能）が劣化し、変換電圧利得の性能が著しく劣化し、これを補償する手段を与えなければ、ミキサ回路は容易に性能限界に到達してしまうという問題がある。
【０００８】
そこで、このような問題を解決するための他の従来技術として、特開２０００−５９１４７号公報が提案された。図１８は、その従来技術によるミキサ回路２１のブロック図である。前述の図１６，１７のミキサ回路１１，２１に対応する部分には同一の参照符号を付して示す。このミキサ回路２１では、差動対を構成するトランジスタｑ１，ｑ２；ｑ３，ｑ４；ｑ５，ｑ６がバイポーラ型のトランジスタで構成されている。
【０００９】
このミキサ回路２１も、一対のトランジスタｑ１，ｑ２から成る前記増幅段２と、２対のトランジスタｑ３，ｑ４；ｑ５，ｑ６が交差接続されて成る前記スイッチ段３とを直列に接続したダブルバランス形の回路である。したがって、高周波信号ＲＦのバランス入力がトランジスタｑ１，ｑ２のベースにそれぞれ与えられ、ローカル信号ＬＯのバランス入力がトランジスタｑ３，ｑ６のベースおよびトランジスタｑ４，ｑ５のベースにそれぞれ与えられる。トランジスタｑ３，ｑ５のコレクタおよびトランジスタｑ４，ｑ６のコレクタは出力負荷５，６を介してハイレベルの電源にそれぞれ接続されるとともに、中間周波信号ＩＦのバランス出力端となる。前記トランジスタｑ１，ｑ２のエミッタは、それぞれ第１および第２の定電流源ｆ１，ｆ２を介してローレベルの電源に接続されており、また前記トランジスタｑ１，ｑ２のエミッタ間には前記線形性の向上および変換電圧利得の低下を回避するために、インピーダンス素子７が接続されている。以上の構成は、図１７で示すミキサ回路１１と同様である。
【００１０】
注目すべきは、このミキサ回路２１では、第３および第４の定電流源８，９をそれぞれ介して、前記トランジスタｑ１，ｑ２のコレクタ、すなわち増幅段２とスイッチ段３との接続部に、ハイレベルの電源からバイパス電流が供給されることである。前述のミキサ回路１，２１のようにバイパス電流がない状態では、スイッチ段３におけるスイッチング動作の性能は、ローカル信号ＬＯの強度に依存し、該強度が大きくなるとスイッチ段３３の電流切替え動作が明確になり、特にＯＦＦ領域の動作が良好になり、変換電圧利得Ｇａｉｎが向上する。しかし、常に充分なローカル信号ＬＯの強度が得られるとは限らないので、このミキサ回路２１のように構成することで、増幅段２とスイッチ段３との動作電流を独立に制御し、充分なローカル信号ＬＯの強度が得られないためにスイッチ段３が少ない動作電流で確実にＯＦＦ動作を実現するようにしても、増幅段２のトランジスタｑ１，ｑ２を飽和領域で動作させることができ、前記回路の占有面積を抑え、またスイッチ段３におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上が図られている。
【００１１】
【特許文献１】
実開平５−５９９３８号公報（公開日 平成 ５年 ８月 ６日）
【００１２】
【特許文献２】
特開２００１−１１１３５４号公報（公開日 平成１３年 ４月２０日）
【００１３】
【特許文献３】
特開２００１−１２７５５５号公報（公開日 平成１３年 ５月１１日）
【００１４】
【特許文献４】
特開２０００−５９１４７号公報（公開日 平成１２年 ２月２５日）
【００１５】
【発明が解決しようとする課題】
上述のように構成される特開２０００−５９１４７号では、増幅段２とスイッチ段３との動作電流をそれぞれ独立に設定することができ、上述のような効果を得ることが可能になるけれども、バイパス電流量が適切に選ばれているとは言えず、ミキサの性能を最大限に引出すことができないという問題がある。この点について、以下に詳述する。
【００１６】
この従来技術では、歪みと雑音とが最小となるバイパス電流量を求めるために、００３５段落に記載されているように、増幅段２のバイアス電流量、すなわち定電流源ｆ１，ｆ２の電流量を５ｍＡとして、スイッチ段３（ギルバートセル対）の動作電流量、すなわちトランジスタｑ３，ｑ４の電流量およびトランジスタｑ５，ｑ６の電流量を１〜５ｍＡで変化させて、したがって前記定電流源８，９を介するバイパス電流量を４〜０ｍＡで変化させて、図３で示す変換電圧利得Ｇａｉｎおよび雑音指数ＮＦの特性、ならびに図４で示す入力３次インターセプトポイントＩＩＰ３および雑音指数ＮＦの特性を求めている。
【００１７】
ここで、一般に、ミキサ回路において、入力電力を増加させると、出力電力はそれに比例して増加する。そこで、入力を横軸、出力を縦軸にｄＢでプロットすると、１次成分は傾き１の直線になる。一方、３次の高調波による歪を表すＩＭ３（３次相互変調歪）という出力も現れ、これは入力に対し３乗比例するので、傾き３の直線になる。これら両者の直線を延長した交点を前記入力３次相互変調歪インターセプトポイントと呼び、その交点の入力電力はＩＩＰ３と呼ばれ、出力電力はＯＩＰ３と呼ばれる。
【００１８】
なお、前記ＩＭ３とは、周波数の近い２つの信号（周波数ｆａ，ｆｂ）を入力したときに、３次歪によって２ｆａ−ｆｂと２ｆａ＋ｆｂの周波数に現れる出力である。たとえば、アップコンバートするミキサ回路で、前記高周波信号ＲＦとして６０ＭＨｚと６６ＭＨｚとを入力し、ローカル信号ＬＯとして１１２２ＭＨｚを入力すると、得られる中間周波信号ＩＦは、ＬＯ−ＲＦとＬＯ＋ＲＦとに現れ、通常、ＬＯ−ＲＦをモニタするので、１１２２−６０＝１０６２ＭＨｚと、１１２２−６６＝１０５６ＭＨｚとなる。これに対して、妨害波は、前記３次歪によって２×６０−６６＝５４ＭＨｚと、２×６６−６０＝７２ＭＨｚとに現れ、それによる歪み成分は、１１２２−５４＝１０６８ＭＨｚと、１１２２−７２＝１０５０ＭＨｚとにそれぞれ現れる。
【００１９】
そして、前記特開２０００−５９１４７号の結果では、上記の動作電流の範囲で、第００３７段落で示されるように、変換電圧利得Ｇａｉｎを０．４ｄＢ以内の範囲で略一定な値を得て、従来のミキサと同じ値を実現しつつ、スイッチ段３（ギルバートセル対）の動作電流値を２ｍＡとすると、第００３８段落で示されるように、雑音指数ＮＦに１．６ｄＢの改善、入力３次インターセプトポイントＩＩＰ３に１．５ｄＢｍの改善効果が得られたと記載されている。
【００２０】
ところが、この従来技術は、第００３９段落で示されるように、雑音指数ＮＦおよび入力３次インターセプトポイントＩＩＰ３を改善することを目的としている。これは、同公報の図３および図４で示すように雑音指数ＮＦが動作電流の増加に伴って単調に増加し、また図３で示すように変換電圧利得Ｇａｉｎの変化量が極めて少なかったので、入力３次インターセプトポイントＩＩＰ３を改善することで、ミキサ本来の性能が発揮できるものと判断したためと思われる。
【００２１】
また、この従来技術では、前記図１８で示すようなバイポーラトランジスタの構成でシミュレーションしており、同公報の図３と図４とで示すように、変換電圧利得Ｇａｉｎがピークとなる動作電流量と入力３次インターセプトポイントＩＩＰ３がピークとなる動作電流量とが偶然一致しているに過ぎない。したがって、実際にＭＯＳトランジスタで設計し、要求スペックを満たすべく、動作電流量を増加させると、変換電圧利得Ｇａｉｎの変化量は決して一定とは言えず、該変換電圧利得Ｇａｉｎがピークとなる動作電流量と入力３次インターセプトポイントＩＩＰ３がピークとなる動作電流量とは、必ずしも一致しない。したがって、上述のように入力３次インターセプトポイントＩＩＰ３のピークを優先することは、多少なりとも変換電圧利得Ｇａｉｎを犠牲にすることになり、それに伴って雑音指数ＮＦが低下してしまうので、前述のようにミキサの性能を最大限に引出しているとは言えない。
【００２２】
本発明の目的は、性能を最大限に引出すことができるミキサ回路を提供することである。
【００２３】
【課題を解決するための手段】
本発明のミキサ回路は、電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続され、前記増幅段およびスイッチ段に入力される第１および第２の信号を混合した出力を前記スイッチ段と出力負荷との間から出力するようにしたミキサ回路において、前記増幅段とスイッチ段との間にバイス電流を供給することによって、該増幅段とスイッチ段との動作電流を個別に設定する第２の電流源を備え、前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３が最大となるように設定することを特徴とする。
【００２４】
上記の構成によれば、スーパーヘテロダイン方式の受信装置などに用いられ、第１および第２の信号を混合して出力するミキサ回路において、電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続されて構成されるいわゆるギルバートセル型のミキサ回路を構成するにあたって、先ず第２の電流源を設けて、増幅段とスイッチ段との間にバイパス電流を供給し、該増幅段とスイッチ段との動作電流を独立に制御する。これによって、スイッチ段に入力される第２の信号に充分な強度が得られないために該スイッチ段が少ない動作電流で確実にＯＦＦ動作を実現するようにしても、増幅段のトランジスタを飽和領域で動作させることができ、動作電流の増加に伴う各トランジスタサイズの増加という問題を回避でき、前記回路の占有面積を抑え、またスイッチ段におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上を図ることができる。さらに、ＶＣＯバッファの寄生負荷を低減することにも貢献し、該ミキサ回路を備えたチューナチップ全体としての低消費電力化に効果を得ることができる。
【００２５】
そして、次に前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３が最大となるように設定する。この出力３次インターセプトポイントＯＩＰ３は、必ずしも変換電圧利得Ｇａｉｎのピークと入力３次インターセプトポイントＩＩＰ３のピークとが一致するとは限らないので、これらの変換電圧利得Ｇａｉｎと入力３次インターセプトポイントＩＩＰ３とをバランス良く設定できる指標として新たに導入するものである。これによって、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下を抑えることができる。これによって、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【００２６】
また、本発明のミキサ回路は、電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続され、前記増幅段およびスイッチ段に入力される第１および第２の信号を混合した出力を前記スイッチ段と出力負荷との間から出力するようにしたミキサ回路において、前記増幅段とスイッチ段との間にバイパス電流を供給することによって、該増幅段とスイッチ段との動作電流を個別に設定する第２の電流源を備え、前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定することを特徴とする。
【００２７】
上記の構成によれば、前述のようにいわゆるギルバートセル型のミキサ回路において、第２の電流源を設けて、増幅段とスイッチ段との間にバイパス電流を供給し、該増幅段とスイッチ段との動作電流を独立に制御する。これによって、スイッチ段に入力される第２の信号に充分な強度が得られないために該スイッチ段が少ない動作電流で確実にＯＦＦ動作を実現するようにしても、増幅段のトランジスタを飽和領域で動作させることができ、前記回路の占有面積を抑え、またスイッチ段におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上を図ることができる。
【００２８】
そして、前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定する。前記差の値である新たなパラメータＮＰは、前記変換電圧利得Ｇａｉｎおよび入力３次インターセプトポイントＩＩＰ３ととともに、前記雑音指数ＮＦをバランス良く設定できる指標として新たに導入するものである。これによって、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下も抑えることができる。これによって、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【００２９】
さらにまた、本発明のミキサ回路は、前記第２の信号の強度を検出し、該第２の信号の強度の変化に対して前記スイッチ段の電流切替え動作が確実になるように前記第２の電流源によるバイパス電流の値を制御する制御手段をさらに備えることを特徴とする。
【００３０】
上記の構成によれば、第２の信号の強度が変化すると、該スイッチ段の動作電流が変化し、前記出力３次インターセプトポイントＯＩＰ３およびパラメータＮＰが最大となるバイパス電流の値も変化するので、制御手段が前記第２の信号の強度に適応して、バイパス電流の値をダイナミックに制御することによって、前記第２の信号の強度の変化をモニタし、常にミキサの性能を最大にする安定した制御が可能となる。
【００３１】
また、本発明のミキサ回路は、前記スイッチ段を構成するトランジスタによる電流切替えスイッチ動作において、ＯＦＦ動作が完全となる振幅電圧と前記第２の信号の振幅を略等しく設定することを特徴とする。
【００３２】
上記の構成によれば、スイッチ段を構成するトランジスタによる電流切替えスイッチ動作において、スイッチを完全にＯＦＦできる振幅電圧をＶｒｅｆとすると、前記第２の信号の振幅ＶＬＯが、Ｖｒｅｆ≦ＶＬＯという関係が成り立つ時、スイッチとして完全にＯＦＦすることができる。そこで、上述のようにＯＦＦ動作が完全となる振幅電圧と前記第２の信号の振幅とを略等しく設定することで、変換電圧利得Ｇａｉｎを増加することができる。
【００３３】
さらにまた、本発明のミキサ回路は、前記増幅段が、差動対を構成する一対の第１および第２のトランジスタから成り、前記スイッチ段が、差動対を構成する２対の第３および第４のトランジスタと第５および第６のトランジスタとが交差接続されて成るダブルバランス形のミキサ回路であり、前記第１の信号のバランス入力が前記第１および第２のトランジスタのゲートにそれぞれ与えられ、前記第２の信号のバランス入力が前記第３および第６のトランジスタのゲートならびに前記第４および第５のトランジスタのゲートにそれぞれ与えられ、前記第３および第５のトランジスタのドレインならびに前記第４および第６のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１および第２のトランジスタのソースは、それぞれ第１および第２の定電流源を介してローレベルの電源に接続されており、また前記第１および第２のトランジスタのソース間にはインピーダンス素子が接続され、前記第１および第２のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第３および第４の定電流源をそれぞれ介して、ハイレベルの電源からバイパス電流が供給されることを特徴とする。
【００３４】
上記の構成によれば、前記ギルバートセル型で、ダブルバランス型のミキサ回路を構成することができる。
【００３５】
また、本発明のミキサ回路は、前記第２の定電流源を、トランジスタで構成することを特徴とする。
【００３６】
上記の構成によれば、スイッチ段に流れる電流を調整可能なミキサ回路を実現することができる。
【００３７】
さらにまた、本発明のミキサ回路は、前記トランジスタを、カスコード接続で構成することを特徴とする。
【００３８】
上記の構成によれば、前記第２の定電流源を複数のトランジスタをカスコード接続することで構成するので、より精度の高いバイパス電流制御が可能となる。
【００３９】
また、本発明のミキサ回路は、半導体集積回路上で、前記スイッチ段を構成する第３〜第６のトランジスタのチャネル幅をそれぞれ最小単位に並列分割し、入れ子状に連鎖結合した構造に形成することを特徴とする。
【００４０】
上記の構成によれば、ダブルバランス型のミキサ回路において、スイッチ段を構成する第３〜第６のトランジスタが幾何学的に対称となるようにレイアウトを工夫する。
【００４１】
したがって、素子特性の偏差を抑制するとともに、チップ面積の縮小が可能となってコストを抑えることもできる。
【００４２】
さらにまた、本発明のミキサ回路は、前記インピーダンス素子を、直列に等分割されて、前記第１およびおよび第２のトランジスタに対して幾何学的に対称配置されるインダクタとすることを特徴とする。
【００４３】
上記の構成によれば、ダブルバランス型のミキサ回路において、半導体集積回路上で、入力インピーダンス整合および線形性の向上のために、前記増幅段を構成する第１および第２のトランジスタのソース間に設けられる前記インピーダンス素子をインダクタで実現し、かつそのインダクタを直列に等分割して特性を揃え、さらに前記第１およびおよび第２のトランジスタに対して幾何学的に対称な配置とする。
【００４４】
したがって、温度変化や電源電圧の変動に関わらず、前記第１の定電流源による直流バイアスを安定させることができる。
【００４５】
また、本発明のミキサ回路は、前記第１の定電流源と、第２の定電流源との電流値を略等しく設定することを特徴とする。
【００４６】
上記の構成によれば、前記第１の定電流源を流れる電流値と、第２の定電流源を流れる電流値とが等しくなる程、前記入力インピーダンス整合および線形性の向上のために設けられるインピーダンス素子に常時流れる直流電流が少なくなる。一方、該インピーダンス素子がインダクタで構成される場合、該インピーダンス素子を流れる電流が少なくなれば、温度変化や電源電圧の変動などに関わらず、マイグレーションに対する安全性も更に高まる。
【００４７】
したがって、前記のように第１の定電流源および第２の定電流源の電流値を略等しく設定することで、変換電圧利得Ｇａｉｎの低下および電源電圧の不足を回避することができるとともに、該インピーダンス素子をインダクタで実現した場合にはその配線幅を狭くする等、該インピーダンス素子の占有面積を縮小化することもできる。
【００４８】
さらにまた、本発明のミキサ回路は、前記第１の定電流源を第７および第８のトランジスタで構成し、該第７および第８のトランジスタを、半導体集積回路上で、対応する第１および第２のトランジスタに対して、開脚状に折返して配置することを特徴とする。
【００４９】
上記の構成によれば、前記第１の定電流源を第７および第８のトランジスタで構成し、第１および第２のトランジスタのソースがドレインにそれぞれ接続されるその第７および第８のトランジスタを対応する第１および第２のトランジスタに対して一直線上に配置するのではなく、開脚状に折り返して配置する。
【００５０】
したがって、前記第１および第２のトランジスタのゲートに与えられる第１の信号の信号線と他の信号の信号線との交差を回避することができる。
【００５１】
また、本発明のミキサ回路は、前記第１および第２のトランジスタのゲートに接続される前記第１の信号の一対の信号線を、他方の第２および第１のトランジスタのドレイン配線上に積層配置することを特徴とする。
【００５２】
上記の構成によれば、一般に、バランス入力である前記第１の信号の入力によって、第１および第２のトランジスタのゲート、したがって第１の信号の信号線と、他方の第２および第１のトランジスタのドレイン配線とには、同相の信号が流れることになる。一方、ドレインに現れる信号は、トランジスタの非線形性によって歪まされている。
【００５３】
したがって、上述のように一対の第１の信号の信号線を他方のトランジスタのドレイン配線上に積層配置することで、２つの信号配線の容量結合によって、前記ドレイン配線上の信号の歪を打消す効果を得ることができ、線形性を向上することができる。また、配線間の寄生容量を利用することで、素子の占有面積の増加を抑え、かつバラツキも少なく、これによって入出力特性の線形性が良好となり、電気的特性の安定化を図ることもできる。
【００５４】
さらにまた、本発明のミキサ回路は、前記増幅段が、第１のトランジスタから成り、前記スイッチ段が、差動対を構成する一対の第２および第３のトランジスタから成るシングルバランス形のミキサ回路であり、前記第１の信号のシングル入力が前記第１のトランジスタのゲートに与えられ、前記第２の信号のバランス入力が前記第２および第３のトランジスタのゲートに与えられ、前記第２および第３のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１のトランジスタのソースは、第１の定電流源を介してローレベルの電源に接続されており、前記第１のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第２の定電流源を介して、ハイレベルの電源からバイパス電流が供給されることを特徴とする。
【００５５】
上記の構成によれば、前記ギルバートセル型で、シングルバランス型のミキサ回路を構成することができる。そして、シングル入力であるので、トランス等の部品数を削減した低コストなチューナの実現に非常に有効である。
【００５６】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図６に基づいて説明すれば、以下のとおりである。
【００５７】
図１は、本発明の実施の第１の形態のミキサ回路３１の電気的構成を示すブロック図である。このミキサ回路３１は、一対のＮＭＯＳトランジスタＭ１，Ｍ２から成る増幅段３２と、２対のＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６が交差接続されて成る前記スイッチ段３３とを直列に接続したダブルバランス形のミキサ回路である。したがって、高周波信号ＲＦのバランス入力が前記ＮＭＯＳトランジスタＭ１，Ｍ２のゲートにそれぞれ与えられ、ローカル信号ＬＯのバランス入力が前記ＮＭＯＳトランジスタＭ３，Ｍ６のゲートおよびＮＭＯＳトランジスタＭ４，Ｍ５のゲートにそれぞれ与えられる。ＮＭＯＳトランジスタＭ３，Ｍ５のドレインおよびＮＭＯＳトランジスタＭ４，Ｍ６のドレインは、出力負荷３４，３５を介してハイレベルの電源にそれぞれ接続されるとともに、中間周波信号ＩＦのバランス出力端となる。前記ＮＭＯＳトランジスタＭ１，Ｍ２のソースは、それぞれ第１および第２の定電流源Ｆ１，Ｆ２を介してローレベルの電源に接続されており、また前記ＮＭＯＳトランジスタＭ１，Ｍ２のソース間には前記線形性の向上および変換電圧利得の低下を回避するために、インピーダンス素子３６が接続されている。また、前記ＮＭＯＳトランジスタＭ１，Ｍ２のドレイン、すなわち増幅段３２とスイッチ段３３との接続部に、第３および第４の定電流源Ｆ３，Ｆ４をそれぞれ介して、ハイレベルの電源からバイパス電流が供給される。
【００５８】
前記ローカル信号ＬＯは、該ミキサ回路３１と同一の半導体集積回路上に形成されるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）から受けることになる。また、前記高周波信号ＲＦは、広帯域の入力信号を受けることになる。これらの設定によって、ＮＭＯＳトランジスタＭ３，Ｍ４から成る差動対およびＮＭＯＳトランジスタＭ５，Ｍ６から成る差動対はローカル信号ＬＯに応じてＮＭＯＳトランジスタＭ３，Ｍ５とＮＭＯＳトランジスタＭ４，Ｍ６とが、それぞれ同期スイッチとしてスイッチング動作して、高周波信号ＲＦとローカル信号ＬＯとの２つの信号を混合し、積として中間周波信号ＩＦを出力する。以上の構成は、前記図１８で示すミキサ回路２１を、ＮＭＯＳトランジスタで構成したものと同様である。
【００５９】
このように構成されるミキサ回路３１において、定電流源Ｆ１，Ｆ２および定電流源Ｆ３，Ｆ４の電流値はそれぞれ相互に等しく、また出力負荷３４，３５のインピーダンスの値も相互に等しい。これらの電流値およびインピーダンスは、前述のようにインピーダンス素子３６によって入出力特性の線形性を改善した上で、所望の変換電圧利得Ｇａｉｎが得られるようにそれぞれ設定される。この際、該変換電圧利得Ｇａｉｎの周波数特性の劣化は、インピーダンス素子３６に起因する。したがって、取扱う高周波信号ＲＦの周波数帯域、たとえば５０ＭＨｚ〜１ＧＨｚにおいて、周波数特性の良い変換電圧利得Ｇａｉｎを得るためには、該インピーダンス素子３６のインピーダンスを小さく設定する必要がある。
【００６０】
このように構成することで、増幅段３２とスイッチ段３３との動作電流を独立に制御し、増幅段３２のＮＭＯＳトランジスタＭ１，Ｍ２を飽和領域で動作させることができ、前記回路の占有面積を抑え、またスイッチ段３３におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上が図られている。
【００６１】
図２および図３に、前記第２の定電流源Ｆ３，Ｆ４を用いない場合と、用いた場合とのスイッチ段３３におけるＮＭＯＳトランジスタＭ３〜Ｍ６のドレイン電流Ｉｄｓの比較結果を示す。図２は、前記スイッチ段３３を構成する１つのＮＭＯＳトランジスタのＶｇｓ−Ｉｄｓ（ゲート・ソース間電圧−ドレイン電流）特性を示し、参照符α１が前記定電流源Ｆ３，Ｆ４によるバイパス電流がない状態（したがって、前記図１７の回路に相当）を示し、参照符α２が前記定電流源Ｆ３，Ｆ４によるバイパス電流がある本発明の状態（図１に相当）を示す。
【００６２】
図２の例では、ローカル信号ＬＯは増幅段３２のＮＭＯＳトランジスタＭ１，Ｍ２を飽和領域で動作させるバイアス電圧Ｖｒｅｆ（ここでは２．８Ｖ）を中心に振幅ＶＬＯ（ここでは０．３Ｖ）で変化している。スイッチ段３３段における変換電圧利得Ｇａｉｎは、理想入力である方形波に近い程、大きくなる。
【００６３】
そして、前記バイパス電流によって動作電流を低減させた方が、より確実なＯＦＦ領域の動作を実現できることが理解される。すなわち、スイッチ段３３を構成するＮＭＯＳトランジスタＭ３〜Ｍ６の電流切替えスイッチ動作において、スイッチを完全にＯＦＦできる振幅電圧をＶｒｅｆとすると、ローカル信号ＬＯの振幅ＶＬＯが、Ｖｒｅｆ≦ＶＬＯという関係が成り立つ時、スイッチとして完全にＯＦＦすることができる。ここで、ローカル信号ＬＯの振幅ＶＬＯが増加する程、スイッチ特性が向上するので、変換電圧利得Ｇａｉｎは増加することになる。一方、入力３次インターセプトポイントＩＩＰ３は、Ｖｒｅｆ＝ＶＬＯを境に、急激に劣化する。つまりミキサの性能を示す出力３次インターセプトポイントＯＩＰ３および雑音指数ＮＦが最大となるのは、近似的にＶｒｅｆ≒ＶＬＯの関係が成り立つ時である。
【００６４】
そこで、このミキサ回路３１では、ローカル信号ＬＯの振幅ＶＬＯを、スイッチを完全にＯＦＦできる振幅電圧Ｖｒｅｆと略等しく設定する。これによって、
前記変換電圧利得Ｇａｉｎを増加することができる。
【００６５】
図３は、あるサンプル時間におけるスイッチ段３３のＮＭＯＳトランジスタＭ３〜Ｍ６のドレイン電流Ｉｄｓの過渡解析結果を示している。この図３からは、バイパス電流Ｉｐａｔｈが大きい程、スイッチ段３３のＮＭＯＳトランジスタＭ３〜Ｍ６に流れる電流が小さく、ＯＦＦ動作時間がより長くなり、理想入力である方形波に近付くことが理解される。こうして、図２と同様に、バイパス電流Ｉｐａｔｈによってスイッチ段３３に流れる電流を減らす場合の方が、より確実なＯＦＦ領域の動作を実現でき、スイッチ段３３のスイッチング性能を向上し、変換電圧利得Ｇａｉｎを向上することができる。
【００６６】
注目すべきは、このミキサ回路３１では、前記バイパス電流Ｉｐａｔｈが、出力３次インターセプトポイントＯＩＰ３が最大となるように設定されていることである。図４は、上述のように構成されるミキサ回路３１の具体的構成を示す電気回路図である。この図４の構成では、図１におけるインピーダンス素子３４，３５，３６を、それぞれインダクタＬ１，Ｌ２，Ｌ３で構成し、定電流源Ｆ１，Ｆ２を、それぞれＮＭＯＳトランジスタＭ７，Ｍ８で構成し、定電流源Ｆ３，Ｆ４を、それぞれＰＭＯＳトランジスタＭ９，Ｍ１０で構成している。
【００６７】
このように構成することで、増幅段３２から見ると、定電流源Ｆ３，Ｆ４を構成するＰＭＯＳトランジスタＭ９，Ｍ１０の方が、スイッチ段３３のＮＭＯＳトランジスタＭ１，Ｍ２よりもインピーダンスが高いので、高周波信号ＲＦはほぼ全てスイッチ段３３に伝わることになる。つまりＰＭＯＳトランジスタＭ９，Ｍ１０で構成する電流パスは、単に直流の定電流源Ｆ３，Ｆ４を実現するに過ぎない。
【００６８】
ＮＭＯＳトランジスタＭ７，Ｍ８は、前述のように相互に等しい定電流が得られるように、相互に等しい素子面積に形成され、かつそのゲートには、共通にバイアス電圧Ｖｂ１が与えられる。同様に、ＰＭＯＳトランジスタＭ９，Ｍ１０も、前述のように相互に等しい定電流が得られるように、相互に等しい素子面積に形成され、かつそのゲートには、共通にバイアス電圧Ｖａ１が与えられる。また、前記出力負荷３４，３５のインピーダンスの値も相互に等しくなるように、インダクタＬ１，Ｌ２のインダクタンスも相互に等しく設定される。前記バイアス電圧Ｖａ１，Ｖｂ１およびインダクタＬ１，Ｌ２のインダクタンスは、前述のようにインダクタＬ３によって入出力特性の線形性を改善した上で、所望の変換電圧利得Ｇａｉｎが得られるようにそれぞれ設定される。
【００６９】
その後、このミキサ回路３１では、前述のように出力３次インターセプトポイントＯＩＰ３が最大となるバイパス電流Ｉｐａｔｈが得られるように、前記バイアス電圧Ｖａ１がさらに設定される。図５は、ミキサの全電流、すなわち増幅段３２のＮＭＯＳトランジスタＭ１，Ｍ２を流れる電流を８０ｍＡの一定値として、バイパス電流Ｉｐａｔｈを変化させた場合における前記変換電圧利得Ｇａｉｎ、入力３次インターセプトポイントＩＩＰ３、出力３次インターセプトポイントＯＩＰ３および雑音指数ＮＦをプロットして示すグラフである。
【００７０】
前記バイパス電流Ｉｐａｔｈが増加するにつれ、スイッチ段３３のＯＦＦ領域の動作が確実となり、変換電圧利得Ｇａｉｎが増加する。この図５では、変換電圧利得Ｇａｉｎは、バイパス電流Ｉｐａｔｈが６０ｍＡでピークとなり、これに対して入力３次インターセプトポイントＩＩＰ３は、バイパス電流Ｉｐａｔｈが２０ｍＡでピークとなっている。したがって、２つのピークが異なっているので、前記特開２０００−５９１４７号のように、入力３次インターセプトポイントＩＩＰ３のピークのみを優先してバイパス電流Ｉｐａｔｈを決定することは、多少なりとも変換電圧利得Ｇａｉｎを犠牲にすることになり、それに伴って雑音指数ＮＦが低下してしまう。
【００７１】
そこで、このミキサ回路３１では、前記出力３次インターセプトポイントＯＩＰ３を、変換電圧利得Ｇａｉｎと入力３次インターセプトポイントＩＩＰ３とをバランス良く設定できる指標として導入するものである。図５では、バイパス電流Ｉｐａｔｈが３０ｍＡのときに該出力３次インターセプトポイントＯＩＰ３の値はピークとなっており、このとき、ミキサの性能がピークに到達したとみなし、そのときの電流量にバイパス電流Ｉｐａｔｈの値を設定する。
【００７２】
これによって、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、前記変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下が抑えられていることが理解される。また、バイパス電流Ｉｐａｔｈが０ｍＡである従来の図１７の構成に比べて、前記３０ｍＡで出力３次インターセプトポイントＯＩＰ３が２．６ｄＢｍ程度向上している。こうして、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【００７３】
ここで、前記図２を参照して、横軸に示すローカル信号ＬＯの振幅ＶＬＯが小さくなると、前述のように波形の最小値が０ｍＡに到達できず、ＯＦＦ動作が不完全となる。しかしながら、前記入力３次インターセプトポイントＩＩＰ３のメカニズムに関しては、未だ明確に示している文献が乏しいのが現状ではあるが、シミュレーションにおける入力３次インターセプトポイントＩＩＰ３は、スイッチが完全なＯＦＦ動作を実現した状態を境に急激に劣化する。
【００７４】
したがって、ローカル信号ＬＯの強度によって出力３次インターセプトポイントＯＩＰ３が最大となるバイパス電流Ｉｐａｔｈの値がそれぞれ存在することになる。つまり、前記図５で示すような出力３次インターセプトポイントＯＩＰ３の特性は、ローカル信号ＬＯの強度毎に異なったものとなり、さらに詳しく説明すると、強度が大きい（小さい）時は振幅が大きい（小さい）のでスイッチング特性が向上し（劣化し）、バイパス電流Ｉｐａｔｈの値は少なく（多く）なる。このため、前記バイパス電流Ｉｐａｔｈの値は、前記ＶＣＯからスイッチ段３３のＮＭＯＳトランジスタＭ３〜Ｍ６へ与えられるローカル信号ＬＯの強度に応じて、そのローカル信号ＬＯの強度で出力３次インターセプトポイントＯＩＰ３が最大となるように設定される。
【００７５】
また、この出力３次インターセプトポイントＯＩＰ３と同様に、前記変換電圧利得Ｇａｉｎ、雑音指数ＮＦおよび入力３次インターセプトポイントＩＩＰ３を最もバランス良く設定する指標として、新たなパラメータＮＰ（Ｎｅｗ Ｐａｒａｍｅｔｅｒ ）を導入してもよい。このパラメータＮＰは、ＯＩＰ３−ＮＦで求められる。
【００７６】
図６に、前記出力３次インターセプトポイントＯＩＰ３、雑音指数ＮＦおよびパラメータＮＰをプロットして示す。雑音指数ＮＦは、上述の説明から明らかなように、小さい程良い。したがって、前記パラメータＮＰは、雑音指数ＮＦが悪く（値が大きく）なる程、適切でない状態になり、該パラメータＮＰは劣化する。この図６の場合、前記バイパス電流Ｉｐａｔｈの値は、３０ｍＡとなる。このようにして、前記パラメータＮＰを導入することで、出力３次インターセプトポイントＯＩＰ３や雑音指数ＮＦを個別に評価しただけでは判断することが難しい、適切なバイパス電流Ｉｐａｔｈの値を見出すことができる。
【００７７】
本発明の実施の第２の形態について、図７に基づいて説明すれば、以下のとおりである。
【００７８】
図７は、本発明の実施の第２の形態のミキサ回路４１の電気的構成を示すブロック図である。このミキサ回路４１は、前述の図４で示すミキサ回路３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このミキサ回路４１では、前記図１で示すミキサ回路３１における定電流源Ｆ３，Ｆ４が、カスコード接続される２段のＰＭＯＳトランジスタＭ９，Ｍ９ａ；Ｍ１０，Ｍ１０ａで構成されることである。前記ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートには、共通に前記バイアス電圧Ｖａ１が与えられ、追加されたＰＭＯＳトランジスタＭ９ａ，Ｍ１０ａのゲートには、共通にバイアス電圧Ｖａ２が与えられる。これらのバイアス電圧Ｖａ１，Ｖａ２は、規定のレベルのローカル信号ＬＯが入力された状態で、前記出力３次インターセプトポイントＯＩＰ３またはパラメータＮＰが最大となるように設定される。
【００７９】
このように、定電流源Ｆ３，Ｆ４をトランジスタで構成することで、スイッチ段３３に流れる電流を調整可能にし、さらにそのトランジスタを、カスコード接続された２段のＰＭＯＳトランジスタＭ９，Ｍ９ａ；Ｍ１０，Ｍ１０ａで構成することによって、前記バイパス電流Ｉｐａｔｈの制御精度を向上することができる。
【００８０】
本発明の実施の第３の形態について、図８に基づいて説明すれば、以下のとおりである。
【００８１】
図８は、本発明の実施の第３の形態のミキサ回路５１の電気的構成を示すブロック図である。このミキサ回路５１は、前述の図１で示すミキサ回路３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、高周波信号ＲＦが、前述の図１で示すミキサ回路３１ではバランス入力であるのに対して、このミキサ回路５１ではシングル入力となっていることである。これに対応して、増幅段３２は前記高周波信号ＲＦがゲートに入力されるＮＭＯＳトランジスタＭ１１から構成され、スイッチ段３３はバランス入力の前記ローカル信号ＬＯがゲートにそれぞれ入力されるＮＭＯＳトランジスタＭ１２，Ｍ１３から構成されている。
【００８２】
前記ＮＭＯＳトランジスタＭ１１のソースは第１の定電流源Ｆ１１を介してローレベルの電源に接続されており、ドレインには前記ＮＭＯＳトランジスタＭ１２，Ｍ１３のソースが接続される。前記ＮＭＯＳトランジスタＭ１２，Ｍ１３のドレインは前記出力負荷３４，３５を介してハイレベルの電源にそれぞれ接続されるとともに、中間周波信号ＩＦのバランス出力端となる。また、前記ＮＭＯＳトランジスタＭ１１のドレイン、すなわち増幅段３２とスイッチ段３３との接続部に、第２の定電流源Ｆ１２を介して、ハイレベルの電源からバイパス電流が供給される。これによって、シングル入力である高周波信号ＲＦを受け、バランス入力を持つローカル信号ＬＯとの積を計算し、中間周波信号ＩＦを生成することができる。
【００８３】
このように構成し、前記定電流源Ｆ１２からのバイパス電流Ｉｐａｔｈを前述のように出力３次インターセプトポイントＯＩＰ３またはパラメータＮＰが最大となるように設定することで、シングルバランスミキサにおいても、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【００８４】
本発明の実施の第４の形態について、図９に基づいて説明すれば、以下のとおりである。
【００８５】
図９は、本発明の実施の第４の形態のミキサ回路６１の電気的構成を示すブロック図である。このミキサ回路６１は、前述の図１で示すミキサ回路３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、前述の図１で示すミキサ回路３１はＭＯＳトランジスタ構成であるのに対して、このミキサ回路５１ではバイポーラトランジスタ構成となっていることである。したがって、前記図１８で示す従来のミキサ回路２１にも類似している。
【００８６】
したがって、前記増幅段３２は一対のＮ型トランジスタＱ１，Ｑ２から成り、前記スイッチ段３３は２対のＮ型トランジスタＱ３，Ｑ４；Ｑ５，Ｑ６から構成される。高周波信号ＲＦのバランス入力が前記トランジスタＱ１，Ｑ２のベースにそれぞれ与えられ、ローカル信号ＬＯのバランス入力が前記トランジスタＱ３，Ｑ６のベースおよびトランジスタＱ４，Ｑ５のベースにそれぞれ与えられる。トランジスタＱ３，Ｑ５のコレクタおよびトランジスタＱ４，Ｑ６のコレクタは、出力負荷３４，３５を介してハイレベルの電源にそれぞれ接続されるとともに、中間周波信号ＩＦのバランス出力端となる。前記トランジスタＱ１，Ｑ２のエミッタは、それぞれ第１および第２の定電流源Ｆ２１，Ｆ２２を介してローレベルの電源に接続されており、また前記トランジスタＱ１，Ｑ２のエミッタ間には前記線形性の向上および変換電圧利得の低下を回避するために、インピーダンス素子３６が接続されている。
【００８７】
また、前記トランジスタＱ１，Ｑ２のコレクタ、すなわち増幅段３２とスイッチ段３３との接続部に、第３および第４の定電流源Ｆ２３，Ｆ２４を介して、ハイレベルの電源からバイパス電流Ｉｐａｔｈが供給される。この定電流源Ｆ２３，Ｆ２４からのバイパス電流Ｉｐａｔｈを、前述のように出力３次インターセプトポイントＯＩＰ３またはパラメータＮＰが最大となるように設定する。
【００８８】
このようにして、バイポーラトランジスタの構成であっても、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。なお、バイポーラトランジスタ構成とすることで、ローカル信号ＬＯおよび高周波信号ＲＦはそれぞれ電流入力型になり、それ以外は図１に示したミキサ回路３１と基本的に同様に作用する。また、定電流源Ｆ２１，Ｆ２２も、バイポーラトランジスタを用いて構成することができ、その場合にチップ上の同一エリアにレイアウトすることによって、その占有面積の拡大を回避することができる。また、上述のＭＯＳトランジスタの場合と同様に、対を成すトランジスタＱ１，Ｑ２；Ｑ３，Ｑ４；Ｑ５，Ｑ６の電流特性を揃えることができる。
【００８９】
本発明の実施の第５の形態について、図１０〜図１５に基づいて説明すれば、以下のとおりである。
【００９０】
図１０は、本発明の実施の第５の形態のミキサ回路７１の電気的構成を示すブロック図である。このミキサ回路７１は、前述の図７で示すミキサ回路４１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このミキサ回路７１では、制御回路７２によってローカル信号ＬＯのピーク強度を検出し、その検出結果に応じて、前記第３および第４の定電流源を構成するカスコード接続された２段のＰＭＯＳトランジスタＭ９，Ｍ９ａ；Ｍ１０，Ｍ１０ａのバイアス電圧Ｖａ１，Ｖａ２を、前記出力３次インターセプトポイントＯＩＰ３またはパラメータＮＰが最大となるように、ダイナミックに制御することである。これによって、ローカル信号ＬＯの強度の変化をモニタし、常にミキサの性能を最大にする安定した制御が可能となる。
【００９１】
また、このミキサ回路７１では、前記特開２００１−１２７５５５号で提案されているのと同様に、高周波信号ＲＦの入力端子を、該高周波信号ＲＦが入力される差動対の対面に相当するＮＭＯＳトランジスタのドレイン部に、キャパシタＣｐ１，Ｃｐ２等で交差接続し、線形性を向上している。しかしながら、このような構成は、ミキサ回路全体の占有面積がさらに増大することになり、ばらつきの要因となる他、広帯域の入力に対し周波数特性等が悪化することになるので、大幅な性能向上に至らない。したがって、このミキサ回路７１で注目すべきは、以下に説明するように、前記キャパシタＣｐ１，Ｃｐ２をレイアウト上でコンパクトに実装していることである。
【００９２】
さらにまた、集積回路の製造が、集積回路全体で一様な条件の下で行われないために、ミキサを構成する素子を、たとえ全く同じサイズで集積回路上に形成しても、集積回路上の配置の違いによって特性が異なってくることがある。そこでこのミキサ回路７１では、このような素子特性の偏差も極力避けるために、以下に説明するように、幾何学的に対称となるようにレイアウトを工夫している。
【００９３】
先ず、スイッチ段３３のＮＭＯＳトランジスタＭ３〜Ｍ６のレイアウトについて、図１１〜図１３を用いて説明する。前記の集積回路上の配置の違いによる特性誤差を極力回避するために、先ずＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６の差動対に関しては、半導体集積回路上でトランジスタのチャネル幅Ｗをそれぞれ最小単位αに並列分割し、入れ子状に連鎖結合した構造を用いる。
【００９４】
具体的には、図１１で示すＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６を、図１２で示すような配列図で表現する。この図１２では、チャネル幅Ｗ’をそれぞれ前記最小単位αとしている。この図１２の例では、ＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６の並列数は２であるので、該ＮＭＯＳトランジスタＭ３，Ｍ４；Ｍ５，Ｍ６それぞれの実質的なチャネル幅Ｗは２αとなる。そして、図１３で示すように、この最小チャネル幅（Ｗ’＝α）の８つのＮＭＯＳトランジスタＭ３１，Ｍ５１；Ｍ６１，Ｍ４１；Ｍ３２，Ｍ５２；Ｍ６２，Ｍ４２を、入れ子状に配列し、並列接続する。
【００９５】
これによって、前記素子特性の偏差を抑制するとともに、チップ面積の縮小が可能となってコストを抑えることもできる。また、この図１３で示すレイアウトの特徴は、ゲート・ソース・ドレインの重心が一致するようにトランジスタを配置していることにある。
【００９６】
一方、図１４には、前記第１の定電流源を構成するＮＭＯＳトランジスタＭ７，Ｍ８のレイアウトを示す。これらのＮＭＯＳトランジスタＭ７，Ｍ８は、半導体集積回路上で、増幅段３２においてそれぞれに対応するＮＭＯＳトランジスタＭ１，Ｍ２に対して、一直線上に配列されるのではなく、開脚状に折返して配置している。これによって、図１４で示すように、高周波信号ＲＦの配線を、他配線と交差することなく、直接該増幅段３２のＮＭＯＳトランジスタＭ１，Ｍ２ゲートに与えることができる。
【００９７】
さらにまた、この図１４では、インダクタＬ３を、Ｌ３ａとＬ３ｂとに直列に等分割し、特性を揃えている。このように幾何学的に対称な配置とすることで、温度変化や電源電圧の変動に関わらず、前記第１の定電流源による直流バイアスを安定させることができる。
【００９８】
また、第１の定電流源であるＮＭＯＳトランジスタＭ７を流れる電流値と、第２の定電流源であるＮＭＯＳトランジスタＭ８を流れる電流値とが略等しくなるように設定されている。これは、両者が等しくなる程、インピーダンス素子としてのインダクタＬ３に常時流れる直流電流が少なくなり、一方、前記インダクタＬ３を流れる電流が少なくなれば、温度変化や電源電圧の変動などに関わらず、マイグレーションに対する安全性も更に高まり、その結果、変換電圧利得Ｇａｉｎの低下および電源電圧の不足を回避することができるためである。さらにまた、前記電流値を略等しくすることで、インダクタＬ３の配線幅を狭くする等、インピーダンス素子の占有面積を縮小化することもできる。
【００９９】
さらにまた、この図１４では、線形性を向上するために、前記高周波信号ＲＦの入力端子ＲＦＩＮ−，ＲＦＩＮ＋を、該高周波信号ＲＦが入力される差動対の対面に相当するＮＭＯＳトランジスタＭ１，Ｍ２のドレイン部のＮｏｄｅ１，Ｎｏｄｅ２に、キャパシタＣｐ１，Ｃｐ２を介して交差接続している。具体的には、図１５に示すように、前記高周波信号ＲＦの一対の信号線を、他方のＮＭＯＳトランジスタＭ２，Ｍ１のドレイン配線上に積層配置し、それらの配線間に形成される寄生容量によって接続する。この配線間の寄生容量は、メタル層の面積で算出可能であり、変換電圧利得Ｇａｉｎの性能が劣化しない程度の大きさとされる。
【０１００】
ここで、一般に、トランジスタのドレイン電圧の変化は、ゲート電圧の変化と逆相である。つまり、差動対において一方のトランジスタのゲートと他方のトランジスタのドレインとは同相となる。前記高周波信号ＲＦは、トランジスタの非線形性によって歪まされて、ドレインに現れるが、上述のようにキャパシタＣｐ１，Ｃｐ２を介してドレインに直接入力された信号は全く歪成分を持たない。したがって、Ｎｏｄｅ１，Ｎｏｄｅ２上で、歪を打消す効果を得ることができ、線形性を向上することができる。
【０１０１】
また、前記キャパシタＣｐ１，Ｃｐ２として、配線間の寄生容量を利用することで、素子の占有面積の増加を抑え、かつバラツキも少なく、これによって入出力特性の線形性が良好となり、電気的特性の安定化を図ることもできる。
【０１０２】
なお、上述のようなキャパシタＣｐ１，Ｃｐ２およびトランジスタのレイアウト上の工夫は、上述の各ミキサ回路３１，４１，５１，６１についても同様に適用することができる。
【０１０３】
【発明の効果】
本発明のミキサ回路は、以上のように、スーパーヘテロダイン方式の受信装置などに用いられ、第１および第２の信号を混合して出力するミキサ回路において、電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続されて構成されるいわゆるギルバートセル型のミキサ回路を構成するにあたって、先ず第２の電流源を設けて、増幅段とスイッチ段との間にバイパス電流を供給し、該増幅段とスイッチ段との動作電流を独立に制御する。これによって、スイッチ段に入力される第２の信号に充分な強度が得られないために該スイッチ段が少ない動作電流で確実にＯＦＦ動作を実現するようにしても、増幅段のトランジスタを飽和領域で動作させることができ、動作電流の増加に伴う各トランジスタサイズの増加という問題を回避でき、前記回路の占有面積を抑え、またスイッチ段におけるスイッチング動作性能、したがって変換電圧利得Ｇａｉｎの性能の向上を図ることができる。さらに、ＶＣＯバッファの寄生負荷を低減することにも貢献し、該ミキサ回路を備えたチューナチップ全体としての低消費電力化に効果を得ることができる。
【０１０４】
そして、次に前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３が最大となるように設定する。
【０１０５】
それゆえ、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下を抑えることができる。これによって、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【０１０６】
また、本発明のミキサ回路は、以上のように、前記ギルバートセル型のミキサ回路において、第２の電流源を設け、この第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定する。
【０１０７】
それゆえ、入力３次インターセプトポイントＩＩＰ３を大きく低下させることなく、変換電圧利得Ｇａｉｎを改善し、雑音指数ＮＦの低下も抑えることができる。これによって、ミキサ本来の性能を充分に発揮させ、効率の良い設計を行うことができる。
【０１０８】
さらにまた、本発明のミキサ回路は、以上のように、前記第２の信号の強度が変化すると、スイッチ段の動作電流が変化し、前記出力３次インターセプトポイントＯＩＰ３およびパラメータＮＰが最大となるバイパス電流の値も変化するので、制御手段が、この第２の信号の強度に適応して、バイパス電流の値をダイナミックに制御する。
【０１０９】
それゆえ、前記第２の信号の強度の変化をモニタし、常にミキサの性能を最大にする安定した制御が可能となる。
【０１１０】
また、本発明のミキサ回路は、以上のように、前記スイッチ段を構成するトランジスタによる電流切替えスイッチ動作において、ＯＦＦ動作が完全となる振幅電圧と前記第２の信号の振幅を略等しく設定する。
【０１１１】
それゆえ、変換電圧利得Ｇａｉｎを増加することができる。
【０１１２】
さらにまた、本発明のミキサ回路は、以上のように、前記増幅段が、差動対を構成する一対の第１および第２のトランジスタから成り、前記スイッチ段が、差動対を構成する２対の第３および第４のトランジスタと第５および第６のトランジスタとが交差接続されて成るダブルバランス形のミキサ回路であり、前記第１の信号のバランス入力が前記第１および第２のトランジスタのゲートにそれぞれ与えられ、前記第２の信号のバランス入力が前記第３および第６のトランジスタのゲートならびに前記第４および第５のトランジスタのゲートにそれぞれ与えられ、前記第３および第５のトランジスタのドレインならびに前記第４および第６のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１および第２のトランジスタのソースは、それぞれ第１および第２の定電流源を介してローレベルの電源に接続されており、また前記第１および第２のトランジスタのソース間にはインピーダンス素子が接続され、前記第１および第２のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第３および第４の定電流源をそれぞれ介して、ハイレベルの電源からバイパス電流が供給される。
【０１１３】
それゆえ、前記ギルバートセル型で、ダブルバランス型のミキサ回路を構成することができる。
【０１１４】
また、本発明のミキサ回路は、以上のように、前記第３および第４の定電流源を、トランジスタで構成する。
【０１１５】
それゆえ、スイッチ段に流れる電流を調整可能なミキサ回路を実現することができる。
【０１１６】
さらにまた、本発明のミキサ回路は、以上のように、前記トランジスタを、カスコード接続で構成する。
【０１１７】
それゆえ、より精度の高いバイパス電流制御が可能となる。
【０１１８】
また、本発明のミキサ回路は、以上のように、半導体集積回路上で、前記スイッチ段を構成する第３〜第６のトランジスタのチャネル幅をそれぞれ最小単位に並列分割し、入れ子状に連鎖結合した構造に形成する。
【０１１９】
それゆえ、スイッチ段を構成する第３〜第６のトランジスタが幾何学的に対称となるようにレイアウトされ、素子特性の偏差を回避するとともに、チップ面積の縮小が可能となってコストを抑えることもできる。
【０１２０】
さらにまた、本発明のミキサ回路は、以上のように、入力インピーダンス整合および線形性の向上のために、前記増幅段を構成する第１および第２のトランジスタのソース間に設けられる前記インピーダンス素子をインダクタで実現し、かつそのインダクタを直列に等分割して特性を揃え、さらに前記第１およびおよび第２のトランジスタに対して幾何学的に対称な配置とする。
【０１２１】
それゆえ、温度変化や電源電圧の変動に関わらず、前記第１の定電流源による直流バイアスを安定させることができる。
【０１２２】
また、本発明のミキサ回路は、以上のように、前記第１の定電流源および第２の定電流源の電流値を略等しく設定する。
【０１２３】
それゆえ、変換電圧利得Ｇａｉｎの低下および電源電圧の不足を回避することができるとともに、前記インピーダンス素子をインダクタで実現した場合にはその配線幅を狭くする等、該インピーダンス素子の占有面積を縮小化することもできる。
【０１２４】
さらにまた、本発明のミキサ回路は、以上のように、前記第１および第２の定電流源を第７および第８のトランジスタで構成し、第１および第２のトランジスタのソースがドレインにそれぞれ接続されるその第７および第８のトランジスタを対応する第１および第２のトランジスタに対して一直線上に配置するのではなく、開脚状に折り返して配置する。
【０１２５】
それゆえ、前記第１および第２のトランジスタのゲートに与えられる第１の信号の信号線と他の信号の信号線との交差を回避することができる。
【０１２６】
また、本発明のミキサ回路は、以上のように、一対の第１の信号の信号線を他方のトランジスタのドレイン配線上に積層配置する。
【０１２７】
それゆえ、積層された２つの信号配線の容量結合によって、前記ドレイン配線上の信号の歪を打消す効果を得ることができ、線形性を向上することができる。また、配線間の寄生容量を利用することで、素子の占有面積の増加を抑え、かつバラツキも少なく、これによって入出力特性の線形性が良好となり、電気的特性の安定化を図ることもできる。
【０１２８】
さらにまた、本発明のミキサ回路は、以上のように、前記増幅段が、第１のトランジスタから成り、前記スイッチ段が、差動対を構成する一対の第２および第３のトランジスタから成るシングルバランス形のミキサ回路であり、前記第１の信号のシングル入力が前記第１のトランジスタのゲートに与えられ、前記第２の信号のバランス入力が前記第２および第３のトランジスタのゲートに与えられ、前記第２および第３のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１のトランジスタのソースは、第１の定電流源を介してローレベルの電源に接続されており、前記第１のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第２の定電流源を介して、ハイレベルの電源からバイパス電流が供給される。
【０１２９】
それゆえ、前記ギルバートセル型で、シングルバランス型のミキサ回路を構成することができる。そして、シングル入力であるので、トランス等の部品数を削減した低コストなチューナの実現に非常に有効である。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のミキサ回路の電気的構成を示すブロック図である。
【図２】ギルバートセル型のミキサ回路においてスイッチ段を構成する１つのＮＭＯＳトランジスタのＶｇｓ−Ｉｄｓ特性を示すグラフである。
【図３】あるサンプル時間におけるスイッチ段のＮＭＯＳトランジスタのドレイン電流の過渡解析結果を示すグラフである。
【図４】図１で示すミキサ回路の具体的構成を示す電気回路図である。
【図５】ミキサの全電流を一定値として、バイパス電流を変化させた場合における変換電圧利得Ｇａｉｎ、入力３次インターセプトポイントＩＩＰ３、出力３次インターセプトポイントＯＩＰ３および雑音指数ＮＦをプロットして示すグラフである。
【図６】ミキサの全電流を一定値として、バイパス電流を変化させた場合における出力３次インターセプトポイントＯＩＰ３、雑音指数ＮＦおよびパラメータＮＰをプロットして示すグラフである。
【図７】本発明の実施の第２の形態のミキサ回路の電気的構成を示すブロック図である。
【図８】本発明の実施の第３の形態のミキサ回路の電気的構成を示すブロック図である。
【図９】本発明の実施の第４の形態のミキサ回路の電気的構成を示すブロック図である。
【図１０】本発明の実施の第５の形態のミキサ回路の電気的構成を示すブロック図である。
【図１１】図１０で示すミキサ回路におけるスイッチ段の回路構造を説明するための図である。
【図１２】図１０で示すミキサ回路におけるスイッチ段の回路構造を説明するための図である。
【図１３】図１０で示すミキサ回路におけるスイッチ段の構造を説明するための図である。
【図１４】図１０で示すミキサ回路において、第１の定電流源を構成するＮＭＯＳトランジスタのレイアウトを示す図である。
【図１５】図１０で示すミキサ回路におけるキャパシタの構造を説明するための図である。
【図１６】ギルバートセル型の典型的な従来技術のミキサ回路のブロック図である。
【図１７】前記ギルバートセル型の他の従来技術のミキサ回路のブロック図である。
【図１８】前記ギルバートセル型のさらに他の従来技術のミキサ回路のブロック図である。
【符号の説明】
Claims (13)
- 電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続され、前記増幅段およびスイッチ段に入力される第１および第２の信号を混合した出力を前記スイッチ段と出力負荷との間から出力するようにしたミキサ回路において、
前記増幅段とスイッチ段との間にバイス電流を供給することによって、該増幅段とスイッチ段との動作電流を個別に設定する第２の電流源を備え、
前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３が最大となるように設定することを特徴とするミキサ回路。 - 電源ライン間に第１の電流源、増幅段、スイッチ段および出力負荷が直列に接続され、前記増幅段およびスイッチ段に入力される第１および第２の信号を混合した出力を前記スイッチ段と出力負荷との間から出力するようにしたミキサ回路において、
前記増幅段とスイッチ段との間にバイパス電流を供給することによって、該増幅段とスイッチ段との動作電流を個別に設定する第２の電流源を備え、
前記第２の電流源によるバイパス電流の値を、出力３次インターセプトポイントＯＩＰ３と雑音指数ＮＦとの差の値が最大となるように設定することを特徴とするミキサ回路。 - 前記第２の信号の強度を検出し、該第２の信号の強度の変化に対して前記スイッチ段の電流切替え動作が確実になるように前記第２の電流源によるバイパス電流の値を制御する制御手段をさらに備えることを特徴とする請求項１または２記載のミキサ回路。
- 前記スイッチ段を構成するトランジスタによる電流切替えスイッチ動作において、ＯＦＦ動作が完全となる振幅電圧と前記第２の信号の振幅を略等しく設定することを特徴とする請求項１または２記載のミキサ回路。
- 前記増幅段が、差動対を構成する一対の第１および第２のトランジスタから成り、前記スイッチ段が、差動対を構成する２対の第３および第４のトランジスタと第５および第６のトランジスタとが交差接続されて成るダブルバランス形のミキサ回路であり、
前記第１の信号のバランス入力が前記第１および第２のトランジスタのゲートにそれぞれ与えられ、前記第２の信号のバランス入力が前記第３および第６のトランジスタのゲートならびに前記第４および第５のトランジスタのゲートにそれぞれ与えられ、前記第３および第５のトランジスタのドレインならびに前記第４および第６のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１および第２のトランジスタのソースは、それぞれ第１および第２の定電流源を介してローレベルの電源に接続されており、また前記第１および第２のトランジスタのソース間にはインピーダンス素子が接続され、前記第１および第２のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第３および第４の定電流源をそれぞれ介して、ハイレベルの電源からバイパス電流が供給されることを特徴とする請求項１または２記載のミキサ回路。 - 前記第３および第４の定電流源を、トランジスタで構成することを特徴とする請求項５記載のミキサ回路。
- 前記トランジスタを、カスコード接続で構成することを特徴とする請求項６記載のミキサ回路。
- 半導体集積回路上で、前記スイッチ段を構成する第３〜第６のトランジスタのチャネル幅をそれぞれ最小単位に並列分割し、入れ子状に連鎖結合した構造に形成することを特徴とする請求項５記載のミキサ回路。
- 前記インピーダンス素子を、直列に等分割されて、前記第１およびおよび第２のトランジスタに対して幾何学的に対称配置されるインダクタとすることを特徴とする請求項５記載のミキサ回路。
- 前記第１の定電流源と、第２の定電流源との電流値を略等しく設定することを特徴とする請求項５記載のミキサ回路。
- 前記第１および第２の定電流源を第７および第８のトランジスタで構成し、該第７および第８のトランジスタを、半導体集積回路上で、対応する第１および第２のトランジスタに対して、開脚状に折り返して配置することを特徴とする請求項５記載のミキサ回路。
- 前記第１および第２のトランジスタのゲートに接続される前記第１の信号の一対の信号線を、他方の第２および第１のトランジスタのドレイン配線上に積層配置することを特徴とする請求項５記載のミキサ回路。
- 前記増幅段が、第１のトランジスタから成り、前記スイッチ段が、差動対を構成する一対の第２および第３のトランジスタから成るシングルバランス形のミキサ回路であり、
前記第１の信号のシングル入力が前記第１のトランジスタのゲートに与えられ、前記第２の信号のバランス入力が前記第２および第３のトランジスタのゲートに与えられ、前記第２および第３のトランジスタのドレインは、それぞれ出力負荷を介してハイレベルの電源に接続されるとともに、出力信号のバランス出力端となり、前記第１のトランジスタのソースは、第１の定電流源を介してローレベルの電源に接続されており、前記第１のトランジスタのドレイン、すなわち増幅段とスイッチ段との接続部に、第２の定電流源を介して、ハイレベルの電源からバイパス電流が供給されることを特徴とする請求項１または２記載のミキサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002264385A JP4170052B2 (ja) | 2002-09-10 | 2002-09-10 | ミキサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002264385A JP4170052B2 (ja) | 2002-09-10 | 2002-09-10 | ミキサ回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004104515A true JP2004104515A (ja) | 2004-04-02 |
| JP2004104515A5 JP2004104515A5 (ja) | 2005-10-06 |
| JP4170052B2 JP4170052B2 (ja) | 2008-10-22 |
Family
ID=32263843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002264385A Expired - Fee Related JP4170052B2 (ja) | 2002-09-10 | 2002-09-10 | ミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4170052B2 (ja) |
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| Publication number | Publication date |
|---|---|
| JP4170052B2 (ja) | 2008-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050520 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050520 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050520 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080806 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |