JP2001111354A - ダブルバランス形ミキサ回路 - Google Patents
ダブルバランス形ミキサ回路Info
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Abstract
(57)【要約】
【課題】 インピーダンス素子の占有面積を縮小化し、
小型、低コストで信頼性が高くでき、特性の安定したダ
ブルバランス形ミキサ回路を提供する。 【解決手段】 トランジスタＱ１，Ｑ２からなる第１の
差動対と、トランジスタＱ３，Ｑ４からなる第２の差動
対と、トランジスタＱ５，Ｑ６からなる第３の差動対を
備え、Ｑ１，Ｑ２のソースと接地との間の電流源とし
て、平衡した２つの電流源１，２を設け、Ｑ１，Ｑ２の
ソース間に単一のインピーダンス素子５を設ける。
小型、低コストで信頼性が高くでき、特性の安定したダ
ブルバランス形ミキサ回路を提供する。 【解決手段】 トランジスタＱ１，Ｑ２からなる第１の
差動対と、トランジスタＱ３，Ｑ４からなる第２の差動
対と、トランジスタＱ５，Ｑ６からなる第３の差動対を
備え、Ｑ１，Ｑ２のソースと接地との間の電流源とし
て、平衡した２つの電流源１，２を設け、Ｑ１，Ｑ２の
ソース間に単一のインピーダンス素子５を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、トランジスタを
用いたダブルバランス形ミキサ回路に関するものであ
る。
用いたダブルバランス形ミキサ回路に関するものであ
る。
【０００２】
【従来の技術】ダブルバランス形ミキサ回路は、一般に
図６に示すようなブロック図で表される。図６において
ＭＩＸはミキサ回路であり、ローカル信号Ｌｏおよび高
周波信号ＲＦをそれぞれ差動増幅回路ＡＭＰで増幅し
て、このミキサ回路ＭＩＸに入力し、中間周波信号ＩＦ
を出力する。
図６に示すようなブロック図で表される。図６において
ＭＩＸはミキサ回路であり、ローカル信号Ｌｏおよび高
周波信号ＲＦをそれぞれ差動増幅回路ＡＭＰで増幅し
て、このミキサ回路ＭＩＸに入力し、中間周波信号ＩＦ
を出力する。
【０００３】上記ミキサ回路としては、いわゆるギルバ
ートセルミキサ回路が用いられ、従来、図７に示すよう
な回路で構成されていた。図７においてＱ１〜Ｑ６はそ
れぞれトランジスタ、３，４は出力負荷、Ｒｅは発振防
止用の抵抗である。
ートセルミキサ回路が用いられ、従来、図７に示すよう
な回路で構成されていた。図７においてＱ１〜Ｑ６はそ
れぞれトランジスタ、３，４は出力負荷、Ｒｅは発振防
止用の抵抗である。
【０００４】図７に示した回路構成の場合、抵抗Ｒｅは
ミキサの直線性を改善するが、その抵抗値を高める程、
変換電圧利得が低下するという問題があった。抵抗Ｒｅ
を挿入しても変換電圧利得が低下しないようにするため
には、出力負荷３，４または定電流源の電流値を大きく
すればよいが、そうすると飽和レベルが低下してしま
う。また、定電流源による電流値を大きくするために
は、Ｒｅの値を非常に小さくすることになるが、そうす
るとＲｅの微小なばらつきによるＲｅの電圧降下のオフ
セットが相対的に大きくなり、ミキサ回路の出力バラン
ス度が悪化してしまう。
ミキサの直線性を改善するが、その抵抗値を高める程、
変換電圧利得が低下するという問題があった。抵抗Ｒｅ
を挿入しても変換電圧利得が低下しないようにするため
には、出力負荷３，４または定電流源の電流値を大きく
すればよいが、そうすると飽和レベルが低下してしま
う。また、定電流源による電流値を大きくするために
は、Ｒｅの値を非常に小さくすることになるが、そうす
るとＲｅの微小なばらつきによるＲｅの電圧降下のオフ
セットが相対的に大きくなり、ミキサ回路の出力バラン
ス度が悪化してしまう。
【０００５】そこで、このようなトランジスタを用いた
ダブルバランス形ミキサに関して生じる典型的な不具合
を解消するために、実開平５−５９９３８号および米国
特許5,625,307 号には、図７に示した抵抗Ｒｅに変え
て、インダクタをトランジスタＱ１，Ｑ２のエミッタと
定電流源との間に挿入した構成が示されている。
ダブルバランス形ミキサに関して生じる典型的な不具合
を解消するために、実開平５−５９９３８号および米国
特許5,625,307 号には、図７に示した抵抗Ｒｅに変え
て、インダクタをトランジスタＱ１，Ｑ２のエミッタと
定電流源との間に挿入した構成が示されている。
【０００６】
【発明が解決しようとする課題】上述のように差動接続
される２つのトランジスタのエミッタと定電流源との間
にインダクタを接続すれば、直流バイアスと交流動作と
を別々に設定することができるので、入出力の直線性を
向上させると共に変換電圧利得を改善することができ
る。
される２つのトランジスタのエミッタと定電流源との間
にインダクタを接続すれば、直流バイアスと交流動作と
を別々に設定することができるので、入出力の直線性を
向上させると共に変換電圧利得を改善することができ
る。
【０００７】ところが、マイクロ波集積回路において上
述のダブルバランス形ミキサ回路を構成しようとする
際、上記インダクタは、その線路パターンを例えばスパ
イラル形状に形成することになるため、インダクタ単体
の占有面積が大きくなってしまう。また、２つのインダ
クタを基板上に配置構成する場合に、インダクタ同士の
電磁気的結合が生じないように、２つのインダクタ間に
十分なスペースを設ける必要があり、全体の占有面積が
さらに増大するという問題があった。マイクロ波集積回
路においては、ウェハあたりの取り個数がコストに大き
く影響するので、チップ面積が増大すれば、そのままコ
ストアップにつながってしまう。
述のダブルバランス形ミキサ回路を構成しようとする
際、上記インダクタは、その線路パターンを例えばスパ
イラル形状に形成することになるため、インダクタ単体
の占有面積が大きくなってしまう。また、２つのインダ
クタを基板上に配置構成する場合に、インダクタ同士の
電磁気的結合が生じないように、２つのインダクタ間に
十分なスペースを設ける必要があり、全体の占有面積が
さらに増大するという問題があった。マイクロ波集積回
路においては、ウェハあたりの取り個数がコストに大き
く影響するので、チップ面積が増大すれば、そのままコ
ストアップにつながってしまう。
【０００８】また、変換電圧利得を増大させるために定
電流源の電流値を増大させると、その電流定格を満たす
ようにインダクタの線路幅を太くしなければならず、そ
の結果インダクタの占有面積はさらに大きくなる。
電流源の電流値を増大させると、その電流定格を満たす
ようにインダクタの線路幅を太くしなければならず、そ
の結果インダクタの占有面積はさらに大きくなる。
【０００９】また、上記インダクタには直流電流が流れ
るため、マイグレーションによりスパイラル・インダク
タの線路間および２つのインダクタ間でショートを起こ
すおそれがある。もしショートを起こすと、インダクタ
ンスが設計値より小さくなって、電気的特性の変動の要
因となる。
るため、マイグレーションによりスパイラル・インダク
タの線路間および２つのインダクタ間でショートを起こ
すおそれがある。もしショートを起こすと、インダクタ
ンスが設計値より小さくなって、電気的特性の変動の要
因となる。
【００１０】この発明の目的は、上述した各種問題を解
消して小型、低コストで信頼性が高くでき、特性の安定
したダブルバランス形ミキサ回路を提供することにあ
る。
消して小型、低コストで信頼性が高くでき、特性の安定
したダブルバランス形ミキサ回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】この発明のダブルバラン
ス形ミキサ回路は、第１・第２のトランジスタのソース
またはエミッタが電流源に接続され、ゲートまたはベー
スに第１の入力信号が加えられる第１の差動対と、ソー
スまたはエミッタがそれぞれ第１のトランジスタのドレ
インまたはコレクタに接続され、ゲートまたはベースに
それぞれ第２の入力信号が加えられる第３・第４のトラ
ンジスタからなる第２の差動対と、ソースまたはエミッ
タがそれぞれ第２のトランジスタのドレインまたはコレ
クタに接続され、ゲートまたはベースにそれぞれ第２の
入力信号が加えられる第５・第６のトランジスタからな
る第３の差動対とを備え、第３・第５のトランジスタの
ドレイン同士またはコレクタ同士を接続し、第４・第６
のトランジスタのドレイン同士またはコレクタ同士を接
続し、第３・第６のトランジスタのドレイン間またはコ
レクタ間に第１の入力信号と第２の入力信号との混合し
た信号を得るようにするとともに、前記電流源を、略同
一電流を流す第１・第２の電流源から構成し、第１・第
２のトランジスタのソースまたはエミッタに第１・第２
の電流源をそれぞれ接続するとともに、第１・第２のト
ランジスタのソース間またはエミッタ間にインピーダン
ス素子を接続する。
ス形ミキサ回路は、第１・第２のトランジスタのソース
またはエミッタが電流源に接続され、ゲートまたはベー
スに第１の入力信号が加えられる第１の差動対と、ソー
スまたはエミッタがそれぞれ第１のトランジスタのドレ
インまたはコレクタに接続され、ゲートまたはベースに
それぞれ第２の入力信号が加えられる第３・第４のトラ
ンジスタからなる第２の差動対と、ソースまたはエミッ
タがそれぞれ第２のトランジスタのドレインまたはコレ
クタに接続され、ゲートまたはベースにそれぞれ第２の
入力信号が加えられる第５・第６のトランジスタからな
る第３の差動対とを備え、第３・第５のトランジスタの
ドレイン同士またはコレクタ同士を接続し、第４・第６
のトランジスタのドレイン同士またはコレクタ同士を接
続し、第３・第６のトランジスタのドレイン間またはコ
レクタ間に第１の入力信号と第２の入力信号との混合し
た信号を得るようにするとともに、前記電流源を、略同
一電流を流す第１・第２の電流源から構成し、第１・第
２のトランジスタのソースまたはエミッタに第１・第２
の電流源をそれぞれ接続するとともに、第１・第２のト
ランジスタのソース間またはエミッタ間にインピーダン
ス素子を接続する。
【００１２】この構成により、単一のインピーダンス素
子を用いることになって、その占有面積が縮小化され
る。また、第１・第２の電流源の電流値を等しくするこ
とによって、インピーダンス素子に流れる直流成分を抑
えることができる。
子を用いることになって、その占有面積が縮小化され
る。また、第１・第２の電流源の電流値を等しくするこ
とによって、インピーダンス素子に流れる直流成分を抑
えることができる。
【００１３】なお、従来は単一の電流源であったもの
が、この発明では第１・第２の２つの電流源を用いるこ
とになるが、個々の電流源の電流値は半分になるので、
電流源を構成する回路の占有面積は全体として増えるこ
とがない。
が、この発明では第１・第２の２つの電流源を用いるこ
とになるが、個々の電流源の電流値は半分になるので、
電流源を構成する回路の占有面積は全体として増えるこ
とがない。
【００１４】この発明のダブルバランス形ミキサ回路
は、前記インピーダンス素子をインダクタとする。この
ことにより、高周波信号の入力端子に直列にかかる電圧
帰還の位相を９０°ずらすことができる。
は、前記インピーダンス素子をインダクタとする。この
ことにより、高周波信号の入力端子に直列にかかる電圧
帰還の位相を９０°ずらすことができる。
【００１５】また、この発明のダブルバランス形ミキサ
回路は、前記第１・第２の電流源を、それぞれトランジ
スタを用いて構成する。この第１・第２の電流源による
電流は、従来の単一の電流源が流す電流の半分の値であ
るので、トランジスタを用いて第１・第２の電流源を構
成する際に、それぞれの占有面積を半分にすることがで
き、全体としての占有面積は増大しない。
回路は、前記第１・第２の電流源を、それぞれトランジ
スタを用いて構成する。この第１・第２の電流源による
電流は、従来の単一の電流源が流す電流の半分の値であ
るので、トランジスタを用いて第１・第２の電流源を構
成する際に、それぞれの占有面積を半分にすることがで
き、全体としての占有面積は増大しない。
【００１６】さらに、この発明のダブルバランス形ミキ
サ回路は、前記第１・第２の電流源を構成する２つのト
ランジスタのソースまたはエミッタを共通接続するとと
もに、該２つのトランジスタを半導体集積回路上の隣接
領域に構成する。これにより第１・第２の電流源の占有
面積をさらに縮小化することができ、しかも２つの電流
源の特性を揃えることができる。
サ回路は、前記第１・第２の電流源を構成する２つのト
ランジスタのソースまたはエミッタを共通接続するとと
もに、該２つのトランジスタを半導体集積回路上の隣接
領域に構成する。これにより第１・第２の電流源の占有
面積をさらに縮小化することができ、しかも２つの電流
源の特性を揃えることができる。
【００１７】
【発明の実施の形態】第１の実施形態に係るダブルバラ
ンス形ミキサ回路の構成を図１を参照して説明する。図
１においてＱ１〜Ｑ６は第１〜第６のトランジスタであ
り、Ｓはソース、Ｄはドレイン、Ｇはゲートを示してい
る。１，２はそれぞれ第１・第２の電流源であり、ここ
では定電流を流す定電流源を構成している。３，４は出
力負荷、５はインピーダンス素子である。第１・第２の
トランジスタＱ１，Ｑ２は、それぞれのソースを電流源
１，２に接続してなる第１の差動対を構成している。第
３・第４のトランジスタＱ３・Ｑ４は、それぞれのソー
スをＱ１のドレインに接続し、それぞれのゲート間にロ
ーカル信号Ｌｏが加えられる第２の差動対を構成してい
る。第５・第６のトランジスタＱ５・Ｑ６は、それぞれ
のソースをＱ２のドレインに接続し、それぞれのゲート
間にローカル信号Ｌｏが加えられる第３の差動対を構成
している。そしてＱ３とＱ５のドレイン同士を接続し、
Ｑ４とＱ６のドレイン同士を接続し、これらのドレイン
同士の接続点と電源ＶDDとの間に出力負荷３，４を接続
すると共に、Ｑ３とＱ６のドレイン間から、またはＱ４
とＱ５のドレイン間から、中間周波信号ＩＦを取り出し
ている。
ンス形ミキサ回路の構成を図１を参照して説明する。図
１においてＱ１〜Ｑ６は第１〜第６のトランジスタであ
り、Ｓはソース、Ｄはドレイン、Ｇはゲートを示してい
る。１，２はそれぞれ第１・第２の電流源であり、ここ
では定電流を流す定電流源を構成している。３，４は出
力負荷、５はインピーダンス素子である。第１・第２の
トランジスタＱ１，Ｑ２は、それぞれのソースを電流源
１，２に接続してなる第１の差動対を構成している。第
３・第４のトランジスタＱ３・Ｑ４は、それぞれのソー
スをＱ１のドレインに接続し、それぞれのゲート間にロ
ーカル信号Ｌｏが加えられる第２の差動対を構成してい
る。第５・第６のトランジスタＱ５・Ｑ６は、それぞれ
のソースをＱ２のドレインに接続し、それぞれのゲート
間にローカル信号Ｌｏが加えられる第３の差動対を構成
している。そしてＱ３とＱ５のドレイン同士を接続し、
Ｑ４とＱ６のドレイン同士を接続し、これらのドレイン
同士の接続点と電源ＶDDとの間に出力負荷３，４を接続
すると共に、Ｑ３とＱ６のドレイン間から、またはＱ４
とＱ５のドレイン間から、中間周波信号ＩＦを取り出し
ている。
【００１８】上記ダブルバランス形ミキサ回路におい
て、定電流源１，２の電流値は等しく、出力負荷３，４
の値も等しい。これらの電流値および出力負荷のインピ
ーダンスは、インピーダンス素子５により入出力特性の
直線性を確保した上で、要求される出力レベルに応じた
変換電圧利得が得られるように設定する。
て、定電流源１，２の電流値は等しく、出力負荷３，４
の値も等しい。これらの電流値および出力負荷のインピ
ーダンスは、インピーダンス素子５により入出力特性の
直線性を確保した上で、要求される出力レベルに応じた
変換電圧利得が得られるように設定する。
【００１９】上記ローカル信号Ｌｏのレベルは、通常の
ローカル信号レベルに対してリミッタがかかるレベル、
すなわち矩形波となるレベル以上の信号レベルを有する
ローカル信号を入力する。また高周波信号ＲＦはリミッ
タがかからないレベルの信号を入力する。これにより、
Ｑ３・Ｑ４からなる第２の差動対と、Ｑ５・Ｑ６からな
る第３の差動対においては、ローカル信号ＬｏによりＱ
３・Ｑ５およびＱ４・Ｑ６がそれぞれ同期スイッチとし
てスイッチング動作して、高周波信号ＲＦとローカル信
号Ｌｏとの２つの信号が混合され、中間周波信号ＩＦと
して出力される。この時、インピーダンス素子５の両端
に生じる電圧によって高周波信号ＲＦの入力端子に対し
て直列に電圧帰還がかかる。これにより入出力特性の直
線性が良好となって発振が防止される。
ローカル信号レベルに対してリミッタがかかるレベル、
すなわち矩形波となるレベル以上の信号レベルを有する
ローカル信号を入力する。また高周波信号ＲＦはリミッ
タがかからないレベルの信号を入力する。これにより、
Ｑ３・Ｑ４からなる第２の差動対と、Ｑ５・Ｑ６からな
る第３の差動対においては、ローカル信号ＬｏによりＱ
３・Ｑ５およびＱ４・Ｑ６がそれぞれ同期スイッチとし
てスイッチング動作して、高周波信号ＲＦとローカル信
号Ｌｏとの２つの信号が混合され、中間周波信号ＩＦと
して出力される。この時、インピーダンス素子５の両端
に生じる電圧によって高周波信号ＲＦの入力端子に対し
て直列に電圧帰還がかかる。これにより入出力特性の直
線性が良好となって発振が防止される。
【００２０】図２は上記ダブルバランス形ミキサ回路の
構成を、より具体的に示した図である。ここでは図１に
おけるインピーダンス回路５を、１つのインダクタＬで
構成し、定電流源１，２の一部をトランジスタＱ７，Ｑ
８で構成している。このような構成によれば、インダク
タＬにより高周波信号ＲＦの入力端子に直列に電圧帰還
がかかる。ここで、電圧波形を正弦波と仮定すると、上
記インピーダンス回路を、インダクタのインピーダンス
ωＬに等しいインピーダンスの抵抗とした場合に比べ
て、電圧帰還の位相が９０°ずれる。位相差０の電圧波
形同士の合成（積）波形に対する、位相差９０°の電圧
波形同士の合成（積）波形の振幅比は√２／２であるの
で、２０×ｌｏｇ（√２／２）＝−３ｄＢとなって、帰
還量は３〔ｄＢ〕だけ小さくなる。そのため、抵抗を用
いて帰還させた場合と同等の入出力特性の直線性を改善
した時の変換電圧利得は３〔ｄＢ〕だけ改善される。
構成を、より具体的に示した図である。ここでは図１に
おけるインピーダンス回路５を、１つのインダクタＬで
構成し、定電流源１，２の一部をトランジスタＱ７，Ｑ
８で構成している。このような構成によれば、インダク
タＬにより高周波信号ＲＦの入力端子に直列に電圧帰還
がかかる。ここで、電圧波形を正弦波と仮定すると、上
記インピーダンス回路を、インダクタのインピーダンス
ωＬに等しいインピーダンスの抵抗とした場合に比べ
て、電圧帰還の位相が９０°ずれる。位相差０の電圧波
形同士の合成（積）波形に対する、位相差９０°の電圧
波形同士の合成（積）波形の振幅比は√２／２であるの
で、２０×ｌｏｇ（√２／２）＝−３ｄＢとなって、帰
還量は３〔ｄＢ〕だけ小さくなる。そのため、抵抗を用
いて帰還させた場合と同等の入出力特性の直線性を改善
した時の変換電圧利得は３〔ｄＢ〕だけ改善される。
【００２１】図３は図２のダブルバランス形ミキサ回路
の周波数と変換利得との関係を示した図である。例え
ば、トランジスタＱ１，Ｑ２のゲートに入力される高周
波信号ＲＦを５０ＭＨｚ〜１ＧＨｚ、トランジスタＱ３
〜Ｑ６のゲートに入力されるローカル信号Ｌｏを１．５
５〜２．５ＧＨｚ、トランジスタＱ３〜Ｑ６のドレイン
から出力される中間周波信号ＩＦを１．５ＧＨｚとする
と、３ＧＨｚ以上のイメージ信号も１．５５ＧＨｚ〜
２．５ＧＨｚのローカル信号Ｌｏにより１．５ＧＨｚの
中間周波信号ＩＦに変換され、ノイズ成分となる。した
がって、イメージ信号の周波数帯域の変換利得を抑える
ことが重要となる。
の周波数と変換利得との関係を示した図である。例え
ば、トランジスタＱ１，Ｑ２のゲートに入力される高周
波信号ＲＦを５０ＭＨｚ〜１ＧＨｚ、トランジスタＱ３
〜Ｑ６のゲートに入力されるローカル信号Ｌｏを１．５
５〜２．５ＧＨｚ、トランジスタＱ３〜Ｑ６のドレイン
から出力される中間周波信号ＩＦを１．５ＧＨｚとする
と、３ＧＨｚ以上のイメージ信号も１．５５ＧＨｚ〜
２．５ＧＨｚのローカル信号Ｌｏにより１．５ＧＨｚの
中間周波信号ＩＦに変換され、ノイズ成分となる。した
がって、イメージ信号の周波数帯域の変換利得を抑える
ことが重要となる。
【００２２】図３からインピーダンス素子がインダクタ
の場合の方が抵抗の場合に比べ、高周波信号ＲＦの周波
数帯域である５０ＭＨｚ〜１ＧＨｚの変換利得が向上す
るとともに、イメージ信号の周波数帯域である３ＧＨｚ
以上の変換利得が抑えられていることがわかる。これ
は、インダクタの方が抵抗に比べ、高周波信号ＲＦの周
波数帯域でのインダクタ自体のロスが少なく、イメージ
信号の周波数帯域でインダクタのインピーダンスが大き
くなるためである。この結果、高周波信号ＲＦの変換利
得を低下させずに、イメージ信号から変換されるノイズ
成分を低減できるので、ダブルバランス形ミキサ回路の
雑音指数を改善することができる。
の場合の方が抵抗の場合に比べ、高周波信号ＲＦの周波
数帯域である５０ＭＨｚ〜１ＧＨｚの変換利得が向上す
るとともに、イメージ信号の周波数帯域である３ＧＨｚ
以上の変換利得が抑えられていることがわかる。これ
は、インダクタの方が抵抗に比べ、高周波信号ＲＦの周
波数帯域でのインダクタ自体のロスが少なく、イメージ
信号の周波数帯域でインダクタのインピーダンスが大き
くなるためである。この結果、高周波信号ＲＦの変換利
得を低下させずに、イメージ信号から変換されるノイズ
成分を低減できるので、ダブルバランス形ミキサ回路の
雑音指数を改善することができる。
【００２３】図４は上記定電流源の一部を構成するトラ
ンジスタＱ７，Ｑ８部分の構成をより具体的に示した図
である。ここでＱ７，Ｑ８はデプレッション型のＦＥＴ
で構成し、ゲート配線Ｇを共通に用い、ドレインＤ１，
Ｄ２およびソースＳ１，Ｓ２が左右対称の関係となるよ
うに、チップ上における同一箇所にレイアウトする。ト
ランジスタＱ７，Ｑ８にそれぞれ流れる電流は、従来の
ように、差動対と接地の間に単一のトランジスタを接続
した定電流源を設けた場合に比べて１／２となる。すな
わちＩdss （デプレッション型ＦＥＴのゲート電圧−ド
レイン電流特性におけるゲート電圧が０の時のドレイン
電流）が半分であるＦＥＴのゲート幅は半分ですむの
で、各々のＦＥＴの占有面積は半分にすることができ
る。したがって２つのトランジスタＱ７，Ｑ８を設けて
も、全体に大型化することはない。また、２つのトラン
ジスタをチップ上の同一エリアに隣接してレイアウトす
ることにより、定電流特性を揃えることができる。その
結果、温度変化や電源電圧の変動に関わらず、直流バイ
アスを平衡させて、インピーダンス素子としてのインダ
クタＬに常に直流電流が流れないようにできる。
ンジスタＱ７，Ｑ８部分の構成をより具体的に示した図
である。ここでＱ７，Ｑ８はデプレッション型のＦＥＴ
で構成し、ゲート配線Ｇを共通に用い、ドレインＤ１，
Ｄ２およびソースＳ１，Ｓ２が左右対称の関係となるよ
うに、チップ上における同一箇所にレイアウトする。ト
ランジスタＱ７，Ｑ８にそれぞれ流れる電流は、従来の
ように、差動対と接地の間に単一のトランジスタを接続
した定電流源を設けた場合に比べて１／２となる。すな
わちＩdss （デプレッション型ＦＥＴのゲート電圧−ド
レイン電流特性におけるゲート電圧が０の時のドレイン
電流）が半分であるＦＥＴのゲート幅は半分ですむの
で、各々のＦＥＴの占有面積は半分にすることができ
る。したがって２つのトランジスタＱ７，Ｑ８を設けて
も、全体に大型化することはない。また、２つのトラン
ジスタをチップ上の同一エリアに隣接してレイアウトす
ることにより、定電流特性を揃えることができる。その
結果、温度変化や電源電圧の変動に関わらず、直流バイ
アスを平衡させて、インピーダンス素子としてのインダ
クタＬに常に直流電流が流れないようにできる。
【００２４】図５は別のダブルバランス形ミキサ回路の
構成を示す回路図である。図１に示したものと異なり、
この例では、各トランジスタをバイポーラ型トランジス
タから構成している。したがってローカル信号Ｌｏと高
周波信号ＲＦがそれぞれ電流入力型になる。それ以外は
図１に示したダブルバランス形ミキサ回路と基本的に同
様に作用する。また、定電流源１，２もバイポーラ型ト
ランジスタを用いて構成することができ、その場合にチ
ップ上の同一エリアにレイアウトすることにより、その
占有面積を増大させることがない。また上述したＦＥＴ
の場合と同様に、定電流特性を揃えることができる。
構成を示す回路図である。図１に示したものと異なり、
この例では、各トランジスタをバイポーラ型トランジス
タから構成している。したがってローカル信号Ｌｏと高
周波信号ＲＦがそれぞれ電流入力型になる。それ以外は
図１に示したダブルバランス形ミキサ回路と基本的に同
様に作用する。また、定電流源１，２もバイポーラ型ト
ランジスタを用いて構成することができ、その場合にチ
ップ上の同一エリアにレイアウトすることにより、その
占有面積を増大させることがない。また上述したＦＥＴ
の場合と同様に、定電流特性を揃えることができる。
【００２５】なお、以上に示した実施形態では、第１の
差動対のソースまたはエミッタと接地との間に２つの定
電流源を設けた例を示したが、この２つの電流源の電流
値が平衡していればよく、例えば電源電圧の変動に応じ
て電流値が変動してもよい。すなわち必ずしも常に一定
電流を流す「定電流源」である必要はなく、「電流源」
であればよい。
差動対のソースまたはエミッタと接地との間に２つの定
電流源を設けた例を示したが、この２つの電流源の電流
値が平衡していればよく、例えば電源電圧の変動に応じ
て電流値が変動してもよい。すなわち必ずしも常に一定
電流を流す「定電流源」である必要はなく、「電流源」
であればよい。
【００２６】
【発明の効果】請求項１に記載の発明によれば、単一の
インピーダンス素子を用いることになって、その占有面
積が縮小化される。
インピーダンス素子を用いることになって、その占有面
積が縮小化される。
【００２７】また、第１・第２の電流源の電流値を等し
くすることによって、インピーダンス素子に流れる直流
成分を抑えることができるので、その線路幅を極めて小
さくすることができ、インピーダンス素子の占有面積を
さらに縮小化することができる。
くすることによって、インピーダンス素子に流れる直流
成分を抑えることができるので、その線路幅を極めて小
さくすることができ、インピーダンス素子の占有面積を
さらに縮小化することができる。
【００２８】また、インピーダンス素子に流れる直流成
分を抑えることができるので、マイグレーションが防止
でき、信頼性の向上および電気的特性の安定化を図るこ
とができる。
分を抑えることができるので、マイグレーションが防止
でき、信頼性の向上および電気的特性の安定化を図るこ
とができる。
【００２９】また、インピーダンス素子に流れる直流成
分を抑えることができるので、直流バイアス（直流成分
の通路）と交流動作（ＲＦ信号の通路）とを別々に設定
することができる。したがって、インピーダンス素子の
両端に生じる電圧によって高周波信号の入力端子に対し
て直列に電圧帰還がかかるため、入出力特性の直線性が
良好となってダブルバランス形ミキサ回路の発振を防止
することができる。
分を抑えることができるので、直流バイアス（直流成分
の通路）と交流動作（ＲＦ信号の通路）とを別々に設定
することができる。したがって、インピーダンス素子の
両端に生じる電圧によって高周波信号の入力端子に対し
て直列に電圧帰還がかかるため、入出力特性の直線性が
良好となってダブルバランス形ミキサ回路の発振を防止
することができる。
【００３０】請求項２に記載の発明によれば、高周波信
号の入力端子に直列にかかる電圧帰還の位相を９０°ず
らすことができ、変換電圧利得を高めることができる。
号の入力端子に直列にかかる電圧帰還の位相を９０°ず
らすことができ、変換電圧利得を高めることができる。
【００３１】また、高周波信号の周波数帯域で変換利得
を向上させるとともに、イメージ信号の周波数帯域で変
換利得を落とすことができ、高周波信号の変換利得を低
下させずに、イメージ周波数から変換されるノイズ成分
を低減できるので、ダブルバランス形ミキサ回路の雑音
指数を改善することができる。
を向上させるとともに、イメージ信号の周波数帯域で変
換利得を落とすことができ、高周波信号の変換利得を低
下させずに、イメージ周波数から変換されるノイズ成分
を低減できるので、ダブルバランス形ミキサ回路の雑音
指数を改善することができる。
【００３２】請求項３に記載の発明によれば、第１・第
２の電流源による電流は、従来の単一の電流源が流す電
流の半分の値であるので、トランジスタを用いて第１・
第２の電流源を構成する際に、それぞれの占有面積を半
分にすることができ、全体としての占有面積を増大させ
ることなく回路を構成することができる。
２の電流源による電流は、従来の単一の電流源が流す電
流の半分の値であるので、トランジスタを用いて第１・
第２の電流源を構成する際に、それぞれの占有面積を半
分にすることができ、全体としての占有面積を増大させ
ることなく回路を構成することができる。
【００３３】請求項４に記載の発明によれば、第１・第
２の電流源を構成する２つのトランジスタの配線効率が
高まり、電流源の占有面積をさらに縮小化することがで
き、しかも２つの電流源の特性を揃えることができる。
そのため、温度変化や電源電圧の変動などに関わらず、
インピーダンス素子に対して常に直流電流を通電され
ず、インピーダンス素子の線路幅を極限にまで小さくす
ることができ、マイグレーションに対する安全性も更に
高まる。
２の電流源を構成する２つのトランジスタの配線効率が
高まり、電流源の占有面積をさらに縮小化することがで
き、しかも２つの電流源の特性を揃えることができる。
そのため、温度変化や電源電圧の変動などに関わらず、
インピーダンス素子に対して常に直流電流を通電され
ず、インピーダンス素子の線路幅を極限にまで小さくす
ることができ、マイグレーションに対する安全性も更に
高まる。
【図１】第１の実施形態に係るダブルバランス形ミキサ
回路の構成を示す図
回路の構成を示す図
【図２】同回路におけるインピーダンス素子および定電
流源の構成を具体化した回路図
流源の構成を具体化した回路図
【図３】図２のダブルバランス形ミキサ回路の周波数と
変換利得との関係を示す図
変換利得との関係を示す図
【図４】図２におけるトランジスタＱ７，Ｑ８部分の構
成を示す図
成を示す図
【図５】第２の実施形態に係るダブルバランス形ミキサ
回路の構成を示す図
回路の構成を示す図
【図６】ダブルバランス形ミキサ回路のブロック図
【図７】従来のダブルバランス形ミキサ回路の構成を示
す図
す図
１，２−定電流源 ３，４−出力負荷 ５−インピーダンス素子 Ｌ−インダクタ Ｌｏ−ローカル信号 ＲＦ−高周波信号 ＩＦ−中間周波信号（ミキサ出力信号）
Claims (4)
- 【請求項１】 第１・第２のトランジスタのソースまた
はエミッタが電流源に接続され、ゲートまたはベースに
第１の入力信号が加えられる第１の差動対と、ソースま
たはエミッタがそれぞれ第１のトランジスタのドレイン
またはコレクタに接続され、ゲートまたはベースにそれ
ぞれ第２の入力信号が加えられる第３・第４のトランジ
スタからなる第２の差動対と、ソースまたはエミッタが
それぞれ第２のトランジスタのドレインまたはコレクタ
に接続され、ゲートまたはベースにそれぞれ第２の入力
信号が加えられる第５・第６のトランジスタからなる第
３の差動対とを備え、第３・第５のトランジスタのドレ
イン同士またはコレクタ同士を接続し、第４・第６のト
ランジスタのドレイン同士またはコレクタ同士を接続
し、第３・第６のトランジスタのドレイン間またはコレ
クタ間に第１の入力信号と第２の入力信号との混合した
信号を得るようにしたダブルバランス形ミキサ回路にお
いて、 前記電流源を、略同一電流を流す第１・第２の電流源か
ら構成し、第１・第２のトランジスタのソースまたはエ
ミッタに第１・第２の電流源をそれぞれ接続するととも
に、第１・第２のトランジスタのソース間またはエミッ
タ間にインピーダンス素子を接続したことを特徴とする
ダブルバランス形ミキサ回路。 - 【請求項２】 前記インピーダンス素子をインダクタと
したことを特徴とする請求項１に記載のダブルバランス
形ミキサ回路。 - 【請求項３】 前記第１・第２の電流源を、それぞれト
ランジスタを用いて構成したことを特徴とする請求項１
または２に記載のダブルバランス形ミキサ回路。 - 【請求項４】 前記第１・第２の電流源を構成する２つ
のトランジスタのソースまたはエミッタを共通接続する
とともに、該２つのトランジスタを半導体集積回路上の
隣接領域に構成したことを特徴とする請求項３に記載の
ダブルバランス形ミキサ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28665199A JP2001111354A (ja) | 1999-10-07 | 1999-10-07 | ダブルバランス形ミキサ回路 |
| CA 2323023 CA2323023A1 (en) | 1999-10-07 | 2000-10-06 | Double balanced mixer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28665199A JP2001111354A (ja) | 1999-10-07 | 1999-10-07 | ダブルバランス形ミキサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111354A true JP2001111354A (ja) | 2001-04-20 |
Family
ID=17707195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28665199A Pending JP2001111354A (ja) | 1999-10-07 | 1999-10-07 | ダブルバランス形ミキサ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001111354A (ja) |
| CA (1) | CA2323023A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182860A (ja) * | 2008-01-31 | 2009-08-13 | Kyocera Corp | 乗算回路及び通信装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116683872B (zh) * | 2023-06-08 | 2024-01-19 | 上海韬润半导体有限公司 | 一种双平衡混频器电路、集成电路及其实现方法 |
-
1999
- 1999-10-07 JP JP28665199A patent/JP2001111354A/ja active Pending
-
2000
- 2000-10-06 CA CA 2323023 patent/CA2323023A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182860A (ja) * | 2008-01-31 | 2009-08-13 | Kyocera Corp | 乗算回路及び通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2323023A1 (en) | 2001-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |