JP2008227662A - 検出回路および利得制御回路 - Google Patents

Abstract

【課題】 ＦＥＴのスレッショールド電圧のばらつきを検出する。
【解決手段】 基準電圧ＶREFを抵抗器Ｒ61を通じてＦＥＴ（Ｍ61）のゲート・ソース間に供給する。ＦＥＴ（Ｍ61）のゲート・ソース間にＦＥＴ（Ｍ63）のドレイン・ソース間を並列接続する。ＦＥＴ（Ｍ61）のドレイン電流により得られる電圧をＦＥＴ（Ｍ63）のゲートに帰還するとともに、このＦＥＴ（Ｍ63）と等しく接続されたＦＥＴ（Ｍ64）により、ＦＥＴ（Ｍ61）のスレッショールド電圧のばらつきを検出する。
【選択図】 図３

Description

この発明は、検出回路および利得制御回路に関する。

ラジオ受信機やテレビ受信機などの通信機器においては、高周波段や中間周波段における利得を制御してＡＧＣを行うようにしている。

図７は、受信機の高周波段にＡＧＣを行うようにした場合の一例を示す。すなわち、アンテナ入力が、高周波トランスＲＴ2の２次コイルと可変容量コンデンサＣ2とにより構成されたアンテナ同調回路２に供給され、目的とする周波数の受信信号が取り出される。そして、この受信信号がＭＯＳ−ＦＥＴ（Ｍ2）のゲートに供給されるとともに、このゲートには、定電流源Ｑ3、ＦＥＴ（Ｍ1）および抵抗器Ｒ3により、所定のゲートバイアス電圧が供給されている。

そして、ＦＥＴ（Ｍ2）は、そのドレインにＭＯＳ−ＦＥＴ（Ｍ3）のソースが接続されてカスコードアンプ３が構成されるとともに、そのＦＥＴ（Ｍ3）のドレインに、段間同調回路４を構成するコイルＬ1および可変容量コンデンサＣ4が接続されている。したがって、カスコードアンプ３が高周波アンプとして作用し、同調回路４から目的とする周波数の受信信号の増幅出力が取り出される。

さらに、このとき、ＦＥＴ（Ｍ3）のゲートに、受信信号のレベルとは逆にレベルの変化するＡＧＣ電圧が供給される。したがって、受信信号のレベルが大きくなるにつれてＡＧＣ電圧が小さくなるので、ＦＥＴ（Ｍ2）のドレイン電圧が低下し、ＦＥＴ（Ｍ2）の利得が低下する。したがって、同調回路３から出力される受信信号のレベルが一定となるように、高周波アンプ３の利得が制御され、すなわち、ＡＧＣが行われる。

なお、先行技術文献として例えば以下のものがある。
特開２００４−３０４７７５号公報

ところが、図７に示す利得制御回路（ＡＧＣ回路）においては、ＦＥＴ（Ｍ3）のスレッショールド電圧（ピンチオフ電圧）ＶTHがばらついた場合、これはＡＧＣ電圧の直流分のばらつきと等価なので、ＡＧＣ電圧対利得の特性が、例えば図８に示すようにばらついてしまう。すなわち、実線ＶTYPは、ＦＥＴ（Ｍ3）のスレッショールド電圧ＶTHが代表値（基準値）の場合の特性、破線ＶTH+はスレッショールド電圧ＶTHが代表値ＶTYPよりも高い場合の特性、破線ＶTH-はスレッショールド電圧ＶTHが代表値ＶTYPよりも低い場合の特性である。

そして、このように利得特性がばらつくと、ＡＧＣ回路としてのループゲインのばらつきやＡＧＣ電圧に対する利得の制御範囲の違いからＡＧＣの過渡応答特性が大きく異なってしまい、歪みが増加したり、レベルの安定性が損なわたりしてしまう。

このため、図７のような高周波段を個別部品により構成する場合には、ＦＥＴ（Ｍ3）の特性を選別しているが、これでは工数が増加するとともに、コストが上昇してしまう。また、ＩＣ化した場合には、ＦＥＴ（Ｍ3）の相対的なばらつきは抑えることができるが、絶対値のばらつきは大きいので、高周波段の性能がばらついてしまう。

さらに、後述するように、中間周波段以降をデジタル化した受信機においては、デジタルＡＧＣ電圧をＤ／Ａ変換してからＦＥＴ（Ｍ3）に供給することになるが、ＡＧＣ電圧の変化範囲が大きい場合には、Ｄ／Ａコンバータ回路のダイナミックレンジも大きくする必要があり、分解能も高くする必要がある。

この発明は、以上のような問題点を解決しようとするものである。

この発明においては、
基準電圧を抵抗器を通じて第１のＦＥＴのゲート・ソース間に供給し、
上記第１のＦＥＴのゲート・ソース間に第２のＦＥＴのドレイン・ソース間を並列接続し、
上記第１のＦＥＴのドレイン電流により得られる電圧を上記第２のＦＥＴのゲートに帰還するとともに、
この第２のＦＥＴと等しく接続された第３のＦＥＴにより、上記第１のＦＥＴのスレッショールド電圧のばらつきを検出する
ようにした検出回路
とするものである。

この発明によれば、ＦＥＴのスレッショールド電圧にばらつきがあっても、そのばらつきを補償して目的とする特性を得ることができる。特に、回路をＩＣ化した場合、より効果的な特性を得ることができる。

〔１−１〕 フロントエンド回路の例
図１は、各国のテレビ放送を、その放送形式にかかわらず受信できるフロントエンド回路の一例を示す。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
(A) 46〜147ＭHz（ＶLバンド）
(B) 147〜401ＭHz（ＶHバンド）
(C) 401〜887ＭHz（Ｕバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにした場合である。なお、「ＭＯＳ−ＦＥＴ」を単に「ＦＥＴ」と呼ぶ。

すなわち、図１において、鎖線で囲った部分１０が、そのフロントエンド回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（フロントエンド回路）１０は、外部接続用の端子ピンＴ11〜Ｔ19を有する。

そして、テレビ放送の放送波信号がアンテナANTにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記(A)〜(C)項の受信バンドにそれぞれ対応するものであり、複数の同調用コンデンサをデジタルデータにしたがって選択的に接続して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。

そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波アンプ１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。この場合、同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、同調回路１４Ａは復同調回路とされている。また、同調回路１２Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。さらに、スイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路１２Ｉ、１２Ｑに供給される。

また、ＶＣＯ３１において、所定の周波数の発振信号が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ15を通じて信号形成回路３４に基準周波数のクロック（周波数は１〜２ＭHz程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。

そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧が取り出され、この直流電圧がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ16を通じて平滑用のコンデンサＣ11が外付けされる。

したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34 ・・・ (11)
となるので、システム制御用のマイクロコンピュータ（図示せず）により分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して1.8〜3.6ＧHzとされる。

そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、16、32）の周波数に分周され、この分周信号が分周回路３７に供給されて1/2の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。

ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ） ・・・ (12)
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。

また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。

さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。

ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜5.5ＭHz（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。

したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。

そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭHz）に比べて広帯域のローパスフィルタ２２に供給され、この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ ・・・ (13)
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ ・・・ (14)
が取り出される。

そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて図６により説明した複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、
(a) バンドパスフィルタの周波数特性を有する。
(b) 信号ＳIFIと信号ＳIFQとの間に、90°の位相差を与える。
(c) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。
の特性を有するものである。

したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ ・・・ (15)
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ ・・・ (16)
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。

そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。

すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ ・・・ (17)
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この(17)式が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号SIFI、ＳIFQの振幅および位相を補正するものである。

さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。

そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。

したがって、分周比Ｍ、Ｎを変更すれば、(12)式にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。

こうして、このフロントエンド回路１０のよれば、46〜887ＭHzという広い周波数範囲に対して、１チップＩＣで対応できるる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。

また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品がオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。

〔１−１−１〕 ＡＧＣの例
高周波アンプ１３Ａ〜１３ＣにおけるＡＧＣの制御方法および上述した問題点の解決方法については、その詳細を後述する。

そして、ＡＧＣ電圧ＶAGCが後述するベースバンド処理回路において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ14を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより中間周波段のＡＧＣが行われる。

また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在している場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ14のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成され、この遅延ＡＧＣ電圧ＶDAGCが高周波アンプ１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。

したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。

〔１−１−２〕 テスト用・調整用電圧の例
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ13に出力される。

この端子ピンＴ13に出力された直流電圧Ｖ44は、フロントエンド回路１０のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができ、すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。

また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、入力テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ14に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路１０の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。

〔１−１−３〕 定電圧回路
ＩＣ１０には、定電圧回路５３が設けられ、端子ピンＴ17から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされる。

したがって、各回路をＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＦＥＴの性能を最大限に引き出すことができる。

〔１−１−４〕 初期設定
上述の複素バンドパスフィルタ２４の中心周波数および通過帯域幅、振幅位相補正回路２３の補正量、レベル補正用アンプ２５の利得は、受信するテレビ放送の放送方式に対応する必要があるので、可変とされるとともに、外部から設定できるようにされている。例えば、複素バンドパスフィルタ２４の中心周波数は3.8〜5.5ＭHz、通過帯域は5.7〜８ＭHzの範囲で可変とされている。

そして、組み立て時や工場出荷時などに、これら回路２３〜２５の設定値が、端子ピンＴ18から不揮発性メモリ５１に書き込まれる。また、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃのトラッキング用のデータ（同調周波数を微調整するデータ）や定電圧回路５３の出力電圧を微調整するデータも、同様に端子ピンＴ18から不揮発性メモリ５１に書き込まれる。したがって、それぞれの回路の特性を、受信するテレビ放送の放送方式に対応したものに設定することができる。

なお、分周回路３７からミキサ回路２１Ｉ、２１Ｑに供給される信号ＳLOI、ＳLOQを上述とは逆にすると、(17)式は
ＳIF＝ＳIFI＋ＳIFQ
＝−２β・cosωIFｔ
＝ＥUD・ＥLO・cosωIFｔ
となるので、端子ピンＴ13にはイメージ妨害信号ＳUDが取り出されることになる。したがって、このときのイメージ妨害信号ＳUDが最小となるように、振幅位相補正回路２３を調整し、その調整データを不揮発性メモリ５１に書き込んでおくことになる。

〔１−１−５〕 使用時の動作
このＩＣ１０を使用した受信機の電源が投入されたときも、不揮発性メモリ５１の設定値がバッファメモリ５２にコピーされ、このコピーされた設定値が回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、２３〜２５、５３のそれぞれにデフォルト値として供給される。

そして、ユーザがチャンネルを選択したときには、そのためのデータが、システム制御用のマイクロコンピュータ（図示せず）から端子ピンＴ19を通じてバッファメモリ５２に供給されていったん保存され、この保存されたデータがスイッチ回路１１、１５、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、可変分周回路３２、３６に供給され、目的とするチャンネル（周波数）を含む受信バンドが選択されるとともに、その選択された受信バンドにおいて、目的とするチャンネルが選択される。

〔１−１−６〕 まとめ
図１に示すフロントエンド回路１０によれば、(A)〜(C)項に示すように、46〜887ＭHzの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。

〔１−２〕 ベースバンド処理回路の例
図２は、ベースバンド処理回路の一例を示し、これはフロントエンド回路１０から出力される中間周波信号ＳIFを処理してカラー映像信号および音声信号を出力するものである。すなわち、図１１において、鎖線で囲った部分６０が、そのベースバンド処理回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（ベースバンド処理回路）６０は、外部接続用の端子ピンＴ61〜Ｔ67を有する。

そして、フロントエンド回路１０の端子ピンＴ12から出力された中間周波信号ＳIFが、端子ピンＴ61からＡ／Ｄコンバータ回路６１に供給されてデジタル中間周波信号にＡ／Ｄ変換され、このデジタル中間周波信号ＳIFが、フィルタ６２により不要な周波数成分を除去される。

そして、デジタルテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが復調回路６３に供給されてベースバンドのデジタル信号が復調されて取り出され、この復調出力がエラー訂正回路６４に供給されてエラー訂正されたデータストリームとされ、このデータストリームが端子ピンＴ62に出力される。したがって、この端子ピンＴ62の信号を、その放送方式にしたがってデコードすれば、もとのカラー映像信号および音声信号を得ることができる。

また、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが映像中間周波フィルタ７１に供給されてデジタル映像中間周波信号が取り出され、この信号がゴースト除去回路７２においてゴースト成分が除去されてから復調回路７３に供給されてデジタルカラー映像信号が復調される。そして、このデジタ信号がＤ／Ａコンバータ回路７４に供給されてアナログカラー映像信号にＤ／Ａ変換され、このカラー映像信号が端子ピンＴ63に出力される。

さらに、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが音声中間周波フィルタ８１に供給されてデジタル音声中間周波信号が取り出され、この信号が復調回路８２に供給されてデジタル音声信号が復調される。そして、このデジタ音声信号がＤ／Ａコンバータ回路８４に供給されて左および右チャンネルの音声信号にＤ／Ａ変換され、これら音声信号が端子ピンＴ64、Ｔ65に出力される。

また、ＡＧＣ電圧形成回路９１においてＡＧＣ電圧ＶAGCが形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ67に出力されてフロントエンド回路１０の端子ピンＴ14に供給され、上記のように通常のＡＧＣおよび遅延ＡＧＣが行われる。

さらに、クロック形成回路９２において、所定の周波数のクロックが形成され、このクロックがベースバンド処理回路６０の各部に供給されるとともに、端子ピンＴ66を通じて、さらに、フロントエンド回路１０の端子ピンＴ15を通じて信号形成回路３４に供給される。

したがって、クロックの高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。

〔２〕 ＡＧＣおよびスレッショールド電圧の補償の例
〔２−１〕 その１
図３は、高周波段にＡＧＣをかける場合の一例を示し、この例においては、図１における回路１２Ａ〜１２Ｃ、１３Ａ〜１３Ｃ、１４Ａ〜１４Ｃを、回路１２、１３、１４により代表して示す。

すなわち、スイッチ回路１１により取り出された受信信号が、高周波トランスＲＴ12の２次コイルと可変容量コンデンサＣ12とにより構成されたアンテナ同調回路１２に供給されて目的とする周波数の受信信号ＳRXが取り出される。そして、この受信信号ＳRXがＦＥＴ（Ｍ12）のゲートに供給されるとともに、このゲートには、定電流源Ｑ13、ＦＥＴ（Ｍ11）および抵抗器Ｒ13により、所定のゲートバイアス電圧が供給されている。

そして、ＦＥＴ（Ｍ12）は、そのドレインにＦＥＴ（Ｍ13）のソースが接続されてカスコードアンプ１３が構成されるとともに、そのＦＥＴ（Ｍ13）のドレインに、段間同調回路１４を構成するコイルＬ14および可変容量コンデンサＣ14が接続されている。なお、ＦＥＴ（Ｍ13）のゲートには、抵抗器Ｒ11を通じてバイアス電圧が供給されている。したがって、カスコードアンプ１３が高周波アンプとして作用し、同調回路１４からは目的とする周波数の受信信号ＳRXの増幅出力が取り出され、これがスイッチ回路１５に供給される。

さらに、形成回路４３から出力される遅延ＡＧＣ電圧ＶDAGCが、ＡＧＣ用アンプ４５を通じてＦＥＴ（Ｍ13）に供給される。すなわち、オペアンプＱ51およびＦＥＴ（Ｍ51）により電圧フォロワ回路が構成され、形成回路４３からの遅延ＡＧＣ電圧ＶDAGCがオペアンプＱ51の非反転入力に供給されるとともに、ＦＥＴ（Ｍ51）のソースが抵抗器Ｒ51を通じてバイアス電圧源Ｖ51に接続されて電圧／電流変換回路４５１が形成される。また、ＦＥＴ（Ｍ51）のドレインがＦＥＴ（Ｍ13）のゲートおよび抵抗器Ｒ11に接続される。

したがって、ＦＥＴ（Ｍ51）のドレインには、遅延ＡＧＣ電圧ＶDAGCから電圧／電流変換された遅延ＡＧＣ電流ＩDAGCが流れ込むことになるので、抵抗器Ｒ11には、遅延ＡＧＣ電圧ＶDAGCとはレベルが逆方向に変化する遅延ＡＧＣ電圧ＶDAGCが得られることなり、この遅延ＡＧＣ電圧ＶDAGCがＦＥＴ（Ｍ13）のゲートに供給される。したがって、高周波アンプ１３から出力される受信信号ＳRXは、遅延ＡＧＣ制御されることになる。

そして、このとき、ＦＥＴのスレッショールド電圧のばらつきの影響を補償するためにバイアス電圧形成回路４６が構成される。すなわち、定電圧回路５３から電圧ＶDDの供給される端子Ｔ10を基準電位点としてＦＥＴ（Ｐ61、Ｐ62）によりカレントミラー回路４６１が構成されるとともに、その入力側のＦＥＴ（Ｐ61）のドレインからは、定電流源Ｑ61により所定の定電流ＩSが取り出される。

また、ＦＥＴ（Ｐ62）のドレインがＦＥＴ（Ｍ61）のドレインに接続されるとともに、このＦＥＴ（Ｍ61）のゲートは、抵抗器Ｒ61を通じて基準電圧の電圧源ＶREFに接続される。さらに、ＦＥＴ（Ｐ62）のドレインが、ＦＥＴ（Ｐ63）のゲートに接続されるとともに、そのソースが端子Ｔ10に接続され、そのドレインがＦＥＴ（Ｍ62）のドレインに接続される
このＦＥＴ（Ｍ62）は、ＦＥＴ（Ｍ63、Ｍ64）とともに、接地を基準電位点とし、かつ、ＦＥＴ（Ｍ62）を入力側としてカレントミラー回路４６２を構成しているものであり、その出力側のＦＥＴ（Ｍ63）のドレインがＦＥＴ（Ｍ61）のゲートに接続される。

さらに、ＦＥＴ（Ｐ62）のドレインが、ＦＥＴ（Ｍ65）のゲートに接続され、そのソースがＦＥＴ（Ｍ64）のドレインに接続され、ＦＥＴ（Ｍ65）のドレインが抵抗器Ｒ62を通じて端子Ｔ10に接続されるとともに、ＦＥＴ（Ｍ66）のゲートに接続され、このＦＥＴ（Ｍ66）のソースが抵抗器Ｒ63を通じてＦＥＴ（Ｍ13）ゲート接続される。

なお、ＦＥＴ（Ｍ63、Ｍ64）は、それらのサイズを選択することにより、すなわち、それらのゲート幅を設定することにより、
Ｉ64＝ｎ・Ｉ63 ・・・ (21)
Ｉ64：ＦＥＴ（Ｍ64）のドレイン電流
Ｉ63：ＦＥＴ（Ｍ63）のドレイン電流
ｎ ：正の所定値
とされる。

このような構成によれば、ＦＥＴ（Ｍ63）のドレイン電流Ｉ63は、電源ＶREFから抵抗器Ｒ51を通じてそのドレインに流れるので、
ＶGS：ＦＥＴ（Ｍ61）のゲート・ソース間電圧
とすれば、
Ｉ63＝（ＶREF−ＶGS）／Ｒ61 ・・・ (22)
あるいは
ＶGS＝ＶREF−Ｉ63・Ｒ61 ・・・ (23)
となる。

そして、定電流源Ｑ61の定電流ＩSは、カレントミラー回路４６１の入力電流でもあるから、その出力側のＦＥＴ（Ｐ62）のドレインからは電流ＩSが出力される。

このとき、ＦＥＴのスレッショールド電圧のばらつきにより、ＦＥＴ（Ｍ61）のドレイン電流が、ＦＥＴ（Ｐ62）のドレイン電流ＩSよりも小さいとすれば、ＦＥＴ（Ｐ63）はオフ方向にバイアスされ、ＦＥＴ（Ｐ63）のドレイン電流は小さくなるとともに、このドレイン電流はカレントミラー回路４６２の入力電流でもあるから、ＦＥＴ（Ｍ63）のドレイン電流Ｉ63も小さくなる。したがって、(23)式からＦＥＴ（Ｍ63）のゲート・ソース間電圧ＶGSが高くなるので、ＦＥＴ（Ｍ61）のドレイン電流は大きくなる。

この結果、ＦＥＴ（Ｐ62）のドレイン電流ＩSを基準にして負帰還がかかることになるとともに、そのドレイン電流ＩSは定電流源Ｑ61の定電流ＩSに等しい。したがって、定電流源Ｑ61の定電流ＩSを基準にして負帰還がかかることになり、ＦＥＴ（Ｍ61）のドレイン電流は基準値ＩSで安定する。

つまり、ＦＥＴ（Ｍ61）のドレイン電流が基準値ＩSとなるように、ＦＥＴ（Ｍ61）のゲートバイアス電圧が変化する。また、この変化はＦＥＴ（Ｍ63）のドレイン電流Ｉ63の変化により実現される。したがって、ＦＥＴ（Ｍ61）のスレッショールド電圧ＶTHのばらつきをドレイン電流Ｉ63が検出していることになる。

このとき、ＦＥＴ（Ｍ63）はＦＥＴ（Ｍ64）とともにカレントミラー回路４６２の出力側ＦＥＴでもあるから、ＦＥＴ（Ｍ64）のドレイン電流Ｉ64も、ＦＥＴ（Ｍ61）のスレッショールド電圧ＶTHのばらつきを検出した電流となる。しかも、電流Ｉ64、Ｉ63は(21)式の関係とされているので、電流Ｉ64は電流Ｉ63のｎ倍の電流量となっている。

そして、
ＶO ：ＦＥＴ（Ｍ65）のドレインに得られる電圧
ＶDD：端子Ｔ10の電圧
ＩO：抵抗器Ｒ62を流れる電流
とすれば、
ＶO＝ＶDD−ＩO・Ｒ62 ・・・ (24)
となる。また、
ＩO＝Ｉ64 ・・・ (25)
である。

そこで、(24)式に(25)式を代入し、さらに、(21)式および(22)式を代入すると、
ＶO＝ＶDD−ｎ（ＶREF−ＶGS）／Ｒ61・Ｒ62
＝ＶDD−ｎＶREF・Ｒ62／Ｒ61＋ｎＶGS・Ｒ62／Ｒ61 ・・・ (26)
となる。

そして、この出力電圧ＶOがＦＥＴ（Ｍ66）のゲートに供給されるが、ＦＥＴ（Ｍ66、Ｍ13）のゲート・ソース間電圧の和は、電圧２ＶGSとなるので、ＡＧＣ電圧に対する利得の変化を対数値（dBリニア）にするには、電圧ＶOを値２ＶGSだけシフトすればよく、そのためには、(26)式において、例えば、
ｎＲ62／Ｒ61＝２ ・・・ (27)
に設定すればよい。すなわち、そのように設定しておけば、(26)式は、
ＶO＝ＶDD−ｎＶREF・Ｒ62／Ｒ61＋２ＶGS ・・・ (28)
となるとともに、ＦＥＴ（Ｍ66、Ｍ13）のゲート・ソース間電圧ＶGSがばらつくとき、(26)式における電圧ＶOも、同じ方向に等しい大きさだけ変化するので、結果として、ＦＥＴ（Ｍ13）のゲート・ソース間電圧ＶGSのばらつきを吸収することができる。

こうして、図３に示す高周波アンプ１３およびそのＡＧＣにおいては、ＦＥＴ（Ｍ13）のスレッショールド電圧ＶTHのばらつきに起因するＡＧＣ特性のばらつきや特性の変動を抑えることができる。

図４の実線は、図３の高周波アンプ１３におけるＡＧＣ特性の測定結果を示すもので、実線ＡTYPがＦＥＴ（Ｍ13）のスレッショールド電圧ＶTHが代表値の場合の特性、実線Ａ-はスレッショールド電圧ＶTHが0.2Ｖだけ低い方向にばらついている場合の特性、実線Ａ+はスレッショールド電圧ＶYHが0.2だけ高い方向にばらついている場合の特性である。

また、図４の破線は、電圧ＶOを固定した状態、すなわち、ＦＥＴ（Ｍ13、Ｍ66）のスレッショールド電圧ＶTHのばらつきの補償をしない場合のＡＧＣ特性の測定結果を示すもので、破線ＡTH-はスレッショールド電圧ＶTHが0.2Ｖだけ低い方向にばらついている場合の特性、破線Ａ+はスレッショールド電圧ＶTHが0.2Ｖだけ高い方向にばらついている場合の特性である。

この図４からも明らかなように、ＦＥＴ（Ｍ13、Ｍ66）のスレッショールドＶTHのばらつきは、ＡＧＣ特性にきわめて大きな影響を与えしまうが、上述のようにバイアス電圧形成回路４６を設ける場合には、スレッショールド電圧ＶTHのばらつきに対するＡＧＣ特性のばらつきは大幅に改善され、十分に実用になるＡＧＣ特性の得られることがわかる。

〔２−２〕 その２
図５は、高周波段にＡＧＣをかける場合の他の例を示し、この例においても、図１における回路１２Ａ〜１２Ｃ、１３Ａ〜１３Ｃ、１４Ａ〜１４Ｃを、回路１２、１３、１４により代表して示すとともに、これらの回路１２〜１４がバランス型に構成されている場合である。

すなわち、スイッチ回路１１により取り出された受信信号が、高周波トランスＲＴ12の２次コイルと可変容量コンデンサＣ12とにより構成されたアンテナ同調回路１２に供給されて目的とする周波数の受信信号ＳRXが平衡に取り出され、この信号ＳRXがＦＥＴ（Ｍ12、Ｍ22）のゲートに供給される。このＦＥＴ（Ｍ12、Ｍ22）はそれらのソースが定電流源用のＦＥＴ（Ｍ21）のドレインに接続されて差動アンプ１３１を構成しているとともに、それらゲートに抵抗器Ｒ12、Ｒ22を通じてＦＥＴ（Ｍ14、Ｍ15）からバイアス電圧が供給されている。

また、ＦＥＴ（Ｍ12、Ｍ22）のドレインがＦＥＴ（Ｍ13、Ｍ23）のソースに接続され、これらＦＥＴ（Ｍ13、Ｍ23）のゲートに抵抗器Ｒ11を通じてバイアス電圧が供給される。こうして、ＦＥＴ（Ｍ12、Ｍ13）、（Ｍ22、Ｍ23）によりそれぞれカスコードアンプ１３２、１３３が構成されるとともに、アンプ１３１〜１３３によりバランス型の高周波アンプ１３が構成されている。

そして、ＦＥＴ（Ｍ13、Ｍ23）のドレインに同調コイルＬ14、Ｌ24および可変コンデンサＣ14が接続されて段間同調回路１４が構成され、この段間同調回路１４から受信信号ＳRXが平衡に取り出されてスイッチ回路１５に供給される。

さらに、ＡＧＣ用アンプ４５が図３の場合と同様に構成されて遅延ＡＧＣ電圧ＶDAGCが電流ＩDAGCに変換されるとともに、その遅延ＡＧＣ電流ＩDAGCがＦＥＴ（Ｍ51）に流れ込む。また、ＦＥＴのスレッショールド電圧のばらつきの影響を補償するためにバイアス電圧形成回路４６も図３の場合と同様に構成され、その出力電圧ＶOがＦＥＴ（Ｍ66）のゲートに供給される。

したがって、この図５に示す高周波アンプ１３およびそのＡＧＣにおいても、ＦＥＴ（Ｍ13、Ｍ23）のスレッショールド電圧ＶTHのばらつきに起因するＡＧＣ特性のばらつきや特性の変動を抑えることができる。

〔２−３〕 その３
図６は、中間周波増幅用段にＡＧＣをかける場合の例を示す。すなわち、レベル補正アンプ２５から取り出された中間周波信号ＳIFのうち、一方の極性の信号が、抵抗器Ｒ81、Ｒ82を通じてオペアンプ２６１の反転入力端に供給されるとともに、他方の極性の信号がそのままオペアンプ２６１の非反転入力端に供給される。また、抵抗器Ｒ82にＦＥＴ（Ｍ71）のドレイン・ソース間が並列接続されるとともに、オペアンプ２６１の出力端が負帰還用の抵抗器Ｒ83を通じて反転入力端に接続される。

さらに、オペアンプＱ47、ＦＥＴ（Ｍ71）、抵抗器Ｒ71、バイアス電源Ｖ71により電圧／電流変換回路４７１が構成され、端子ピンＴ14に供給されたＡＧＣ電圧ＶAGCがオペアンプＱ47の非反転入力に供給される。

したがって、ＦＥＴ（Ｍ71）のドレインには、ＡＧＣ電圧ＶAGCから電圧／電流変換されたＡＧＣ電流ＩAGCが流れ込むことになるので、抵抗器Ｒ72には、ＡＧＣ電圧ＶAGCとはレベルが逆方向に変化するＡＧＣ電圧ＶAGCが得られることなる。そして、この逆相のＡＧＣ電圧ＶAGCがＦＥＴ（Ｍ71）のゲートに供給される。

また、ＦＥＴのスレッショールド電圧のばらつきの影響を補償するためにバイアス電圧形成回路４６が図３の場合と同様に構成され、その出力電圧ＶOがＦＥＴ（Ｍ72）のゲートに供給される。このＦＥＴ（Ｍ72）は、そのドレインが端子Ｔ10に接続され、そのソースが、抵抗器Ｒ73を通じ、さらに、ＦＥＴ（Ｐ72）のドレイン・ソース間を通じてＦＥＴ（Ｍ71）のゲートに供給され、そのゲートが接地される。

このような構成によれば、ＡＧＣ電圧ＶAGCに対応してＦＥＴ（Ｍ81）のドレイン・ソース間のインピーダンスが変化するので、中間周波信号ＳIFがアンプ２６を通過するときの利得がＡＧＣ電圧ＶAGCに対応して変化することになり、したがって、オペアンプ２６１からバンドパスフィルタ２７に供給される中間周波信号ＳIFにＡＧＣがかかることになる。

そして、この場合、ＦＥＴ（Ｍ72、Ｍ81）のゲート・ソース間電圧がばらつくとき、電圧ＶOも同じ方向に等しい大きさだけ変化するので、結果として、ＦＥＴ（Ｍ81）のゲート・ソース間電圧のばらつきを吸収することができる。したがって、ＦＥＴのスレッショールド電圧のばらつきに起因する中間周波段のＡＧＣ特性のばらつきや特性の変動を抑えることができる。

〔３〕 まとめ
上述の利得制御回路によれば、ＦＥＴのスレッショールド電圧ＶTHにばらつきがあっても、そのばらつきを補償して目的とする利得特性を得ることができる。特に、回路をＩＣ化した場合、より効果的である。

したがって、ＡＧＣ回路に適用した場合には、ＡＧＣ回路としてのループゲインのばらつきを抑えることができ、例えば図４に実線で示すように、ＡＧＣ電圧に対する利得の制御範囲を目標とする範囲に設定できるので、ＡＧＣの過渡応答特性のばらつきを抑え、歪みの増加やレベルの不安定さを抑えることができる。

さらに、図１および図２に示すようなデジタル化した受信機においては、ＡＧＣ電圧形成回路９１が、デジタルＡＧＣ電圧をアナログのＡＧＣ電圧ＶAGCにＤ／Ａ変換するとき、そのＤ／Ａコンバータ回路のダイナミックレンジや分解能を高くする必要がない。

〔４〕 その他
上述においては、利得制御を１段の回路で実行している場合であるが、多段の回路を縦続接続して利得制御を行うとともに、その制御範囲を拡大する場合にも、この発明を適用することができる。

〔略語の一覧〕
Ａ／Ｄ ：Analog to Digital
ＡＧＣ ：Automatic Gain Control
Ｄ／Ａ ：Digital to Analog
Ｄ／Ｕ ：Desire to Undesire ratio
ＦＥＴ ：Field Effect Transistor
ＩＣ ：Integrated Circuit
ＭＯＳ ：Metal Oxide Semiconductor
ＰＬＬ ：Phase Locked Loop
ＶＣＯ ：Voltage Controlled Oscillator
カスコード：Cascode or Cascode Connected

この発明を適用できるフロントエンド回路の一形態を示す系統図である。 ベースバンド処理回路の一形態を示す系統図である。 この発明を適用したＡＧＣ回路の一形態を示す接続図である。 この発明を適用した場合のＡＧＣ特性の測定例を示す図である。 この発明を適用したＡＧＣ回路の他の形態を示す接続図である。 この発明を適用したＡＧＣ回路の他の形態を示す接続図である。 高周波段の一例を示す接続図である。 ＦＥＴの特性の一例を示す図である。

符号の説明

１０…フロントエンド回路（ＩＣ）、１２Ａ〜１２Ｃ…アンテナ同調回路、１３Ａ〜１３Ｃ…高周波アンプ、１４Ａ〜１４Ｃ…段間同調回路、１５Ａ〜１５Ｃ…入力バッファ回路、１６Ａ〜１６Ｃ…電圧比較回路、１７Ａ〜１７Ｃ…バッファ回路、２１Ａおよび２１Ｂ…ミキサ回路、２２…ローパスフィルタ、２３…振幅位相補正回路、２４…複素バンドパスフィルタ、２５…レベル補正アンプ、２６…可変利得アンプ、２７…バンドパスフィルタ、３０…ＰＬＬ、３７…分周回路、４１…レベル検出回路、４３…遅延ＡＧＣ電圧形成回路、４４…リニア検波回路、４５…ＡＧＣ用アンプ、４６…バイアス電圧形成回路、５１…不揮発性メモリ、５２…バッファメモリ、５３…定電圧回路、６０…ベースバンド処理回路（ＩＣ）

Claims (4)

1. 基準電圧を抵抗器を通じて第１のＦＥＴのゲート・ソース間に供給し、
   上記第１のＦＥＴのゲート・ソース間に第２のＦＥＴのドレイン・ソース間を並列接続し、
   上記第１のＦＥＴのドレイン電流により得られる電圧を上記第２のＦＥＴのゲートに帰還するとともに、
   この第２のＦＥＴと等しく接続された第３のＦＥＴにより、上記第１のＦＥＴのスレッショールド電圧のばらつきを検出する
   ようにした検出回路。
2. 請求項１に記載の利得制御回路において、
   上記第３のＦＥＴのドレイン電流を別の抵抗器に供給するとともに、
   上記第２のＦＥＴのドレイン電流と上記第３のＦＥＴのドレイン電流との比、および上記抵抗器と上記別の抵抗器との比を所定の値に設定して上記別の抵抗器に、上記上記第１のＦＥＴのスレッショールド電圧のばらつきを拡大した検出電圧を得る
   ようにした利得制御回路。
3. 利得制御用のＦＥＴを有する利得制御回路において、
   基準電圧を抵抗器を通じて第１のＦＥＴのゲート・ソース間に供給し、
   上記第１のＦＥＴのゲート・ソース間に第２のＦＥＴのドレイン・ソース間を並列接続し、
   上記第１のＦＥＴのドレイン電流により得られる電圧を上記第２のＦＥＴのゲートに帰還するとともに、
   この第２のＦＥＴと等しく接続された第３のＦＥＴの出力により、上記利得制御用のＦＥＴをバイアスし、かつ、
   上記利得制御用のＦＥＴに利得の制御電圧を供給する
   ようにした利得制御回路。
4. 請求項３に記載の利得制御回路において、
   上記利得の制御電圧がＡＧＣ電圧である
   ようにした利得制御回路。

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