JP4210867B2 - 可変容量回路 - Google Patents

Description

この発明は、可変容量回路に関する。

電子同調方式の同調回路（共振回路）は、可変容量ダイオードを使用することが多いが、可変容量ダイオードを使用すると、高いバイアス電圧を必要とするので、例えば図９に示すような可変容量回路が考えられている。

すなわち、この回路においては、デジタルデータのビットｂi（i＝0〜n）が“Ｈ”レベルのとき、対応するＭＯＳ−ＦＥＴ（Ｑi）がオンなので、そのＦＥＴ（Ｑi）に直列接続されたコンデンサＣiが、端子Ｔ1と端子Ｔ0との間に接続されることになる。しかし、ビットｂiが“Ｌ”レベルのときには、対応するＦＥＴ（Ｑi）はオフなので、コンデンサＣiは、接続されていないことになる。

したがって、
Ｃi＝Ｃ0×２の（ｎ＋１）乗
に設定しておけば、端子Ｔ1と端子Ｔ0との間の容量ＣVRは、ビットｂ0〜ｂnのレベルに対応して
ＣVR＝０〜Ｃ0×（２の（ｎ＋１）乗−１）
の間を値Ｃ0のステップで２の（ｎ＋１）乗とおりに変更することができる。

つまり、図９Ａの回路は、図９Ｂに示すような等価回路となり、デジタルデータｂ0〜ｂnにより容量を制御できる可変容量回路である。なお、図９Ｂにおいて、抵抗ｒはＦＥＴ（Ｑi）のオン抵抗、容量ＣSは浮遊容量である。

また、可変容量回路として、図１０に示すような回路も考えられている。すなわち、図１０の回路においては、ＦＥＴ（Ｑi）のドレインに抵抗器Ｒiを通じてバイアス電圧＋ＶDDが供給される場合である。そして、この回路においても、制御用のデジタルデータのビットｂiにより、図９Ａの回路と同様にＦＥＴ（Ｑi）がオンオフされるので、端子Ｔ1と端子Ｔ0との間に可変容量ＣVRを得ることができる。

そして、これらの可変容量回路においては、可変容量ダイオードの場合のような高いバイアス電圧を必要としないので、ＩＣ化に有利である。
特開２００５−２８７００９号公報 特開２００６−０８０６２０号公報

ところが、図９Ａに示す可変容量回路においては、図９Ｃに示すように、ＦＥＴ（Ｑi）の構造に起因してドレイン・バックゲート間に寄生ダイオードＤPRを生じてしまい、この寄生ダイオードＤPRと本来のコンデンサＣiとの直列回路が端子Ｔ1と端子Ｔ0との間に接続されることになってしまう。

この寄生ダイオードＤPRは、ＦＥＴ（Ｑi）がオンの場合には、ＦＥＴ（Ｑi）のオン抵抗ｒによりシャントされるので、あまり問題はない。

しかし、ＦＥＴ（Ｑi）がオフの場合には、その端子Ｔ1と端子Ｔ0との間に供給された入力信号の振幅が0.5Ｖpを越えると、寄生ダイオードＤPRがオンとなり、入力信号が寄生ダイオードＤPRにより整流されるので、ＦＥＴ（Ｑi）のドレイン・ソース間に直流電位差を生じるてしまう。そして、この直流電位差は入力信号の振幅にしたがって変化する。

この結果、入力信号にしたがって寄生ダイオードＤPRの等価容量が変化することになるとともに、このとき、寄生ダイオードＤPRはコンデンサＣiを通じて端子Ｔ1に接続されているので、結果として、端子Ｔ1と端子Ｔ0との間の総合の容量ＣVRが入力信号によって変化してしまう。

また、ここまで大きな入力信号が加わらないとしても、寄生ダイオードＤPRの両端に加わる直流電位差は０Ｖなので、寄生ダイオードＣPRの接合容量は比較的大きい。そして、信号電圧（入力信号）がコンデンサＣiを通じて寄生ダイオードＤPRに印加される。この結果、この印加された信号電圧により寄生ダイオードＤPRの接合容量が変化するとともに、その変化幅が大きく、しかも、その容量変化は容量の非線形性が大きい領域で起きてしまう。

したがって、図９Ａの回路では、入力信号の歪みが大きく、例えば受信機の同調回路に使用すると、歪みにより妨害信号成分を生じるので、強い受信信号が扱うことができなかった。

その点、図１０の可変容量回路においては、寄生ダイオードＤPRを生じても、この寄生ダイオードＤPRは抵抗器Ｒiを通じて逆バイアスされるので、その逆バイアス電圧＋ＶDDを高く設定しておれば、寄生ダイオードＤPRの接合容量は小さくなるとともに、入力信号に対する接合容量の変化も小さくなり、したがって、歪みの発生を抑えることができる。

しかし、図１０の回路の場合には、ＦＥＴ（Ｑi）がオンのとき、バイアス電圧＋ＶDDにより抵抗器Ｒiを通じて電流が流れる。しかも、抵抗器Ｒiは（ｎ＋１）個ある。したがって、抵抗器Ｒiを流れる電流を小さくする必要があるが、そのためには、抵抗器Ｒiを例えば数百ｋΩと大きな値にする必要があり、ＩＣ化した場合、抵抗器Ｒiの占める面積が大きくなってしまい、好ましくない。

この発明は、以上のような問題点を解決しようとするものである。

この発明においては、
第１の端子と、第２の端子との間に、コンデンサと、ＭＯＳ−ＦＥＴのドレイン・ソース間との直列回路の複数個が並列接続され、
上記直列回路のそれぞれにおいて、インバータの出力端と、上記コンデンサおよび上記ＭＯＳ−ＦＥＴの接続点との間に、抵抗器が接続され、
容量制御用のデジタルデータの各ビットが、上記直列回路のそれぞれにおける上記ＭＯＳ−ＦＥＴのゲートおよび上記インバータに供給され、
上記第１の端子と、第２の端子との間に、上記デジタルデータの値に対応して変化する容量を得る
ようにした可変容量回路
とするものである。

この発明によれば、デジタルデータにより容量を変更できるとともに、入力信号の歪みを抑えることができる。また、高いバイアス電圧を必要とせず、消費電流も少なく、ＩＣ化にも適している。

ここでは、まず、この発明による可変容量回路を使用して好適なテレビ受信機について説明する。

〔１〕 受信回路（全体）の例
テレビ放送に使用される周波数（チャンネル）は国によって様々であり、カラー方式にも、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどがある。さらに、アナログ放送もあれば、デジタル放送もある。

そこで、テレビ放送の受信信号系を、テレビ放送を受信して中間周波信号を出力するフロントエンド回路と、そのフロントエンド回路の出力を処理してカラー映像信号および音声信号を出力するベースバンド処理回路とに分割することが考えられている。つまり、そのようにすることにより、テレビ放送の放送方式の違いに対処するものである。

そこで、まず、この発明を適用できるフロントエンド回路と、ベースバンド処理回路との一例についてそれぞれ説明する。

〔１−１〕 フロントエンド回路の例
図１は、各国のテレビ放送を、その放送形式にかかわらず受信できるフロントエンド回路の一例を示す。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
(A) 46〜147ＭHz（ＶLバンド）
(B) 147〜401ＭHz（ＶHバンド）
(C) 401〜887ＭHz（Ｕバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにした場合である。

すなわち、図１において、鎖線で囲った部分１０が、そのフロントエンド回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（フロントエンド回路）１０は、外部接続用の端子ピンＴ11〜Ｔ19を有する。

そして、テレビ放送の放送波信号がアンテナANTにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記(A)〜(C)項の受信バンドにそれぞれ対応するものであり、同調用コンデンサの容量をデジタルデータにより変更して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。なお、詳細を後述する。

そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波アンプ１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。このスイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路１２Ｉ、１２Ｑに供給される。

なお、同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、同調回路１４Ａは復同調回路とされている。また、後述するように、同調回路１２Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。

また、ＶＣＯ３１において、所定の周波数の発振信号Ｓ31が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ14を通じて信号形成回路３４にクロック（周波数は１〜２ＭHz程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。

そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧が取り出され、この直流電圧がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ15を通じて平滑用のコンデンサＣ11が外付けされる。

したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34 ・・・ (1)
となるので、システム制御用のマイクロコンピュータ（図示せず）により分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して1.8〜3.6ＧHzとされる。

そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、16、32）の周波数に分周され、この分周信号が分周回路３７に供給されて1/2の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。

ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ） ・・・ (2)
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。

また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。

さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。

ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜5.5ＭHz（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。

したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。

そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭHz）に比べて広帯域のローパスフィルタ２２に供給され、この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ ・・・ (3)
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ ・・・ (4)
が取り出される。

そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、
(a) バンドパスフィルタの周波数特性を有する。
(b) 信号ＳIFIと信号ＳIFQとの間に、90°の位相差を与える。
(c) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。
の特性を有するものである。

したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ ・・・ (5)
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ ・・・ (6)
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。

そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。

すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ ・・・ (7)
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この(7)式が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号SIFI、ＳIFQの振幅および位相を補正するものである。

さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。

そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。

したがって、分周比Ｍ、Ｎを変更すれば、(2)式にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。

こうして、このフロントエンド回路１０のよれば、46〜887ＭHzという広い周波数範囲に対して、１チップＩＣで対応できるる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。

また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品がオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。

〔１−１−１〕 ＡＧＣの例
ＡＧＣ電圧ＶAGCが後述するベースバンド処理回路において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ16を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより通常のＡＧＣが行われる。

また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在している場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ16のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成され、この遅延ＡＧＣ電圧ＶDAGCが高周波アンプ１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。

したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。

〔１−１−２〕 テスト用・調整用電圧の例
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ13に出力される。

この端子ピンＴ13に出力された直流電圧Ｖ44は、フロントエンド回路１０のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができ、すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。

また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、入力テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ16に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路１０の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。

〔１−１−３〕 定電圧回路
ＩＣ１０には、定電圧回路５３が設けられ、端子ピンＴ17から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされる。

したがって、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。

〔１−１−４〕 初期設定
上述の複素バンドパスフィルタ２４の中心周波数および通過帯域幅、振幅位相補正回路２３の補正量、レベル補正用アンプ２５の利得は、受信するテレビ放送の放送方式に対応する必要があるので、可変とされるとともに、外部から設定できるようにされている。例えば、複素バンドパスフィルタ２４の中心周波数は3.8〜5.5ＭHz、通過帯域は5.7〜８ＭHzの範囲で可変とされている。

そして、組み立て時や工場出荷時などに、これら回路２３〜２５の設定値が、端子ピンＴ18から不揮発性メモリ５１に書き込まれる。また、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃのトラッキング用のデータ（同調周波数を微調整するデータ）や定電圧回路５３の出力電圧を微調整するデータも、同様に端子ピンＴ18から不揮発性メモリ５１に書き込まれる。したがって、それぞれの回路の特性を、受信するテレビ放送の放送方式に対応したものに設定することができる。

〔１−１−５〕 使用時の動作
このＩＣ１０を使用した受信機の電源が投入されたときも、不揮発性メモリ５１の設定値がバッファメモリ５２にコピーされ、このコピーされた設定値が回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、２３〜２５、５３のそれぞれにデフォルト値として供給される。

そして、ユーザがチャンネルを選択したときには、そのためのデータが、システム制御用のマイクロコンピュータ（図示せず）から端子ピンＴ19を通じてバッファメモリ５２に供給されていったん保存され、この保存されたデータがスイッチ回路１１、１５、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、可変分周回路３２、３６に供給され、目的とするチャンネル（周波数）を含む受信バンドが選択されるとともに、その選択された受信バンドにおいて、目的とするチャンネルが選択される。

〔１−１−６〕 まとめ
図１に示すフロントエンド回路１０によれば、(A)〜(C)項に示すように、46〜887ＭHzの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。

〔１−２〕 ベースバンド処理回路の例
図２は、ベースバンド処理回路の一例を示し、これはフロントエンド回路１０から出力される中間周波信号ＳIFを処理してカラー映像信号および音声信号を出力するものである。すなわち、図２において、鎖線で囲った部分６０が、そのベースバンド処理回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（ベースバンド処理回路）６０は、外部接続用の端子ピンＴ61〜Ｔ67を有する。

そして、フロントエンド回路１０の端子ピンＴ12から出力された中間周波信号ＳIFが、端子ピンＴ61からＡ／Ｄコンバータ回路６１に供給されてデジタル中間周波信号にＡ／Ｄ変換され、このデジタル中間周波信号ＳIFが、フィルタ６２により不要な周波数成分を除去される。

そして、デジタルテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが復調回路６３に供給されてベースバンドのデジタル信号が復調されて取り出され、この復調出力がエラー訂正回路６４に供給されてエラー訂正されたデータストリームとされ、このデータストリームが端子ピンＴ62に出力される。したがって、この端子ピンＴ62の信号を、その放送方式にしたがってデコードすれば、もとのカラー映像信号および音声信号を得ることができる。

また、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが映像中間周波フィルタ７１に供給されてデジタル映像中間周波信号が取り出され、この信号がゴースト除去回路７２においてゴースト成分が除去されてから復調回路７３に供給されてデジタルカラー映像信号が復調される。そして、このデジタ信号がＤ／Ａコンバータ回路７４に供給されてアナログカラー映像信号にＤ／Ａ変換され、このカラー映像信号が端子ピンＴ63に出力される。

さらに、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが音声中間周波フィルタ８１に供給されてデジタル音声中間周波信号が取り出され、この信号が復調回路８２に供給されてデジタル音声信号が復調される。そして、このデジタ音声信号がＤ／Ａコンバータ回路８４に供給されて左および右チャンネルの音声信号にＤ／Ａ変換され、これら音声信号が端子ピンＴ64、Ｔ65に出力される。

また、ＡＧＣ電圧形成回路９１においてＡＧＣ電圧ＶAGCが形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ67に出力されてフロントエンド回路１０の端子ピンＴ16に供給され、上記のように通常のＡＧＣおよび遅延ＡＧＣが行われる。

さらに、クロック形成回路９２において、所定の周波数のクロックが形成され、このクロックがベースバンド処理回路６０の各部に供給されるとともに、端子ピンＴ66を通じて、さらに、フロントエンド回路１０の端子ピンＴ14を通じて信号形成回路３４に供給される。

したがって、クロックの高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。

〔２〕 高周波段の具体例
図３は、フロントエンド回路１０におけるスイッチ回路１１からスイッチ回路１５までの高周波信号系の一例を示す。なお、この高周波信号系もバランス型に構成されている。

すなわち、アンテナANTの受信信号が、バランBLNにより平衡な受信信とされてから端子ピンＴ11、Ｔ11を通じてスイッチ回路１１に供給される。このスイッチ回路１１は、等価的に図１に示すように構成され、端子ピンＴ11、Ｔ11を通じて供給された受信信号をアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給するものである。

このため、スイッチ回路１１の第１の出力端ＴAが、高周波アンプ１３Ａの入力端に接続されるとともに、その第１の出力端ＴAと高周波アンプ１３Ａの入力端との間の信号ラインに、アンテナ同調回路１２Ａが並列接続される。この場合、同調回路１２Ａは、同調用コイルＬ12Aが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12AがＩＣ１０に内蔵されて構成される。なお、後述するように、コンデンサＣ12Aの容量はデジタルデータにより変更されて同調周波数が変更される。

さらに、高周波アンプ１３Ａの出力端が、同調用コンデンサＣ143、Ｃ144を通じて入力バッファ回路１５Ａの入力端に接続されるとともに、高周波アンプ１３Ａの出力端に、同調用コイルＬ141および同調用コンデンサＣ141が並列接続され、入力バッファ回路１５Ａの入力端に、同調用コイルＬ142および同調用コンデンサＣ142が並列接続されて、段間同調回路１４Ａが復同調形式に構成される。

なお、このとき、コイルＬ141、Ｌ142は、端子ピンを通じてＩＣ１０に外付けされる。また、コンデンサＣ141〜Ｃ144は、ＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、(A)項に示すＶLバンドの高周波段が構成される。

さらに、スイッチ回路１１の第２の出力端ＴBが、高周波アンプ１３Ｂの入力端に接続されるとともに、その第２の出力端ＴBと高周波アンプ１３Ｂの入力端との間の信号ラインに、アンテナ同調回路１２Ｂが並列接続される。

また、高周波アンプ１３Ｂの出力端が入力バッファ回路１５Ｂの入力端に接続されるとともに、これらの間の信号ラインに、同調用コイルＬ14Bおよび同調用コンデンサＣ14Bが並列接続されて、段間同調回路１４Ｂが構成される。なお、このとき、コイルＬ12B、Ｌ14Bは端子ピンを通じてＩＣ１０に外付けされ、コンデンサＣ12B、Ｃ14BはＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、(B)項に示すＶHバンドの高周波段が構成される。

さらに、スイッチ回路１１の第３の出力端ＴCが、高周波アンプ１３Ｃを通じて入力バッファ回路１５Ｃの入力端に接続されるとともに、高周波アンプ１３Ｃの入力端アンテナ同調回路１２Ｃが並列接続され、入力バッファ回路１４Ｃの入力端に段間同調回路１４Ｃが並列接続される。この場合、同調回路１２Ｃは、同調用コイルＬ12Cが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12CがＩＣ１０に内蔵されて構成される。また、同調回路１４Ｃは、同調用コイルＬ14Cが端子ピンを通じてＩＣ１０に外付けされ、同調用コンデンサＣ14CがＩＣ１０に内蔵されて構成される。こうして、(C)項に示すＵバンドの高周波段が構成される。

そして、入力バッファ回路１５Ａ〜１５Ｃの出力端が接続点Ｐ15、Ｐ15に共通に接続されるとともに、ミキサ回路２１Ｉ、２１Ｑの入力端に接続される。また、形成回路４３から高周波アンプ１３Ａ〜１３Ｃに遅延ＡＧＣ電圧ＶDAGCが供給される。

さらに、バッファメモリ５２からスイッチ回路１１に受信バンドの切り換え信号ＳBANDが供給されるとともに、この切り換え信号ＳBANDが、入力バッファ回路１５Ａ〜１５Ｃにそれらの動作の許可・禁止の制御信号として供給され、入力バッファ回路１５Ａ〜１５Ｃは、スイッチ回路１１の切り換えに連動して制御される。つまり、入力バッファ回路１５Ａ〜１５Ｃにより、スイッチ回路１５が構成される。

このような構成によれば、切り換え信号ＳBANDにより、例えば(A)項に示すＶLバンドの受信が選択されている場合には、スイッチ回路１１から同調回路１２Ａに受信信号が供給されるとともに、入力バッファ回路１５Ａの動作が許可されるが、同調回路１２Ｂ、１２Ｃに受信信号は供給されず、かつ、入力バッファ回路１５Ｂ、１５Ｃは動作が禁止される。

したがって、(A)項に示すＶLバンドの受信が可能となり、同調回路１２Ａ、１４Ａにより選択されたチャンネル（周波数）が接続点Ｐ15、Ｐ15に出力され、ミキサ回路２１Ｉ、２１Ｑに供給される。そして、(B)項および(C)項の受信バンドの受信時についても同様の動作が行われる。

こうして、図３に示す高周波段によれば、(A)〜(C)項の受信バンドが選択されるとともに、その選択された受信バンドにおけるチャンネルを選択することができる。そして、この場合、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。

〔３〕 この発明による可変容量回路の例
〔３−１〕 具体例（その１）
図４は、この発明による可変容量回路の一例を示す。この可変容量回路は、上述した同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃの可変コンデンサＣ12A〜12C、Ｃ141、Ｃ142、Ｃ14B、Ｃ14Cとして使用できるものである。なお、この例においては、容量の制御信号が（ｎ＋１）ビットのデジタルデータであり、２の（ｎ＋１）乗とおりの容量に変更できる場合である。

すなわち、図４において、ホット側の端子Ｔ1と、接地側の端子Ｔ0との間に、コンデンサＣiと、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑi）のドレイン・ソース間とが直列接続される。なお、i＝0〜nである。また、ＦＥＴ（Ｑi）のバックゲートは端子Ｔ0に接続され、この端子Ｔ0は接地される。

さらに、バイアス端子Ｔ3と端子Ｔ0との間に、ＰチャンネルのＭＯＳ−ＦＥＴ（Ｐi）のドレイン・ソース間と、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｍi）のソース・ドレイン間とが直列接続されるとともに、それらのゲートが互いに接続されてＣＭＯＳ型のインバータＡiが構成される。そして、ＦＥＴ（Ｐi、Ｍi）のソースがプルアップ用の抵抗器Ｒiを通じてＦＥＴ（Ｑi）のドレインに接続される。また、ＦＥＴ（Ｑi、Ｐi、Ｍi）のゲートに、容量の制御用のデジタルデータのビットｂiが供給される。

なお、コンデンサＣ0〜Ｃnの値は、
Ｃi＝Ｃ0×２のｉ乗 ・・・ (8)
とされる。一例として、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃの可変コンデンサの場合には、ｎ＝８とされる。

このような構成によれば、ｂ0＝“Ｈ”のときには、ＦＥＴ（Ｑ0）がオンとなり、コンデンサＣ0が端子Ｔ1と端子Ｔ0との間に接続されることになる。しかし、ｂ0＝“Ｌ”のときには、ＦＥＴ（Ｑ0）がオフとなり、コンデンサＣ0は端子Ｔ1と端子Ｔ0との間に接続されなくなる。

そして、ＦＥＴ（Ｑ1〜Ｑn）およびビットｂ1〜ｂnについても同様の動作が行われるとともに、ＦＥＴ（Ｑ0〜Ｑn）のオン・オフは、ビットｂ0〜ｂnの“Ｈ”レベルおよび“Ｌ”レベルに対応し、２の（ｎ＋１）乗の組み合わせがあるので、端子Ｔ1と端子Ｔ0との間の容量ＣVRは、
ＣVR＝０
から
ＣTTL＝ＣAP＋Ｃ0×（２の(ｎ＋１)乗−１）
までの範囲を、容量Ｃ0を単位として２の（ｎ＋１）乗のステップにわたって変化することになる。

したがって、図４の回路は、デジタルデータｂ0〜ｂnにより端子Ｔ1と端子Ｔ0との間の容量ＣVRを、必要な変化量Ｃ0ずつ任意の容量に変更可能な可変容量回路として作用することになる。

そして、この可変容量回路によれば、ｂi＝“Ｌ”であってＦＥＴ（Ｑi）がオフの場合には、ＦＥＴ（Ｐi）がオンで、ＦＥＴ（Ｍi）がオフなので、端子Ｔ3のバイアス電圧＋ＶDDがＦＥＴ（Ｐi）を通じて、さらに、抵抗器Ｒiを通じてＦＥＴ（Ｑi）のドレインに供給されるので、このドレインは端子Ｔ3の電圧＋ＶDDにプルアップされる。

したがって、例えば図９Ｃに示すように、また、図４に破線で示すように、ＦＥＴ（Ｑ0）に寄生ダイオードＤPRを生じても、この寄生ダイオードＤPRは抵抗器Ｒiを通じて逆バイアスされるので、その逆バイアス電圧＋ＶDDを所定値に設定しておれば、寄生ダイオードＤPRの接合容量は小さくなるとともに、入力信号に対する接合容量の変化も小さくなり、したがって、歪みの発生を抑えることができる。

一方、ｂi＝“Ｈ”であってＦＥＴ（Ｑi）がオンの場合には、ＦＥＴ（Ｐi）はオフなので、端子Ｔ3のバイアス電圧＋ＶDDが、ＦＥＴ（Ｐi）を通じて抵抗器Ｒiにリークしたとしても、これはオフであるＦＥＴ（Ｐi）のリーク電流にすぎないので、無視できる。したがって、抵抗器Ｒiの値を大きくする必要がないので、ＩＣ化した場合、抵抗器Ｒiの占める面積が少なく、ＩＣ化にとって有利である。

こうして、図４の可変容量回路によれば、デジタルデータ（ビットｂ0〜ｂn）により容量ＣVRを変更できるとともに、入力信号の歪みを抑えることができる。また、可変容量ダイオードの場合のような高い逆バイアス電圧も不要であり、消費電流も少なく、ＩＣ化にも適している。

〔３−２〕 具体例（その２）
図４の可変容量回路においては、ＦＥＴ（Ｑi）がオフの場合、ＦＥＴ（Ｐi）がオンなので、端子Ｔ1→コンデンサＣi→抵抗器Ｒi→ＦＥＴ（Ｐi）→端子Ｔ3の経路が形成されるので、抵抗器Ｒiの値を十分に大きくしておかないと、端子Ｔ1と端子Ｔ0との間の容量ＣVRのＱ値を下げてしまう。しかし、ＩＣにおいて、大きな値の抵抗器を形成すると、その占有面積が大きくなるので、ＩＣにとって好ましくない。

そこで、図５に示す可変容量回路においては、そのような問題をも考慮した場合である。すなわち、図５に示す可変容量においては、図４における可変容量回路の抵抗器Ｒiに代わってＮチャンネルのＭＯＳ−ＦＥＴ（Ｎi）が設けられ、そのソースがＦＥＴ（Ｐi、Ｍi）のソースに接続され、ＦＥＴ（Ｎi）のドレインがＦＥＴ（Ｑi）のドレインに接続される。

また、ＦＥＴ（Ｎi）のゲートが端子Ｔ3に接続されてバイアス電圧＋ＶDDが供給され、そのバックゲートは端子Ｔ0に接続される。なお、ＦＥＴ（Ｎi）の占有面積は、ＦＥＴ（Ｑi）に比べて十分に小さく、例えば最小サイズとされる。

このような構成によれば、制御用のビットｂiが“Ｌ”レベルの場合には、図６Ａに示すように、ＦＥＴ（Ｑi）はオフとなるので、端子Ｔ1とＴ0との間には、コンデンサＣiは接続されていないことになる。

そして、この場合、ビットｂiにより、ＦＥＴ（Ｐi）はオン、ＦＥＴ（Ｍi、Ｎi）はオフであるが、端子Ｔ3→ＦＥＴ（Ｎi）のゲート・ドレイン間→ＦＥＴ（Ｑi）のドレイン・ソース間→端子Ｔ0の経路にリーク電流が流れ、ＦＥＴ（Ｑi）、すなわち、寄生ダイオードＤPRは電圧（ＶDD−ＶGS）に逆バイアスされる。なお、電圧ＶGSは、ＦＥＴ（Ｑi）のリーク電流と、ＦＥＴ（Ｎi）のリーク電流とから求まるＦＥＴ（Ｎi）のゲート・ソース間電圧である。

したがって、大振幅の入力信号が供給されると、ＦＥＴ（Ｎi）はリーク電流でバイアスされているので、整流作用を生じ、歪みが発生するはずであるが、ＦＥＴ（Ｎi）は十分に小さくされているので、リーク電流に起因して整流作用を生じても、歪みの発生を小さくすることができる。また、入力信号が整流されてＦＥＴ（Ｑi）の寄生ダイオードＤPRに直流電圧が印加されるが、この直流電圧は、電圧（ＶDD−ＶGS）に比べ十分に小さいので、入力信号の振幅が変化しても、寄生ダイオードＤPRの容量の変動は十分に小さく、歪みを十分に小さく抑えることができる。

一方、制御用のビットｂiが“Ｈ”レベルの場合には、図６Ｂに示すように、ＦＥＴ（Ｑi）はオンとなるので、端子Ｔ1とＴ0との間には、コンデンサＣiが接続されたことになる。なお、このとき、ビットｂiによりＦＥＴ（Ｐi）はオフ、ＦＥＴ（Ｍi、Ｎi）はオンであり、ＦＥＴ（Ｎi）は、ＦＥＴ（Ｍi）を通じてＦＥＴ（Ｑi）に並列接続されることになるので、ＦＥＴ（Ｎi）は動作に影響を与えることはない。

そして、ＦＥＴ（Ｎi）は、図４におけるプルアップ用の抵抗器Ｒiとして作用しているが、ＦＥＴ（Ｑi）に比べて十分に小さい占有面積としているので、すなわち、ＦＥＴとして最小サイズとしているので、ＩＣ化に適している。

また、ＦＥＴ（Ｑi）のゲート幅を、このＦＥＴ（Ｑi）に接続されたコンデンサＣiの値に比例させることにより可変容量としてのＱ値を一定に保つことができる。

〔３−３〕 具体例（その３）
図７は、図５に示す可変容量回路をバランス型に構成した場合である。すなわち、端子Ｔ1と端子Ｔ2との間に、第１のコンデンサＣiと、ＦＥＴ（Ｑi）のドレイン・ソース間と、第２のコンデンサＣiとが直列接続される。また、ＦＥＴ（Ｑi）のバックゲートは、接地端子Ｔ0に接続される。

さらに、ＦＥＴ（Ｐi、Ｍi）によりＣＭＯＳ型のインバータＡiが構成され、電源端子Ｔ3および接地端子Ｔ0により動作電圧＋ＶDDが供給される。そして、ＦＥＴ（Ｐi、Ｍi）のソースがＦＥＴ（Ｎi、Ｎi）のソースに接続され、これらＦＥＴ（Ｎi、Ｎi）のドレインがＦＥＴ（Ｑi）のドレインおよびソースにそれぞれ接続される。また、ＦＥＴ（Ｎi、Ｎi）のゲートが端子Ｔ3に接続されてバイアス電圧＋ＶDDが供給され、そのバックゲートは端子Ｔ0に接続される。なお、ＦＥＴ（Ｎi）の占有面積は、ＦＥＴ（Ｑi）に比べて十分に小さくされる。

また、ＦＥＴ（Ｑi、Ｐi、Ｍi）のゲートに、容量の制御用のデジタルデータのビットｂiが供給される。

このような構成によれば、ＦＥＴ（Ｑi、Ｑi）がビットｂiにより図５の可変容量回路と同様に制御されるので、端子Ｔ1とＴ2との間に、バランス型の可変容量を得ることができる。

そして、この場合、１対のコンデンサＣi、Ｃiを１つのＦＥＴ（Ｑi）により制御しているので、図５の場合に比べ、Ｑ値を約２倍にすることができる。また、ＦＥＴ（Ｑi）の寄生ダイオードＤPRに逆バイアス電圧を供給する場合、図４のように抵抗器Ｒiにより供給すると、その抵抗器Ｒiの数が２倍になるので、よりＩＣ化に不利であるが、図７の回路においては、最小サイズのＦＥＴ（Ｎi、Ｎi）とすることができるので、ＩＣ化に適している。

〔３−４〕 具体例（その４）
図７の可変容量回路においては、図９Ｃにより説明したように、また、図８にも示すように、ＦＥＴ（Ｑi）がオフのとき、ＦＥＴ（Ｑi）に寄生ダイオードＤPR、ＤPRを生じるとともに、この寄生ダイオードＤPR、ＤPRにリーク電流が流れる。このリーク電流は、温度による変化が極めて大きく、ＦＥＴ（Ｑi、Ｎi、Ｎi）のサイズおよび特性によっては、低温では、ＦＥＴ（Ｎi、Ｎi）のドレイン・ソース間のリーク電流よりも小さく、高温では逆転する現象を生じることがある。

この結果、ＦＥＴ（Ｑi）に印加される電圧は、低温ではほぼ電圧ＶDDであるが、ある温度ＴTHよりも高温になると、電圧（ＶDD−ＶGS）となってしまうので、寄生ダイオードＤPR、ＤPRにおける接合容量が、温度ＴTHを境に本来の温度変化よりもさらに大きく変化してしまう。

図８は、図７の可変容量回路において、そのような温度による容量変化を抑えるようにした場合である。このため、図８の回路においては、ＦＥＴ（Ｑi）のドレインおよびソースと、端子Ｔ0との間に、ＦＥＴ（Ｂi、Ｂi）のドレイン・ソース間が接続されるとともに、そのデータが端子Ｔ0に接続される。なお、ＦＥＴ（Ｎi、Ｎi）のゲートは、端子Ｔ4に接続され、０ないし正の温度係数を持つ電圧＋ＶGが供給される。

したがって、ＦＥＴ（Ｎi、Ｎi）には、ＦＥＴ（Ｑ0）へのリーク電流に加えてＦＥＴ（Ｂi、Ｂi）のリーク電流も流れるので、低温時にＦＥＴ（Ｎi、Ｎi）に流れるリーク電流も増加し、この結果、寄生ダイオードＤPR、ＤPRには、低温時でも電圧（ＶDD−ＶGS）が印加されることになるので、温度特性が改善される。

また、ＦＥＴ（Ｎi、Ｎi）のゲートに、０ないし正の温度係数を持つ電圧＋ＶGを供給することのより、寄生ダイオードＤPR、ＤPRの接合容量の温度特性（これは、通常、正の温度特性を持つ）と、ＦＥＴ（Ｎi）のゲート・ソース間電圧ＶGSと、ＦＥＴ（Ｂi、Ｂi）を流れる電流の温度特性とを考慮して電圧ＶGを温度特性を設定すれば、寄生ダイオードＤPR、ＤPRの温度変化をほとんどなくすことができる。

さらに、電圧ＶGの温度係数を増加させることにより、端子Ｔ1と端子Ｔ2との間に並列に接続される浮遊容量や静電保護対策ダイオードの容量の温度変化もキャンセルすることができる。

〔４〕 まとめ
上述の可変容量回路についてまとめると、以下のとおりである。すなわち、
(11) デジタルデータ（ビットｂ0〜ｂn）により容量ＣVRを変更できる。
(12) 入力信号の歪みを抑えることができる。
(13) 消費電流も少なく、ＩＣ化にも適している。
(14) Ｑ値および可変容量比の大きい可変容量回路を実現できる。
(15) ＩＣ化した場合、占有面積を比較的小さくできる。
(16) 温度変化に対する容量変化の小さい可変容量回路を実現できる。
(17) 他の回路の容量の温度による変化も吸収することもでき、回路全体の温度特性が良好になる。
(18) 温度係数の変更は、ＦＥＴ（Ｎi、Ｎi）のゲートに供給される電圧ＶGを変化させるだけでよく、電源の負担は０に等しい。したがって、温度係数の異なった電源が必要な場合、対処が容易である。
(19) 可変範囲が大きく、Ｑ値の高い可変容量を実現できるので、これを使用した同調回路やフィルタは損失が小さく、選択度に優れたフィルタ特性を実現できる。
(20) 可変容量ダイオードのような高い電圧を必要とせず、素子はすべて低電圧で動作することができるので、ＩＣ化した場合、電源は低い電圧ですみ、低消費電力化が可能となる。
(21) 低歪のフィルタを実現できるので、受信機の妨害特性を劣化させずに、受信機をＩＣ化できる。
〔５〕 その他
上述において、局部発振信号ＳLOI、ＳLOQおよび複素バンドパスフィルタ２４により信号ＳIFI、ＳIFQにおける受信信号ＳRXの中間周波信号成分を逆相とし、イメージ妨害信号ＳUDの中間周波信号成分を同相とすることもでき、その場合には、信号ＳIFIと信号ＳIF1との減算を行えば、受信信号ＳRXの中間周波信号ＳIFを得ることができる。

つまり、信号ＳIFI、ＳIFQにおいて、受信信号の中間周波信号成分と、イメージ妨害信号の中間周波信号成分とが互いに逆相になるように、局部発振信号ＳLOI、ＳLOQの位相関係および複素バンドパスフィルタ２４における移相を設定し、信号ＳIFI、ＳIFQの加算あるいは減算をすればよい。

また、複素バンドパスフィルタ２４と振幅位相補正回路２３との接続位置を逆にすることもできる。

さらに、アンプ２５において、(5)式から(6)式を減算すれば、
ＳIF＝ＳIFI−ＳIFQ
＝２β・cosωIFｔ
＝ＥUD・ＥLO・cosωIFｔ ・・・ (9)
となり、イメージ妨害信号ＳUDを取り出すことができるので、これによりイメージ妨害信号ＳUDが最小となるように、振幅位相補正回路２３において、信号SIFI、ＳIFQの振幅および位相を補正することができる。

〔略語の一覧〕
Ａ／Ｄ ：Analog to Digital
ＡＧＣ ：Automatic Gain Control
ＣＭＯＳ ：Complementary MOS
Ｄ／Ａ ：Digital to Analog
Ｄ／Ｕ ：Desire to Undesire ratio
ＦＥＴ ：Field Effect Transistor
ＩＣ ：Integrated Circuit
ＭＯＳ ：Metal Oxide Semiconductor
ＮＴＳＣ ：National Television System Committee
ＰＡＬ ：Phase Alternation by Line
ＰＬＬ ：Phase Locked Loop
ＳＥＣＡＭ：Sequential a Memoire Color Television System
ＶＣＯ ：Voltage Controlled Oscillator

フロントエンド回路の一形態を示す系統図である。 図１の回路に接続できるベースバンド処理回路の一形態を示す系統図である。 フロントエンド回路の高周波段の一形態を示す接続図である。 この発明による可変容量回路の一形態を示す接続図である。 この発明による可変容量回路の他の形態を示す接続図である。 図５の回路を説明するための接続図である。 可変容量回路の他の形態を示す接続図である。 可変容量回路の他の形態を示す接続図である。 この発明を説明するための接続図である。 この発明を説明するための接続図である。

符号の説明

１０…フロントエンド回路（ＩＣ）、１２Ａ〜１２Ｃ…アンテナ同調回路、１３Ａ〜１３Ｃ…高周波アンプ、１４Ａ〜１４Ｃ…段間同調回路、１５Ａ〜１５Ｃ…入力バッファ回路、１６Ａ〜１６Ｃ…電圧比較回路、１７Ａ〜１７Ｃ…バッファ回路、２１Ａおよび２１Ｂ…ミキサ回路、２２…ローパスフィルタ、２３…振幅位相補正回路、２４…複素バンドパスフィルタ、２５…レベル補正アンプ、２６…可変利得アンプ、２７…バンドパスフィルタ、３０…ＰＬＬ、３７…分周回路、４１…レベル検出回路、４３…遅延ＡＧＣ電圧形成回路、４４…リニア検波回路、５１…不揮発性メモリ、５２…バッファメモリ、５３…定電圧回路、６０…ベースバンド処理回路（ＩＣ）

Claims (6)

1. 第１の端子と、第２の端子との間に、コンデンサと、ＭＯＳ−ＦＥＴのドレイン・ソース間との直列回路の複数個が並列接続され、
   上記直列回路のそれぞれにおいて、インバータの出力端と、上記コンデンサおよび上記ＭＯＳ−ＦＥＴの接続点との間に、抵抗器が接続され、
   容量制御用のデジタルデータの各ビットが、上記直列回路のそれぞれにおける上記ＭＯＳ−ＦＥＴのゲートおよび上記インバータに供給され、
   上記第１の端子と、第２の端子との間に、上記デジタルデータの値に対応して変化する容量を得る
   ようにした可変容量回路。
2. 第１の端子と、第２の端子との間に、コンデンサと、第１のＭＯＳ−ＦＥＴのドレイン・ソース間との直列回路の複数個が並列接続され、
   上記直列回路のそれぞれにおいて、インバータの出力端と、上記コンデンサおよび上記第１のＭＯＳ−ＦＥＴの接続点との間に、第２のＭＯＳ−ＦＥＴのドレイン・ソース間が接続され、
   容量制御用のデジタルデータの各ビットが、上記直列回路のそれぞれにおける上記第１のＭＯＳ−ＦＥＴのゲートおよび上記インバータに供給され、
   上記第１の端子と、第２の端子との間に、上記デジタルデータの値に対応して変化する容量を得る
   ようにした可変容量回路。
3. 請求項２に記載の可変容量回路において、
   上記第１のＭＯＳ−ＦＥＴのゲート幅を、この第１のＭＯＳ−ＦＥＴに接続されたコンデンサの値に比例させ、
   上記第１の端子と、第２の端子との間に得られる可変容量のＱ値を一定に保つ
   ようにした可変容量回路。
4. 第１の端子と、第２の端子との間に、第１のコンデンサと、ＭＯＳ−ＦＥＴのドレイン・ソース間と、第２のコンデンサとの直列回路の複数個が並列接続され、
   上記直列回路のそれぞれにおいて、インバータの出力端と、上記ＭＯＳ−ＦＥＴのドレインとの間に第１の抵抗器が接続されるとともに、
   上記インバータの出力端と、上記ＭＯＳ−ＦＥＴのソースとの間に第２の抵抗器が接続され、
   容量制御用のデジタルデータの各ビットが、上記直列回路のそれぞれにおける上記ＭＯＳ−ＦＥＴのゲートおよび上記インバータに供給され、
   上記第１の端子と、第２の端子との間に、上記デジタルデータの値に対応して変化する容量を得る
   ようにした可変容量回路。
5. 請求項１に記載の可変容量回路において、
   上記抵抗器により得られるプルアップ電圧が正の温度係数となる
   ように設定した可変容量回路。
6. 請求項４に記載の可変容量回路において、
   上記第１および第２の抵抗器により得られるプルアップ電圧が正の温度係数となる
   ように設定した可変容量回路。

Images