JP3979107B2

JP3979107B2 - 同調回路および受信器

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Publication number: JP3979107B2
Application number: JP2002031031A
Authority: JP
Inventors: 貴司佐野
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
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Filing date: 2002-02-07
Publication date: 2007-09-19
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Description

【０００１】
【発明の属する技術分野】
本発明は、所定の周波数の電波に同調する同調回路および受信器に関する。
【０００２】
【従来の技術】
現在、日本では、２つの周波数のタイムコード入り長波標準電波が送信されている。該標準電波は４０ｋＨｚおよび６０ｋＨｚの搬送波に振幅変調でタイムコードをのせており、電波時計等がこの電波を受信して現在時刻を抽出し、時刻の修正等を行う為に利用されている。標準電波を受信する電波時計は、４０ｋＨｚあるいは６０ｋＨｚのどちらの標準電波を受信するのかを選局する必要がある。
【０００３】
一般的に、電波はコイルおよびコンデンサを並列に接続した同調回路によって選局される。複数の周波数の電波を選局して受信する場合、受信したい周波数に同調するコンデンサをそれぞれ用意し、スイッチによってコンデンサを選択して、所望の周波数の電波を受信する。その際スイッチとして、Ｎ型ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）とＰ型ＦＥＴを並列接続したアナログスイッチ等を用いる。
【０００４】
【発明が解決しようとする課題】
しかしながら、アナログスイッチはＩＣ化されたものか、あるいはディスクリートＩＣ等によって構成されるため、回路の実装面積が大きくなる問題があった。また、ＦＥＴのソースおよびドレインのバイアス電圧によって、オン抵抗や寄生容量が変化するために回路の同調周波数が変化し、同調が安定しない問題があった。
【０００５】
更に消費電力を低減させる等のために、ＦＥＴのソースおよびドレインのバイアス電圧を電源電圧の半分にすると、ゲートに入力される制御信号のレベルも半分となり、ＦＥＴが十分にオンできないという問題があった。
【０００６】
本発明の課題は、同調回路の回路規模を縮小し、かつ安定した同調を実現する同調回路および受信器を提供することである。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明の同調回路は、コイル（例えば、図２のコイルＬ）と、第１のコンデンサ（例えば、図２のコンデンサＣ６０）と、ＦＥＴ（例えば、図２のＮ型ＦＥＴ２０）および前記ＦＥＴのソースに接続された第２のコンデンサ（例えば、図２のコンデンサＣ４０）が直列に接続された切替回路と、が出力端子間に並列に接続されるとともに、前記ＦＥＴのソースおよびドレインが抵抗（例えば、図２の抵抗ＲｓおよびＲｄ）を介して接地接続され、ゲートに入力される制御信号に応じて前記ＦＥＴがオン／オフすることにより、同調周波数を切り替えることを特徴としている。
【０００８】
この請求項１記載の発明によれば、同調回路における同調周波数の切り替えをＦＥＴ１個で行うことにより、回路面積およびコストを削減することができる。またＦＥＴのソースおよびドレインを同電位にすることによって、ソース−ドレイン間の寄生容量Ｃｄｓが一定になるため、同調周波数の変化を防ぐことができ、安定した同調回路を実現できる。
【０００９】
また、請求項２記載の発明のように、請求項１記載の同調回路において、前記ＦＥＴはゲートを抵抗（例えば、図２の抵抗Ｒｇ）を介して制御信号入力端子に接続するようにしてもよい。
【００１０】
この請求項２記載の発明によれば、ＦＥＴのゲートに抵抗を接続することにより、同調回路の出力端子と制御信号入力端子がＦＥＴの寄生容量を介してＡＣ的に接続されて電流が流れることを防ぐ。
【００１１】
そして、請求項３記載の発明は、請求項１または２記載の同調回路において、
前記切替回路は、更に前記ＦＥＴのドレインに接続され、前記ＦＥＴと直列に接続された第３のコンデンサ（例えば、図２のコンデンサＣｃ）を有し、前記第３のコンデンサの容量が前記第２のコンデンサの容量より十分大きな容量であることを特徴としている。
【００１２】
この請求項３記載の発明によれば、第３のコンデンサの容量を第２のコンデンサの容量に比べて十分大きくすることによって、切替回路における第３のコンデンサの容量を無視することができる。これにより、同調回路の同調周波数を調整する際は第２のコンデンサを調整するだけでよく、容量調整の為の作業を簡易化することができる。
【００１３】
また、請求項４記載の発明は、請求項１〜３の何れか記載の同調回路において、前記ＦＥＴのソースとドレイン間を接続する第１の抵抗（例えば、図３の抵抗Ｒｄ’）と、前記ＦＥＴのソースまたはドレインと接地間を接続する第２の抵抗（例えば、図３の抵抗Ｒｓ’）と、を備え、前記第２の抵抗が前記第１の抵抗の抵抗値より十分大きな抵抗であることを特徴としている。
【００１４】
この請求項４記載の発明によれば、ＦＥＴのソースとドレイン間に第１の抵抗を接続し、ＦＥＴのソースまたはドレインと接地間に第１の抵抗より十分大きい抵抗値を持つ第２の抵抗を接続することによって、ＦＥＴがオフした時の同調周波数のＱ特性が低くなる。これにより、同調回路の同調周波数にずれが生じても、同調回路の出力信号の変化量およびノイズによる同調回路の出力信号の変化量を抑制することができる。
【００１５】
請求項５記載の発明の受信器は、請求項１〜４の何れか記載の同調回路を具備し、前記制御信号を可変することにより、前記ＦＥＴを制御して受信周波数を切り替えることを特徴としている。
【００１６】
この請求項５記載の発明によれば、請求項１〜４の何れか記載の同調回路を具備した受信器を電波時計等に搭載することにより、例えば、日本国内で２局から放送されている周波数の異なるタイムコード入り長波標準電波を受信する際に、ＦＥＴを制御することによって、受信する電波を切り替えることができる。
【００１７】
【発明の実施の形態】
〔第１の実施の形態〕
以下、図を参照して本発明の実施の形態を詳細に説明する。図１は、本発明を適用した同調回路を用いた電波時計の回路ブロック図である。電波時計は、アンテナ回路１１、電波受信回路１２、制御回路（以下「ＣＰＵ」という。）１３、電源１４、時計回路１５、発振回路１６、入力装置１７、ＲＡＭ１８および表示回路１９によって構成される。
【００１８】
アンテナ回路１１は同調回路１１０を含み、所定の周波数の電波を受信して対応する電気信号に変換し、その電気信号を電波受信回路１２に出力する回路である。同調回路１１０は、アンテナで受信した電波から所定の周波数の電波を選局する回路である。本実施の形態においては、４０ｋＨｚあるいは６０ｋＨｚのタイムコード入り長波標準電波と同調する構成となっており、ＣＰＵ１３から入力される信号Ｓ１によって同調する周波数が切り替えられる。
【００１９】
電波受信回路１２は、ＣＰＵ１３から入力される信号に従って動作し、アンテナ回路１１から入力される信号より時刻を表すタイムコードを抽出して、ＣＰＵ１３に出力する回路である。
【００２０】
ＣＰＵ１３は、電波受信回路１２、時計回路１５、入力装置１７およびＲＡＭ１８から入力されるデータの処理を行うと共に、同調回路１１０、電波受信回路１２、時計回路１５、ＲＡＭ１８および表示回路１９に対して回路動作の為の指示信号を出力する等、電波時計内の各回路の動作を制御する回路である。
【００２１】
電源１４は電波受信回路１２およびＣＰＵ１３に電源電圧を供給する回路である。
【００２２】
時計回路１５は、発振回路１６から入力されるパルス信号を計数し、時刻データ等をＣＰＵ１３に出力する回路である。
【００２３】
発振回路１６は、一定な周波数のパルス信号を出力する回路であり、時刻を計数するための基本パルスとして時計回路１５へ出力される。
【００２４】
入力装置１７は、スイッチやキー等を備え、これらが操作されると対応する入力信号をＣＰＵ１３へ出力する回路である。
【００２５】
ＲＡＭ１８は、ＣＰＵ１３から入力される各種データを記憶すると共に、記憶されているデータをＣＰＵ１３へ出力する回路である。
【００２６】
表示回路１９は、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）等を含み、ＣＰＵ１３から入力される時刻データ等を表示する回路である。
【００２７】
図２は、同調回路１１０の回路構成を示した図である。同調回路１１０は、コイルＬ、コンデンサＣ６０、Ｃ４０およびＣｃ、Ｎ型ＦＥＴ２０、抵抗Ｒｓ、ＲｄおよびＲｇによって構成される。
【００２８】
コイルＬおよびコンデンサＣ６０の一端は端子１、他端は端子２に接続される。即ち、コイルＬとコンデンサＣ６０は端子１および２の間で並列に接続される。また、端子１および２は、電波受信回路１２に接続される。
【００２９】
そして、コンデンサＣ４０の一端は端子１に接続され、他端はＮ型ＦＥＴ２０のソースに接続される。抵抗Ｒｇの一端はＮ型ＦＥＴ２０のゲートに接続され、他端は端子Ｇに接続される。端子Ｇは、ＣＰＵ１３に接続され、端子Ｇより信号Ｓ１が入力される。
【００３０】
またＮ型ＦＥＴ２０のドレインはコンデンサＣｃの一端に接続される。コンデンサＣｃの他端は、端子２に接続される。即ち、コンデンサＣ４０、Ｎ型ＦＥＴ２０およびコンデンサＣｃは直列接続として、コイルＬおよびコンデンサＣ６０に対して並列に接続される。ここでコンデンサＣｃの容量は、コンデンサＣ４０の容量に対して無視できる程大きいものとする。
【００３１】
抵抗Ｒｓの一端はＮ型ＦＥＴ２０のソースに接続され、他端はＧＮＤに接続される。抵抗Ｒｄの一端はＮ型ＦＥＴ２０のドレインに接続され、他端はＧＮＤに接続される。これにより、Ｎ型ＦＥＴ２０のソースおよびドレインは、ほぼＧＮＤ電位に固定される。
【００３２】
コンデンサＣｄｓはＮ型ＦＥＴ２０のソース−ドレイン間に発生する寄生容量であり、コンデンサＣｓｇおよびＣｄｇは、Ｎ型ＦＥＴ２０のソースおよびドレインと基板の間に発生する寄生容量である。ダイオードＤｄｓはＮ型ＦＥＴ２０のソース−ドレイン間に発生する寄生ダイオードである。
【００３３】
次に、同調回路１１０の動作について説明する。同調回路１１０によって周波数６０ｋＨｚの電波を選局する場合、ＣＰＵ１３は信号Ｓ１を“Ｌｏｗ”レベルとして端子Ｇへ出力する。信号Ｓ１は端子Ｇから抵抗Ｒｇを介してＮ型ＦＥＴ２０のゲートに入力され、Ｎ型ＦＥＴ２０はオフとなる。
【００３４】
これにより、コンデンサＣ４０とコンデンサＣｃの接続が遮断されるため、同調回路１１０はコイルＬおよびコンデンサＣ６０の並列回路となり、周波数６０ｋＨｚの電波に同調する回路となる。
【００３５】
ここで、端子１はコンデンサＣ４０と抵抗Ｒｓを介して、端子２はコンデンサＣｃと抵抗Ｒｄを介してＡＣ的にＧＮＤに接続されることになるが、抵抗ＲｓおよびＲｄの抵抗値を大きく設定することによって、端子１および２からＧＮＤへ流れる電流を防ぎ、端子１および２から出力される信号の損失を防ぐ。
【００３６】
そして、端子１はコンデンサＣ４０とコンデンサＣｓｇを介して、端子２はコンデンサＣｃとコンデンサＣｄｇを介してＡＣ的にＮ型ＦＥＴ２０のゲートに接続されるが、抵抗Ｒｇによって端子１および２が端子Ｇを介してＣＰＵ１３内でＧＮＤに接地されることを防ぐ。
【００３７】
また、Ｎ型ＦＥＴ２０のソースおよびドレインのバイアス電圧は、抵抗ＲｓおよびＲｄを介してほぼＧＮＤの電位に固定されるが、これによりコンデンサＣｄｓの容量は一定となるため、該容量の変化に伴う同調周波数のずれを防ぐことができる。
【００３８】
一方、同調回路１１０によって周波数４０ｋＨｚの電波を選局する場合、ＣＰＵ１３は信号Ｓ１を“Ｈｉ”レベルとして、端子Ｇへ出力する。信号Ｓ１は端子Ｇから抵抗Ｒｇを介してＮ型ＦＥＴ２０のゲートに入力され、Ｎ型ＦＥＴ２０はオンとなる。
【００３９】
これにより、端子１および２の間には、コイルＬおよびコンデンサＣ６０の並列回路に加え、コンデンサＣ４０およびＣｃの直列接続が並列に接続され、同調回路１１０は周波数４０ｋＨｚの電波に同調する回路となる。
【００４０】
ここで、Ｎ型ＦＥＴ２０のソースのバイアス電圧は、抵抗Ｒｓを介してほぼＧＮＤの電位に固定されているため、ゲート−ソース間の電位差が十分大きくなり、オン抵抗が小さくなる。従って、Ｎ型ＦＥＴ２０を十分にオンすることができ、安定した同調を行うことができる。コンデンサＣｄｓはＮ型ＦＥＴ２０のオンにより消滅するため、同調回路１１０の回路動作に影響しない。
【００４１】
また、Ｎ型ＦＥＴ２０がオンすることによって発生する寄生ダイオードＤｄｓの動作電圧は約０．４Ｖであるが、端子１および２の電位差は最大で約０．２Ｖである。従って、寄生ダイオードＤｄｓは動作せず、同調回路１１０の回路動作に影響を与えない。
【００４２】
以上のように、同調回路１１０の同調周波数の切り替えを１個のＮ型ＦＥＴ２０で行うことによって、同調回路１１０の回路面積および製造コストを削減することができる。また、Ｎ型ＦＥＴ２０のドレインとソースをほぼ同電位とすることによってコンデンサＣｄｓの容量が一定となるため、同調回路１１０全体の容量の変化を防ぐことができる。従って、コンデンサＣｄｓの容量の変化によって同調周波数がずれることを防ぐことができ、安定した同調回路を実現できる。更に、Ｎ型ＦＥＴ２０のドレインとソースをほぼ同電位とすることによって、Ｎ型ＦＥＴ２０がオンしてもＤＣ電流が流れないため、端子１−２の間で消費電流が発生しない。
【００４３】
また、Ｎ型ＦＥＴ２０のゲートに抵抗Ｒｇを接続したことによって、端子１および２からコンデンサＣｄｇおよびＣｓｇを介して端子Ｇから流出する電流を防ぐことができ、端子１および２における出力信号の損失を防ぐことができる。
【００４４】
そして、端子１および２から見たときに、コンデンサＣ４０およびＣｃによってＮ型ＦＥＴ２０をＤＣ的に分離することにより、端子１−２間に流れる消費電流を防ぐことができる。更に、コンデンサＣｃの容量を直列に接続されているコンデンサＣ４０の容量に対して無視できる程大きくすることによって、同調回路１１０を４０ｋＨｚで同調させる際の回路全体の容量をコンデンサＣ４０の調整のみで行うことができる。これにより、同調回路１１０の容量を調整するための作業を簡易化することができる。
【００４５】
なお、本発明は、上記実施の形態の内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能であり、例えば、本実施の形態では１つのＮ型ＦＥＴのオン／オフを制御することによって、２つの周波数を切り替えて選局可能な同調回路１１０を記したが、更にコンデンサとＮ型ＦＥＴの直列接続を端子１−２の間に接続して、該Ｎ型ＦＥＴのオン／オフを制御することにより、同調する周波数の数を増やすことができる。従って、Ｎ型ＦＥＴとコンデンサの直列接続を端子１−２の間に複数接続することによって、複数の周波数の信号を切り替えて同調する回路を実現することができる。
【００４６】
〔第２の実施の形態〕
第２の実施の形態は、第１の実施の形態に対して、同調回路１１０の同調周波数のＱ特性を低くしたものである。この場合、より安定した信号を出力する同調回路を実現できる。
【００４７】
以下、本実施の形態の構成について説明する。図３は、本実施の形態を実現するための同調回路１１１の回路構成を示した図である。同調回路１１１は、同調回路１１０と同様に、図１に示した電波時計の回路ブロック図におけるアンテナ回路１１の内部に設置される。本実施の形態における電波時計の回路ブロック図は、図１と同一であるため説明を省略する。
【００４８】
図３において、同調回路１１１はコイルＬ、コンデンサＣ６０、Ｃ４０およびＣｃ、Ｎ型ＦＥＴ２０、抵抗Ｒｓ’、Ｒｄ’およびＲｇによって構成される。ここで、同調回路１１１の回路構成において、図２の同調回路１１０と相違する点についてのみ説明し、同一の接続および構成要素については同一の符号を付し、詳細な説明は省略する。
【００４９】
抵抗Ｒｄ’の一端はＮ型ＦＥＴ２０のドレインに接続され、他端はＮ型ＦＥＴ２０のソースに接続される。そして、抵抗Ｒｓ’の一端はＮ型ＦＥＴ２０のソースに接続され、他端はＧＮＤに接続される。即ち、図２の同調回路１１０の抵抗Ｒｄにおいて、ＧＮＤに接続されている他端をＮ型ＦＥＴ２０のソースに接続した回路が同調回路１１１となる。
【００５０】
図４は、図３の同調回路１１１の等価回路である。同調回路１１１の等価回路において、コイルＬおよびコンデンサＣ６０の並列回路が端子１−２間に接続される。更に、コンデンサＣ４０の一端が端子１に接続され、他端がスイッチ素子であるＮ型ＦＥＴ２０の一端に接続される。スイッチ素子であるＮ型ＦＥＴ２０の他端は、端子２に接続される。スイッチ素子であるＮ型ＦＥＴ２０は端子Ｇから入力されるＣＰＵ１３からの信号Ｓ１によってオン／オフが制御される。
【００５１】
抵抗Ｒｄ’の一端は、Ｎ型ＦＥＴ２０の一端に接続され、他端はＮ型ＦＥＴ２０の他端に接続される。抵抗Ｒｓ’の一端は、Ｎ型ＦＥＴ２０の一端に接続され、他端はＧＮＤに接地される。
【００５２】
ここで、図３におけるコンデンサＣｃは、コンデンサＣ４０と直列接続した際に、容量を無視できる程大きな容量を持つため、図４の等価回路には含まない。また、図３におけるＮ型ＦＥＴ２０の寄生容量であるコンデンサＣｄｓ、ＣｓｇおよびＣｄｇと寄生ダイオードであるダイオードＤｄｓ、更に抵抗Ｒｇは、回路動作に影響を与える素子でないため、図４の等価回路に含まない。
【００５３】
図３および図４を用いて、同調回路１１１の動作を説明する。同調回路１１１によって周波数６０ｋＨｚの電波を選局する場合、ＣＰＵ１３から“Ｌｏｗ”レベルの信号Ｓ１が端子Ｇを介してＮ型ＦＥＴ２０のゲートに入力されることによって、Ｎ型ＦＥＴ２０はオフとなる。これにより端子１−２間は、コイルＬおよびコンデンサＣ６０の並列回路により、周波数６０ｋＨｚの電波に同調する回路となる。
【００５４】
この場合、端子１とＧＮＤがコンデンサＣ４０を介してＡＣ的に接続されるが、抵抗Ｒｓ’は十分大きな抵抗値を持つため、端子１における出力信号の損失を防ぐことができる。
【００５５】
一方、同調回路１１１によって周波数４０ｋＨｚの電波を選局する場合、ＣＰＵ１３から“Ｈｉ”レベルの信号Ｓ１が端子Ｇを介してＮ型ＦＥＴ２０のゲートに入力されることによって、Ｎ型ＦＥＴ２０はオンとなる。これにより端子１−２間は、コイルＬ、コンデンサＣ６０およびコンデンサＣ４０の並列回路となって、周波数４０ｋＨｚの電波に同調する回路となる。
【００５６】
図５は、同調回路１１０および１１１において、Ｎ型ＦＥＴ２０がオフの時の同調周波数のＱ特性を概略的に示した図である。同調回路１１０の同調周波数のＱ特性を点線で、同調回路１１１の同調周波数のＱ特性を実線で示す。そして選局すべき電波の周波数をｆ（＝６０ｋＨｚ）とする。
【００５７】
図５において、同調回路１１１のＱ特性は、抵抗Ｒｄ’をＮ型ＦＥＴ２０のソースとドレインの間に接続することによって、同調回路１１０のＱ特性よりピークが低くなる。
【００５８】
本来、同調回路１１０および１１１において、端子１および２からの出力信号が最大となるように、コイルＬのインダクタンスおよびコンデンサＣ６０の容量が調整され、同調周波数のピーク位置を周波数ｆに一致させる。そのため、周波数ｆの電波と同調することにより、同調回路１１０はレベルＡの信号を出力し、同調回路１１１はレベルＢの信号を出力するのが理想的である。
【００５９】
しかし、回路内のコンデンサの容量の変化等によって同調周波数がｆ’にずれた時、周波数ｆの電波と同調すると、同調回路１１０および１１１はレベルＣの信号を出力する。従って、同調回路１１０および１１１の同調周波数のピーク位置が周波数ｆに一致していた時に比べて、出力信号のレベルの変化量は、同調回路１１０はΔｘ、同調回路１１１はΔｘ’となる。ここで、Δｘ＞Δｘ’であることから、同調回路１１１は同調回路１１０に比べて、同調周波数のずれによる出力信号のレベルの変化量を抑えることができる。即ち、同調回路１１１は、同調周波数のずれに伴う出力信号レベルのバラツキを抑えることができる。
【００６０】
同様に、同調回路１１０および１１１を構成するコンデンサの容量の変化等によって同調周波数にずれが生じ、この時、同調周波数のピーク位置である周波数ｆ’でノイズが発生すると、同調回路１１０はレベルＡ、同調回路１１１はレベルＢの信号を出力する。この出力信号のレベルは、同調回路１１０および１１１が周波数ｆに同調した時の出力信号のレベルＣに比べて、同調回路１１０はΔｘ、同調回路１１１はΔｘ’増加している。ここで、Δｘ＞Δｘ’であることから、同調回路１１１はノイズによる出力信号の増幅量を抑えることができる。即ち、同調回路１１１は同調回路１１０に比べ、耐ノイズ性に優れた回路とすることができる。
【００６１】
以上のように、Ｎ型ＦＥＴ２０のソースとドレインの間に抵抗Ｒｄ’を接続することによって、Ｎ型ＦＥＴ２０がオンした時の同調周波数のＱ特性が低くなる。この時、同調回路１１１の同調周波数と、選局したい電波の周波数との間にずれが生じても、出力信号のレベルのバラツキを抑えることができ、安定した同調回路を実現できる。このことは、同調回路１１１が量産性に適していることを意味する。
【００６２】
更に、同調回路１１１のずれた同調周波数のピーク位置にノイズが発生した場合、Ｑが低いと、同調回路１１１がノイズと同調して出力する出力信号のレベルを抑えることができ、ノイズによる影響を受けにくい安定した同調回路を実現できる。
【００６３】
【発明の効果】
請求項１記載の発明によれば、同調回路における同調周波数の切り替えをＦＥＴ１個で行うことにより、回路面積およびコストを削減することができる。またＦＥＴのソースおよびドレインを同電位にすることによって、ソース−ドレイン間の寄生容量Ｃｄｓが一定になるため、同調周波数の変化を防ぐことができ、安定した同調回路を実現できる。
【００６４】
請求項２記載の発明によれば、ＦＥＴのゲートに抵抗を接続することにより、同調回路の出力端子と制御信号入力端子がＦＥＴの寄生容量を介してＡＣ的に接続されて電流が流れることを防ぐ。
【００６５】
請求項３記載の発明によれば、第３のコンデンサの容量を第２のコンデンサの容量に比べて十分大きくすることによって、切替回路における第３のコンデンサの容量を無視することができる。これにより、同調回路の同調周波数を調整する際は第２のコンデンサを調整するだけでよく、容量調整の為の作業を簡易化することができる。
【００６６】
請求項４記載の発明によれば、ＦＥＴのソースとドレイン間に第１の抵抗を接続し、ＦＥＴのソースまたはドレインと接地間に第１の抵抗より十分大きい抵抗値を持つ第２の抵抗を接続することによって、ＦＥＴがオフした時の同調周波数のＱ特性が低くなる。これにより、同調回路の同調周波数にずれが生じても、同調回路の出力信号の変化量およびノイズによる同調回路の出力信号の変化量を抑制することができる。
【００６７】
請求項５記載の発明によれば、請求項１〜４の何れか記載の同調回路を具備した受信器を電波時計等に搭載することにより、例えば、日本国内で２局から放送されている周波数の異なるタイムコード入り長波標準電波を受信する際に、ＦＥＴを制御することによって、受信する電波を切り替えることができる。
【図面の簡単な説明】
【図１】電波時計の回路ブロック図。
【図２】第１の実施の形態における、同調回路の回路構成を示した図。
【図３】第２の実施の形態における、同調回路の回路構成を示した図。
【図４】図３の同調回路の等価回路。
【図５】図２および図３の同調回路における同調周波数のＱ特性を示した図。
【符号の説明】
１１アンテナ回路
１１０・１１１同調回路
１２電波受信回路
１３制御回路
１４電源
１５時計回路
１６発振回路
１７入力装置
１８ＲＡＭ
１９表示回路

Claims

コイルと、第１のコンデンサと、ＦＥＴおよび前記ＦＥＴのソースに接続された第２のコンデンサが直列に接続された切替回路と、が出力端子間に並列に接続されるとともに、前記ＦＥＴのソースおよびドレインが抵抗を介して接地接続され、ゲートに入力される制御信号に応じて前記ＦＥＴがオン／オフすることにより、同調周波数を切り替えることを特徴とする同調回路。
前記ＦＥＴのゲートは、抵抗を介して制御信号入力端子に接続されることを特徴とする請求項１記載の同調回路。
前記切替回路は、更に前記ＦＥＴのドレインに接続され、前記ＦＥＴと直列に接続された第３のコンデンサを有し、
前記第３のコンデンサの容量が前記第２のコンデンサの容量より十分大きな容量であることを特徴とする請求項１または２記載の同調回路。
前記ＦＥＴのソースとドレイン間を接続する第１の抵抗と、
前記ＦＥＴのソースまたはドレインと接地間を接続する第２の抵抗と、
を備え、前記第２の抵抗が前記第１の抵抗の抵抗値より十分大きな抵抗であることを特徴とする請求項１〜３の何れか記載の同調回路。
請求項１〜４の何れか記載の同調回路を具備し、前記制御記号を可変することにより前記ＦＥＴを制御して受信周波数を切り替えることを特徴とする受信器。