JP2003234642A - 同調回路および受信器 - Google Patents
同調回路および受信器Info
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- JP2003234642A JP2003234642A JP2002031031A JP2002031031A JP2003234642A JP 2003234642 A JP2003234642 A JP 2003234642A JP 2002031031 A JP2002031031 A JP 2002031031A JP 2002031031 A JP2002031031 A JP 2002031031A JP 2003234642 A JP2003234642 A JP 2003234642A
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Abstract
(57)【要約】
【課題】 同調回路の回路規模を縮小し、かつ安定した
同調を実現する同調回路および受信器を提供すること。 【解決手段】 コイルＬとコンデンサＣ６０の並列回路
に対して、コンデンサＣ４０、Ｎ型ＦＥＴ２０およびコ
ンデンサＣｃの直列回路を端子１−２の間に接続し、１
つのＮ型ＦＥＴ２０のオン／オフを制御することによっ
て、同調周波数を切り替える。Ｎ型ＦＥＴ２０のソース
およびドレイン電圧は抵抗ＲｓおよびＲｄを介してほぼ
同電位に印加されているため、寄生容量Ｃｄｓの容量は
一定となる。またＮ型ＦＥＴ２０のゲートに抵抗Ｒｇを
接続しているため、ＡＣ的にコンデンサＣ４０およびＣ
ｓｇ、またはコンデンサＣｃおよびＣｄｇから端子Ｇへ
信号が流れず、出力信号の損失を防ぐことができる。
同調を実現する同調回路および受信器を提供すること。 【解決手段】 コイルＬとコンデンサＣ６０の並列回路
に対して、コンデンサＣ４０、Ｎ型ＦＥＴ２０およびコ
ンデンサＣｃの直列回路を端子１−２の間に接続し、１
つのＮ型ＦＥＴ２０のオン／オフを制御することによっ
て、同調周波数を切り替える。Ｎ型ＦＥＴ２０のソース
およびドレイン電圧は抵抗ＲｓおよびＲｄを介してほぼ
同電位に印加されているため、寄生容量Ｃｄｓの容量は
一定となる。またＮ型ＦＥＴ２０のゲートに抵抗Ｒｇを
接続しているため、ＡＣ的にコンデンサＣ４０およびＣ
ｓｇ、またはコンデンサＣｃおよびＣｄｇから端子Ｇへ
信号が流れず、出力信号の損失を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の周波数の電
波に同調する同調回路および受信器に関する。
波に同調する同調回路および受信器に関する。
【０００２】
【従来の技術】現在、日本では、２つの周波数のタイム
コード入り長波標準電波が送信されている。該標準電波
は４０ｋＨｚおよび６０ｋＨｚの搬送波に振幅変調でタ
イムコードをのせており、電波時計等がこの電波を受信
して現在時刻を抽出し、時刻の修正等を行う為に利用さ
れている。標準電波を受信する電波時計は、４０ｋＨｚ
あるいは６０ｋＨｚのどちらの標準電波を受信するのか
を選局する必要がある。
コード入り長波標準電波が送信されている。該標準電波
は４０ｋＨｚおよび６０ｋＨｚの搬送波に振幅変調でタ
イムコードをのせており、電波時計等がこの電波を受信
して現在時刻を抽出し、時刻の修正等を行う為に利用さ
れている。標準電波を受信する電波時計は、４０ｋＨｚ
あるいは６０ｋＨｚのどちらの標準電波を受信するのか
を選局する必要がある。
【０００３】一般的に、電波はコイルおよびコンデンサ
を並列に接続した同調回路によって選局される。複数の
周波数の電波を選局して受信する場合、受信したい周波
数に同調するコンデンサをそれぞれ用意し、スイッチに
よってコンデンサを選択して、所望の周波数の電波を受
信する。その際スイッチとして、Ｎ型ＦＥＴ（FieldEff
ect Transistor：電界効果トランジスタ）とＰ型ＦＥＴ
を並列接続したアナログスイッチ等を用いる。
を並列に接続した同調回路によって選局される。複数の
周波数の電波を選局して受信する場合、受信したい周波
数に同調するコンデンサをそれぞれ用意し、スイッチに
よってコンデンサを選択して、所望の周波数の電波を受
信する。その際スイッチとして、Ｎ型ＦＥＴ（FieldEff
ect Transistor：電界効果トランジスタ）とＰ型ＦＥＴ
を並列接続したアナログスイッチ等を用いる。
【０００４】
【発明が解決しようとする課題】しかしながら、アナロ
グスイッチはＩＣ化されたものか、あるいはディスクリ
ートＩＣ等によって構成されるため、回路の実装面積が
大きくなる問題があった。また、ＦＥＴのソースおよび
ドレインのバイアス電圧によって、オン抵抗や寄生容量
が変化するために回路の同調周波数が変化し、同調が安
定しない問題があった。
グスイッチはＩＣ化されたものか、あるいはディスクリ
ートＩＣ等によって構成されるため、回路の実装面積が
大きくなる問題があった。また、ＦＥＴのソースおよび
ドレインのバイアス電圧によって、オン抵抗や寄生容量
が変化するために回路の同調周波数が変化し、同調が安
定しない問題があった。
【０００５】更に消費電力を低減させる等のために、Ｆ
ＥＴのソースおよびドレインのバイアス電圧を電源電圧
の半分にすると、ゲートに入力される制御信号のレベル
も半分となり、ＦＥＴが十分にオンできないという問題
があった。
ＥＴのソースおよびドレインのバイアス電圧を電源電圧
の半分にすると、ゲートに入力される制御信号のレベル
も半分となり、ＦＥＴが十分にオンできないという問題
があった。
【０００６】本発明の課題は、同調回路の回路規模を縮
小し、かつ安定した同調を実現する同調回路および受信
器を提供することである。
小し、かつ安定した同調を実現する同調回路および受信
器を提供することである。
【０００７】
【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明の同調回路は、コイル（例え
ば、図２のコイルＬ）と、第１のコンデンサ（例えば、
図２のコンデンサＣ６０）と、第２のコンデンサ（例え
ば、図２のコンデンサＣ４０）およびＦＥＴ（例えば、
図２のＮ型ＦＥＴ２０）が直列に接続された切替回路
と、が出力端子間に並列に接続されるとともに、前記Ｆ
ＥＴのソースおよびドレインが抵抗（例えば、図２の抵
抗ＲｓおよびＲｄ）を介して接地接続され、ゲートに入
力される制御信号に応じて前記ＦＥＴがオン／オフする
ことにより、同調周波数を切り替えることを特徴として
いる。
め、請求項１記載の発明の同調回路は、コイル（例え
ば、図２のコイルＬ）と、第１のコンデンサ（例えば、
図２のコンデンサＣ６０）と、第２のコンデンサ（例え
ば、図２のコンデンサＣ４０）およびＦＥＴ（例えば、
図２のＮ型ＦＥＴ２０）が直列に接続された切替回路
と、が出力端子間に並列に接続されるとともに、前記Ｆ
ＥＴのソースおよびドレインが抵抗（例えば、図２の抵
抗ＲｓおよびＲｄ）を介して接地接続され、ゲートに入
力される制御信号に応じて前記ＦＥＴがオン／オフする
ことにより、同調周波数を切り替えることを特徴として
いる。
【０００８】この請求項１記載の発明によれば、同調回
路における同調周波数の切り替えをＦＥＴ１個で行うこ
とにより、回路面積およびコストを削減することができ
る。またＦＥＴのソースおよびドレインを同電位にする
ことによって、ソース−ドレイン間の寄生容量Ｃｄｓが
一定になるため、同調周波数の変化を防ぐことができ、
安定した同調回路を実現できる。
路における同調周波数の切り替えをＦＥＴ１個で行うこ
とにより、回路面積およびコストを削減することができ
る。またＦＥＴのソースおよびドレインを同電位にする
ことによって、ソース−ドレイン間の寄生容量Ｃｄｓが
一定になるため、同調周波数の変化を防ぐことができ、
安定した同調回路を実現できる。
【０００９】また、請求項２記載の発明のように、請求
項１記載の同調回路において、前記ＦＥＴはゲートを抵
抗（例えば、図２の抵抗Ｒｇ）を介して制御信号入力端
子に接続するようにしてもよい。
項１記載の同調回路において、前記ＦＥＴはゲートを抵
抗（例えば、図２の抵抗Ｒｇ）を介して制御信号入力端
子に接続するようにしてもよい。
【００１０】この請求項２記載の発明によれば、ＦＥＴ
のゲートに抵抗を接続することにより、同調回路の出力
端子と制御信号入力端子がＦＥＴの寄生容量を介してＡ
Ｃ的に接続されて電流が流れることを防ぐ。
のゲートに抵抗を接続することにより、同調回路の出力
端子と制御信号入力端子がＦＥＴの寄生容量を介してＡ
Ｃ的に接続されて電流が流れることを防ぐ。
【００１１】そして、請求項３記載の発明は、請求項１
または２記載の同調回路において、前記切替回路は、更
に直列に接続された第３のコンデンサ（例えば、図２の
コンデンサＣｃ）を有し、前記第３のコンデンサの容量
が前記第２のコンデンサの容量より十分大きな容量であ
ることを特徴としている。
または２記載の同調回路において、前記切替回路は、更
に直列に接続された第３のコンデンサ（例えば、図２の
コンデンサＣｃ）を有し、前記第３のコンデンサの容量
が前記第２のコンデンサの容量より十分大きな容量であ
ることを特徴としている。
【００１２】この請求項３記載の発明によれば、第３の
コンデンサの容量を第２のコンデンサの容量に比べて十
分大きくすることによって、切替回路における第３のコ
ンデンサの容量を無視することができる。これにより、
同調回路の同調周波数を調整する際は第２のコンデンサ
を調整するだけでよく、容量調整の為の作業を簡易化す
ることができる。
コンデンサの容量を第２のコンデンサの容量に比べて十
分大きくすることによって、切替回路における第３のコ
ンデンサの容量を無視することができる。これにより、
同調回路の同調周波数を調整する際は第２のコンデンサ
を調整するだけでよく、容量調整の為の作業を簡易化す
ることができる。
【００１３】また、請求項４記載の発明は、請求項１〜
３の何れか記載の同調回路において、前記ＦＥＴのソー
スとドレイン間を接続する第１の抵抗（例えば、図３の
抵抗Ｒｄ’）と、前記ＦＥＴのソースまたはドレインと
接地間を接続する第２の抵抗（例えば、図３の抵抗Ｒ
ｓ’）と、を備え、前記第２の抵抗が前記第１の抵抗の
抵抗値より十分大きな抵抗であることを特徴としてい
る。
３の何れか記載の同調回路において、前記ＦＥＴのソー
スとドレイン間を接続する第１の抵抗（例えば、図３の
抵抗Ｒｄ’）と、前記ＦＥＴのソースまたはドレインと
接地間を接続する第２の抵抗（例えば、図３の抵抗Ｒ
ｓ’）と、を備え、前記第２の抵抗が前記第１の抵抗の
抵抗値より十分大きな抵抗であることを特徴としてい
る。
【００１４】この請求項４記載の発明によれば、ＦＥＴ
のソースとドレイン間に第１の抵抗を接続し、ＦＥＴの
ソースまたはドレインと接地間に第１の抵抗より十分大
きい抵抗値を持つ第２の抵抗を接続することによって、
ＦＥＴがオフした時の同調周波数のＱ特性が低くなる。
これにより、同調回路の同調周波数にずれが生じても、
同調回路の出力信号の変化量およびノイズによる同調回
路の出力信号の変化量を抑制することができる。
のソースとドレイン間に第１の抵抗を接続し、ＦＥＴの
ソースまたはドレインと接地間に第１の抵抗より十分大
きい抵抗値を持つ第２の抵抗を接続することによって、
ＦＥＴがオフした時の同調周波数のＱ特性が低くなる。
これにより、同調回路の同調周波数にずれが生じても、
同調回路の出力信号の変化量およびノイズによる同調回
路の出力信号の変化量を抑制することができる。
【００１５】請求項５記載の発明の受信器は、請求項１
〜４の何れか記載の同調回路を具備し、前記制御信号を
可変することにより、前記ＦＥＴを制御して受信周波数
を切り替えることを特徴としている。
〜４の何れか記載の同調回路を具備し、前記制御信号を
可変することにより、前記ＦＥＴを制御して受信周波数
を切り替えることを特徴としている。
【００１６】この請求項５記載の発明によれば、請求項
１〜４の何れか記載の同調回路を具備した受信器を電波
時計等に搭載することにより、例えば、日本国内で２局
から放送されている周波数の異なるタイムコード入り長
波標準電波を受信する際に、ＦＥＴを制御することによ
って、受信する電波を切り替えることができる。
１〜４の何れか記載の同調回路を具備した受信器を電波
時計等に搭載することにより、例えば、日本国内で２局
から放送されている周波数の異なるタイムコード入り長
波標準電波を受信する際に、ＦＥＴを制御することによ
って、受信する電波を切り替えることができる。
【００１７】
【発明の実施の形態】〔第１の実施の形態〕以下、図を
参照して本発明の実施の形態を詳細に説明する。図１
は、本発明を適用した同調回路を用いた電波時計の回路
ブロック図である。電波時計は、アンテナ回路１１、電
波受信回路１２、制御回路（以下「ＣＰＵ」という。）
１３、電源１４、時計回路１５、発振回路１６、入力装
置１７、ＲＡＭ１８および表示回路１９によって構成さ
れる。
参照して本発明の実施の形態を詳細に説明する。図１
は、本発明を適用した同調回路を用いた電波時計の回路
ブロック図である。電波時計は、アンテナ回路１１、電
波受信回路１２、制御回路（以下「ＣＰＵ」という。）
１３、電源１４、時計回路１５、発振回路１６、入力装
置１７、ＲＡＭ１８および表示回路１９によって構成さ
れる。
【００１８】アンテナ回路１１は同調回路１１０を含
み、所定の周波数の電波を受信して対応する電気信号に
変換し、その電気信号を電波受信回路１２に出力する回
路である。同調回路１１０は、アンテナで受信した電波
から所定の周波数の電波を選局する回路である。本実施
の形態においては、４０ｋＨｚあるいは６０ｋＨｚのタ
イムコード入り長波標準電波と同調する構成となってお
り、ＣＰＵ１３から入力される信号Ｓ１によって同調す
る周波数が切り替えられる。
み、所定の周波数の電波を受信して対応する電気信号に
変換し、その電気信号を電波受信回路１２に出力する回
路である。同調回路１１０は、アンテナで受信した電波
から所定の周波数の電波を選局する回路である。本実施
の形態においては、４０ｋＨｚあるいは６０ｋＨｚのタ
イムコード入り長波標準電波と同調する構成となってお
り、ＣＰＵ１３から入力される信号Ｓ１によって同調す
る周波数が切り替えられる。
【００１９】電波受信回路１２は、ＣＰＵ１３から入力
される信号に従って動作し、アンテナ回路１１から入力
される信号より時刻を表すタイムコードを抽出して、Ｃ
ＰＵ１３に出力する回路である。
される信号に従って動作し、アンテナ回路１１から入力
される信号より時刻を表すタイムコードを抽出して、Ｃ
ＰＵ１３に出力する回路である。
【００２０】ＣＰＵ１３は、電波受信回路１２、時計回
路１５、入力装置１７およびＲＡＭ１８から入力される
データの処理を行うと共に、同調回路１１０、電波受信
回路１２、時計回路１５、ＲＡＭ１８および表示回路１
９に対して回路動作の為の指示信号を出力する等、電波
時計内の各回路の動作を制御する回路である。
路１５、入力装置１７およびＲＡＭ１８から入力される
データの処理を行うと共に、同調回路１１０、電波受信
回路１２、時計回路１５、ＲＡＭ１８および表示回路１
９に対して回路動作の為の指示信号を出力する等、電波
時計内の各回路の動作を制御する回路である。
【００２１】電源１４は電波受信回路１２およびＣＰＵ
１３に電源電圧を供給する回路である。
１３に電源電圧を供給する回路である。
【００２２】時計回路１５は、発振回路１６から入力さ
れるパルス信号を計数し、時刻データ等をＣＰＵ１３に
出力する回路である。
れるパルス信号を計数し、時刻データ等をＣＰＵ１３に
出力する回路である。
【００２３】発振回路１６は、一定な周波数のパルス信
号を出力する回路であり、時刻を計数するための基本パ
ルスとして時計回路１５へ出力される。
号を出力する回路であり、時刻を計数するための基本パ
ルスとして時計回路１５へ出力される。
【００２４】入力装置１７は、スイッチやキー等を備
え、これらが操作されると対応する入力信号をＣＰＵ１
３へ出力する回路である。
え、これらが操作されると対応する入力信号をＣＰＵ１
３へ出力する回路である。
【００２５】ＲＡＭ１８は、ＣＰＵ１３から入力される
各種データを記憶すると共に、記憶されているデータを
ＣＰＵ１３へ出力する回路である。
各種データを記憶すると共に、記憶されているデータを
ＣＰＵ１３へ出力する回路である。
【００２６】表示回路１９は、ＬＣＤ（Liquid Crystal
Display：液晶ディスプレイ）等を含み、ＣＰＵ１３か
ら入力される時刻データ等を表示する回路である。
Display：液晶ディスプレイ）等を含み、ＣＰＵ１３か
ら入力される時刻データ等を表示する回路である。
【００２７】図２は、同調回路１１０の回路構成を示し
た図である。同調回路１１０は、コイルＬ、コンデンサ
Ｃ６０、Ｃ４０およびＣｃ、Ｎ型ＦＥＴ２０、抵抗Ｒ
ｓ、ＲｄおよびＲｇによって構成される。
た図である。同調回路１１０は、コイルＬ、コンデンサ
Ｃ６０、Ｃ４０およびＣｃ、Ｎ型ＦＥＴ２０、抵抗Ｒ
ｓ、ＲｄおよびＲｇによって構成される。
【００２８】コイルＬおよびコンデンサＣ６０の一端は
端子１、他端は端子２に接続される。即ち、コイルＬと
コンデンサＣ６０は端子１および２の間で並列に接続さ
れる。また、端子１および２は、電波受信回路１２に接
続される。
端子１、他端は端子２に接続される。即ち、コイルＬと
コンデンサＣ６０は端子１および２の間で並列に接続さ
れる。また、端子１および２は、電波受信回路１２に接
続される。
【００２９】そして、コンデンサＣ４０の一端は端子１
に接続され、他端はＮ型ＦＥＴ２０のソースに接続され
る。抵抗Ｒｇの一端はＮ型ＦＥＴ２０のゲートに接続さ
れ、他端は端子Ｇに接続される。端子Ｇは、ＣＰＵ１３
に接続され、端子Ｇより信号Ｓ１が入力される。
に接続され、他端はＮ型ＦＥＴ２０のソースに接続され
る。抵抗Ｒｇの一端はＮ型ＦＥＴ２０のゲートに接続さ
れ、他端は端子Ｇに接続される。端子Ｇは、ＣＰＵ１３
に接続され、端子Ｇより信号Ｓ１が入力される。
【００３０】またＮ型ＦＥＴ２０のドレインはコンデン
サＣｃの一端に接続される。コンデンサＣｃの他端は、
端子２に接続される。即ち、コンデンサＣ４０、Ｎ型Ｆ
ＥＴ２０およびコンデンサＣｃは直列接続として、コイ
ルＬおよびコンデンサＣ６０に対して並列に接続され
る。ここでコンデンサＣｃの容量は、コンデンサＣ４０
の容量に対して無視できる程大きいものとする。
サＣｃの一端に接続される。コンデンサＣｃの他端は、
端子２に接続される。即ち、コンデンサＣ４０、Ｎ型Ｆ
ＥＴ２０およびコンデンサＣｃは直列接続として、コイ
ルＬおよびコンデンサＣ６０に対して並列に接続され
る。ここでコンデンサＣｃの容量は、コンデンサＣ４０
の容量に対して無視できる程大きいものとする。
【００３１】抵抗Ｒｓの一端はＮ型ＦＥＴ２０のソース
に接続され、他端はＧＮＤに接続される。抵抗Ｒｄの一
端はＮ型ＦＥＴ２０のドレインに接続され、他端はＧＮ
Ｄに接続される。これにより、Ｎ型ＦＥＴ２０のソース
およびドレインは、ほぼＧＮＤ電位に固定される。
に接続され、他端はＧＮＤに接続される。抵抗Ｒｄの一
端はＮ型ＦＥＴ２０のドレインに接続され、他端はＧＮ
Ｄに接続される。これにより、Ｎ型ＦＥＴ２０のソース
およびドレインは、ほぼＧＮＤ電位に固定される。
【００３２】コンデンサＣｄｓはＮ型ＦＥＴ２０のソー
ス−ドレイン間に発生する寄生容量であり、コンデンサ
ＣｓｇおよびＣｄｇは、Ｎ型ＦＥＴ２０のソースおよび
ドレインと基板の間に発生する寄生容量である。ダイオ
ードＤｄｓはＮ型ＦＥＴ２０のソース−ドレイン間に発
生する寄生ダイオードである。
ス−ドレイン間に発生する寄生容量であり、コンデンサ
ＣｓｇおよびＣｄｇは、Ｎ型ＦＥＴ２０のソースおよび
ドレインと基板の間に発生する寄生容量である。ダイオ
ードＤｄｓはＮ型ＦＥＴ２０のソース−ドレイン間に発
生する寄生ダイオードである。
【００３３】次に、同調回路１１０の動作について説明
する。同調回路１１０によって周波数６０ｋＨｚの電波
を選局する場合、ＣＰＵ１３は信号Ｓ１を“Ｌｏｗ”レ
ベルとして端子Ｇへ出力する。信号Ｓ１は端子Ｇから抵
抗Ｒｇを介してＮ型ＦＥＴ２０のゲートに入力され、Ｎ
型ＦＥＴ２０はオフとなる。
する。同調回路１１０によって周波数６０ｋＨｚの電波
を選局する場合、ＣＰＵ１３は信号Ｓ１を“Ｌｏｗ”レ
ベルとして端子Ｇへ出力する。信号Ｓ１は端子Ｇから抵
抗Ｒｇを介してＮ型ＦＥＴ２０のゲートに入力され、Ｎ
型ＦＥＴ２０はオフとなる。
【００３４】これにより、コンデンサＣ４０とコンデン
サＣｃの接続が遮断されるため、同調回路１１０はコイ
ルＬおよびコンデンサＣ６０の並列回路となり、周波数
６０ｋＨｚの電波に同調する回路となる。
サＣｃの接続が遮断されるため、同調回路１１０はコイ
ルＬおよびコンデンサＣ６０の並列回路となり、周波数
６０ｋＨｚの電波に同調する回路となる。
【００３５】ここで、端子１はコンデンサＣ４０と抵抗
Ｒｓを介して、端子２はコンデンサＣｃと抵抗Ｒｄを介
してＡＣ的にＧＮＤに接続されることになるが、抵抗Ｒ
ｓおよびＲｄの抵抗値を大きく設定することによって、
端子１および２からＧＮＤへ流れる電流を防ぎ、端子１
および２から出力される信号の損失を防ぐ。
Ｒｓを介して、端子２はコンデンサＣｃと抵抗Ｒｄを介
してＡＣ的にＧＮＤに接続されることになるが、抵抗Ｒ
ｓおよびＲｄの抵抗値を大きく設定することによって、
端子１および２からＧＮＤへ流れる電流を防ぎ、端子１
および２から出力される信号の損失を防ぐ。
【００３６】そして、端子１はコンデンサＣ４０とコン
デンサＣｓｇを介して、端子２はコンデンサＣｃとコン
デンサＣｄｇを介してＡＣ的にＮ型ＦＥＴ２０のゲート
に接続されるが、抵抗Ｒｇによって端子１および２が端
子Ｇを介してＣＰＵ１３内でＧＮＤに接地されることを
防ぐ。
デンサＣｓｇを介して、端子２はコンデンサＣｃとコン
デンサＣｄｇを介してＡＣ的にＮ型ＦＥＴ２０のゲート
に接続されるが、抵抗Ｒｇによって端子１および２が端
子Ｇを介してＣＰＵ１３内でＧＮＤに接地されることを
防ぐ。
【００３７】また、Ｎ型ＦＥＴ２０のソースおよびドレ
インのバイアス電圧は、抵抗ＲｓおよびＲｄを介してほ
ぼＧＮＤの電位に固定されるが、これによりコンデンサ
Ｃｄｓの容量は一定となるため、該容量の変化に伴う同
調周波数のずれを防ぐことができる。
インのバイアス電圧は、抵抗ＲｓおよびＲｄを介してほ
ぼＧＮＤの電位に固定されるが、これによりコンデンサ
Ｃｄｓの容量は一定となるため、該容量の変化に伴う同
調周波数のずれを防ぐことができる。
【００３８】一方、同調回路１１０によって周波数４０
ｋＨｚの電波を選局する場合、ＣＰＵ１３は信号Ｓ１を
“Ｈｉ”レベルとして、端子Ｇへ出力する。信号Ｓ１は
端子Ｇから抵抗Ｒｇを介してＮ型ＦＥＴ２０のゲートに
入力され、Ｎ型ＦＥＴ２０はオンとなる。
ｋＨｚの電波を選局する場合、ＣＰＵ１３は信号Ｓ１を
“Ｈｉ”レベルとして、端子Ｇへ出力する。信号Ｓ１は
端子Ｇから抵抗Ｒｇを介してＮ型ＦＥＴ２０のゲートに
入力され、Ｎ型ＦＥＴ２０はオンとなる。
【００３９】これにより、端子１および２の間には、コ
イルＬおよびコンデンサＣ６０の並列回路に加え、コン
デンサＣ４０およびＣｃの直列接続が並列に接続され、
同調回路１１０は周波数４０ｋＨｚの電波に同調する回
路となる。
イルＬおよびコンデンサＣ６０の並列回路に加え、コン
デンサＣ４０およびＣｃの直列接続が並列に接続され、
同調回路１１０は周波数４０ｋＨｚの電波に同調する回
路となる。
【００４０】ここで、Ｎ型ＦＥＴ２０のソースのバイア
ス電圧は、抵抗Ｒｓを介してほぼＧＮＤの電位に固定さ
れているため、ゲート−ソース間の電位差が十分大きく
なり、オン抵抗が小さくなる。従って、Ｎ型ＦＥＴ２０
を十分にオンすることができ、安定した同調を行うこと
ができる。コンデンサＣｄｓはＮ型ＦＥＴ２０のオンに
より消滅するため、同調回路１１０の回路動作に影響し
ない。
ス電圧は、抵抗Ｒｓを介してほぼＧＮＤの電位に固定さ
れているため、ゲート−ソース間の電位差が十分大きく
なり、オン抵抗が小さくなる。従って、Ｎ型ＦＥＴ２０
を十分にオンすることができ、安定した同調を行うこと
ができる。コンデンサＣｄｓはＮ型ＦＥＴ２０のオンに
より消滅するため、同調回路１１０の回路動作に影響し
ない。
【００４１】また、Ｎ型ＦＥＴ２０がオンすることによ
って発生する寄生ダイオードＤｄｓの動作電圧は約０．
４Ｖであるが、端子１および２の電位差は最大で約０．
２Ｖである。従って、寄生ダイオードＤｄｓは動作せ
ず、同調回路１１０の回路動作に影響を与えない。
って発生する寄生ダイオードＤｄｓの動作電圧は約０．
４Ｖであるが、端子１および２の電位差は最大で約０．
２Ｖである。従って、寄生ダイオードＤｄｓは動作せ
ず、同調回路１１０の回路動作に影響を与えない。
【００４２】以上のように、同調回路１１０の同調周波
数の切り替えを１個のＮ型ＦＥＴ２０で行うことによっ
て、同調回路１１０の回路面積および製造コストを削減
することができる。また、Ｎ型ＦＥＴ２０のドレインと
ソースをほぼ同電位とすることによってコンデンサＣｄ
ｓの容量が一定となるため、同調回路１１０全体の容量
の変化を防ぐことができる。従って、コンデンサＣｄｓ
の容量の変化によって同調周波数がずれることを防ぐこ
とができ、安定した同調回路を実現できる。更に、Ｎ型
ＦＥＴ２０のドレインとソースをほぼ同電位とすること
によって、Ｎ型ＦＥＴ２０がオンしてもＤＣ電流が流れ
ないため、端子１−２の間で消費電流が発生しない。
数の切り替えを１個のＮ型ＦＥＴ２０で行うことによっ
て、同調回路１１０の回路面積および製造コストを削減
することができる。また、Ｎ型ＦＥＴ２０のドレインと
ソースをほぼ同電位とすることによってコンデンサＣｄ
ｓの容量が一定となるため、同調回路１１０全体の容量
の変化を防ぐことができる。従って、コンデンサＣｄｓ
の容量の変化によって同調周波数がずれることを防ぐこ
とができ、安定した同調回路を実現できる。更に、Ｎ型
ＦＥＴ２０のドレインとソースをほぼ同電位とすること
によって、Ｎ型ＦＥＴ２０がオンしてもＤＣ電流が流れ
ないため、端子１−２の間で消費電流が発生しない。
【００４３】また、Ｎ型ＦＥＴ２０のゲートに抵抗Ｒｇ
を接続したことによって、端子１および２からコンデン
サＣｄｇおよびＣｓｇを介して端子Ｇから流出する電流
を防ぐことができ、端子１および２における出力信号の
損失を防ぐことができる。
を接続したことによって、端子１および２からコンデン
サＣｄｇおよびＣｓｇを介して端子Ｇから流出する電流
を防ぐことができ、端子１および２における出力信号の
損失を防ぐことができる。
【００４４】そして、端子１および２から見たときに、
コンデンサＣ４０およびＣｃによってＮ型ＦＥＴ２０を
ＤＣ的に分離することにより、端子１−２間に流れる消
費電流を防ぐことができる。更に、コンデンサＣｃの容
量を直列に接続されているコンデンサＣ４０の容量に対
して無視できる程大きくすることによって、同調回路１
１０を４０ｋＨｚで同調させる際の回路全体の容量をコ
ンデンサＣ４０の調整のみで行うことができる。これに
より、同調回路１１０の容量を調整するための作業を簡
易化することができる。
コンデンサＣ４０およびＣｃによってＮ型ＦＥＴ２０を
ＤＣ的に分離することにより、端子１−２間に流れる消
費電流を防ぐことができる。更に、コンデンサＣｃの容
量を直列に接続されているコンデンサＣ４０の容量に対
して無視できる程大きくすることによって、同調回路１
１０を４０ｋＨｚで同調させる際の回路全体の容量をコ
ンデンサＣ４０の調整のみで行うことができる。これに
より、同調回路１１０の容量を調整するための作業を簡
易化することができる。
【００４５】なお、本発明は、上記実施の形態の内容に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲で適宜変更可能であり、例えば、本実施の形態では１
つのＮ型ＦＥＴのオン／オフを制御することによって、
２つの周波数を切り替えて選局可能な同調回路１１０を
記したが、更にコンデンサとＮ型ＦＥＴの直列接続を端
子１−２の間に接続して、該Ｎ型ＦＥＴのオン／オフを
制御することにより、同調する周波数の数を増やすこと
ができる。従って、Ｎ型ＦＥＴとコンデンサの直列接続
を端子１−２の間に複数接続することによって、複数の
周波数の信号を切り替えて同調する回路を実現すること
ができる。
限定されるものではなく、本発明の趣旨を逸脱しない範
囲で適宜変更可能であり、例えば、本実施の形態では１
つのＮ型ＦＥＴのオン／オフを制御することによって、
２つの周波数を切り替えて選局可能な同調回路１１０を
記したが、更にコンデンサとＮ型ＦＥＴの直列接続を端
子１−２の間に接続して、該Ｎ型ＦＥＴのオン／オフを
制御することにより、同調する周波数の数を増やすこと
ができる。従って、Ｎ型ＦＥＴとコンデンサの直列接続
を端子１−２の間に複数接続することによって、複数の
周波数の信号を切り替えて同調する回路を実現すること
ができる。
【００４６】〔第２の実施の形態〕第２の実施の形態
は、第１の実施の形態に対して、同調回路１１０の同調
周波数のＱ特性を低くしたものである。この場合、より
安定した信号を出力する同調回路を実現できる。
は、第１の実施の形態に対して、同調回路１１０の同調
周波数のＱ特性を低くしたものである。この場合、より
安定した信号を出力する同調回路を実現できる。
【００４７】以下、本実施の形態の構成について説明す
る。図３は、本実施の形態を実現するための同調回路１
１１の回路構成を示した図である。同調回路１１１は、
同調回路１１０と同様に、図１に示した電波時計の回路
ブロック図におけるアンテナ回路１１の内部に設置され
る。本実施の形態における電波時計の回路ブロック図
は、図１と同一であるため説明を省略する。
る。図３は、本実施の形態を実現するための同調回路１
１１の回路構成を示した図である。同調回路１１１は、
同調回路１１０と同様に、図１に示した電波時計の回路
ブロック図におけるアンテナ回路１１の内部に設置され
る。本実施の形態における電波時計の回路ブロック図
は、図１と同一であるため説明を省略する。
【００４８】図３において、同調回路１１１はコイル
Ｌ、コンデンサＣ６０、Ｃ４０およびＣｃ、Ｎ型ＦＥＴ
２０、抵抗Ｒｓ’、Ｒｄ’およびＲｇによって構成され
る。ここで、同調回路１１１の回路構成において、図２
の同調回路１１０と相違する点についてのみ説明し、同
一の接続および構成要素については同一の符号を付し、
詳細な説明は省略する。
Ｌ、コンデンサＣ６０、Ｃ４０およびＣｃ、Ｎ型ＦＥＴ
２０、抵抗Ｒｓ’、Ｒｄ’およびＲｇによって構成され
る。ここで、同調回路１１１の回路構成において、図２
の同調回路１１０と相違する点についてのみ説明し、同
一の接続および構成要素については同一の符号を付し、
詳細な説明は省略する。
【００４９】抵抗Ｒｄ’の一端はＮ型ＦＥＴ２０のドレ
インに接続され、他端はＮ型ＦＥＴ２０のソースに接続
される。そして、抵抗Ｒｓ’の一端はＮ型ＦＥＴ２０の
ソースに接続され、他端はＧＮＤに接続される。即ち、
図２の同調回路１１０の抵抗Ｒｄにおいて、ＧＮＤに接
続されている他端をＮ型ＦＥＴ２０のソースに接続した
回路が同調回路１１１となる。
インに接続され、他端はＮ型ＦＥＴ２０のソースに接続
される。そして、抵抗Ｒｓ’の一端はＮ型ＦＥＴ２０の
ソースに接続され、他端はＧＮＤに接続される。即ち、
図２の同調回路１１０の抵抗Ｒｄにおいて、ＧＮＤに接
続されている他端をＮ型ＦＥＴ２０のソースに接続した
回路が同調回路１１１となる。
【００５０】図４は、図３の同調回路１１１の等価回路
である。同調回路１１１の等価回路において、コイルＬ
およびコンデンサＣ６０の並列回路が端子１−２間に接
続される。更に、コンデンサＣ４０の一端が端子１に接
続され、他端がスイッチ素子であるＮ型ＦＥＴ２０の一
端に接続される。スイッチ素子であるＮ型ＦＥＴ２０の
他端は、端子２に接続される。スイッチ素子であるＮ型
ＦＥＴ２０は端子Ｇから入力されるＣＰＵ１３からの信
号Ｓ１によってオン／オフが制御される。
である。同調回路１１１の等価回路において、コイルＬ
およびコンデンサＣ６０の並列回路が端子１−２間に接
続される。更に、コンデンサＣ４０の一端が端子１に接
続され、他端がスイッチ素子であるＮ型ＦＥＴ２０の一
端に接続される。スイッチ素子であるＮ型ＦＥＴ２０の
他端は、端子２に接続される。スイッチ素子であるＮ型
ＦＥＴ２０は端子Ｇから入力されるＣＰＵ１３からの信
号Ｓ１によってオン／オフが制御される。
【００５１】抵抗Ｒｄ’の一端は、Ｎ型ＦＥＴ２０の一
端に接続され、他端はＮ型ＦＥＴ２０の他端に接続され
る。抵抗Ｒｓ’の一端は、Ｎ型ＦＥＴ２０の一端に接続
され、他端はＧＮＤに接地される。
端に接続され、他端はＮ型ＦＥＴ２０の他端に接続され
る。抵抗Ｒｓ’の一端は、Ｎ型ＦＥＴ２０の一端に接続
され、他端はＧＮＤに接地される。
【００５２】ここで、図３におけるコンデンサＣｃは、
コンデンサＣ４０と直列接続した際に、容量を無視でき
る程大きな容量を持つため、図４の等価回路には含まな
い。また、図３におけるＮ型ＦＥＴ２０の寄生容量であ
るコンデンサＣｄｓ、ＣｓｇおよびＣｄｇと寄生ダイオ
ードであるダイオードＤｄｓ、更に抵抗Ｒｇは、回路動
作に影響を与える素子でないため、図４の等価回路に含
まない。
コンデンサＣ４０と直列接続した際に、容量を無視でき
る程大きな容量を持つため、図４の等価回路には含まな
い。また、図３におけるＮ型ＦＥＴ２０の寄生容量であ
るコンデンサＣｄｓ、ＣｓｇおよびＣｄｇと寄生ダイオ
ードであるダイオードＤｄｓ、更に抵抗Ｒｇは、回路動
作に影響を与える素子でないため、図４の等価回路に含
まない。
【００５３】図３および図４を用いて、同調回路１１１
の動作を説明する。同調回路１１１によって周波数６０
ｋＨｚの電波を選局する場合、ＣＰＵ１３から“Ｌｏ
ｗ”レベルの信号Ｓ１が端子Ｇを介してＮ型ＦＥＴ２０
のゲートに入力されることによって、Ｎ型ＦＥＴ２０は
オフとなる。これにより端子１−２間は、コイルＬおよ
びコンデンサＣ６０の並列回路により、周波数６０ｋＨ
ｚの電波に同調する回路となる。
の動作を説明する。同調回路１１１によって周波数６０
ｋＨｚの電波を選局する場合、ＣＰＵ１３から“Ｌｏ
ｗ”レベルの信号Ｓ１が端子Ｇを介してＮ型ＦＥＴ２０
のゲートに入力されることによって、Ｎ型ＦＥＴ２０は
オフとなる。これにより端子１−２間は、コイルＬおよ
びコンデンサＣ６０の並列回路により、周波数６０ｋＨ
ｚの電波に同調する回路となる。
【００５４】この場合、端子１とＧＮＤがコンデンサＣ
４０を介してＡＣ的に接続されるが、抵抗Ｒｓ’は十分
大きな抵抗値を持つため、端子１における出力信号の損
失を防ぐことができる。
４０を介してＡＣ的に接続されるが、抵抗Ｒｓ’は十分
大きな抵抗値を持つため、端子１における出力信号の損
失を防ぐことができる。
【００５５】一方、同調回路１１１によって周波数４０
ｋＨｚの電波を選局する場合、ＣＰＵ１３から“Ｈｉ”
レベルの信号Ｓ１が端子Ｇを介してＮ型ＦＥＴ２０のゲ
ートに入力されることによって、Ｎ型ＦＥＴ２０はオン
となる。これにより端子１−２間は、コイルＬ、コンデ
ンサＣ６０およびコンデンサＣ４０の並列回路となっ
て、周波数４０ｋＨｚの電波に同調する回路となる。
ｋＨｚの電波を選局する場合、ＣＰＵ１３から“Ｈｉ”
レベルの信号Ｓ１が端子Ｇを介してＮ型ＦＥＴ２０のゲ
ートに入力されることによって、Ｎ型ＦＥＴ２０はオン
となる。これにより端子１−２間は、コイルＬ、コンデ
ンサＣ６０およびコンデンサＣ４０の並列回路となっ
て、周波数４０ｋＨｚの電波に同調する回路となる。
【００５６】図５は、同調回路１１０および１１１にお
いて、Ｎ型ＦＥＴ２０がオフの時の同調周波数のＱ特性
を概略的に示した図である。同調回路１１０の同調周波
数のＱ特性を点線で、同調回路１１１の同調周波数のＱ
特性を実線で示す。そして選局すべき電波の周波数をｆ
（＝６０ｋＨｚ）とする。
いて、Ｎ型ＦＥＴ２０がオフの時の同調周波数のＱ特性
を概略的に示した図である。同調回路１１０の同調周波
数のＱ特性を点線で、同調回路１１１の同調周波数のＱ
特性を実線で示す。そして選局すべき電波の周波数をｆ
（＝６０ｋＨｚ）とする。
【００５７】図５において、同調回路１１１のＱ特性
は、抵抗Ｒｄ’をＮ型ＦＥＴ２０のソースとドレインの
間に接続することによって、同調回路１１０のＱ特性よ
りピークが低くなる。
は、抵抗Ｒｄ’をＮ型ＦＥＴ２０のソースとドレインの
間に接続することによって、同調回路１１０のＱ特性よ
りピークが低くなる。
【００５８】本来、同調回路１１０および１１１におい
て、端子１および２からの出力信号が最大となるよう
に、コイルＬのインダクタンスおよびコンデンサＣ６０
の容量が調整され、同調周波数のピーク位置を周波数ｆ
に一致させる。そのため、周波数ｆの電波と同調するこ
とにより、同調回路１１０はレベルＡの信号を出力し、
同調回路１１１はレベルＢの信号を出力するのが理想的
である。
て、端子１および２からの出力信号が最大となるよう
に、コイルＬのインダクタンスおよびコンデンサＣ６０
の容量が調整され、同調周波数のピーク位置を周波数ｆ
に一致させる。そのため、周波数ｆの電波と同調するこ
とにより、同調回路１１０はレベルＡの信号を出力し、
同調回路１１１はレベルＢの信号を出力するのが理想的
である。
【００５９】しかし、回路内のコンデンサの容量の変化
等によって同調周波数がｆ’にずれた時、周波数ｆの電
波と同調すると、同調回路１１０および１１１はレベル
Ｃの信号を出力する。従って、同調回路１１０および１
１１の同調周波数のピーク位置が周波数ｆに一致してい
た時に比べて、出力信号のレベルの変化量は、同調回路
１１０はΔｘ、同調回路１１１はΔｘ’となる。ここ
で、Δｘ＞Δｘ’であることから、同調回路１１１は同
調回路１１０に比べて、同調周波数のずれによる出力信
号のレベルの変化量を抑えることができる。即ち、同調
回路１１１は、同調周波数のずれに伴う出力信号レベル
のバラツキを抑えることができる。
等によって同調周波数がｆ’にずれた時、周波数ｆの電
波と同調すると、同調回路１１０および１１１はレベル
Ｃの信号を出力する。従って、同調回路１１０および１
１１の同調周波数のピーク位置が周波数ｆに一致してい
た時に比べて、出力信号のレベルの変化量は、同調回路
１１０はΔｘ、同調回路１１１はΔｘ’となる。ここ
で、Δｘ＞Δｘ’であることから、同調回路１１１は同
調回路１１０に比べて、同調周波数のずれによる出力信
号のレベルの変化量を抑えることができる。即ち、同調
回路１１１は、同調周波数のずれに伴う出力信号レベル
のバラツキを抑えることができる。
【００６０】同様に、同調回路１１０および１１１を構
成するコンデンサの容量の変化等によって同調周波数に
ずれが生じ、この時、同調周波数のピーク位置である周
波数ｆ’でノイズが発生すると、同調回路１１０はレベ
ルＡ、同調回路１１１はレベルＢの信号を出力する。こ
の出力信号のレベルは、同調回路１１０および１１１が
周波数ｆに同調した時の出力信号のレベルＣに比べて、
同調回路１１０はΔｘ、同調回路１１１はΔｘ’増加し
ている。ここで、Δｘ＞Δｘ’であることから、同調回
路１１１はノイズによる出力信号の増幅量を抑えること
ができる。即ち、同調回路１１１は同調回路１１０に比
べ、耐ノイズ性に優れた回路とすることができる。
成するコンデンサの容量の変化等によって同調周波数に
ずれが生じ、この時、同調周波数のピーク位置である周
波数ｆ’でノイズが発生すると、同調回路１１０はレベ
ルＡ、同調回路１１１はレベルＢの信号を出力する。こ
の出力信号のレベルは、同調回路１１０および１１１が
周波数ｆに同調した時の出力信号のレベルＣに比べて、
同調回路１１０はΔｘ、同調回路１１１はΔｘ’増加し
ている。ここで、Δｘ＞Δｘ’であることから、同調回
路１１１はノイズによる出力信号の増幅量を抑えること
ができる。即ち、同調回路１１１は同調回路１１０に比
べ、耐ノイズ性に優れた回路とすることができる。
【００６１】以上のように、Ｎ型ＦＥＴ２０のソースと
ドレインの間に抵抗Ｒｄ’を接続することによって、Ｎ
型ＦＥＴ２０がオンした時の同調周波数のＱ特性が低く
なる。この時、同調回路１１１の同調周波数と、選局し
たい電波の周波数との間にずれが生じても、出力信号の
レベルのバラツキを抑えることができ、安定した同調回
路を実現できる。このことは、同調回路１１１が量産性
に適していることを意味する。
ドレインの間に抵抗Ｒｄ’を接続することによって、Ｎ
型ＦＥＴ２０がオンした時の同調周波数のＱ特性が低く
なる。この時、同調回路１１１の同調周波数と、選局し
たい電波の周波数との間にずれが生じても、出力信号の
レベルのバラツキを抑えることができ、安定した同調回
路を実現できる。このことは、同調回路１１１が量産性
に適していることを意味する。
【００６２】更に、同調回路１１１のずれた同調周波数
のピーク位置にノイズが発生した場合、Ｑが低いと、同
調回路１１１がノイズと同調して出力する出力信号のレ
ベルを抑えることができ、ノイズによる影響を受けにく
い安定した同調回路を実現できる。
のピーク位置にノイズが発生した場合、Ｑが低いと、同
調回路１１１がノイズと同調して出力する出力信号のレ
ベルを抑えることができ、ノイズによる影響を受けにく
い安定した同調回路を実現できる。
【００６３】
【発明の効果】請求項１記載の発明によれば、同調回路
における同調周波数の切り替えをＦＥＴ１個で行うこと
により、回路面積およびコストを削減することができ
る。またＦＥＴのソースおよびドレインを同電位にする
ことによって、ソース−ドレイン間の寄生容量Ｃｄｓが
一定になるため、同調周波数の変化を防ぐことができ、
安定した同調回路を実現できる。
における同調周波数の切り替えをＦＥＴ１個で行うこと
により、回路面積およびコストを削減することができ
る。またＦＥＴのソースおよびドレインを同電位にする
ことによって、ソース−ドレイン間の寄生容量Ｃｄｓが
一定になるため、同調周波数の変化を防ぐことができ、
安定した同調回路を実現できる。
【００６４】請求項２記載の発明によれば、ＦＥＴのゲ
ートに抵抗を接続することにより、同調回路の出力端子
と制御信号入力端子がＦＥＴの寄生容量を介してＡＣ的
に接続されて電流が流れることを防ぐ。
ートに抵抗を接続することにより、同調回路の出力端子
と制御信号入力端子がＦＥＴの寄生容量を介してＡＣ的
に接続されて電流が流れることを防ぐ。
【００６５】請求項３記載の発明によれば、第３のコン
デンサの容量を第２のコンデンサの容量に比べて十分大
きくすることによって、切替回路における第３のコンデ
ンサの容量を無視することができる。これにより、同調
回路の同調周波数を調整する際は第２のコンデンサを調
整するだけでよく、容量調整の為の作業を簡易化するこ
とができる。
デンサの容量を第２のコンデンサの容量に比べて十分大
きくすることによって、切替回路における第３のコンデ
ンサの容量を無視することができる。これにより、同調
回路の同調周波数を調整する際は第２のコンデンサを調
整するだけでよく、容量調整の為の作業を簡易化するこ
とができる。
【００６６】請求項４記載の発明によれば、ＦＥＴのソ
ースとドレイン間に第１の抵抗を接続し、ＦＥＴのソー
スまたはドレインと接地間に第１の抵抗より十分大きい
抵抗値を持つ第２の抵抗を接続することによって、ＦＥ
Ｔがオフした時の同調周波数のＱ特性が低くなる。これ
により、同調回路の同調周波数にずれが生じても、同調
回路の出力信号の変化量およびノイズによる同調回路の
出力信号の変化量を抑制することができる。
ースとドレイン間に第１の抵抗を接続し、ＦＥＴのソー
スまたはドレインと接地間に第１の抵抗より十分大きい
抵抗値を持つ第２の抵抗を接続することによって、ＦＥ
Ｔがオフした時の同調周波数のＱ特性が低くなる。これ
により、同調回路の同調周波数にずれが生じても、同調
回路の出力信号の変化量およびノイズによる同調回路の
出力信号の変化量を抑制することができる。
【００６７】請求項５記載の発明によれば、請求項１〜
４の何れか記載の同調回路を具備した受信器を電波時計
等に搭載することにより、例えば、日本国内で２局から
放送されている周波数の異なるタイムコード入り長波標
準電波を受信する際に、ＦＥＴを制御することによっ
て、受信する電波を切り替えることができる。
４の何れか記載の同調回路を具備した受信器を電波時計
等に搭載することにより、例えば、日本国内で２局から
放送されている周波数の異なるタイムコード入り長波標
準電波を受信する際に、ＦＥＴを制御することによっ
て、受信する電波を切り替えることができる。
【図１】電波時計の回路ブロック図。
【図２】第１の実施の形態における、同調回路の回路構
成を示した図。
成を示した図。
【図３】第２の実施の形態における、同調回路の回路構
成を示した図。
成を示した図。
【図４】図３の同調回路の等価回路。
【図５】図２および図３の同調回路における同調周波数
のＱ特性を示した図。
のＱ特性を示した図。
１１ アンテナ回路
１１０・１１１ 同調回路
１２ 電波受信回路
１３ 制御回路
１４ 電源
１５ 時計回路
１６ 発振回路
１７ 入力装置
１８ ＲＡＭ
１９ 表示回路
Claims (5)
- 【請求項１】コイルと、 第１のコンデンサと、 第２のコンデンサおよびＦＥＴが直列に接続された切替
回路と、 が出力端子間に並列に接続されるとともに、前記ＦＥＴ
のソースおよびドレインが抵抗を介して接地接続され、
ゲートに入力される制御信号に応じて前記ＦＥＴがオン
／オフすることにより、同調周波数を切り替えることを
特徴とする同調回路。 - 【請求項２】前記ＦＥＴのゲートは、抵抗を介して制御
信号入力端子に接続されることを特徴とする請求項１記
載の同調回路。 - 【請求項３】前記切替回路は、更に直列に接続された第
３のコンデンサを有し、 前記第３のコンデンサの容量が前記第２のコンデンサの
容量より十分大きな容量であることを特徴とする請求項
１または２記載の同調回路。 - 【請求項４】前記ＦＥＴのソースとドレイン間を接続す
る第１の抵抗と、 前記ＦＥＴのソースまたはドレインと接地間を接続する
第２の抵抗と、 を備え、前記第２の抵抗が前記第１の抵抗の抵抗値より
十分大きな抵抗であることを特徴とする請求項１〜３の
何れか記載の同調回路。 - 【請求項５】請求項１〜４の何れか記載の同調回路を具
備し、前記制御記号を可変することにより前記ＦＥＴを
制御して受信周波数を切り替えることを特徴とする受信
器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031031A JP3979107B2 (ja) | 2002-02-07 | 2002-02-07 | 同調回路および受信器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031031A JP3979107B2 (ja) | 2002-02-07 | 2002-02-07 | 同調回路および受信器 |
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| Publication Number | Publication Date |
|---|---|
| JP2003234642A true JP2003234642A (ja) | 2003-08-22 |
| JP3979107B2 JP3979107B2 (ja) | 2007-09-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002031031A Expired - Fee Related JP3979107B2 (ja) | 2002-02-07 | 2002-02-07 | 同調回路および受信器 |
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Cited By (5)
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|---|---|---|---|---|
| JPWO2004105240A1 (ja) * | 2003-05-20 | 2006-07-20 | シチズン時計株式会社 | 同調装置及びそれを用いた電波修正時計 |
| JP2007093503A (ja) * | 2005-09-30 | 2007-04-12 | Rhythm Watch Co Ltd | 時刻信号中継装置および時刻修正システム |
| KR100741689B1 (ko) * | 2003-12-01 | 2007-07-23 | 산요덴키가부시키가이샤 | 진폭 감쇠 기능을 구비한 동조 회로 및 무선 통신 장치용집적회로 |
| WO2008081629A1 (ja) * | 2006-12-27 | 2008-07-10 | Sony Corporation | 可変容量回路 |
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-
2002
- 2002-02-07 JP JP2002031031A patent/JP3979107B2/ja not_active Expired - Fee Related
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