JPH11215111A - 無線端末装置 - Google Patents
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- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/24—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with a number of separate pretuned tuning circuits or separate tuning elements selectively brought into circuit, e.g. for waveband selection or for television channel selection
- H03J5/246—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with a number of separate pretuned tuning circuits or separate tuning elements selectively brought into circuit, e.g. for waveband selection or for television channel selection using electronic means
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 子機としての無線端末装置における発振回路
の発振周波数を基地局の発振周波数に一致させることが
困難で、正しいデータの受信を妨げ、聴感上不快なノイ
ズを発生するという課題があった。 【解決手段】 受信回路１５に接続された発振回路６０
と、受信周波数と前記発振回路の発振周波数との位相差
を検出し該位相差を補正するＤＰＬＬ１６とを有する無
線端末装置において、前記発振回路にコンデンサ１１ａ
〜１１ｄ、１２ａ〜１２ｄを接離するスイッチ９ａ〜９
ｄ、１０ａ〜１０ｄと、前記ＤＰＬＬ１６の出力信号に
基づいて前記スイッチをＯＮ、ＯＦＦ制御する制御手段
１７とを備えたものである。
の発振周波数を基地局の発振周波数に一致させることが
困難で、正しいデータの受信を妨げ、聴感上不快なノイ
ズを発生するという課題があった。 【解決手段】 受信回路１５に接続された発振回路６０
と、受信周波数と前記発振回路の発振周波数との位相差
を検出し該位相差を補正するＤＰＬＬ１６とを有する無
線端末装置において、前記発振回路にコンデンサ１１ａ
〜１１ｄ、１２ａ〜１２ｄを接離するスイッチ９ａ〜９
ｄ、１０ａ〜１０ｄと、前記ＤＰＬＬ１６の出力信号に
基づいて前記スイッチをＯＮ、ＯＦＦ制御する制御手段
１７とを備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば半導体集
積回路に適用する発振回路（オシレータ）、特に正確な
周波数が要求されるだけでなく、場合によっては、ある
程度周波数が変位するような事態にも対応しなければな
らない分野で利用される発振回路を備えた携帯電話器等
の無線端末装置に関するものである。
積回路に適用する発振回路（オシレータ）、特に正確な
周波数が要求されるだけでなく、場合によっては、ある
程度周波数が変位するような事態にも対応しなければな
らない分野で利用される発振回路を備えた携帯電話器等
の無線端末装置に関するものである。
【０００２】
【従来の技術】従来、この種の無線端末装置における発
振回路は、半導体集積回路に内蔵された発振用インバー
タと外付け又は内蔵の抵抗、外付けの容量及び水晶発振
子により構成され、その発振周波数は固定であった。
振回路は、半導体集積回路に内蔵された発振用インバー
タと外付け又は内蔵の抵抗、外付けの容量及び水晶発振
子により構成され、その発振周波数は固定であった。
【０００３】図９は従来の無線端末装置における発振回
路の構成を示す回路図である。図において、１０１は無
線端末装置１０４を構成する半導体集積回路に内蔵され
た発振用インバータ、１０２は発振用インバータ１０１
の出力端子が接続された半導体集積回路の出力ピン、１
０３は発振用インバータ１０１の入力端子が接続された
半導体集積回路の入力ピンである。
路の構成を示す回路図である。図において、１０１は無
線端末装置１０４を構成する半導体集積回路に内蔵され
た発振用インバータ、１０２は発振用インバータ１０１
の出力端子が接続された半導体集積回路の出力ピン、１
０３は発振用インバータ１０１の入力端子が接続された
半導体集積回路の入力ピンである。
【０００４】１０５は発振回路１６０の構成要素の一つ
である帰還抵抗を示し、２つの端子は出力ピン１０２と
入力ピン１０３との間に接続されている。１０６は帰還
抵抗１０５と並列接続された水晶発振子、１０７，１０
８はコンデンサ（容量）を示し、それぞれ出力ピン１０
２とグランドレベル１０９、入力ピン１０３とグランド
レベル１０９の間に接続されている。
である帰還抵抗を示し、２つの端子は出力ピン１０２と
入力ピン１０３との間に接続されている。１０６は帰還
抵抗１０５と並列接続された水晶発振子、１０７，１０
８はコンデンサ（容量）を示し、それぞれ出力ピン１０
２とグランドレベル１０９、入力ピン１０３とグランド
レベル１０９の間に接続されている。
【０００５】次に、図１０の無線端末装置による通信形
態を示す説明図および図１１、図１２に示す無線システ
ムのフレームタイミング図を用いて動作を説明する。基
地局１１１はある決まった周波数ｆ０（Ｈｚ）で発振す
る発振回路を有し、第１の子機としての無線端末装置１
１２は基地局１１１の発振周波数ｆ０（Ｈｚ）よりわず
かに低い発振周波数ｆ１（Ｈｚ）で発振する発振回路１
６０を有する。また、第２の子機としての無線端末装置
１１２は基地局１１１の発振周波数ｆ０（Ｈｚ）よりわ
ずかに高い発振周波数ｆ２（Ｈｚ）で発振する発振回路
１６０を有する。
態を示す説明図および図１１、図１２に示す無線システ
ムのフレームタイミング図を用いて動作を説明する。基
地局１１１はある決まった周波数ｆ０（Ｈｚ）で発振す
る発振回路を有し、第１の子機としての無線端末装置１
１２は基地局１１１の発振周波数ｆ０（Ｈｚ）よりわず
かに低い発振周波数ｆ１（Ｈｚ）で発振する発振回路１
６０を有する。また、第２の子機としての無線端末装置
１１２は基地局１１１の発振周波数ｆ０（Ｈｚ）よりわ
ずかに高い発振周波数ｆ２（Ｈｚ）で発振する発振回路
１６０を有する。
【０００６】
【発明が解決しようとする課題】従来の子機としての無
線端末装置における発信回路は以上のように構成されて
いるので、発振周波数が固定されている基地局に対し、
独立の発振周波数を発生している。理想的には、基地局
と子機は完全に同じ発振周波数のシステムクロックを用
いるのが望ましいが、実際には様々な要因によりずれが
生じてくる。
線端末装置における発信回路は以上のように構成されて
いるので、発振周波数が固定されている基地局に対し、
独立の発振周波数を発生している。理想的には、基地局
と子機は完全に同じ発振周波数のシステムクロックを用
いるのが望ましいが、実際には様々な要因によりずれが
生じてくる。
【０００７】例えば、 ａ．基地局と子機のそれぞれに設けられた発振回路の水
晶発振子のばらつきが発振周波数のばらつきの原因にな
る。 ｂ．発振周波数は温度依存性があり、温度が高ければ低
い周波数で、温度が低ければ高い周波数で発振する。こ
れは、かりに基地局と子機が各々異なる温度環境にある
場合において、著しい発振周波数の差が生じることにな
る。 ｃ．子機が高速で移動している場合には、ドップラー効
果により、子機が基地局に近づく場合は、基地局からみ
た子機の発振周波数はより高く観測され、逆に子機が基
地局から遠ざかる場合においては、基地局からみて、子
機の発振周波数はより低く観測される。 他にも様々な要因により、基地局と子機の発振周波数は
異なってくる。
晶発振子のばらつきが発振周波数のばらつきの原因にな
る。 ｂ．発振周波数は温度依存性があり、温度が高ければ低
い周波数で、温度が低ければ高い周波数で発振する。こ
れは、かりに基地局と子機が各々異なる温度環境にある
場合において、著しい発振周波数の差が生じることにな
る。 ｃ．子機が高速で移動している場合には、ドップラー効
果により、子機が基地局に近づく場合は、基地局からみ
た子機の発振周波数はより高く観測され、逆に子機が基
地局から遠ざかる場合においては、基地局からみて、子
機の発振周波数はより低く観測される。 他にも様々な要因により、基地局と子機の発振周波数は
異なってくる。
【０００８】上記のような原因によって、子機と基地局
の発振周波数が異なると、この発振周波数に基づくフレ
ームタイミングが図１１に示すように、第１の子機１１
２のフレームタイミングが基地局１１１のフレームタイ
ミングと比べて進み、第２の子機１１２のフレームタイ
ミングが基地局１１１のフレームタイミングと比べて遅
れる。このため、例えば、その差が非常に微小なもので
あっても、長時間の間にずれＷ１、Ｗ２のように累積
し、第１の機、第２の機のフレームタイミングは基地局
１１１のフレームタイミングからはずれる一方となり、
フレームの一致した正しい送受信が不可能となる。
の発振周波数が異なると、この発振周波数に基づくフレ
ームタイミングが図１１に示すように、第１の子機１１
２のフレームタイミングが基地局１１１のフレームタイ
ミングと比べて進み、第２の子機１１２のフレームタイ
ミングが基地局１１１のフレームタイミングと比べて遅
れる。このため、例えば、その差が非常に微小なもので
あっても、長時間の間にずれＷ１、Ｗ２のように累積
し、第１の機、第２の機のフレームタイミングは基地局
１１１のフレームタイミングからはずれる一方となり、
フレームの一致した正しい送受信が不可能となる。
【０００９】そこで、上記のような問題に対し、ＤＰＬ
Ｌを用いて、フレームタイミングのずれをフレーム毎に
Δｔずつ補正を行うものがある。この場合は第１の機、
第２の機のフレーム毎のずれが補正値Δｔより小さい場
合は基地局１１１のフレームタイミングに追随できる。
しかし、１フレーム毎のずれが補正値Δｔを越えると、
図１２に示すように、長時間の間にずれがｔ１、ｔ２の
ように累積し、第１の子機、第２の子機のフレームタイ
ミングは基地局１１１のフレームタイミングからはずれ
る一方となり、前記の場合と同様にフレームの一致した
正しい送受信が不可能となり、正しいデータの受信を妨
げ、聴感上不快なノイズを発生させるという課題があっ
た。
Ｌを用いて、フレームタイミングのずれをフレーム毎に
Δｔずつ補正を行うものがある。この場合は第１の機、
第２の機のフレーム毎のずれが補正値Δｔより小さい場
合は基地局１１１のフレームタイミングに追随できる。
しかし、１フレーム毎のずれが補正値Δｔを越えると、
図１２に示すように、長時間の間にずれがｔ１、ｔ２の
ように累積し、第１の子機、第２の子機のフレームタイ
ミングは基地局１１１のフレームタイミングからはずれ
る一方となり、前記の場合と同様にフレームの一致した
正しい送受信が不可能となり、正しいデータの受信を妨
げ、聴感上不快なノイズを発生させるという課題があっ
た。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、受信周波数に基づいて発振周波数
のずれを検出し、このずれに応じて発振回路の発振周波
数そのものを調整することにより、ＤＰＬＬで補正する
ことができない範囲も調整でき、受信周波数と発振周波
数の差を極力小さなものとすることのできる発振回路を
備えた無線端末装置を得ることを目的とする。
めになされたもので、受信周波数に基づいて発振周波数
のずれを検出し、このずれに応じて発振回路の発振周波
数そのものを調整することにより、ＤＰＬＬで補正する
ことができない範囲も調整でき、受信周波数と発振周波
数の差を極力小さなものとすることのできる発振回路を
備えた無線端末装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る無線端末
装置は、発振回路にコンデンサを接離するスイッチと、
前記ＤＰＬＬの出力信号に基づいて前記スイッチをＯ
Ｎ、ＯＦＦ制御する制御手段とを備えたものである。
装置は、発振回路にコンデンサを接離するスイッチと、
前記ＤＰＬＬの出力信号に基づいて前記スイッチをＯ
Ｎ、ＯＦＦ制御する制御手段とを備えたものである。
【００１２】この発明に係る無線端末装置は、複数のコ
ンデンサのそれぞれに接続したスイッチを、ＤＰＬＬの
出力信号に基づいて選択的にＯＮ、ＯＦＦ制御する制御
手段を備えたものである。
ンデンサのそれぞれに接続したスイッチを、ＤＰＬＬの
出力信号に基づいて選択的にＯＮ、ＯＦＦ制御する制御
手段を備えたものである。
【００１３】この発明に係る無線端末装置の複数のコン
デンサは、それぞれ容量値がＣ／２ｎ（ｎは整数）ずつ
異なるようにしたものである。
デンサは、それぞれ容量値がＣ／２ｎ（ｎは整数）ずつ
異なるようにしたものである。
【００１４】この発明に係る無線端末装置は、導通量を
連続的に変化可能な半導体スイッチ素子をコンデンサと
接続したものである。
連続的に変化可能な半導体スイッチ素子をコンデンサと
接続したものである。
【００１５】この発明に係る無線端末装置は、発振回路
にコンデンサを接離する第１のスイッチと、前記コンデ
ンサと中間電位との間に接続した第２のスイッチと、前
記ＤＰＬＬの出力信号に基づいて前記第１のスイッチお
よび前記第２のスイッチを交互にＯＮ、ＯＦＦ制御する
制御手段を備えたものである。
にコンデンサを接離する第１のスイッチと、前記コンデ
ンサと中間電位との間に接続した第２のスイッチと、前
記ＤＰＬＬの出力信号に基づいて前記第１のスイッチお
よび前記第２のスイッチを交互にＯＮ、ＯＦＦ制御する
制御手段を備えたものである。
【００１６】この発明に係る無線端末装置は、発振回路
にコンデンサを接離する第１のスイッチと、前記ＤＰＬ
Ｌが検出した位相差をメモリするレジスタと、このレジ
スタにメモリされた位相差を読み取って周波数調整値を
判定する判定手段と、この判定手段の出力信号に基づい
て前記スイッチをＯＮ、ＯＦＦ制御する制御手段とを備
えたものである。
にコンデンサを接離する第１のスイッチと、前記ＤＰＬ
Ｌが検出した位相差をメモリするレジスタと、このレジ
スタにメモリされた位相差を読み取って周波数調整値を
判定する判定手段と、この判定手段の出力信号に基づい
て前記スイッチをＯＮ、ＯＦＦ制御する制御手段とを備
えたものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１における
発振回路を備えた無線端末装置の構成を示す回路図であ
る。図において、１は無線端末装置４を構成する半導体
集積回路に内蔵された発振用インバータ、２は発振用イ
ンバータ１の出力端子が接続された半導体集積回路の出
力ピン、３は発振用インバータ１の入力端子が接続され
た半導体集積回路の入力ピンである。
説明する。 実施の形態１．図１はこの発明の実施の形態１における
発振回路を備えた無線端末装置の構成を示す回路図であ
る。図において、１は無線端末装置４を構成する半導体
集積回路に内蔵された発振用インバータ、２は発振用イ
ンバータ１の出力端子が接続された半導体集積回路の出
力ピン、３は発振用インバータ１の入力端子が接続され
た半導体集積回路の入力ピンである。
【００１８】５は発振回路６０の構成要素の一つである
帰還抵抗を示し、２つの端子は出力ピン２と入力ピン３
との間に接続されている。６は帰還抵抗５と並列接続さ
れた水晶発振子、７，８はコンデンサ（容量）を示し、
それぞれ出力ピン２とグランドレベル１０９、入力ピン
３とグランドレベル１０９の間に接続されている。
帰還抵抗を示し、２つの端子は出力ピン２と入力ピン３
との間に接続されている。６は帰還抵抗５と並列接続さ
れた水晶発振子、７，８はコンデンサ（容量）を示し、
それぞれ出力ピン２とグランドレベル１０９、入力ピン
３とグランドレベル１０９の間に接続されている。
【００１９】９ａ〜９ｄはＮチャネルＭＯＳトランジス
タ（以下、ＮｃｈＴｒと称する）であり、半導体集積回
路の出力ピン２と容量Ｃ１のコンデンサ１１ａ〜１１ｄ
の端子の片方をつなぐスイッチである。コンデンサ１１
ａ〜１１ｄの端子の他方はグランドレベル１０９に接続
されている。上記スイッチ９ａ〜９ｄの制御端子は制御
手段としてのデコーダ１７の出力端子２１ａ〜２１ｄに
接続され、それぞれ出力端子２１ａ〜２１ｄの電圧レベ
ルによりＯＮ／ＯＦＦされる。
タ（以下、ＮｃｈＴｒと称する）であり、半導体集積回
路の出力ピン２と容量Ｃ１のコンデンサ１１ａ〜１１ｄ
の端子の片方をつなぐスイッチである。コンデンサ１１
ａ〜１１ｄの端子の他方はグランドレベル１０９に接続
されている。上記スイッチ９ａ〜９ｄの制御端子は制御
手段としてのデコーダ１７の出力端子２１ａ〜２１ｄに
接続され、それぞれ出力端子２１ａ〜２１ｄの電圧レベ
ルによりＯＮ／ＯＦＦされる。
【００２０】同様に１０ａ〜１０ｄは他のＮｃｈＴｒで
あり、半導体集積回路の入力ピン３とコンデンサ１２ａ
〜１２ｄの端子の片方をつなぐスイッチである。コンデ
ンサ１２ａ〜１２ｄの端子の他方はグランドレベル１０
９に接続されている。上記スイッチ１０ａ〜１０ｄの制
御端子はデコーダ１７の出力端子２２ａ〜２２ｄに接続
され、それぞれ出力端子２２ａ〜２２ｄの電圧レベルに
よりＯＮ／ＯＦＦされる。
あり、半導体集積回路の入力ピン３とコンデンサ１２ａ
〜１２ｄの端子の片方をつなぐスイッチである。コンデ
ンサ１２ａ〜１２ｄの端子の他方はグランドレベル１０
９に接続されている。上記スイッチ１０ａ〜１０ｄの制
御端子はデコーダ１７の出力端子２２ａ〜２２ｄに接続
され、それぞれ出力端子２２ａ〜２２ｄの電圧レベルに
よりＯＮ／ＯＦＦされる。
【００２１】デコーダ１７はデジタルＰＬＬ（以下、Ｄ
ＰＬＬと称する）１６からの制御信号２０をデコードし
て、出力端子２１ａ〜２１ｄ及び出力端子２２ａ〜２２
ｄに制御信号を出力する。１５はアンテナ１８から受信
した電波よりビットストリームを抽出し、受信データを
データ出力線１９に出力する受信回路（ＲＦ）である。
上記ＤＰＬＬ１６は発振周波数のシステムクロックを受
けて動作し、受信回路１５からの受信データより、基地
局１１１の発振周波数に対し子機の発振周波数がどれだ
けずれているか検出し、自己の位相が早いときは位相を
遅らせるように調整する制御信号を、逆に自己の位相が
遅い時は位相を早くするように調整する制御信号を信号
線２０を介してデコーダ１７に供給する。
ＰＬＬと称する）１６からの制御信号２０をデコードし
て、出力端子２１ａ〜２１ｄ及び出力端子２２ａ〜２２
ｄに制御信号を出力する。１５はアンテナ１８から受信
した電波よりビットストリームを抽出し、受信データを
データ出力線１９に出力する受信回路（ＲＦ）である。
上記ＤＰＬＬ１６は発振周波数のシステムクロックを受
けて動作し、受信回路１５からの受信データより、基地
局１１１の発振周波数に対し子機の発振周波数がどれだ
けずれているか検出し、自己の位相が早いときは位相を
遅らせるように調整する制御信号を、逆に自己の位相が
遅い時は位相を早くするように調整する制御信号を信号
線２０を介してデコーダ１７に供給する。
【００２２】次に、この実施の形態１による発振回路を
適用した子局の動作を説明する。基地局は前記図１１、
図１２に示すように、規格周波数に非常に近い周波数ｆ
０でシステムクロックとして発振する発振回路を有し、
子機も規格周波数に非常に近い周波数ｆ１でシステムク
ロックとして発振する発振回路を有する。しかし、前記
したように、発振回路の発振周波数は、温度、水晶発振
子の特性ばらつき、電源電圧変動等により微妙に変動す
る。
適用した子局の動作を説明する。基地局は前記図１１、
図１２に示すように、規格周波数に非常に近い周波数ｆ
０でシステムクロックとして発振する発振回路を有し、
子機も規格周波数に非常に近い周波数ｆ１でシステムク
ロックとして発振する発振回路を有する。しかし、前記
したように、発振回路の発振周波数は、温度、水晶発振
子の特性ばらつき、電源電圧変動等により微妙に変動す
る。
【００２３】子機は基地局の出力した電波をアンテナ１
８により受信する。受信した電波は、受信回路１５の中
のＰＬＬ回路（図示せず）によって同期がとられ、復調
されて受信データのビットストリームが抽出される。抽
出された受信データのビットストリームは、データ出力
線１９を介してＤＰＬＬ１６へ伝達される。ＤＰＬＬ１
６は、受信データより通信フレームを抽出し、子機のシ
ステムクロックにより自走している通信フレームの位相
と受信データの位相をシステムクロックの精度で常に比
較し、受信データの位相と自己の位相の遅れまたは進み
を検出する。
８により受信する。受信した電波は、受信回路１５の中
のＰＬＬ回路（図示せず）によって同期がとられ、復調
されて受信データのビットストリームが抽出される。抽
出された受信データのビットストリームは、データ出力
線１９を介してＤＰＬＬ１６へ伝達される。ＤＰＬＬ１
６は、受信データより通信フレームを抽出し、子機のシ
ステムクロックにより自走している通信フレームの位相
と受信データの位相をシステムクロックの精度で常に比
較し、受信データの位相と自己の位相の遅れまたは進み
を検出する。
【００２４】ＤＰＬＬ１６は自己の位相が進んでいると
判定された場合は、自走している子機の通信フレームの
タイミングを遅れるように調整する制御信号を、逆に、
自分の位相が遅れていると判定された場合は、子機の通
信フレームのタイミングを進めるように調整する制御信
号を信号線２０を介してデコーダ１７へ供給する。
判定された場合は、自走している子機の通信フレームの
タイミングを遅れるように調整する制御信号を、逆に、
自分の位相が遅れていると判定された場合は、子機の通
信フレームのタイミングを進めるように調整する制御信
号を信号線２０を介してデコーダ１７へ供給する。
【００２５】しかしながら、子機と基地局のシステムク
ロックの位相がずれていく速さがある程度以上大きくな
ると、前記図１２で説明したように、ＤＰＬＬ１６はシ
ステムクロックの精度以上で位相を調整することができ
ないので、上記ずれの速さに調整が追いつかなくなる。
そのため、子機と基地局間の通信フレームの同期が取れ
なくなり、受信エラーが生じ、音声品質を著しく損なう
結果となる。
ロックの位相がずれていく速さがある程度以上大きくな
ると、前記図１２で説明したように、ＤＰＬＬ１６はシ
ステムクロックの精度以上で位相を調整することができ
ないので、上記ずれの速さに調整が追いつかなくなる。
そのため、子機と基地局間の通信フレームの同期が取れ
なくなり、受信エラーが生じ、音声品質を著しく損なう
結果となる。
【００２６】これを回避するために、この発明の実施の
形態１では、子機のシステムクロックにより自走してい
る通信フレームの位相と受信データの位相をＤＰＬＬ１
６で長時間に渡り比較する。ＤＰＬＬ１６は受信したフ
レームが何フレームおきにシステムクロックの何パルス
分ずれるかということを検出し、それを符号化して信号
線２０を通してデコーダ１７へ供給する。デコータ１７
は、ＤＰＬＬ１６からの制御信号により、今自己のシス
テムクロックが親機のシステムクロックに比べて、位相
のずれ分のシステムクロック数／フレーム観察時間の速
度でずれているという判断ができる。これによりシステ
ムクロックよりもかなり細かいレベルで位相のずれ速度
を検出することが可能である。
形態１では、子機のシステムクロックにより自走してい
る通信フレームの位相と受信データの位相をＤＰＬＬ１
６で長時間に渡り比較する。ＤＰＬＬ１６は受信したフ
レームが何フレームおきにシステムクロックの何パルス
分ずれるかということを検出し、それを符号化して信号
線２０を通してデコーダ１７へ供給する。デコータ１７
は、ＤＰＬＬ１６からの制御信号により、今自己のシス
テムクロックが親機のシステムクロックに比べて、位相
のずれ分のシステムクロック数／フレーム観察時間の速
度でずれているという判断ができる。これによりシステ
ムクロックよりもかなり細かいレベルで位相のずれ速度
を検出することが可能である。
【００２７】デコーダ１７は自己の位相が基地局の位相
よりも非常に速く進む方向にずれつつあると判定された
場合は、出力端子２１ａ〜２１ｄ及び出力端子２２ａ〜
２２ｄを全てハイレベルにする。こうすることにより、
ＮｃｈＴｒ９ａ〜９ｄ、及びＮｃｈＴｒ１０ａ〜１０ｄ
がオンする。従って、コンデンサ１１ａ〜１１ｄ、及び
コンデンサ１２ａ〜１２ｄはそれぞれ出力ピン２、入力
ピン３へ接続される。その結果、発振回路に接続される
容量が増加し発振周波数が低くなる。
よりも非常に速く進む方向にずれつつあると判定された
場合は、出力端子２１ａ〜２１ｄ及び出力端子２２ａ〜
２２ｄを全てハイレベルにする。こうすることにより、
ＮｃｈＴｒ９ａ〜９ｄ、及びＮｃｈＴｒ１０ａ〜１０ｄ
がオンする。従って、コンデンサ１１ａ〜１１ｄ、及び
コンデンサ１２ａ〜１２ｄはそれぞれ出力ピン２、入力
ピン３へ接続される。その結果、発振回路に接続される
容量が増加し発振周波数が低くなる。
【００２８】上記とは反対に、自己の位相が基地局の位
相よりも非常に速く遅れる方向にずれつつあると判定さ
れた場合は、出力端子２１ａ〜２１ｄ、及び出力端子２
２ａ〜２２ｄを全てロウレベルにする。こうすることに
より、ＮｃｈＴｒ９ａ〜９ｄ、及びＮｃｈＴｒ１０ａ〜
１０ｄがオフする。従って、コンデンサ１１ａ〜１１
ｄ、及びコンデンサ１２ａ〜１２ｄはそれぞれ出力ピン
２、入力ピン３とに切断される。その結果、発振回路に
接続される容量が減少し発振周波数が高くなる。
相よりも非常に速く遅れる方向にずれつつあると判定さ
れた場合は、出力端子２１ａ〜２１ｄ、及び出力端子２
２ａ〜２２ｄを全てロウレベルにする。こうすることに
より、ＮｃｈＴｒ９ａ〜９ｄ、及びＮｃｈＴｒ１０ａ〜
１０ｄがオフする。従って、コンデンサ１１ａ〜１１
ｄ、及びコンデンサ１２ａ〜１２ｄはそれぞれ出力ピン
２、入力ピン３とに切断される。その結果、発振回路に
接続される容量が減少し発振周波数が高くなる。
【００２９】以上のように実施の形態１の処理を繰り返
すことにより、最終的には子機のシステムクロックと基
地局のシステムクロックを、コンデンサ１１ａ〜１１
ｄ、及びコンデンサ１２ａ〜１２ｄで調整でき、ＤＰＬ
Ｌで補正することができない範囲でも補正して、ずれの
少ない発振周波数を得ることが可能である。
すことにより、最終的には子機のシステムクロックと基
地局のシステムクロックを、コンデンサ１１ａ〜１１
ｄ、及びコンデンサ１２ａ〜１２ｄで調整でき、ＤＰＬ
Ｌで補正することができない範囲でも補正して、ずれの
少ない発振周波数を得ることが可能である。
【００３０】実施の形態２．上記実施の形態１におい
て、デコーダ１７は出力端子２１ａ〜２１ｄ、及び出力
端子２２ａ〜２２ｄを同時に変化させていた。ところが
全ての出力端子がハイからロウ、あるいはロウからハイ
ヘ同時に変化すると、発振回路に接続される容量が図示
例のように４個ずつの場合、Ｃ０＋Ｃ１×４からＣ０
へ、あるいはＣ０からＣ０＋Ｃ１×４へ瞬時に変換する
ことになる。
て、デコーダ１７は出力端子２１ａ〜２１ｄ、及び出力
端子２２ａ〜２２ｄを同時に変化させていた。ところが
全ての出力端子がハイからロウ、あるいはロウからハイ
ヘ同時に変化すると、発振回路に接続される容量が図示
例のように４個ずつの場合、Ｃ０＋Ｃ１×４からＣ０
へ、あるいはＣ０からＣ０＋Ｃ１×４へ瞬時に変換する
ことになる。
【００３１】これは発振回路に接続される容量を急激に
変化させることになり、一時的に発振回路の動作が不安
定になる原因となる。これを回避するために、位相がず
れてはいるが、それほど速い速度でずれが進行しない場
合、デコーダ１７はずれの速度に応じて出力端子２１ａ
〜２１ｄ及び出力端子２２ａ〜２２ｄを１つずつ、ある
いはいくつかをハイレベルに、いくつかをロウレベルに
することによりコンデンサ１１ａ〜１１ｄ及びコンデン
サ１２ａ〜１２ｄのうちのいくつかのコンデンサをそれ
ぞれ出力ピン２及び入力ピン３に接続して、容量の変化
するタイミングを時間的に十分間隔をおくようにしたも
のである。こうすることにより、ずれの速度に応じて、
発振回路に接続されるコンデンサの容量が調整される。
変化させることになり、一時的に発振回路の動作が不安
定になる原因となる。これを回避するために、位相がず
れてはいるが、それほど速い速度でずれが進行しない場
合、デコーダ１７はずれの速度に応じて出力端子２１ａ
〜２１ｄ及び出力端子２２ａ〜２２ｄを１つずつ、ある
いはいくつかをハイレベルに、いくつかをロウレベルに
することによりコンデンサ１１ａ〜１１ｄ及びコンデン
サ１２ａ〜１２ｄのうちのいくつかのコンデンサをそれ
ぞれ出力ピン２及び入力ピン３に接続して、容量の変化
するタイミングを時間的に十分間隔をおくようにしたも
のである。こうすることにより、ずれの速度に応じて、
発振回路に接続されるコンデンサの容量が調整される。
【００３２】以上のように、この実施の形態２によれ
ば、発振回路の急激な容量変化を避けることができ、安
定した状態を保ったまま、発振周波数の調整を行うこと
ができる。
ば、発振回路の急激な容量変化を避けることができ、安
定した状態を保ったまま、発振周波数の調整を行うこと
ができる。
【００３３】実施の形態３．上記実施の形態１におい
て、コンデンサ１１ａ〜１１ｄ、及びコンデンサ１２ａ
〜１２ｄはすべて同一の容量値Ｃ１とした。この場合、
容量値Ｃ１以上に細かく発振周波数を調整することはで
きない。そこで、実施の形態３においては、さらに細か
く発振周波数の調整を行うことができるように発振回路
を工夫したもので、コンデンサ１１ａ〜１１ｄ、及びコ
ンデンサ１２ａ〜１２ｄの容量値を以下のように設定し
たものである。
て、コンデンサ１１ａ〜１１ｄ、及びコンデンサ１２ａ
〜１２ｄはすべて同一の容量値Ｃ１とした。この場合、
容量値Ｃ１以上に細かく発振周波数を調整することはで
きない。そこで、実施の形態３においては、さらに細か
く発振周波数の調整を行うことができるように発振回路
を工夫したもので、コンデンサ１１ａ〜１１ｄ、及びコ
ンデンサ１２ａ〜１２ｄの容量値を以下のように設定し
たものである。
【００３４】１１ａの容量値＝Ｃ１ １１ｂの容量値＝Ｃ１／２ １１ｃの容量値＝Ｃ１／４ １１ｄの容量値＝Ｃ１／８
【００３５】１２ａの容量値＝Ｃ１ １２ｂの容量値＝Ｃ１／２ １２ｃの容量値＝Ｃ１／４ １２ｄの容量値＝Ｃ１／８
【００３６】以上のように、この実施の形態３によれ
ば、各コンデンサの容量値をＣ／２ｎ（ｎは整数）と異
なる値としたことにより、細かい容量値調整が可能とな
る。この場合の合成容量をまとめると、図２に示すよう
になり、コンデンサが８個の場合、最大Ｃ１／８の発振
周波数調整が可能である。
ば、各コンデンサの容量値をＣ／２ｎ（ｎは整数）と異
なる値としたことにより、細かい容量値調整が可能とな
る。この場合の合成容量をまとめると、図２に示すよう
になり、コンデンサが８個の場合、最大Ｃ１／８の発振
周波数調整が可能である。
【００３７】実施の形態４．図３はこの発明の実施の形
態４における発振回路を備えた無線端末装置の構成を示
す回路図であり、前記図１と同一部分には同一符号を付
して重複説明を省略する。図３において、１１及び１２
は容量値Ｃ１のコンデンサを示し、それぞれグランドレ
ベル１０９とＮｃｈＴｒ９及びＮｃｈＴｒ１０の端子間
に接続されている。２４はチャージポンプである。
態４における発振回路を備えた無線端末装置の構成を示
す回路図であり、前記図１と同一部分には同一符号を付
して重複説明を省略する。図３において、１１及び１２
は容量値Ｃ１のコンデンサを示し、それぞれグランドレ
ベル１０９とＮｃｈＴｒ９及びＮｃｈＴｒ１０の端子間
に接続されている。２４はチャージポンプである。
【００３８】図４はチャージポンプ２４の一例を示す回
路図であり、順次直列に接続されたＰｃｈＴｒ２４Ｐ
１，２４Ｐ２とＮｃｈＴｒ２４Ｎ１，２４Ｎ２およびＰ
ｃｈＴｒ２４Ｐ１，２４Ｐ２の制御端子に接続されたイ
ンバータ２４２１，２４２２により構成されている。
路図であり、順次直列に接続されたＰｃｈＴｒ２４Ｐ
１，２４Ｐ２とＮｃｈＴｒ２４Ｎ１，２４Ｎ２およびＰ
ｃｈＴｒ２４Ｐ１，２４Ｐ２の制御端子に接続されたイ
ンバータ２４２１，２４２２により構成されている。
【００３９】図５はチャージポンプ２４の動作タイミン
グを示す図であり、ｕ／ｄは出力端子２１の電荷をチャ
ージするかディチャージするかを指示するアップダウン
信号であり、ハイならチャージ、ロウならディチャージ
を指示する。ｅはチャージまたはディチャージする期間
を決めるイネーブル信号であり、このイネーブル信号ｅ
がハイの期間のみチャージまたはディチャージが行われ
る。
グを示す図であり、ｕ／ｄは出力端子２１の電荷をチャ
ージするかディチャージするかを指示するアップダウン
信号であり、ハイならチャージ、ロウならディチャージ
を指示する。ｅはチャージまたはディチャージする期間
を決めるイネーブル信号であり、このイネーブル信号ｅ
がハイの期間のみチャージまたはディチャージが行われ
る。
【００４０】図６はＤＰＬＬ１６の構成図を示すもの
で、３１は受信フレームのタイミングを検出し、自走フ
レームタイミングの位相と比較し、その位相差情報を出
力するフレーム位相検出器、３２は自走フレームタイミ
ングで生成された受信タイミングで受信したフレームを
取り込むフレーム受信回路、３３は子機の発振周波数に
基づいたフレームのタイミングを生成する自走フレーム
タイミングであり、この自走フレームタイミング３３
は、上記位相差情報により、システムクロックの精度で
自走フレームタイミングの位相を検出された受信フレー
ムの位相に近づくように調整する。３４は自走フレーム
タイミング３３からの情報とフレーム位相検出器３１か
らの情報を元にチャージポンプ２４のイネーブル信号
ｅ、アップダウン信号ｕ／ｄ等を出力する制御信号発生
回路である。
で、３１は受信フレームのタイミングを検出し、自走フ
レームタイミングの位相と比較し、その位相差情報を出
力するフレーム位相検出器、３２は自走フレームタイミ
ングで生成された受信タイミングで受信したフレームを
取り込むフレーム受信回路、３３は子機の発振周波数に
基づいたフレームのタイミングを生成する自走フレーム
タイミングであり、この自走フレームタイミング３３
は、上記位相差情報により、システムクロックの精度で
自走フレームタイミングの位相を検出された受信フレー
ムの位相に近づくように調整する。３４は自走フレーム
タイミング３３からの情報とフレーム位相検出器３１か
らの情報を元にチャージポンプ２４のイネーブル信号
ｅ、アップダウン信号ｕ／ｄ等を出力する制御信号発生
回路である。
【００４１】３５は基地局１１１から受信した受信フレ
ームをフレーム位相検出器３１とフレーム受信回路３２
に入力する信号線、３６はシステムクロックをフレーム
位相検出器３１、フレーム受信回路３２、自走フレーム
タイミング３３に入力する信号線、３７はフレーム位相
検出器３１で検出した位相差を自走フレームタイミング
３３、制御信号発生回路３４等に出力する信号線であ
る。
ームをフレーム位相検出器３１とフレーム受信回路３２
に入力する信号線、３６はシステムクロックをフレーム
位相検出器３１、フレーム受信回路３２、自走フレーム
タイミング３３に入力する信号線、３７はフレーム位相
検出器３１で検出した位相差を自走フレームタイミング
３３、制御信号発生回路３４等に出力する信号線であ
る。
【００４２】次に動作について説明する。上記チャージ
ポンプ２４は、位相の進み具合を示す制御信号としてイ
ネーブル信号ｅ、アップダウン信号ｕ／ｄを信号線２０
を介してＤＰＬＬ１６から受け取り、位相が進みつつあ
ると判定された場合は出力端子２１の電荷をディスチャ
ージし、位相が遅れつつあると判定された場合は、出力
端子２１に電荷をチャージする。このようにすると、出
力端子２１は位相が進みつつある場合は電圧がだんだん
と上がり、逆に遅れつつある場合は電圧がだんだんと下
がる。この出力端子２１の電圧の変化特性は、出力ピン
２５を介して出力端子２１と外部のグランドレベル１０
９の間に直列に挿入された外付けの抵抗２６と、コンデ
ンサ２７の時定数により調整される。
ポンプ２４は、位相の進み具合を示す制御信号としてイ
ネーブル信号ｅ、アップダウン信号ｕ／ｄを信号線２０
を介してＤＰＬＬ１６から受け取り、位相が進みつつあ
ると判定された場合は出力端子２１の電荷をディスチャ
ージし、位相が遅れつつあると判定された場合は、出力
端子２１に電荷をチャージする。このようにすると、出
力端子２１は位相が進みつつある場合は電圧がだんだん
と上がり、逆に遅れつつある場合は電圧がだんだんと下
がる。この出力端子２１の電圧の変化特性は、出力ピン
２５を介して出力端子２１と外部のグランドレベル１０
９の間に直列に挿入された外付けの抵抗２６と、コンデ
ンサ２７の時定数により調整される。
【００４３】上記出力端子２１の電圧の変化は次のよう
な効果がある。すなわち、上記出力端子２１は、Ｎｃｈ
Ｔｒ９、１０のゲートに接続されているので、出力端子
２１がハイレベルの場合、コンデンサ１１、１２はＮｃ
ｈＴｒのオン抵抗を介して出力ピン２、入力ピン３に接
続され、発振周波数は最低となる。反対に出力端子２１
がロウレベルの場合、コンデンサ１１、１２はＮｃｈＴ
ｒがオフ状態になるため、出力ピン２、入力ピン３と完
全に切断されて発振周波数が最高となる。出力端子２１
がハイとロウの中間の値の時は、ＮｃｈＴｒ９、１０は
半分オンした状態になり、すなわち発振回路は出力端子
２１がハイの状態と、ロウの状態の中間の周波数で発振
する。
な効果がある。すなわち、上記出力端子２１は、Ｎｃｈ
Ｔｒ９、１０のゲートに接続されているので、出力端子
２１がハイレベルの場合、コンデンサ１１、１２はＮｃ
ｈＴｒのオン抵抗を介して出力ピン２、入力ピン３に接
続され、発振周波数は最低となる。反対に出力端子２１
がロウレベルの場合、コンデンサ１１、１２はＮｃｈＴ
ｒがオフ状態になるため、出力ピン２、入力ピン３と完
全に切断されて発振周波数が最高となる。出力端子２１
がハイとロウの中間の値の時は、ＮｃｈＴｒ９、１０は
半分オンした状態になり、すなわち発振回路は出力端子
２１がハイの状態と、ロウの状態の中間の周波数で発振
する。
【００４４】以上のように、この実施の形態４によれ
ば、連続的に出力端子２１の電荷を調整することによ
り、発振周波数を連続的に調整する一種のアナログＰＬ
Ｌを形成することができ、最もずれの少ない発振周波数
を得ることができる。
ば、連続的に出力端子２１の電荷を調整することによ
り、発振周波数を連続的に調整する一種のアナログＰＬ
Ｌを形成することができ、最もずれの少ない発振周波数
を得ることができる。
【００４５】実施の形態５．上記実施の形態１において
は、コンデンサ１１ａ〜１１ｄ、及びコンデンサ１２ａ
〜１２ｄは、ＮｃｈＴｒ９ａ〜９ｄ、及びＮｃｈＴｒ１
０ａ〜１０ｄにより単に接続されるだけであった。とこ
ろがコンデンサ１１ａ〜１１ｄ、及びコンデンサ１２ａ
〜１２ｄに充電されている電位がどれくらいのものかは
不定であるので、その値によっては、ＮｃｈＴｒがオン
した瞬間に発生する電荷の再分配によって、動作が変化
し必ずしも決まった特性が得られるとは限らない。そこ
で、ＮｃｈＴｒがオンする前にコンデンサを中間電位に
プリチャージする手段を設けることによりこの問題を回
避する。
は、コンデンサ１１ａ〜１１ｄ、及びコンデンサ１２ａ
〜１２ｄは、ＮｃｈＴｒ９ａ〜９ｄ、及びＮｃｈＴｒ１
０ａ〜１０ｄにより単に接続されるだけであった。とこ
ろがコンデンサ１１ａ〜１１ｄ、及びコンデンサ１２ａ
〜１２ｄに充電されている電位がどれくらいのものかは
不定であるので、その値によっては、ＮｃｈＴｒがオン
した瞬間に発生する電荷の再分配によって、動作が変化
し必ずしも決まった特性が得られるとは限らない。そこ
で、ＮｃｈＴｒがオンする前にコンデンサを中間電位に
プリチャージする手段を設けることによりこの問題を回
避する。
【００４６】図７は図１において、コンデンサを８つ書
いていたものを簡略のため２つのみ書いた実施の形態５
の発振回路を備えた無線端末装置の構成を示す回路図で
ある。図７において、２８は常に中間電位を保持する信
号線であり、同一抵抗値の抵抗Ｒ１、Ｒ２を直列に電源
供給端子Ｖとグランドレベル１０９との間に接続したも
ので、この直列抵抗Ｒ１、Ｒ２の接続点Ｐに信号線２８
を接続している。２９はＰｃｈＴｒ９ｃ、１０ｃの信号
線、３０は０Ｒゲートである。
いていたものを簡略のため２つのみ書いた実施の形態５
の発振回路を備えた無線端末装置の構成を示す回路図で
ある。図７において、２８は常に中間電位を保持する信
号線であり、同一抵抗値の抵抗Ｒ１、Ｒ２を直列に電源
供給端子Ｖとグランドレベル１０９との間に接続したも
ので、この直列抵抗Ｒ１、Ｒ２の接続点Ｐに信号線２８
を接続している。２９はＰｃｈＴｒ９ｃ、１０ｃの信号
線、３０は０Ｒゲートである。
【００４７】次に動作について説明する。出力端子２１
がロウレベルの場合、ＮｃｈＴｒ９、１０はオフ状態の
ため出力ピン２、入力ピン３とコンデンサ１１、１２は
切断される。このときに、ＤＰＬＬ１６から信号線２９
に供給される電圧をロウレベルにすると、ＰｃｈＴｒ９
−１、１０−１はオン状態になり、コンデンサ１１、１
２は信号線２８に接続されるため、中間電位に充電され
る。
がロウレベルの場合、ＮｃｈＴｒ９、１０はオフ状態の
ため出力ピン２、入力ピン３とコンデンサ１１、１２は
切断される。このときに、ＤＰＬＬ１６から信号線２９
に供給される電圧をロウレベルにすると、ＰｃｈＴｒ９
−１、１０−１はオン状態になり、コンデンサ１１、１
２は信号線２８に接続されるため、中間電位に充電され
る。
【００４８】次に、ＤＰＬＬ１６から信号線２９に供給
される電圧がハイレベルになると、ＰｃｈＴｒ９−１、
１０−１はオフされる。さらに出力端子２１がハイレベ
ルになると、ＮｃｈＴｒ９、１０はオン状態になり、中
間電位にプリチャージされたコンデンサ１１、１２は、
それぞれ出力ピン２、入力ピン３に接続される。反対に
切断される場合は信号線２９の電圧をハイレベルにした
後に、出力端子２１をロウレベルとする。
される電圧がハイレベルになると、ＰｃｈＴｒ９−１、
１０−１はオフされる。さらに出力端子２１がハイレベ
ルになると、ＮｃｈＴｒ９、１０はオン状態になり、中
間電位にプリチャージされたコンデンサ１１、１２は、
それぞれ出力ピン２、入力ピン３に接続される。反対に
切断される場合は信号線２９の電圧をハイレベルにした
後に、出力端子２１をロウレベルとする。
【００４９】以上のように、この実施の形態５によれ
ば、常に中間電位にプリチャージされたコンデンサ１
１、１２が接続されるので、少なくともロウレベルに充
電されたコンデンサがハイレベルに接続されたり、ハイ
レベルに充電されたコンデンサがロウレベルの信号線に
接続されるときに起こるような極端な電荷の再分配を避
けることが可能である。また信号線２８は中間電位では
なく、発振回路と同相同電位の電位を用いればさらに少
ない電荷の再分配で済み、より安定した、滑らかな容量
値の切替が可能である。
ば、常に中間電位にプリチャージされたコンデンサ１
１、１２が接続されるので、少なくともロウレベルに充
電されたコンデンサがハイレベルに接続されたり、ハイ
レベルに充電されたコンデンサがロウレベルの信号線に
接続されるときに起こるような極端な電荷の再分配を避
けることが可能である。また信号線２８は中間電位では
なく、発振回路と同相同電位の電位を用いればさらに少
ない電荷の再分配で済み、より安定した、滑らかな容量
値の切替が可能である。
【００５０】実施の形態６．上記実施の形態１において
は、コンデンサ１１ａ〜１１ｄ、及びコンデンサ１２ａ
〜１２ｄの接続制御はハードワイアードロジックで行っ
ていたが、実施の形態６は移相の進む度合いを位相情報
レジスタに示し、それをマイクロプロセッサが読み、そ
れによりマイクロプロセッサがコンデンサの接続処理を
決定して、周波数調整レジスタヘ所望の制御コードを書
き込むような構成にしても良い。
は、コンデンサ１１ａ〜１１ｄ、及びコンデンサ１２ａ
〜１２ｄの接続制御はハードワイアードロジックで行っ
ていたが、実施の形態６は移相の進む度合いを位相情報
レジスタに示し、それをマイクロプロセッサが読み、そ
れによりマイクロプロセッサがコンデンサの接続処理を
決定して、周波数調整レジスタヘ所望の制御コードを書
き込むような構成にしても良い。
【００５１】図８は上記発振回路の発振周波数調整をマ
イクロプロセッサ（判定手段）５１が行うような回路構
成にした場合の実施の形態６における無線端末装置の構
成図を示すもので、ＤＰＬＬ１６は検出した受信フレー
ムと自走フレームタイミングの位相差の情報を位相情報
レジスタ５２に書き込む。マイクロプロセッサ５１は位
相情報レジスタ５２の内容を読み取り、適切な周波数調
整値を判定した後に周波数調整レジスタ５３に書き込
む。デコーダ１７は周波数調整レジスタ５３からの周波
数調整値に基づいて、コンデンサ１１ａ〜１１ｄ、及び
コンデンサ１２ａ〜１２ｄに接続されたスイッチ９ａ〜
９ｄ、及び１０ａ〜１０ｄをＯＮ／ＯＦＦ制御して発振
周波数を調整する。
イクロプロセッサ（判定手段）５１が行うような回路構
成にした場合の実施の形態６における無線端末装置の構
成図を示すもので、ＤＰＬＬ１６は検出した受信フレー
ムと自走フレームタイミングの位相差の情報を位相情報
レジスタ５２に書き込む。マイクロプロセッサ５１は位
相情報レジスタ５２の内容を読み取り、適切な周波数調
整値を判定した後に周波数調整レジスタ５３に書き込
む。デコーダ１７は周波数調整レジスタ５３からの周波
数調整値に基づいて、コンデンサ１１ａ〜１１ｄ、及び
コンデンサ１２ａ〜１２ｄに接続されたスイッチ９ａ〜
９ｄ、及び１０ａ〜１０ｄをＯＮ／ＯＦＦ制御して発振
周波数を調整する。
【００５２】以上のように、この実施の形態６によれ
ば、使用している発振回路の種類、温度条件、電圧条件
等の条件を合わせて、周波数調整の方法を選んで適用す
ることが可能となり、様々な場合に適切な周波数調整が
可能であり、より複雑な場合の発振周波数制御が可能で
ある。
ば、使用している発振回路の種類、温度条件、電圧条件
等の条件を合わせて、周波数調整の方法を選んで適用す
ることが可能となり、様々な場合に適切な周波数調整が
可能であり、より複雑な場合の発振周波数制御が可能で
ある。
【００５３】
【発明の効果】以上のように、この発明によれば、発振
回路にコンデンサを接離するスイッチを、ＤＰＬＬの出
力信号に基づいてＯＮ、ＯＦＦ制御するように構成した
ので、基地局と子機としての無線携帯装置の発振周波数
のずれをＤＰＬＬで補正することができない範囲も自動
的に調整することが可能で、受信エラーを防ぐことがで
きるという効果がある。
回路にコンデンサを接離するスイッチを、ＤＰＬＬの出
力信号に基づいてＯＮ、ＯＦＦ制御するように構成した
ので、基地局と子機としての無線携帯装置の発振周波数
のずれをＤＰＬＬで補正することができない範囲も自動
的に調整することが可能で、受信エラーを防ぐことがで
きるという効果がある。
【００５４】この発明によれば、複数のコンデンサのそ
れぞれに接続したスイッチを、ＤＰＬＬの出力信号に基
づいて選択的にＯＮ、ＯＦＦ制御するように構成したの
で、急激な容量変化を避けることができ、安定した状態
を保ったまま、発振周波数の調整をすることができる効
果がある。
れぞれに接続したスイッチを、ＤＰＬＬの出力信号に基
づいて選択的にＯＮ、ＯＦＦ制御するように構成したの
で、急激な容量変化を避けることができ、安定した状態
を保ったまま、発振周波数の調整をすることができる効
果がある。
【００５５】この発明によれば、複数のコンデンサを、
それぞれ容量値がＣ／２ｎ（ｎは整数）ずつ異なるもの
で構成したので、細かい容量値調整ができ、安定した状
態を保ったまま、発振周波数の調整をすることができる
効果がある。
それぞれ容量値がＣ／２ｎ（ｎは整数）ずつ異なるもの
で構成したので、細かい容量値調整ができ、安定した状
態を保ったまま、発振周波数の調整をすることができる
効果がある。
【００５６】この発明によれば、導通量を連続的に変化
可能な半導体スイッチ素子をコンデンサに接続して構成
したので、発振周波数を連続的に調整することができる
効果がある。
可能な半導体スイッチ素子をコンデンサに接続して構成
したので、発振周波数を連続的に調整することができる
効果がある。
【００５７】この発明によれば、発振回路にコンデンサ
を接離する第１のスイッチと、前記コンデンサと中間電
位との間に接続した第２のスイッチとを、ＤＰＬＬの出
力信号に基づいて交互にＯＮ、ＯＦＦ制御するように構
成したので、極端な電化の再配分を避けることができ、
より安定した状態で滑らかな容量値の切替ができる効果
がある。
を接離する第１のスイッチと、前記コンデンサと中間電
位との間に接続した第２のスイッチとを、ＤＰＬＬの出
力信号に基づいて交互にＯＮ、ＯＦＦ制御するように構
成したので、極端な電化の再配分を避けることができ、
より安定した状態で滑らかな容量値の切替ができる効果
がある。
【００５８】この発明によれば、発振回路にコンデンサ
を接離する第１のスイッチと、ＤＰＬＬが検出した位相
差をメモリしたレジスタの内容を読み取り適切な周波数
調整値を判定する判定手段とを備え、この判定手段の出
力信号に基づいて前記スイッチをＯＮ、ＯＦＦ制御する
ように構成したので、使用している発振回路の種類、温
度条件、電圧条件等の条件を合わせて、周波数調整の方
法を選んで適用することが可能となり、様々な場合に適
切な周波数調整手段を得ることができる効果がある。
を接離する第１のスイッチと、ＤＰＬＬが検出した位相
差をメモリしたレジスタの内容を読み取り適切な周波数
調整値を判定する判定手段とを備え、この判定手段の出
力信号に基づいて前記スイッチをＯＮ、ＯＦＦ制御する
ように構成したので、使用している発振回路の種類、温
度条件、電圧条件等の条件を合わせて、周波数調整の方
法を選んで適用することが可能となり、様々な場合に適
切な周波数調整手段を得ることができる効果がある。
【図１】 この発明の実施の形態１による発振回路を備
えた無線端末装置の構成を示す回路図である。
えた無線端末装置の構成を示す回路図である。
【図２】 各コンデンサの合成容量値を示す図である。
【図３】 この発明の実施の形態４による発振回路を備
えた無線端末装置の構成を示す回路図である。
えた無線端末装置の構成を示す回路図である。
【図４】 チャージポンプの一例を示す回路図である。
【図５】 チャージポンプの動作タイミング図である。
【図６】 ＤＰＬＬの構成を示すブロック図である。
【図７】 この発明の実施の形態５による発振回路を備
えた無線端末装置の構成を示す回路図である。
えた無線端末装置の構成を示す回路図である。
【図８】 この発明の実施の形態６による発振回路を備
えた無線端末装置の構成を示す回路図である。
えた無線端末装置の構成を示す回路図である。
【図９】 従来の発信回路を示す回路図である。
【図１０】 無線端末装置による通信形態を示す説明図
である。
である。
【図１１】 基地局と子機としての無線端末装置の発信
周波数に基づくフレームタイミング関係図である。
周波数に基づくフレームタイミング関係図である。
【図１２】 基地局と子機としての無線端末装置の発信
周波数に基づくフレームタイミング関係図である。
周波数に基づくフレームタイミング関係図である。
４ 無線端末装置、９，９ａ〜９ｄ，１０，１０ａ〜１
０ｄ スイッチ、１１，１１ａ〜１１ｄ，１２，１２ａ
〜１２ｄ コンデンサ、１５ 受信回路、１６ＤＰＬ
Ｌ、１７ デコーダ（制御手段）、５１ マイクロプロ
セッサ（判定手段）、６０ 発振回路。
０ｄ スイッチ、１１，１１ａ〜１１ｄ，１２，１２ａ
〜１２ｄ コンデンサ、１５ 受信回路、１６ＤＰＬ
Ｌ、１７ デコーダ（制御手段）、５１ マイクロプロ
セッサ（判定手段）、６０ 発振回路。
Claims (6)
- 【請求項１】 受信回路に接続された発振回路と、受信
周波数と前記発振回路の発振周波数との位相差を検出し
該位相差を補正するＤＰＬＬとを有する無線端末装置に
おいて、前記発振回路にコンデンサを接離するスイッチ
と、前記ＤＰＬＬの出力信号に基づいて前記スイッチを
ＯＮ、ＯＦＦ制御する制御手段とを備えた無線端末装
置。 - 【請求項２】 複数のコンデンサのそれぞれに接続した
スイッチを、ＤＰＬＬの出力信号に基づいて選択的にＯ
Ｎ、ＯＦＦ制御する制御手段を備えたことを特徴とする
請求項１記載の無線端末装置。 - 【請求項３】 複数のコンデンサは容量値がＣ／２ｎ
（ｎは整数）ずつ異なることを特徴とする請求項２記載
の無線端末装置。 - 【請求項４】 導通量を連続的に変化可能な半導体スイ
ッチ素子をコンデンサと接続したことを特徴とする請求
項１記載の無線端末装置。 - 【請求項５】 受信回路に接続された発振回路と、受信
周波数と前記発振回路の発振周波数との位相差を検出し
該位相差を補正するＤＰＬＬとを有する無線端末装置に
おいて、前記発振回路にコンデンサを接離する第１のス
イッチと、前記コンデンサと中間電位との間に接続した
第２のスイッチと、前記ＤＰＬＬの出力信号に基づいて
前記第１のスイッチおよび前記第２のスイッチを交互に
ＯＮ、ＯＦＦ制御する制御手段を備えた無線端末装置。 - 【請求項６】 受信回路に接続された発振回路と、受信
周波数と前記発振回路の発振周波数との位相差を検出し
該位相差を補正するＤＰＬＬとを有する無線端末装置に
おいて、前記発振回路にコンデンサを接離する第１のス
イッチと、前記ＤＰＬＬが検出した位相差をメモリする
レジスタと、このレジスタにメモリされた位相差を読み
取って周波数調整値を判定する判定手段と、この判定手
段の出力信号に基づいて前記スイッチをＯＮ、ＯＦＦ制
御する制御手段とを備えた無線端末装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012987A JPH11215111A (ja) | 1998-01-26 | 1998-01-26 | 無線端末装置 |
| US09/106,842 US6236843B1 (en) | 1998-01-26 | 1998-06-30 | Radio terminal device for automatically correcting phase difference between a received signal and an internally generated signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012987A JPH11215111A (ja) | 1998-01-26 | 1998-01-26 | 無線端末装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11215111A true JPH11215111A (ja) | 1999-08-06 |
Family
ID=11820567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012987A Pending JPH11215111A (ja) | 1998-01-26 | 1998-01-26 | 無線端末装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6236843B1 (ja) |
| JP (1) | JPH11215111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017224898A (ja) * | 2016-06-13 | 2017-12-21 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
| JP2019054446A (ja) * | 2017-09-15 | 2019-04-04 | パナソニックＩｐマネジメント株式会社 | ロビー玄関子機、ドアホンシステムおよび通信方法 |
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| EP1517434A1 (de) * | 2003-09-19 | 2005-03-23 | Siemens Aktiengesellschaft | Frequenzstabilisierter Oszillator |
| WO2007086780A1 (en) * | 2006-01-25 | 2007-08-02 | Infineon Technologies Ag | Digitally controlled crystal oscillator device and method for controlling such a device |
| US7902933B1 (en) * | 2006-03-29 | 2011-03-08 | Cypress Semiconductor Corporation | Oscillator circuit |
| FR2917924B1 (fr) * | 2007-06-25 | 2009-12-04 | Sagem Comm | Methode d'accord de frequence de resonance d'une antenne |
| US8275336B2 (en) * | 2010-06-23 | 2012-09-25 | Richwave Technology Corp. | Apparatus and method for digitally controlling capacitance |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61260184A (ja) | 1985-05-15 | 1986-11-18 | Seiko Epson Corp | 電子時計 |
| DE3920008A1 (de) * | 1989-06-20 | 1991-01-10 | Philips Patentverwaltung | Phasenregelkreis |
| US5146187A (en) * | 1991-07-01 | 1992-09-08 | Ericsson Ge Mobile Communications Inc. | Synthesizer loop filter for scanning receivers |
| US5794130A (en) * | 1994-04-26 | 1998-08-11 | Funai Electric Engineering Company Limited | Wireless communication system having improved PLL circuits |
| US5631587A (en) * | 1994-05-03 | 1997-05-20 | Pericom Semiconductor Corporation | Frequency synthesizer with adaptive loop bandwidth |
| US5659884A (en) * | 1995-02-10 | 1997-08-19 | Matsushita Communication Industrial Corp. Of America | System with automatic compensation for aging and temperature of a crystal oscillator |
| JPH0936761A (ja) * | 1995-07-21 | 1997-02-07 | Kokusai Electric Co Ltd | 受信機 |
| US5768696A (en) * | 1995-12-18 | 1998-06-16 | Golden Eagle Electronics Manufactory Ltd. | Wireless 900 MHz monitor system |
| US5898906A (en) * | 1996-10-29 | 1999-04-27 | Gec Plessey Semiconductors, Inc. | System and method for implementing a cellular radio transmitter device |
| FI102229B1 (fi) * | 1996-11-05 | 1998-10-30 | Nokia Mobile Phones Ltd | Menetelmä radiovastaanottimen virityksen parantamiseksi ja radiovastaanotin |
-
1998
- 1998-01-26 JP JP10012987A patent/JPH11215111A/ja active Pending
- 1998-06-30 US US09/106,842 patent/US6236843B1/en not_active Expired - Fee Related
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| JP2017224898A (ja) * | 2016-06-13 | 2017-12-21 | パナソニックＩｐマネジメント株式会社 | 子機、親機、モニタおよび通信方法 |
| JP2019054446A (ja) * | 2017-09-15 | 2019-04-04 | パナソニックＩｐマネジメント株式会社 | ロビー玄関子機、ドアホンシステムおよび通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6236843B1 (en) | 2001-05-22 |
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|
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