JP5547217B2 - 増幅回路 - Google Patents
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Description
本発明の実施形態は、差動入力信号を増幅する増幅回路に関する。
携帯電話やデジタルオーディオプレーヤなどでは、電力効率に優れて小型化が可能なクラスDアンプを用いる例が増えている。
IC化されたクラスDアンプは、製造プロセスに起因した素子ばらつきの影響、使用する電源電圧、温度条件、および経年変化等により、DCオフセットが発生する。また、クラスDアンプでは、差動入力信号を鋸波信号または三角波信号と比較してパルス幅変調信号(以下、PWM信号)を生成するが、素子ばらつきの影響、使用する電源電圧、温度条件、および経年変化等により、PWM信号のデューティも変動する。
素子ばらつきによるDCオフセットとデューティの変動は、パターンのトリミング技術を利用して低減できるが、電源電圧、温度条件および経年変化によるDCオフセットとデューティの変動は、トリミング技術だけでは低減できないことから、キャリブレーション回路を設けて、DCオフセットとデューティのキャリブレーションを行うことが多い。
キャリブレーション回路よりも前段側の回路で発生したDCオフセットとデューティ変動をキャリブレーション回路で補償できたとしても、クラスDアンプでは、キャリブレーション回路の後段側に貫通電流防止のためにデッドタイム生成回路を設けるのが一般的であり、このデッドタイム生成回路で新たに生じたDCオフセットやデューティ変動は、従来のキャリブレーション回路では補償できなかった。
また、キャリブレーション回路を設けると、その回路構成によっては、クラスDアンプの回路規模がかなり大きくなるおそれがある。
本実施形態は、簡易な回路で精度よくDCオフセットとデューティのキャリブレーションを行うことが可能な増幅回路を提供する。
本実施形態によれば、差動入力信号を増幅して差動出力信号を生成する前置増幅部と、
キャリブレーション実施時には前記差動入力信号を同一電圧レベルの基準電圧信号に設定する入力切替部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のPWM信号を生成するPWM変換部と、
前記キャリブレーション実施時には、前記差動のPWM信号同士の位相差に応じたオフセット調整信号を生成するキャリブレーション部と、
前記差動のPWM信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動出力信号の電位差がより小さくなるように前記オフセット調整信号に基づいて前記差動出力信号の電圧レベルを調整することを特徴とする増幅回路が提供される。
キャリブレーション実施時には前記差動入力信号を同一電圧レベルの基準電圧信号に設定する入力切替部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のPWM信号を生成するPWM変換部と、
前記キャリブレーション実施時には、前記差動のPWM信号同士の位相差に応じたオフセット調整信号を生成するキャリブレーション部と、
前記差動のPWM信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動出力信号の電位差がより小さくなるように前記オフセット調整信号に基づいて前記差動出力信号の電圧レベルを調整することを特徴とする増幅回路が提供される。
以下、図面を参照しながら、本発明の実施形態を説明する。
(第1の実施形態)
図1は第1の実施形態に係る増幅回路1の概略構成を示すブロック図である。図1の増幅回路1は、差動入力端子INP,INMに入力された差動入力信号のそれぞれをPWM信号に変換して、これらPWM信号を増幅して差動最終出力信号OUTP,OUTMを生成する、いわゆるクラスDアンプである。そして、本実施形態に係る増幅回路1は、増幅回路1内の各部で生じたDCオフセットの補正とPWM信号のデューティ補正(以下、総称してキャリブレーションと呼ぶ)を実施できるようにしたことを特徴とする。DCオフセット補正とデューティ補正のいずれか一方のみを行ってもよいが、以下に説明する実施形態は、DCオフセット補正とデューティ補正を並行して行う例を説明する。
図1は第1の実施形態に係る増幅回路1の概略構成を示すブロック図である。図1の増幅回路1は、差動入力端子INP,INMに入力された差動入力信号のそれぞれをPWM信号に変換して、これらPWM信号を増幅して差動最終出力信号OUTP,OUTMを生成する、いわゆるクラスDアンプである。そして、本実施形態に係る増幅回路1は、増幅回路1内の各部で生じたDCオフセットの補正とPWM信号のデューティ補正(以下、総称してキャリブレーションと呼ぶ)を実施できるようにしたことを特徴とする。DCオフセット補正とデューティ補正のいずれか一方のみを行ってもよいが、以下に説明する実施形態は、DCオフセット補正とデューティ補正を並行して行う例を説明する。
図1の増幅回路1では、キャリブレーションを行う際には、差動入力端子INP,INMに入力された差動入力信号は強制的に無信号化(ミュート)される。また、キャリブレーションにより最終的に得られたDCオフセット補正量とデューティ補正量は、キャリブレーション終了後の通常動作時にもそのまま適用される。なお、通常動作とは、増幅回路1が行う差動入力信号のクラスD増幅動作を指す。
図1の増幅回路1は、入力切替部2と、基準電圧発生器3と、前置増幅部4と、PWM変換部5と、キャリブレーション部6と、キャリブレーション用D/A変換器7と、電力増幅部8と、帰還増幅部9とを備えている。
入力切替部2は、キャリブレーション実施時には差動入力信号を同一電圧レベルの基準電圧信号Vrefに設定する。前置増幅部4は、入力切替部2で切り替えた差動入力信号を増幅して差動出力信号を生成する。PWM変換部5は、前置増幅部4から出力された差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、差動出力信号をパルス幅変調して差動のPWM信号を生成する。
キャリブレーション部6は、キャリブレーション実施時には、差動のPWM信号同士の位相差に応じたデジタルオフセット調整信号とPWM信号のデジタルデューティ調整信号を生成する。キャリブレーション用D/A変換器7は、キャリブレーション実施時には、デジタルオフセット調整信号をアナログ変換したアナログオフセット調整信号とデジタルデューティ調整信号をアナログ変換したアナログデューティ調整信号を生成する。電力増幅部8は、差動のPWM信号を電力増幅して差動最終出力信号OUTP,OUTMを生成する。
前置増幅部4は、キャリブレーション実施時には、差動出力信号の電圧差が小さくなるようにアナログオフセット調整信号に基づいて差動出力信号の電圧レベルを調整するとともに、差動のPWM信号の一方と基準クロック信号とのデューティが一致するようにアナログデューティ調整信号に基づいて差動のPWM信号の一方のデューティを調整する。
図2は図1の増幅回路1の詳細な回路図である。入力切替部2は、第1スイッチ回路SW1,SW2と、第2スイッチ回路SW3,SW4とを有する。基準電圧発生器3は、キャリブレーション実施時に前置増幅部4に入力される基準電圧信号Vrefを生成する。第1スイッチ回路SW1,SW2は、差動入力端子INP,INMに入力された差動入力信号を前置増幅部4に入力するか否かを切り替える。より具体的には、第1スイッチ回路SW1,SW2は、通常動作時には、差動入力端子INP,INMに入力された差動入力信号を前置増幅部4に入力し、キャリブレーション実施時には、差動入力端子INP,INMに入力された差動入力信号を前置増幅部4に入力しないようにする。このように、キャリブレーション実施時には、差動入力信号は前置増幅部4に入力されなくなるため、ミュート期間(無信号状態)となる。第2スイッチ回路SW3,SW4は、基準電圧発生器3で生成した基準電圧信号Vrefを前置増幅部4に入力するか否かを切り替える。より具体的には、第2スイッチ回路SW3,SW4は、通常動作時には基準電圧信号Vrefを前置増幅部4に入力しないようにし、キャリブレーション実施時には基準電圧信号Vrefを前置増幅部4に入力する。
前置増幅部4は、縦続接続された初段アンプAMP1と後段アンプAMP2とを有する。初段アンプAMP1の差動入力端子には入力切替回路2で切り替えた差動入力信号が入力される。通常動作時には差動入力端子INP,INMからの差動入力信号が入力され、キャリブレーション実施時には基準電圧発生器3で生成された基準電圧信号Vrefが入力される。初段アンプAMP1は、その差動入力端子に入力された差動入力信号を所定の増幅率で増幅して第1差動出力信号を生成し、後段アンプAMP2に供給する。
後段アンプAMP2の差動入力端子は、初段アンプAMP1の第1差動出力端子と帰還増幅部9の差動出力端子とに接続されている。したがって、後段アンプAMP2の差動入力信号は、初段アンプAMP1の差動出力信号と帰還増幅部9の差動出力信号とを合成した信号となる。
また、後段アンプAMP2の差動入力端子の一方には、キャリブレーション用D/A変換器7内の第1DAC7aの出力端子が接続されており、これにより、増幅回路1のDCオフセットの補正が行われる。さらに、後段アンプAMP2のVCM端子には、キャリブレーション用D/A変換器7内の第2DAC7bの出力端子が接続されており、これにより、差動のPWM信号のデューティ補正が行われる。DCオフセット補正とデューティ補正の詳細については後述する。
PWM変換部5は、基準発振器5aと、鋸波信号発生器5bと、第1比較器5cと、第2比較器5dとを有する。鋸波信号発生器5bは、基準発振器5aで生成された基準クロックCLK信号に基づいて、鋸波信号と、この鋸波信号と同じデューティおよび周波数を持った基準クロックCLK2信号とを生成する。なお、基準クロックCLK信号は、デューティ50%が保証されたクロック信号である。
第1比較器5cは、前置増幅部4の差動出力信号の一方と鋸波信号との電圧レベルを比較して、PWMP信号を生成する。第2比較器5dは、前置増幅部4の差動出力信号の他方と鋸波信号との電圧レベルを比較して、PWMM信号を生成する。
キャリブレーション部6は、デジタルオフセット調整信号とデジタルデューティ調整信号を生成する。
電力増幅部8は、貫通電流防止用のデッドタイム生成部8a,8bと、メインドライバ8c,8dと、サブドライバ8e,8f,8g,8hとを有する。メインドライバ8c,8dとサブドライバ8e,8f,8g,8hの出力段は、電源端子と接地端子間にPMOSトランジスタとNMOSトランジスタを直列接続した構成になっており、両トランジスタが同時にオンして電源端子から接地端子に貫通電流が流れないように、各トランジスタのゲートに入力される信号のタイミングをデッドタイム生成部8a,8bで調整する。より具体的には、デッドタイム生成部8a,8bは、電源端子と接地端子間に直列接続された両トランジスタのオン/オフが変化する際に、必ず両トランジスタともオフになる期間(デッドタイム)を設ける。
メインドライバ8c,8dは、キャリブレーション実施時か通常動作時かを示すOUTE信号をキャリブレーション部6から受け取る。メインドライバ8c,8dは、OUTE信号の論理に応じて、キャリブレーション実施時か通常動作時かを判別して、キャリブレーション実施時にはメインドライバ8c,8dの差動出力端子をハイインピーダンス状態にし、通常動作時には差動入力信号に応じた差動最終出力信号OUTP,OUTMを出力する。電力増幅部8は、メインドライバ8c,8dの出力信号とサブドライバ8g,8hの出力信号とを帰還増幅部9に供給する。
通常動作時におけるメインドライバ8c,8dの差動出力信号は矩形波信号であるが、差動出力端子にスピーカ等の負荷を接続すると、負荷には等価的にインダクタ成分が含まれていることから、等価的にローパスフィルタが形成されて、連続的に電圧レベルが変化する信号となる。これにより、スピーカや補聴器等で音声信号を再生する目的で本実施形態に係る増幅回路1を用いることができる。
帰還増幅部9は、入力選択部9aと、帰還アンプAMP3とを有する。入力選択部9aは、電力増幅部8から供給されたサブドライバ8g,8hの出力信号と、メインドライバ8c,8dの出力信号とのいずれか一方を選択する。入力選択部9aは、キャリブレーション実施時には、メインドライバ8c,8dの出力信号がハイインピーダンスになるため、サブドライバ8g,8hの出力信号を選択し、通常動作時には、メインドライバ8c,8dの出力信号を選択する。
帰還アンプAMP3は、入力選択部9aが選択した差動信号を所定の増幅率で増幅して、前置増幅部4内の後段アンプAMP2の入力側に帰還する。
帰還増幅部9は、必須の構成ではなく、省略してもよい。ただし、帰還増幅部9を省略すると、差動最終出力信号OUTP,OUTMをモニターできなくなるため、差動最終出力信号OUTP,OUTMの信号波形の品質を維持できなくなるおそれがある。
図3はキャリブレーション実施時の入力切替部2と入力選択部9aの切替状態を具体的に示した図である。入力切替部2は、前置帰還部内の初段アンプAMP1に基準電圧信号Vrefが入力されるように切り替えられ、入力選択部9aは、電力増幅部8内のメインドライバ8c,8dの入力信号が帰還アンプAMP3に入力されるように切り替えられる。
このように、キャリブレーション実施時には、前置増幅部4、PWM変換部5、電力増幅部8および帰還増幅部9からなる信号ループ回路が形成される。このとき、前置増幅部4の差動出力信号(AinP信号とAinM信号)の電位差がこの信号ループ回路のDCオフセット量となる。DCオフセット量は、キャリブレーション部6から出力されるデジタルオフセット調整信号eVOS0<n:0>が第1DAC7aによってデジタルアナログ変換されたアナログオフセット調整信号により補正される。また、PWM変換部5の差動出力信号PWMP信号、PWMM信号のデューティ50%からのずれは、キャリブレーション部6から出力されるデジタルデューティ調整信号eVOS1<n:0>が第2DAC7bによってデジタルアナログ変換されたアナログデューティ調整信号により補正される。
図4はキャリブレーション部6とキャリブレーション用D/A変換器7の内部構成の一例を示すブロック図である。キャリブレーション部6は、オフセット調整信号生成部11と、デューティ調整信号生成部12と、キャリブレーション終了信号生成部13とを有する。
図4に示すように、オフセット調整信号生成部11は、第1位相検出器14と、第1および第2パルスカウンタ15,16と、デジタルオフセット調整信号出力部17とを有する。
第1位相検出器14は、PWM変換部5で生成された2種類のPWMP信号,PWMM信号間の位相差信号を生成するXOR回路18と、位相差の方向を示す信号を生成する第1および第2AND回路19,20とを有する。第1AND回路19は、PWMP信号がPWMM信号よりもパルス幅が大きければ、パルス状のUP1信号を生成する。第2AND回路20は、PWMM信号がPWMP信号よりもパルス幅が大きければ、パルス状のDOWN1信号を生成する。
第1パルスカウンタ15は、第1AND回路19からUP1信号が出力されるたびにカウントアップする。第2パルスカウンタ16は、第2AND回路20からDOWN1信号が出力されるたびにカウントアップする。
第1および第2パルスカウンタ15,16は、カウント値が所定の値になると、桁上がり信号(CODEUP1信号、CODEDOWN1信号)をそれぞれ出力する。
デジタルオフセット調整信号出力部17は、第1および第2パルスカウンタ15,16からCODEUP1信号、CODEDOWN1信号が出力されるたびに、デジタルオフセット調整信号の信号レベルを1段階ずつ変更する。
第1DAC7aは、デジタルオフセット調整信号をアナログオフセット調整信号にD/A変換して、前置増幅部4内の後段アンプAMP2の入力側に供給する。
デジタルオフセット調整信号出力部17は、デジタルオフセット調整信号の信号レベルが最低レベルになると、最低レベルになってから所定期間経過後に、オフセット調整のキャリブレーションが終了したことを示すCALDONE1信号をハイにする。
図4に示すように、デューティ調整信号生成部12は、第2位相検出器21と、第3および第4パルスカウンタ22,23と、デジタルデューティ調整信号出力部24とを有する。
第2位相検出器21は、PWM変換部5で生成されたPWMP信号と鋸波信号と同じデューティを持つ基準クロック信号CLK2との位相差信号を生成するXOR回路25と、位相差の方向を示す信号を生成する第3および第4AND回路26,27とを有する。第3AND回路26は、PWMP信号がCLK2信号よりもパルス幅が大きければ、パルス状のUP2信号を生成する。第4AND回路27は、CLK2信号がPWMP信号よりもパルス幅が大きければ、パルス状のDOWN2信号を生成する。
第3パルスカウンタ22は、第3AND回路26からUP2信号が出力されるたびにカウントアップする。第4パルスカウンタ23は、第4AND回路27からDOWN2信号が出力されるたびにカウントアップする。
第3および第4パルスカウンタ22,23は、カウント値が所定の値になると、桁上がり信号(CODEUP2信号、CODEDOWN2信号)をそれぞれ出力する。
デジタルデューティ調整信号出力部24は、第3および第4パルスカウンタ22,23からCODEUP1信号、CODEDOWN1信号が出力されるたびに、デジタルデューティ調整信号の信号レベルを1段階ずつ変更する。
デジタルデューティ調整信号出力部24は、デジタルデューティ調整信号の信号レベルが最低レベルになると、最低レベルになってから所定期間経過後に、デューティ調整のキャリブレーションが終了したことを示すCALDONE2信号をハイにする。
第2DAC7bは、デジタルデューティ調整信号をアナログデューティ調整信号にD/A変換して、前置増幅部4内の後段アンプAMP2のVCM端子に供給する。
キャリブレーション終了信号生成部13は、オフセット補正の終了信号CALDONE1とデューティ補正の終了信号CALDONE2とがともにハイのときに、キャリブレーション部6のキャリブレーションが終了したことを示すCALDONE信号をハイにする。このCALDONE信号がハイになると、キャリブレーション部6に入力された基準クロックCLK2信号がAND回路で強制的に止められて、キャリブレーション部6はキャリブレーション動作を停止し、停止直前のオフセット調整信号とデューティ調整信号をそのまま保持する。その後、CALDONE信号がハイになったことを受けて、OUTE信号がハイになり、図1の入力切替部2が切り替わって、増幅回路1は通常のクラスD増幅動作を行う。
図5はキャリブレーション実施時のDCオフセット電圧、PWM信号、UP1信号、DOW1信号、UP2信号、DOWN2信号の各信号波形図である。
図示のように、前置増幅部4内の初段アンプAMP1の差動入力端子INP,INMに同一電圧レベルの基準電圧信号Vrefが入力されても、各部のDCオフセットにより、後段アンプAMP2の差動出力電圧AinP,AinMの電圧レベルは一致しない。
PWM変換部5は、前置増幅部4内の後段アンプAMP2の差動出力電圧AinP,AinMと鋸波信号との電圧差に応じたPWM信号(PWMP信号とPWMM信号)を生成するため、差動出力電圧AinP,AinMの電圧レベルにずれがあると、PWMP信号とPWMM信号のパルス幅にもずれが生じる。
図5の例では、PWMP信号がPWMM信号よりもパルス幅が大きいため、そのパルス幅分のUP1信号がキャリブレーション部6内の第1AND回路19で生成される。また、PWMP信号が基準クロックCLK2信号よりもパルス幅が大きいため、そのパルス幅分のDOWN2信号がキャリブレーション部6内の第4AND回路27で生成される。
図6はキャリブレーション部6でDCオフセット補正を行う場合の各部の信号波形図である。図6は、図5の5周期t0〜t1を一区間として表示している。図6の時刻t0における第1DAC7aの出力電圧Vdac0は、基準電圧発生器3で生成された基準電圧Vrefと同一電圧になるようにDACコードが設定されている。
図5のように、パルス状のUP1信号が5回連続して出力されると、図6に示すように、キャリブレーション部6内の第1パルスカウンタ15はパルス状のCODEUP1信号を出力する。CODEUP1信号が出力されるたびに、デジタルオフセット調整信号生成部11は、デジタルオフセット調整信号の信号レベルを1レベルずつ上げていく。図6の例では、4回連続してパルス状のCODEUP1信号が出力されて、デジタルオフセット調整信号の信号レベルが計4レベル分上昇している。
デジタルオフセット調整信号は、第1DAC7aでアナログオフセット調整信号に変換された後、図1に示すように、前置増幅部4内の後段アンプAMP2の差動入力端子の一方に帰還される。これにより、図6に示すように、デジタルオフセット調整信号が1レベルずつ変化するたびに、前置増幅部4内の後段アンプAMP2の差動入力信号の電圧差も1段階ずつ変化し、徐々に電圧差がなくなるように補正される。
図6の時刻t4以降は、前置増幅部4内の後段アンプAMP2の差動出力信号AinP,AinMの電圧差がほぼゼロになっており、この時点で、DCオフセット補正は終了する。差動出力信号AinP,AinMの電圧差がゼロになってから3周期後の時刻t7で、図4のデジタルオフセット調整信号出力部17から出力されるCALDONE1信号がハイになる。
図7はキャリブレーション部6でデューティ補正を行う場合の各部の信号波形図である。図7は図6と同様の時間縮尺で各部の信号波形を示している。図5に示すように、パルス状のDOWN2信号が5回連続して出力されると、図7に示すように、キャリブレーション部6内の第4パルスカウンタ23はパルス状のCODEDOWN2信号を出力する。CODEDOWN2信号が出力されるたびに、デジタルデューティ調整信号生成部12は、デジタルデューティ調整信号の信号レベルを1レベルずつ下げていく。図7の例では、4回連続してパルス状のCODEDOWN信号が出力されて、デジタルデューティ調整信号の信号レベルが計4レベル分低下している。
デジタルデューティ調整信号は、第2DAC7bでアナログデューティ調整信号に変換された後、図1に示すように、前置増幅部4内の後段アンプAMP2のVCM端子に帰還される。これにより、後段アンプAMP2の動作点の中点が補正されて、デューティ補正が行われる。
図8はDCオフセット補正とデューティ補正のためのキャリブレーションを実施する前後の後段アンプAMP2の差動出力信号AinP,AinMの電圧差を比較した図である。図8(a)はキャリブレーション前の差動出力信号AinP,AinMとPWMP信号、PWMM信号の波形を示している。AinP信号がAinM信号よりも電圧レベルが大きいため、PWMP信号がPWMM信号よりもパルス幅が広くなり、かつPWMP信号と基準クロックCLK2信号との位相差もずれている。
これに対して、図8(b)に示すキャリブレーション後は、AinP信号とAinM信号の電圧レベルがほぼ一定になるようにオフセット補正が行われ、かつVCM電圧が下がるようにデューティ補正が行われた結果、PWMP信号とPWMM信号の位相差のずれもなくなり、かつPWMP信号と基準クロックCLK信号との位相差のずれもなくなる。
このように、第1の実施形態では、クラスDの増幅回路1におけるDCオフセット補正とデューティ補正を行うためにキャリブレーション部6を設ける。キャリブレーションは、ミュート期間中(無信号入力時)に増幅回路1の差動入力端子INP,INMを短絡させて、両端子に基準信号を入力した状態で行う。
キャリブレーション実施時には、PWM変換部5が生成した差動のPWMP信号とPWMM信号の位相差を検出して、位相差に応じたオフセット調整信号を前置増幅部4内の後段アンプAMP2の入力側に帰還させる。これにより、増幅回路1内の種々の要因で発生したDCオフセットを低減することができる。
また、キャリブレーション実施時には、PWMP信号と基準クロックCLK2信号との位相差を検出して、位相差に応じたデューティ調整信号を前置増幅部4内の後段アンプAMP2に帰還させて、後段アンプAMP2の動作点の中点を補正する。これにより、PWMP信号とPWMM信号のデューティ補正を行うことができる。
上述した手順で決定したオフセット調整信号とデューティ調整信号は、通常動作時にもそのまま用いられる。よって、いったんキャリブレーションを実施すれば、そのキャリブレーション結果を反映させて、DCオフセット補正とデューティ補正がされた状態で、その後のクラスDの増幅動作を行うことができる。
(第2の実施形態)
上述した第1の実施形態では、PWM変換部5に鋸波信号を入力していたが、三角波信号を入力してもよい。鋸波信号と三角波信号では、高次成分の出方が異なっており、一般には三角波信号の方が高次成分が小さくて、PWM信号の歪みが小さいと考えられている。そこで、以下に説明する第2の実施形態では、PWM変換部5に三角波信号を入力することを特徴とする。
上述した第1の実施形態では、PWM変換部5に鋸波信号を入力していたが、三角波信号を入力してもよい。鋸波信号と三角波信号では、高次成分の出方が異なっており、一般には三角波信号の方が高次成分が小さくて、PWM信号の歪みが小さいと考えられている。そこで、以下に説明する第2の実施形態では、PWM変換部5に三角波信号を入力することを特徴とする。
図9は第2の実施形態に係る増幅回路1の概略構成を示すブロック図、図10は図9の増幅回路1内の各部の信号波形図である。図9の増幅回路1は、PWM変換部5内に、鋸波信号発生器5bの代わりに、三角波信号発生器5eを設けた点で図2の増幅回路1と異なっており、その他は図2の増幅回路1と同様に構成されている。
第1比較器5cと第2比較器5dは、前置増幅部4から出力された差動入力信号と三角波信号発生器5eから出力された三角波信号とを比較して、両信号の電圧差に応じたPWMP信号とPWMM信号をそれぞれ出力する。
ここで、鋸波信号は、図5に示すように各周期ごとに上り傾斜領域だけを備えるのに対して、三角波信号は、図10に示すように各周期ごとに上り傾斜領域と下り傾斜領域とを備えている。
第1の実施形態では、鋸波信号の上り傾斜領域期間内に、前置増幅部4の差動出力信号AinP,AinMとの電位差比較を行っており、同様に、第2の実施形態でも、三角波信号の上り傾斜期間内に、前置増幅部4の差動出力信号AinP,AinMとの電位差比較を行えば、増幅回路1の動作タイミングの共有化が図れる。
そこで、図9の増幅回路1では、三角波信号の下り傾斜領域期間内は、キャリブレーション部6aによるキャリブレーション動作を行わないようにする。
図11は第2の実施形態に係るキャリブレーション部6aの内部構成を示すブロック図である。図11のキャリブレーション部6aは、図4のキャリブレーション部6の構成に加えて、4つのAND回路31〜34を有する。これらAND回路31〜34は、基準クロックCLK2信号がハイレベルのときだけ、PWMP信号、PWMM信号および基準CLK信号を第1位相検出器14と第2位相検出器21に供給するものである。
これにより、図10の時刻t2,t4,t6,t8,t10に示すように、基準CLK2信号がロウレベルの期間内に第1位相検出器14から出力されるべきUPT1信号と、同じく基準CLK2信号がロウレベルの期間内に第2位相検出器21から出力されるべきDOWNT2信号とはいずれもマスクされ、結果として、三角波信号の上り傾斜領域期間だけでキャリブレーションを行うことになり、第1の実施形態と動作タイミングが共通になる。
このように、第2の実施形態では、前置増幅部4からの差動出力信号をPWM信号に変換する際に、鋸波信号ではなく、三角波信号を用いるため、PWM信号の歪みをより小さくできる。また、キャリブレーション実施時には、三角波信号の上り傾斜領域だけを用いてPWM信号を生成するため、鋸波信号を用いてキャリブレーションを行う場合と動作タイミングを共通化でき、図1の増幅回路1からの回路変更が少なくて済む。
(その他の変形例)
上述した第1および第2の実施形態では、キャリブレーション実施時に、DCオフセット補正とPWM信号のデューティ補正を並行して行う例を説明したが、いずれか一方のみを行ってもよい。例えば、DCオフセット補正だけを行う場合は、図4と図11のキャリブレーション部6,6a内のデューティ調整信号生成部12と第2DAC7bを省略できる。また、デューティ補正だけを行う場合は、図4と図11のオフセット調整信号生成部11と第1DAC7aを省略できる。
上述した第1および第2の実施形態では、キャリブレーション実施時に、DCオフセット補正とPWM信号のデューティ補正を並行して行う例を説明したが、いずれか一方のみを行ってもよい。例えば、DCオフセット補正だけを行う場合は、図4と図11のキャリブレーション部6,6a内のデューティ調整信号生成部12と第2DAC7bを省略できる。また、デューティ補正だけを行う場合は、図4と図11のオフセット調整信号生成部11と第1DAC7aを省略できる。
上述した第1および第2の実施形態では、クラスDの増幅回路1を例に取って説明したが、本発明は、PWMP信号とPWMM信号の位相差信号を増幅するクラスBDの増幅回路1にも適用可能である。クラスBDの増幅回路1の場合、PWMP信号とPWMM信号を電力増幅部8に供給する代わりに、図4のUP1信号とDOWN1信号を電力増幅部8に供給すればよい。
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
1 増幅回路
2 入力切替部
3 基準電圧発生器
4 前置増幅部
5 PWM変換部
6,6a キャリブレーション部
7 キャリブレーション用D/A変換器
8 電力増幅部
8a,8b デッドタイム生成部
8c,8d メインドライバ
8e,8f,8g,8h サブドライバ
9 帰還増幅部
9a 入力選択部
11 オフセット調整信号生成部
12 デューティ調整信号生成部
13 キャリブレーション終了信号生成部
14 第1位相検出器
15 第1パルスカウンタ
16 第2パルスカウンタ
17 デジタルオフセット調整信号出力部
22 第3パルスカウンタ
23 第4パルスカウンタ
24 デジタルデューティ調整信号出力部
2 入力切替部
3 基準電圧発生器
4 前置増幅部
5 PWM変換部
6,6a キャリブレーション部
7 キャリブレーション用D/A変換器
8 電力増幅部
8a,8b デッドタイム生成部
8c,8d メインドライバ
8e,8f,8g,8h サブドライバ
9 帰還増幅部
9a 入力選択部
11 オフセット調整信号生成部
12 デューティ調整信号生成部
13 キャリブレーション終了信号生成部
14 第1位相検出器
15 第1パルスカウンタ
16 第2パルスカウンタ
17 デジタルオフセット調整信号出力部
22 第3パルスカウンタ
23 第4パルスカウンタ
24 デジタルデューティ調整信号出力部
Claims (7)
- 差動入力信号を増幅して差動出力信号を生成する前置増幅部と、
キャリブレーション実施時には前記差動入力信号を同一電圧レベルの基準電圧信号に設定する入力切替部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のPWM信号を生成するPWM変換部と、
前記キャリブレーション実施時には、前記差動のPWM信号同士の位相差に応じたオフセット調整信号を生成するキャリブレーション部と、
前記差動のPWM信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動出力信号の電位差がより小さくなるように前記オフセット調整信号に基づいて前記差動出力信号の電圧レベルを調整することを特徴とする増幅回路。 - 前記キャリブレーション実施時には、デジタル信号からなる前記オフセット調整信号をアクログ変換したアナログオフセット調整信号を生成するオフセット調整用D/A変換器を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動出力信号の電位差がより小さくなるように前記アナログオフセット調整信号に基づいて前記差動出力信号の電圧レベルを調整することを特徴とする請求項1に記載の増幅回路。 - 前記キャリブレーション部は、
前記基準信号の周期ごとに、前記差動のPWM信号同士の位相差の方向を検出する位相差検出部と、
前記位相差の方向ごとに、前記位相差が検出された回数を計測する第1および第2の位相差検出カウンタと、
前記第1の位相差検出カウンタの計測値が所定回数に達すると、前記オフセット調整信号を1レベル上昇させ、前記第2の位相差検出カウンタの計測値が所定回数に達すると、前記オフセット調整信号を1レベル低下させるオフセット調整部と、を有することを特徴とする請求項1または2に記載の増幅回路。 - 前記キャリブレーション部は、前記PWM変換部が前記差動出力信号を前記三角波の基準信号と比較する場合は、各周期ごとに、前記基準信号の上り傾斜領域期間内でのみ前記オフセット調整信号を生成することを特徴とする請求項1乃至3のいずれかに記載の増幅回路。
- 差動入力信号を増幅して差動出力信号を生成する前置増幅部と、
キャリブレーション実施時には前記差動入力信号を同一電圧レベルの基準電圧信号に設定する入力切替部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のPWM信号を生成するPWM変換部と、
前記キャリブレーション実施時には、前記差動のPWM信号の一方と、前記基準信号と同一周波数で同一デューティの基準クロック信号との位相差に応じたデューティ調整信号を生成するキャリブレーション部と、
前記差動のPWM信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動のPWM信号の一方と前記基準クロック信号とのデューティが一致するように前記デューティ調整信号に基づいて前記差動のPWM信号の一方のデューティを調整することを特徴とする増幅回路。 - 前記キャリブレーション実施時には、デジタル信号からなる前記デューティ調整信号をアクログ変換したアナログデューティ調整信号を生成するデューティ調整用D/A変換器を備え、
前記前置増幅部は、前記キャリブレーション実施時には、前記差動のPWM信号の一方と前記基準クロック信号とのデューティが一致するように前記アナログデューティ調整信号に基づいて前記差動のPWM信号の一方のデューティを調整することを特徴とする請求項5に記載の増幅回路。 - 前記差動最終出力信号のゲイン調整を行って差動帰還信号を生成する帰還増幅部を備え、
前記前置増幅部は、前記差動帰還信号を前記差動入力信号に重畳することを特徴とする請求項1乃至6のいずれかに記載の増幅回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012012913A JP5547217B2 (ja) | 2012-01-25 | 2012-01-25 | 増幅回路 |
US13/607,523 US8847677B2 (en) | 2012-01-25 | 2012-09-07 | Amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012012913A JP5547217B2 (ja) | 2012-01-25 | 2012-01-25 | 増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013153315A JP2013153315A (ja) | 2013-08-08 |
JP5547217B2 true JP5547217B2 (ja) | 2014-07-09 |
Family
ID=48796741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012012913A Expired - Fee Related JP5547217B2 (ja) | 2012-01-25 | 2012-01-25 | 増幅回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8847677B2 (ja) |
JP (1) | JP5547217B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9203352B1 (en) * | 2013-07-26 | 2015-12-01 | Altera Corporation | Techniques for noise reduction during calibration |
JP6488674B2 (ja) * | 2013-12-25 | 2019-03-27 | パナソニック株式会社 | Dcオフセットキャンセル回路 |
JP6381960B2 (ja) * | 2014-05-07 | 2018-08-29 | ローム株式会社 | オーディオアンプ、オーディオ出力回路、オーディオ用集積回路、電子機器、オーディオ信号の増幅方法 |
KR102161735B1 (ko) * | 2014-07-14 | 2020-10-05 | 삼성전자주식회사 | 펄스폭 변조 데이터 복원 장치 및 이의 구동 방법 |
US9660586B2 (en) * | 2014-08-08 | 2017-05-23 | Stmicroelectronics S.R.L. | Class D switching amplifier and method of controlling a loudspeaker |
US10356756B2 (en) * | 2015-08-21 | 2019-07-16 | Lg Electronics Inc. | Data transmission method and device in wireless communication system |
KR20210036626A (ko) * | 2019-09-26 | 2021-04-05 | 에스케이하이닉스 주식회사 | 기준 전압 트래이닝 회로 및 이를 포함하는 반도체 장치 |
CN114420187B (zh) * | 2020-10-28 | 2023-09-08 | 长鑫存储技术有限公司 | 校准电路、存储器以及校准方法 |
US11368130B1 (en) * | 2021-02-18 | 2022-06-21 | Elite Semiconductor Microelectronics Technology Inc. | Direct current offset protection circuit and method |
KR20220124417A (ko) | 2021-03-03 | 2022-09-14 | 삼성전자주식회사 | 데드 타임 컨트롤러 및 이를 포함하는 dc-dc 컨버터 |
US11855592B2 (en) | 2021-11-09 | 2023-12-26 | Cirrus Logic Inc. | Calibration of pulse width modulation amplifier system |
US11644521B1 (en) | 2021-11-09 | 2023-05-09 | Cirrus Logic, Inc. | Circuitry for compensating for gain and/or phase mismatch between voltage and current monitoring paths |
US20230336133A1 (en) * | 2022-04-14 | 2023-10-19 | Cirrus Logic International Semiconductor Ltd. | Calibration of pulse width modulation amplifier system |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6316992B1 (en) | 1999-07-29 | 2001-11-13 | Tripath Technology, Inc. | DC offset calibration for a digital switching amplifier |
JP3576461B2 (ja) * | 2000-05-22 | 2004-10-13 | シャープ株式会社 | ディジタルスイッチング増幅器 |
US6724248B2 (en) * | 2001-04-24 | 2004-04-20 | Tripath Technology, Inc. | DC offset self-calibration system for a digital switching amplifier |
EP1253646B1 (en) | 2001-04-27 | 2011-09-14 | Imec | Insulating barrier for non-volatile memory device |
JP4016833B2 (ja) | 2002-12-26 | 2007-12-05 | ヤマハ株式会社 | パルス幅変調増幅器 |
US7026866B2 (en) * | 2003-03-28 | 2006-04-11 | Tripath Technology, Inc. | DC offset self-calibration system for a switching amplifier |
US7816992B2 (en) * | 2006-07-07 | 2010-10-19 | Yamaha Corporation | Offset voltage correction circuit and class D amplifier |
US20100045376A1 (en) * | 2008-08-25 | 2010-02-25 | Eric Soenen | Class d amplifier control circuit and method |
JP2010098623A (ja) * | 2008-10-20 | 2010-04-30 | Rohm Co Ltd | D級電力増幅器 |
-
2012
- 2012-01-25 JP JP2012012913A patent/JP5547217B2/ja not_active Expired - Fee Related
- 2012-09-07 US US13/607,523 patent/US8847677B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013153315A (ja) | 2013-08-08 |
US20130187710A1 (en) | 2013-07-25 |
US8847677B2 (en) | 2014-09-30 |
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A621 | Written request for application examination |
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