JP4274204B2 - Ｄ級増幅器 - Google Patents

Description

本発明は、Ｄ級増幅器のオフセット電圧を補正する回路技術に関するものである。

従来、音楽信号などのアナログ信号をパルス信号に変換して電力増幅するＤ級増幅器が知られている。
図8に、従来のＤ級増幅器の一例を示す。この例では、入力端子ＩＮＰ，ＩＮＭには、外部の信号源から互いに逆極性のアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）が印加され、このアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）はコンデンサＣｉｎ１，Ｃｉｎ２を介してＤ級増幅器の入力端子Ｔ１１，Ｔ１２に入力される。Ｄ級増幅器に入力された信号は、入力段増幅回路１００に入力されて増幅され、その後積分回路１１０に入力される。パルス幅変調（ＰＷＭ；Pulse Width Modulation）回路１２０は、積分回路１１０の出力信号をパルス幅変調する。

出力バッファ１３００は、パルス幅変調回路１２０の出力信号に基づき相補的なパルス信号ＯＵＴＰ，ＯＵＴＭを出力する。このパルス信号ＯＵＴＰ，ＯＵＴＭは、帰還抵抗Ｒ４１，Ｒ４２を介して積分回路１１０を構成する差動演算増幅器１１４の入力側に帰還され、これによりパルス信号の波形歪みを補正する。また、パルス信号ＯＵＴＰ，ＯＵＴＭは、出力端子Ｔ２１，Ｔ２２を介して外部に出力され、インダクタＬ１，Ｌ２及びコンデンサＣからなるローパスフィルタを通ってスピーカＳＰを駆動するアナログ信号となる。

ところで、一般にオーディオ用の増幅器では、回路のオフセット電圧によるポップ音の発生が起こる。上述のD級増幅器においても同様に、差動演算増幅器１０１，１１４を構成するトランジスタが製造プロセスのばらつき等に起因するオフセット電圧を有するため、無信号入力時であっても出力パルス信号ＯＵＴＰの電圧の平均値とＯＵＴＭの電圧の平均値とは異なった値となってしまう。即ち、オフセット電圧が出力される。
この場合、そのオフセット電圧がスピーカに常時印加される事になるので、ミュート時や電源切断時にスピーカからポップ音が発生する。

そこで、上述した様な差動演算増幅器のオフセット電圧を補正する従来技術として、差動演算増幅器を構成する差動対のトランジスタの片側に電流を注入する事によってオフセット電圧を補正するオフセット電圧補正回路が知られている（特許文献１参照）。
この従来技術では、差動対を構成するＭＯＳトランジスタの片側に電流ｉｏｓを流し込む事によって、その電流量に応じた入力換算オフセット電圧が得られる。従って差動演算増幅器がオフセット電圧を有している場合であっても、電流ｉｏｓを調整することにより、そのオフセット電圧を補正することが可能になる。
特開平８−２５６０２５号公報

ところで、図８に示したD級増幅器（ただし、差動演算増幅器１０１，１１４は、前述の従来技術に係るオフセット補正回路は含まない）において、出力バッファ１３００の電源電圧は、積分回路１１０及び入力段増幅回路１００の電源電圧とは異なる場合がある。例えば、前者が１５Vであり、後者が３．３Vの場合を考える。
この場合、無信号入力時における出力パルス信号ＯＵＴＰ，ＯＵＴＭは、それぞれデューティ比５０％の矩形波が相補的に出力される。出力バッファ１３００の電源電圧が１５Ｖであるので、差動演算増幅器１０１，１１４にオフセット電圧が存在せず、積分器１１０の入力抵抗の正相側（Ｒ３１）と逆相側（Ｒ３２）との抵抗値が等しく、帰還抵抗の正相側（Ｒ４１）と逆相側（Ｒ４２）との抵抗値も等しい理想的な条件では出力パルス信号ＯＵＴＰ，ＯＵＴＭの平均電圧は両者共に７．５Ｖである。従って、スピーカＳＰの入力端子間に印加される電圧差は０Ｖであり、音が発生しない。

一方、電源電圧が３．３Ｖである差動演算増幅器１０１の出力信号ＳＡ，ＳＢのそれぞれの平均電圧は、電源電圧の二分の一である基準電圧に一致する様に同相帰還がなされているため１．６５Ｖである。従って、出力パルス信号ＯＵＴＰ，ＯＵＴＭの平均値と出力信号ＳＡ，ＳＢの平均値との電圧差である５．８５Ｖが、帰還抵抗Ｒ４１と積分器１１０の入力抵抗Ｒ３１及び帰還抵抗Ｒ４２と積分器１１０の入力抵抗Ｒ３２にそれぞれ印加される。その結果、帰還抵抗Ｒ４１と入力抵抗Ｒ３１の抵抗値の和及び帰還抵抗Ｒ４２と入力抵抗Ｒ３２の抵抗値の和に応じた電流が、出力バッファ１３００の出力部から差動演算増幅器１０１の出力部に流れる。

ここで、帰還抵抗Ｒ４１とＲ４２にばらつき等に起因する抵抗値の差があった場合を考える。差動演算増幅器１１４の２つの入力部の電圧は、帰還がなされているために等しい。入力抵抗Ｒ３１の両端に印加される電圧と、入力抵抗Ｒ３２の両端に印加される電圧が等しくなるように差動演算増幅器１１４が機能するので、それぞれの抵抗に流れる電流は等しくなる。

そして、上記の値の等しい電流は、それぞれ帰還抵抗Ｒ４１，Ｒ４２を流れるので、出力バッファ１３００の出力部には入力抵抗Ｒ３１，Ｒ３２の値が等しい場合であっても帰還抵抗Ｒ４１，Ｒ４２の電圧降下の差が生じる。従って、帰還抵抗Ｒ４１とＲ４２の抵抗値の差に応じたオフセット電圧が出力パルス信号ＯＵＴＰ，ＯＵＴＭに生じる。

また、差動演算増幅器１０１によって信号ＳＡ，ＳＢに生じたオフセット電圧（差電位）は、入力抵抗Ｒ３１，Ｒ３２と、帰還抵抗Ｒ４１，Ｒ４２と、積分器１１０と、パルス幅変調回路１２０と、出力バッファ１３００とによって形成される負帰還増幅器の増幅率（Ｒ４１／Ｒ３１）倍されて出力端子Ｔ２１，Ｔ２２に現れる。例えば抵抗値Ｒ３１：Ｒ４１が１：２０の場合、信号ＳＡ，ＳＢに生じたオフセット電圧は２０倍されて出力される。帰還抵抗Ｒ４１，Ｒ４２の抵抗値に差がある場合、この増幅率も正相側と逆相側とで異なり、オフセット電圧はさらに大きくなる。
また、オフセット電圧は、入力抵抗Ｒ３１とＲ３２との抵抗値に差が存在する場合にも発生する。

つまり、D級増幅器を構成する上記負帰還増幅器の正相側の増幅率（Ｒ４１／Ｒ３１）と逆相側の増幅率（Ｒ４２／Ｒ３２）が抵抗値のばらつき等によって異なると、出力のオフセット電圧となって現れ、そのオフセット電圧によってスピーカＳＰが駆動されて電源切断時やミュート時にポップ音が発生する一因となる。

しかしながら、以上のオフセット電圧を解消するために前述の従来技術に係るオフセット電圧補正回路を用いても、差動演算増幅器自体のオフセット電圧は補正できるが、Ｄ級増幅器の入力抵抗値または帰還抵抗値が正相側と逆相側とで異なった場合に発生するオフセット電圧を補正できないという問題があった。

本発明は上記事情を考慮してなされたもので、その目的は、D級増幅器を構成する抵抗値の差に起因するオフセット電圧を補正する事のできるＤ級増幅器を提供する事である。

本発明は上記の課題を解決するためになされたもので、本発明に係るＤ級増幅器は、入力信号を入力する入力手段（入力段増幅器１００）と、オフセット電圧補正機能を備えた差動演算増幅器（１１１）からなり、前記入力手段を介して入力された入力信号を積分する積分手段（積分回路１１０）と、前記積分手段の積分結果をパルス幅変調して前記積分結果がパルス幅に反映されたパルス信号を生成する変調手段（パルス幅変調回路１２０）と、前記パルス信号を出力する出力手段（駆動回路１３０）と、前記出力手段の出力信号を前記入力信号に重畳させて前記積分手段に帰還させる帰還手段（例えば帰還抵抗Ｒ４１，Ｒ４２）と、前記入力手段を無信号入力状態に設定する入力制御手段（例えばスイッチＳＷＯＳ１，ＳＷＯＳ２）と、前記無信号入力状態時に前記帰還手段によって帰還されるべき電圧に前記出力手段の出力信号の電圧を設定する出力制御手段（例えばスイッチＳＷＯＵＴ１，ＳＷＯＵＴ２、オフセット電圧補正用直流電圧源１６０、出力バッファ１３１，１３２の備える出力インピーダンス制御手段）とを備える。

上記Ｄ級増幅器において、前記出力制御手段が、前記出力手段の出力インピーダンスをハイインピーダンス状態に制御する出力インピーダンス制御手段と、前記帰還手段によって帰還されるべき電圧を印加する電圧印加手段と、前記出力手段の出力と前記帰還手段の一端との接続を開放し、該帰還手段の一端を前記電圧印加手段に接続する信号経路制御手段とを備えた事を特徴とする。

上記Ｄ級増幅器において、前記入力制御手段が、前記入力手段の入力抵抗（Ｒ１１，Ｒ１２）と差動演算増幅器（１０１）の入力部との間に接続されたスイッチである事を特徴とする。

上記Ｄ級増幅器において、前記入力信号をパルス幅変調して該入力信号の信号レベルに応じてデューティ比が相補的に変化する第１及び第２パルス信号を生成して出力するように構成された事を特徴とする。

上記Ｄ級増幅器において、前記入力信号の信号レベルに応じて第１および第２の出力端子（Ｔ２１，Ｔ２２）の一方から所定レベルの信号を出力すると共に、前記第１および第２の出力端子の他方から、パルス幅変調された前記パルス信号を出力するように構成された事を特徴とする。

本発明によれば、帰還経路を開放して帰還抵抗の一端にオフセット電圧補正用電圧を与える様にしたので、帰還抵抗又は入力抵抗の正相側と逆相側との抵抗値の差によるオフセット電圧が差動演算増幅器の出力に現れる。従って、該差動演算増幅器のオフセット電圧を調整する事によって、D級増幅器を構成する抵抗値の差に起因するオフセット電圧と差動演算増幅器の有するオフセット電圧とを同時に補正する事のできるＤ級増幅器が提供できる。

以下、図面を参照して本発明の実施形態について説明する
（第１実施形態）
図１に、本発明の第１実施形態に係るＤ級増幅器の一例を示す。同図に示すＤ級増幅器は、外部の信号源ＳＩＧからのアナログ入力信号ＡＩＮをパルス幅変調して該アナログ入力信号ＡＩＮの信号レベルに応じてデューティ比が相補的に変化するパルス信号ＯＵＴＰ，ＯＵＴＭを生成して出力するように構成され、前述の図８に示す従来のＤ級増幅器の構成に対し、オフセット電圧補正回路を更に備えて構成される。

即ち、図１に示す本実施形態に係るＤ級増幅器は、入力端子Ｔ１１，Ｔ１２、帰還抵抗Ｒ４１，Ｒ４２、入力段増幅器１００、積分回路１１０、パルス幅変調回路１２０、駆動回路１３０、コンパレータ１４０、制御回路１４１、オフセット電圧補正用直流電圧源１６０、スイッチＳＷＯＵＴ１，ＳＷＯＵＴ２、出力端子Ｔ２１，Ｔ２２から構成され、入力端子Ｔ１１，Ｔ１２には、信号源ＳＩＧより互いに逆極性のアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）がコンデンサＣｉｎ１，Ｃｉｎ２を介して入力される。

ここで、入力段増幅器１００（入力手段）は、差動演算増幅器１０１と、入力抵抗Ｒ１１，Ｒ１２と、帰還抵抗Ｒ２１，Ｒ２２と、スイッチＳＷＯＳ１，ＳＷＯＳ２（入力制御手段）とから構成される。スイッチＳＷＯＳ１の一端は上記差動演算増幅器１０１の反転入力部に接続され、スイッチＳＷＯＳ１の他端は入力抵抗Ｒ１１の一端に接続される。入力抵抗Ｒ１１の他端は上記入力端子Ｔ１１に接続される。また、スイッチＳＷＯＳ２の一端は上記差動演算増幅器１０１の非反転入力部に接続され、スイッチＳＷＯＳ２の他端は入力抵抗Ｒ１２の一端に接続される。入力抵抗Ｒ１２の他端は上記入力端子Ｔ１２に接続される。また、差動演算増幅器１０１の反転入力部と非反転出力部との間には帰還抵抗Ｒ２１が接続されると共に、非反転入力部と反転出力部との間には帰還抵抗Ｒ２２が接続される。

積分回路１１０（積分手段）は、オフセット電圧補正機能を備えた差動演算増幅器１１１と、コンデンサ１１２，１１３と、入力抵抗Ｒ３１，Ｒ３２とから構成される。オフセット電圧補正機能を備えた差動演算増幅器１１１の反転入力部と上記差動演算増幅器１０１の非反転出力部との間には入力抵抗Ｒ３１が接続されると共に、上記オフセット電圧補正機能を備えた差動演算増幅器１１１の非反転入力部と上記差動増幅器１０１の反転出力部との間には入力抵抗Ｒ３２が接続される。また、オフセット電圧補正機能を備えた差動演算増幅器１１１の反転入力部と非反転出力部との間にはコンデンサ１１２が接続されると共に、非反転入力部と反転出力部との間にはコンデンサ１１３が接続される。
なお、オフセット電圧補正機能を備えた差動演算増幅器１１１は、オフセット電圧補正が可能な差動演算増幅器であって、条件設定を行う事によってその補正量を変更する事ができる増幅器である。

パルス幅変調回路１２０（変調手段）の一方の入力部は上記オフセット電圧補正機能を備えた差動演算増幅器１１１の非反転出力部に接続され、他方の入力部は上記オフセット電圧補正機能を備えた差動演算増幅器１１１の反転出力部に接続される。

駆動回路１３０（出力手段）は、出力バッファ１３１，１３２から構成される。出力バッファ１３１の入力部は上記パルス幅変調回路１２０の一方の出力部に接続され、この出力バッファ１３１の出力部は出力端子Ｔ２１に接続されると共にスイッチＳＷＯＵＴ１（信号経路制御手段）の端子Ｂ１に接続される。スイッチＳＷＯＵＴ１の入力端子は、帰還抵抗Ｒ４１（帰還手段）を介して上記オフセット電圧補正機能を備えた差動演算増幅器１１１の反転入力部に接続される。また、出力バッファ１３２の入力部は上記パルス幅変調回路１２０の他方の出力部に接続され、この出力バッファ１３２の出力部は出力端子Ｔ２２に接続されると共にスイッチＳＷＯＵＴ２（信号経路制御手段）の端子Ｂ２に接続される。スイッチＳＷＯＵＴ２の入力端子は、帰還抵抗Ｒ４２（帰還手段）を介して上記オフセット電圧補正機能を備えた差動演算増幅器１１１の非反転入力部に接続される。
なお、出力バッファ１３１，１３２は、オフセット電圧補正時に出力インピーダンスをハイインピーダンスに変更する事が出来る出力インピーダンス制御手段を備えている。

スイッチＳＷＯＵＴ１，ＳＷＯＵＴ２の端子Ａ１，Ａ２は、オフセット電圧補正用直流電圧源１６０（電圧印加手段）の一端に共通接続される。オフセット電圧補正用直流電圧源１６０の他端は接地される。
コンパレータ１４０の２つの入力端子は、オフセット電圧補正機能を備えた差動演算増幅器１１１の２つの出力端子にそれぞれ接続される。コンパレータ１４０の出力端子は、制御回路１４１の入力端子に接続され、制御回路１４１の出力端子は、オフセット電圧補正機能を備えた差動演算増幅器１１１の制御端子に接続される。

上述してきた構成要素の内、スイッチＳＷＯＳ１，ＳＷＯＳ２，ＳＷＯＵＴ１，ＳＷＯＵＴ２と、オフセット電圧補正機能を備えた差動演算増幅器１１１と、オフセット電圧補正用直流電圧源１６０と、コンパレータ１４０と、制御回路１４１と、出力バッファ１３１，１３２の備える出力インピーダンス制御手段とによって、オフセット電圧補正回路を構成する。

また、一方の出力端子Ｔ２１には、インダクタＬ１の一端が接続され、このインダクタＬ１の他端はスピーカＳＰの一方の入力端子に接続される。他方の出力端子Ｔ２２には、インダクタＬ２の一端が接続され、このインダクタＬ２の他端はスピーカＳＰの他方の入力端子に接続される。インダクタＬ１の他端とインダクタＬ２の他端との間にはコンデンサＣが接続される。これらインダクタＬ１，Ｌ２及びコンデンサＣは、本Ｄ級増幅器の出力信号からパルス幅変調におけるキャリア周波数成分を除去するためのローパスフィルタを構成する。
なお、本実施形態では、出力バッファ１３１，１３２の電源電圧を１５Ｖとし、差動演算増幅器１０１及びオフセット電圧補正機能を備えた差動演算増幅器１１１の電源電圧は３．３Ｖであるものとする。

次に、本実施形態に係るＤ級増幅器の動作を増幅動作、オフセット電圧発生動作、オフセット電圧補正動作に分類して説明する。
（１）増幅動作
先ず、図２の波形図を参照して、増幅動作（電力増幅動作）を説明する。
図１に示す入力端子Ｔ１１には、信号源ＳＩＧからアナログ入力信号ＡＩＮ（＋）が印加され、他方の入力端子Ｔ１２には、上記アナログ入力信号ＡＩＮ（＋）の逆極性信号であるアナログ入力信号（−）が印加される。これらアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）はコンデンサＣｉｎ１，Ｃｉｎ２を介して入力段差動増幅器１００に入力される。
なお、増幅動作時には、スイッチＳＷＯＳ１，ＳＷＯＳ２は閉じられており、スイッチＳＷＯＵＴ１，ＳＷＯＵＴ２は、それぞれ端子Ｂ１側と端子Ｂ２側に接続されて帰還経路が形成されている。

入力段差動増幅回路１００は、アナログ信号ＡＩＮ（＋）とアナログ入力信号ＡＩＮ（−）との差分を増幅し、増幅された信号の正相信号（非反転出力部からの出力信号）ＳＡを非反転出力部より出力すると共に、その増幅された信号の逆相信号（反転出力部からの出力信号）ＳＢを反転出力部より出力する。これら正相信号ＳＡ及び逆相信号ＳＢは積分回路１１０に入力される。

積分回路１１０は、入力段増幅回路１００によって増幅された信号ＳＡ，ＳＢの差分を積分し、その差分の正相信号（非反転出力部からの出力信号）ＳＣを非反転出力部より出力すると共に、その差分の逆相信号（反転出力部からの出力信号）ＳＤを反転出力部より出力する。これら正相信号ＳＣ及び逆相信号ＳＤはパルス幅変調回路１２０に入力される。

パルス幅変調回路１２０は、積分回路１１０から出力される正相信号ＳＣ及び逆相信号ＳＤと図示しない三角波発生回路から出力される三角波信号とを比較することにより、パルス幅変調されたパルス信号Ｐ，Ｍを出力する。これらパルス信号Ｐ，Ｍは、積分結果がパルス幅に反映される様に生成される。また、これらパルス信号Ｐ，Ｍは、駆動回路１３０から出力パルス信号ＯＵＴＰ，ＯＵＴＭとして出力端子Ｔ２１，Ｔ２２を介して出力されると共に、これら出力パルス信号ＯＵＴＰ，ＯＵＴＭは、帰還抵抗Ｒ４１，Ｒ４２を介して積分回路１１０のオフセット電圧補正機能を備えた差動演算増幅器１１１に帰還されて積分回路の入力信号に重畳されることにより出力波形歪みの低減が図られている。

無信号入力状態では、正相信号ＳＡと逆相信号ＳＢとの差分はゼロである。従って、オフセット電圧補正機能を備えた差動演算増幅器１１１の反転入力部の入力信号と非反転入力部の入力信号との差分はゼロであるから、正相信号ＳＣの波形と逆相信号ＳＤとの波形が一致し、即ち、正相信号ＳＣと逆相信号ＳＤとの差分がゼロとなる。また、無信号入力状態では、パルス信号Ｐ，Ｍ及び出力パルス信号ＯＵＴＰ，ＯＵＴＭの各デューティ比が５０パーセントになるように、三角波信号と正相信号ＳＡ及び逆相信号ＳＢとの関係が設定されている。

ここで、パルス信号Ｐ，Ｍのハイレベルの期間（パルス幅）は正相信号ＳＡ及び逆相信号ＳＢの信号レベルに依存し、これら正相信号ＳＡ及び逆相信号ＳＢの信号レベルはアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）の信号レベルに依存する。従って、パルス信号Ｐ，Ｍのパルス幅はアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）の信号レベルに依存したものとなり、これによりパルス幅変調が実現されている。

無信号入力状態では、図２（ａ）に示す様に出力パルス信号ＯＵＴＰのデューティ比は５０パーセントであるから、この出力パルス信号ＯＵＴＰの信号レベルの平均値は７．５Ｖとなる。また、出力パルス信号ＯＵＴＭのデューティ比も５０パーセントであるから、その平均値も７．５Ｖとなる。従って、無信号入力状態では、スピーカの両方の入力端子に７．５Ｖが印加され、その差電圧は０Ｖとなるので、スピーカＳＰは駆動されず音が出ない。

上述の無信号入力状態から、アナログ入力信号ＡＩＮ（＋）の信号レベルが上昇し、その逆極性のアナログ入力信号ＡＩＮ（−）の信号レベルが低下すると、出力パルス信号ＯＵＴＰのハイレベルの期間が増加すると共に、出力パルス信号ＯＵＴＭのローレベルの期間が増加する。即ち、出力パルス信号ＯＵＴＰのデューティ比が増加し、出力パルス信号ＯＵＴＭのデューティ比が減少する。

この場合、図２（ｂ）に示す様に出力パルス信号ＯＵＴＰの平均値は無信号入力時の７．５Ｖよりも高い例えば９．５Ｖになり、一方、出力パルス信号ＯＵＴＭの平均値は無信号入力時の７．５Ｖよりも低い例えば５．５Ｖになる。従って、スピーカＳＰの入力端子間の差電圧が例えば４Ｖ（＝９．５Ｖ−５．５Ｖ）となり、スピーカＳＰのコーン紙が例えば前方に駆動される。

逆に、上述の無信号入力状態から、アナログ入力信号ＡＩＮ（＋）の信号レベルが低下し、アナログ入力信号ＡＩＮ（−）が上昇すると、上述とは逆に、図２（ｃ）に示す様に出力パルス信号ＯＵＴＰのデューティ比が減少する一方、出力パルス信号ＯＵＴＭのデューティ比が増加する。これにより、スピーカＳＰの入力端子間の差電圧が例えば−４Ｖ（＝５．５Ｖ−９．５Ｖ）となり、スピーカＳＰのコーン紙が例えば後方に駆動される。

上述のように、通常の増幅動作では、アナログ入力信号ＡＩＮの信号レベルに応じて出力パルス信号ＯＵＴＰ及び出力パルス信号ＯＵＴＭの各デューティ比を相補的に制御することにより、スピーカＳＰの両端子間に差電圧を発生させてスピーカＳＰを駆動している。

（２）オフセット電圧発生動作
次に、オフセット電圧発生動作について説明する。ここでは、無信号入力状態におけるオフセット電圧発生動作について、まず複数のオフセット電圧発生源がそれぞれ独立に存在するものとして考え、最後にそれらをすべて加算してＤ級増幅器全体のオフセット電圧とする。

まず、差動演算増幅器１０１の有するオフセット電圧によって、信号ＳＡ，ＳＢのそれぞれの平均電圧は、同相帰還回路によって設定される基準電圧（電源電圧の二分の一）の１．６５Ｖから異なった値となる。このオフセット電圧は、帰還抵抗Ｒ４１，Ｒ４２と積分器１１０とパルス幅変調回路１２０と出力バッファ１３０とによって形成される負帰還増幅器の増幅率（Ｒ４１／Ｒ３１）倍されて出力端子Ｔ２１，Ｔ２２の差電位（オフセット電圧）として現れる。
また、オフセット電圧補正機能を備えた差動演算増幅器１１１の有するオフセット電圧によって、信号ＳＣ，ＳＤのそれぞれの平均電圧は、同相帰還回路によって設定される基準電圧の１．６５Ｖから異なった値となる。

さらに、帰還抵抗Ｒ４１とＲ４２との抵抗値の差、又は入力抵抗Ｒ３１とＲ３２との抵抗値の差によって、出力パルス信号ＯＵＴＰ，ＯＵＴＭがオフセット電圧を有し、それぞれの平均電圧が７．５Ｖから異なった値となる。その理由を以下に説明する。
図２（ａ）に示した様に、無信号入力時における出力パルス信号ＯＵＴＰ，ＯＵＴＭは、それぞれデューティ比５０％の矩形波が相補的に出力される。出力バッファ１３０の電源電圧が１５Ｖであるので、差動演算増幅器にオフセット電圧が存在せず、正相側と逆相側との抵抗値もすべて等しい理想的な条件では出力パルス信号ＯＵＴＰ，ＯＵＴＭの平均電圧は前述した様に両者共に７．５Ｖである。

一方、電源電圧が３．３Ｖである差動演算増幅器１０１の出力信号ＳＡ，ＳＢのそれぞれの平均電圧は、電源電圧の二分の一である基準電圧に一致する様に同相帰還がなされているため１．６５Ｖである。従って、出力パルス信号ＯＵＴＰ，ＯＵＴＭの平均値と出力信号ＳＡ，ＳＢの平均値との電圧差である５．８５Ｖが、帰還抵抗Ｒ４１と積分器１１０の入力抵抗Ｒ３１及び帰還抵抗Ｒ４２と積分器１１０の入力抵抗Ｒ３２にそれぞれ印加される。その結果、帰還抵抗Ｒ４１と入力抵抗Ｒ３１の抵抗値の和に応じた電流が、出力バッファ１３０の出力部から帰還抵抗Ｒ４１と入力抵抗Ｒ３１とを介して差動演算増幅器１０１の正相出力部に流れる。同様に、帰還抵抗Ｒ４２と入力抵抗Ｒ３２の抵抗値の和に応じた電流が、出力バッファ１３０の出力部から帰還抵抗Ｒ４２と入力抵抗Ｒ３２とを介して差動演算増幅器１０１の逆相出力部に流れる。

ここで、帰還抵抗Ｒ４１とＲ４２の抵抗値に差があった場合を考える。オフセット電圧補正機能を備えた差動演算増幅器１１１の２つの入力部の電圧は、帰還がなされているために等しい。従って、入力抵抗Ｒ３１の両端に印加される電圧と、入力抵抗Ｒ３２の両端に印加される電圧とは等しいので、それぞれの抵抗に流れる電流は等しくなる。

そして、上記の値の等しい電流は、それぞれ帰還抵抗Ｒ４１，Ｒ４２を流れるので、出力バッファ１３００の出力部には入力抵抗Ｒ３１，Ｒ３２の値が等しい場合であっても帰還抵抗Ｒ４１，Ｒ４２の電圧降下の差が生じる。従って、帰還抵抗Ｒ４１とＲ４２の抵抗値の差に応じたオフセット電圧が出力パルス信号ＯＵＴＰ，ＯＵＴＭに生じる。

これらと同様に、入力抵抗Ｒ３１とＲ３２の抵抗値に差があった場合は、抵抗値の差に応じた電流が帰還抵抗Ｒ４１，Ｒ４２に流れ、それに起因したオフセット電圧が出力パルス信号ＯＵＴＰ，ＯＵＴＭに生じて、出力端子Ｔ２１，Ｔ２２に現れる。
つまり、D級増幅器を構成する上記負帰還増幅器の正相側の増幅率（Ｒ４１／Ｒ３１）と逆相側の増幅率（Ｒ４２／Ｒ３２）とが抵抗値のばらつき等によって異なると、出力のオフセット電圧となって現れる。

上述した代表的な３点のオフセット電圧発生源以外にもオフセット電圧発生源は存在するが、ここでは説明は省略する。
これらのオフセット電圧は、すべてが複合されて出力端子Ｔ２１，Ｔ２２に現れ、そのオフセット電圧によってスピーカＳＰが駆動されて電源切断時やミュート時にポップ音が発生する原因となる。
本発明では、次に説明するオフセット電圧補正動作によって上記オフセット電圧を補正する。

（３）オフセット電圧補正動作
本発明では、無信号入力状態時に帰還抵抗（帰還手段）によって帰還されるべき電圧に出力バッファ（出力手段）の出力信号の電圧を設定する事により、抵抗値の差によるオフセット電圧を差動演算増幅器の入力部に発生させて補正する事を基本原理としている。その一実施形態について、以下に図３を参照して説明する。
図３は、オフセット電圧補正方法を示したフローチャートである。
まず、図示しない制御回路が、出力バッファ１３１，１３２の出力インピーダンス制御手段によってそれらの出力インピーダンスをハイインピーダンス状態に制御する（ステップＳ１）。

次に、図示しない制御回路が、差動演算増幅器１０１の入力に接続されたスイッチＳＷＯＳ１，ＳＷＯＳ２をオフにして、外部からの入力信号を遮断して無信号入力状態に設定する（ステップＳ２）。これにより、入力端子Ｔ１１，Ｔ１２に入力信号が入力されている場合であってもその状態のままオフセット電圧補正が行える。

次に、図示しない制御回路が、スイッチＳＷＯＵＴ１を端子Ａ１側に、スイッチＳＷＯＵＴ２を端子Ａ２側に接続して、帰還経路を開放する（ステップＳ３）。これにより、出力バッファ１３１の出力と帰還抵抗Ｒ４１との接続及び出力バッファ１３２の出力と帰還抵抗Ｒ４２との接続が開放され、帰還抵抗Ｒ４１，Ｒ４２の一端はオフセット電圧補正用直流電圧源１６０に共通接続される。

これらのステップＳ１〜Ｓ３により、帰還経路が開放されて帰還抵抗Ｒ４１，Ｒ４２の一端にオフセット電圧補正用直流電圧源１６０による直流電圧が印加される。この電圧値は、通常動作における無信号入力時の出力パルス信号ＯＵＴＰ，ＯＵＴＭの平均値（帰還されるべき電圧）と同一電圧（本実施形態では電源電圧１５Ｖの二分の一である７．５Ｖ）に設定される。

従って、帰還抵抗Ｒ４１，Ｒ４２の一端は帰還経路が形成された実際の無信号入力時と同様のバイアス条件に設定され、前述した様に抵抗値に差がある場合には正相側と逆相側とで抵抗に流れる電流値に差が生じ、オフセット電圧補正機能を備えた差動演算増幅器１１１の反転入力部と非反転入力部との間にオフセット電圧が発生する。

具体的には、７．５−１．６５＝５．８５［Ｖ］の電圧が帰還抵抗Ｒ４１と入力抵抗Ｒ３１に印加されるため、オフセット電圧補正機能を備えた差動演算増幅器１１１の逆相入力部には１．６５＋５．８５×Ｒ３１／（Ｒ３１＋Ｒ４１）［Ｖ］の電圧が印加される。同様に、オフセット電圧補正機能を備えた差動演算増幅器１１１の正相入力部には１．６５＋５．８５×Ｒ３２／（Ｒ３２＋Ｒ４２）［Ｖ］の電圧が印加される。両式から分かるように、入力抵抗Ｒ３１，Ｒ３２及び帰還抵抗Ｒ４１，Ｒ４２の抵抗値のばらつきに応じた電圧差（つまりオフセット電圧）が、オフセット電圧補正機能を備えた差動演算増幅器１１１の入力部に発生する。このオフセット電圧量は、帰還経路が形成されている通常動作における無信号入力時に発生するオフセット電圧量と等しい。

それに加えて、差動演算増幅器１０１が有するオフセット電圧が、オフセット電圧補正機能を備えた差動演算増幅器１１１の入力部に発生する。
また、オフセット電圧補正機能を備えた差動演算増幅器１１１自体が有するオフセット電圧は、入力換算オフセット電圧としてその入力部に発生する。
その結果、前述したすべての要因によるオフセット電圧がオフセット電圧補正機能を備えた差動演算増幅器１１１の入力部に集約されて現れ、そのオフセット電圧は、オフセット電圧補正機能を備えた差動演算増幅器１１１の増幅率だけ増幅されて出力信号ＳＣとＳＤに出力される。

従って、オフセット電圧補正機能を備えた差動演算増幅器１１１によってオフセット電圧補正を行う事で、上述のすべてのオフセット電圧が同時に補正される。
なお、オフセット電圧補正用電圧源１６０の電圧は、上記の電圧のみに限定されず任意に設定しても良い。

次に、制御回路１４１は、オフセット電圧補正機能を備えた差動演算増幅器１１１のオフセット電圧補正条件を変更する（ステップＳ４）。これにより、オフセット電圧補正機能を備えた差動演算増幅器１１１はオフセット電圧補正条件によって決定される所定の電圧のオフセット電圧を発生する。
ここで、上記Ｄ級増幅器が発生するオフセット電圧と極性が逆で大きさが等しいオフセット電圧がオフセット電圧補正機能を備えた差動演算増幅器１１１によって発生されると出力信号ＳＣ，ＳＤの電圧差が無くなるので、これらの電圧差を検出すれば最適なオフセット電圧補正が可能となる。

次に、制御回路１４１は、コンパレータ１４０の出力信号Ｃｏｍｐの信号レベルが初期状態から反転したか否かを判定し、反転しなかった場合はオフセット電圧量と極性が適当でないため、再度ステップＳ４に戻りオフセット電圧補正条件を変更する（ステップＳ５；Ｎｏ）。コンパレータ１４０の出力信号Ｃｏｍｐの信号レベルが反転した場合は、そのオフセット電圧補正条件でオフセット電圧が十分に小さくなった事を意味するので、ステップＳ６へ進む（ステップＳ５；Ｙｅｓ）。
なお、コンパレータ１４０を用いずに、オフセット電圧補正機能を備えた差動演算増幅器１１１の一方の出力信号（例えば信号ＳＣ）の信号レベルが反転したか否かを判定しても良い。

次に、制御回路１４１は、オフセット電圧補正条件をレジスタに記憶する（ステップＳ６）。このレジスタに記憶されたオフセット電圧補正条件を用いて、通常の増幅動作時においてオフセット電圧を補正する。
次に、図示しない制御回路が、スイッチＳＷＯＳ１，ＳＷＯＳ２をオンする（ステップＳ７）。

次に、図示しない制御回路が、スイッチＳＷＯＵＴ１をＢ１側に、スイッチＳＷＯＵＴ２をＢ２側に接続する（ステップＳ８）。
最後に、図示しない制御回路が、出力バッファの出力インピーダンスのハイインピーダンス状態を解除して通常状態に変更する（ステップＳ９）。これらのステップＳ７〜Ｓ９によって、Ｄ級増幅器は通常の増幅動作が行える様になる。

以上のオフセット電圧補正方法を実行する事により、入力抵抗Ｒ３１，Ｒ３２及び帰還抵抗Ｒ４１，Ｒ４２の抵抗値の差に起因するオフセット電圧に加えて、差動演算増幅器１０１及びオフセット電圧補正機能を備えた差動演算増幅器１１１の有するオフセット電圧も含んだオフセット電圧補正が行える。つまり、本構成を用いる事によって、Ｄ級増幅器全体のオフセット電圧補正が一度のオフセット電圧補正動作によって同時に行える。又、オフセット電圧補正は、オフセット電圧補正機能を備えた差動演算増幅器が１つで実行できるため、回路構成が複雑化せず、面積の増加も少なくできる。

次に、本実施形態に係るＤ級増幅器に用いるオフセット電圧補正機能を備えた差動演算増幅器１１１の一例について説明する。
図４は、オフセット電圧補正機能を備えた差動演算増幅器の回路図である。
同図において、１１００、１１０１は、本オフセット電圧補正機能を備えた差動演算増幅器の差動トランジスタ対を構成するＮＭＯＳトランジスタ、１１０２、１１０３は、オフセット電圧補正機能を備えた差動演算増幅器の負荷トランジスタ対を構成するＰＭＯＳトランジスタ、１１０４、１１０５は、オフセット電圧補正機能を備えた差動演算増幅器の出力段を構成するＰＭＯＳトランジスタ、１１０６、１１０７は、同相帰還用抵抗、１１０８、１１０９は、同相帰還増幅器の差動対を構成するＮＭＯＳトランジスタ、１１１０、１１１１は、同相帰還増幅器の負荷を構成するＰＭＯＳトランジスタである。

また、１１２２は、オフセット電圧補正機能を備えた差動演算増幅器のバイアス電流源、１１２３、１１２４は、オフセット電圧補正機能を備えた差動演算増幅器の出力段のバイアス電流源、１１２５は、同相帰還増幅器のバイアス電流源、ＳＷＣＴＲ１、ＳＷＣＴＲ２は、スイッチ、４０１〜４０４は、電流源切り替えスイッチ、４０５〜４０８は、電流源、４０９は、制御回路である。同図に示した構成要素によって、オフセット電圧補正機能を備えた差動演算増幅器が構成される。

ここで、オフセット電圧補正用の抵抗ＲｏｓＡの一端が、ＰＭＯＳトランジスタ１１０２のソースに接続され、他端は電源（ＶＤＤ）に接続されている。同様に、オフセット電圧補正用の抵抗ＲｏｓＢの一端が、ＰＭＯＳトランジスタ１１０３のソースに接続され、他端は電源（ＶＤＤ）に接続されている。

スイッチＳＷＣＴＲ１は、一端が抵抗ＲｏｓＡとＰＭＯＳトランジスタ１１０２のソースとの接続点に接続され、他端がスイッチＳＷＣＴＲ２の一端に接続されると共に、電流源切り替えスイッチ４０１〜４０４のそれぞれの一端に共通接続されている。スイッチＳＷＣＴＲ２の他端は、抵抗ＲｏｓＢとＰＭＯＳトランジスタ１１０３のソースとの接続点に接続されている。

電流源切り替えスイッチ４０１〜４０４の他端は、それぞれが電流源４０５〜４０８の一端に接続されている。また、電流源４０５〜４０８の他端は接地されている。
また、制御回路４０９は、電流源切り替えスイッチ４０１〜４０４に接続されている。図示した回路例では、制御回路４０９が４ビットのバイナリコードによって電流源切り替えスイッチ４０１〜４０４のオン状態、オフ状態を制御する。バイナリコードのＭＳＢは電流源切り替えスイッチ４０１を制御し、ＬＳＢは電流源切り替えスイッチ４０４を制御し、その間のビットは順番に電流源切り替えスイッチ４０２、４０３を制御する。

次に、本オフセット電圧補正機能を備えた差動演算増幅器によるオフセット電圧補正動作を説明する。
まず、差動増幅器を構成する各ＭＯＳトランジスタの電気的特性が本差動増幅器のオフセット電圧をもたらすことのない理想的な状態であり、差動増幅器の入力端子ＡＩＮＰ、ＡＩＮＮに印加される電圧が等しい定常状態を考える。また、差動増幅器のバイアス電流１１２２の電流値はＩｔとする。

先ず、スイッチＳＷＣＴＲ１及びＳＷＣＴＲ２がオフである時、抵抗ＲｏｓＡを流れる電流値はバイアス電流１１２２の電流値Ｉｔの半分であるＩｔ／２となる。従って、抵抗ＲｏｓＡによる電圧降下ＶＲｏｓＡは、
ＶＲｏｓＡ＝ＲｏｓＡ・Ｉｔ／２・・・（１）
と表せる。

次に、上記の状態からスイッチＳＷＣＴＲ１のみが閉じ、且つ電流源切り替えスイッチ４０４が閉じた場合、電流源Ｉｐｄによる電流が上記の定電流Ｉｔ／２に加算されて抵抗ＲｏｓＡに流れる。その結果、抵抗ＲｏｓＡによる電圧降下ＶＲｏｓＡ´は、
ＶＲｏｓＡ´＝ＲｏｓＡ・Ｉｐｄ＋ＲｏｓＡ・Ｉｔ／２・・・（２）
と表せる。

従って、加算された電流Ｉｐｄに起因する抵抗ＲｏｓＡによる電圧降下の変化分ｖｏｓＡは、式（１）と式（２）との差から、
ｖｏｓＡ＝ＲｏｓＡ・Ｉｐｄ・・・（３）
と表せる。
よって、この電圧降下の変化分ｖｏｓＡだけＰＭＯＳトランジスタ１１０２のゲート−ソース間電圧が減少し、その結果としてＰＭＯＳ１１０２を流れる電流値が減少する。その電流値の変化分ｉｏｓは、ＰＭＯＳ１１０２の相互コンダクタンスをｇｍｐとして、
ｉｏｓ＝ｖｏｓＡ・ｇｍｐ・・・（４）
と表せる。

従って、式（４）で示される電流値の変化分ｉｏｓを生じるＮＭＯＳトランジスタ１１００の入力換算オフセット電圧ｖｏｓｉは、ＮＭＯＳトランジスタ１１００の相互コンダクタンスをｇｍｎとして、
ｖｏｓｉ＝ｉｏｓ／ｇｍｎ・・・（５）
と表せる。

式（５）は、式（４）を代入すると、
ｖｏｓｉ＝ｖｏｓＡ・ｇｍｐ／ｇｍｎ・・・（６）
と変形される。
従って、本回路を用いる事により、式（６）で示される入力換算オフセット電圧ｖｏｓｉを得る事ができる。換言すれば、上記抵抗および電流を調整することにより、オフセット電圧補正量として入力換算オフセット電圧ｖｏｓｉを得ることができる。

次に、入力換算オフセット電圧ｖｏｓｉとして５０［μＶ］が必要な場合の各素子値と電流値を式（６）に基づいて具体的に求めた一例を示す。
式（６）におけるｇｍｐ／ｇｍｎは、増幅器の設計に依存するものであって一般的に１前後の値である。そこで、ｇｍｐ／ｇｍｎ＝１と仮定すると、式（６）からｖｏｓＡ＝ｖｏｓｉ・ｇｍｎ／ｇｍｐ＝５０［μＶ］である。ここで、式（３）からｖｏｓＡ＝Ｉｐｄ・ＲｏｓＡであるから、例えばＩｐｄ＝１［μＡ］の条件とすると、ＲｏｓＡ＝５０μ／１μ＝５０［Ω］となる。

このことは、差動増幅器が入力換算オフセット電圧５０［μＶ］を有した場合に、本オフセット電圧補正機能を備えた差動演算増幅器は、抵抗ＲｏｓＡとオフセット電圧補正用電流とにより、それを補正して等価的にオフセット電圧が無いものとする事ができることを意味している。さらに、抵抗ＲｏｓＡ又は電流Ｉｐｄを変化させれば、オフセット電圧補正量（入力換算オフセット電圧の大きさ）を自由に変化させる事ができる。
上述してきた説明においては、抵抗ＲｏｓＡ側にオフセット電圧補正用電流を発生させる例を示したが、ＳＷＣＴＲ１をオフにし、ＳＷＣＴＲ２をオンにして抵抗ＲｏｓＢ側にオフセット電圧補正用電流を発生させれば、極性が逆の入力換算オフセット電圧が得られる。

本オフセット電圧補正機能を備えた差動演算増幅器では、オフセット電圧補正用電流源Ｉｐｄ及び抵抗ＲｏｓＡがＰＭＯＳトランジスタ１１０２のソース電圧を制御する事でオフセット電流ｉｏｓを得ている。そのゲート−ソース間電圧は、抵抗ＲｏｓＡと電流Ｉｐｄにより決定された電圧ｖｏｓＡにより制御され、その結果オフセット電流ｉｏｓは、式（４）で示したｉｏｓ＝ｖｏｓＡ・ｇｍｐで決定される。
即ち、入力換算オフセット電圧ｖｏｓｉは、式（６）で示したｖｏｓｉ＝ｖｏｓＡ・ｇｍｐ／ｇｍｎで決定されるため、オフセット電流ｉｏｓを電流源によって直接的に与えるよりも感度が低く制御できる。

オフセット電圧補正用電流値の一例を求めると、本オフセット電圧補正機能を備えた差動演算増幅器では５０［μＶ］の入力換算オフセット電圧を得るために必要なオフセット電圧補正用電流は、前述の通り抵抗ＲｏｓＡ＝５０［Ω］の場合でＩｐｄ＝１［μＡ］であり、従来技術よりも精度良く得る事ができる。さらに、抵抗ＲｏｓＡ＝５［Ω］とすれば、必要な電流はＩｐｄ＝１０［μＡ］であり、より精度良く得られる。つまり、設計者は抵抗ＲｏｓＡとオフセット電圧補正用電流Ｉｐｄの組み合わせをｖｏｓＡ＝５０［μＶ］となる様に自由に決める事ができるので、オフセット電圧補正用電流を自由に設定できる。

即ち、本オフセット電圧補正機能を備えた差動演算増幅器においては、同じ大きさの入力換算オフセット電圧を得るために従来技術よりも大きなオフセット電圧補正用電流を用いる事ができる。その様な大きな電流値は、小さな電流値と比較して高精度に得る事ができるため、オフセット電圧補正量（入力換算オフセット電圧）をより精度良く制御する事ができる。
また、本オフセット電圧補正機能を備えた差動演算増幅器においては、従来技術よりも大きいオフセット電圧補正用電流を用いて小さい入力換算オフセット電圧を得る事もできるので、入力換算オフセット電圧の最少分解能を小さくする事が可能となり差動増幅器のオフセット電圧補正量を高精度に設定することができる。

これらに加えて、本オフセット電圧補正機能を備えた差動演算増幅器では入力換算オフセット電圧のプロセス変動に対する感度が低くなるので、特性変動が抑制され、プロセス変動に対して特性が安定化される。その理由は、プロセス変動が生じた際にＮＭＯＳとＰＭＯＳの相互コンダクタンスｇｍが、それぞれ同じ様に変動する傾向を有するので、数式（６）から理解されるように、それらの比である「ｇｍｐ／ｇｍｎ」は約一定となり、変動分を互いに打ち消しあうためである。例えばゲート酸化膜容量Ｃｏｘが変化した場合、ＰＭＯＳもＮＭＯＳも同じ割合で同じ方向に相互コンダクタンスｇｍが変化すると考えられる。従って、式（６）においてｇｍｐ／ｇｍｎの値は大きく変動しないので、オフセット電圧補正量に相当する入力換算オフセット電圧ｖｏｓｉは大きく変化せず、その変動が抑制される。
この様に、本オフセット電圧補正機能を備えた差動演算増幅器によれば、オフセット電圧補正量が環境変化に影響を受けにくく、差動増幅器のオフセット電圧を精度良く補正する事ができる。

次に、本オフセット電圧補正機能を備えた差動演算増幅器のオフセット電圧値設定動作を説明する。
本回路は、制御回路４０９から出力される４ビットのバイナリコードの各ビットに応じて電流源切り替えスイッチ４０１〜４０４を切り替える事で抵抗ＲｏｓＡ、ＲｏｓＢに流す電流値を変化させ、最適な入力換算オフセット電圧値を設定できる。

例えば、制御回路４０９から出力されるバイナリコードが００００の場合、電流源切り替えスイッチ４０１〜４０４はすべてオフであり、バイナリコードが１００１の場合、電流源切り替えスイッチ４０１はオン、４０２、４０３はオフ、４０４はオンとなる。４ビットのバイナリコードを用いたのは一例であり、この例に限定されるものではない。

また、電流源４０５〜４０８は、電流値に重み付けがなされており、この例では、電流源４０８は、電流値ｉｐｄ、電流源４０７は、電流値２ｉｐｄ、電流源４０６は、電流値４ｉｐｄ、電流源４０５は、電流値８ｉｐｄである。このような電流値とする事により、４ビットのバイナリコードを順次切り替える事で、電流値ｉｐｄを最小単位として最小０から最大１５ｉｐｄの範囲で任意の電流値に設定する事が可能となる。

また、スイッチＳＷＣＴＲ１がオン、ＳＷＣＴＲ２がオフの時には抵抗ＲｏｓＡに電流が流れるのに対して、スイッチＳＷＣＴＲ１がオフ、ＳＷＣＴＲ２がオンの時には抵抗ＲｏｓＢに電流が流れるため、極性の異なるオフセット電圧を付加する事ができる。
制御回路４０９は、電流源切り替えスイッチ４０１〜４０４のオン、オフを制御する。

次に、上述してきたオフセット電圧補正機能を備えた差動演算増幅器を用いてオフセット電圧を補正する方法を示す。
図５は、オフセット電圧補正方法を示したフローチャートである。
以下に説明するオフセット電圧補正方法は、前出の図３を用いて説明したＤ級増幅器のオフセット電圧補正方法におけるステップＳ４〜Ｓ６に相当するものである。

まず、制御回路４０９は、スイッチＳＷＣＴＲ１をオンし、ＳＷＣＴＲ２をオフする（ステップＳ５１）。
次に、制御回路４０９は、電流源切り替えスイッチ４０１〜４０４をすべてオンする（ステップＳ５２）。即ち、図４に示した回路例では、バイナリコードが１１１１に設定される。
次に、制御回路４０９は、電流源切り替えスイッチをバイナリコードで１オフする（ステップＳ５３）。例えば、バイナリコードが１１１１であった場合には１１１０に設定され、電流源切り替えスイッチ４０４のみがオフする。

次に、制御回路４０９は、本オフセット電圧補正機能を備えた差動演算増幅器の出力信号ＡＯＵＴＰ，ＡＯＵＴＮに接続され、それらの大きさを比較するコンパレータ１４０（図１に記載）の出力信号Ｃｏｍｐの信号レベルが反転したか否かを判定する（ステップＳ５４）。出力信号Ｃｏｍｐの信号レベルが反転すると、オフセット電圧の極性が反転した事を意味するので、その条件が適当なオフセット電圧補正条件となる。
出力信号Ｃｏｍｐの信号レベルが反転した場合（ステップＳ５４；Ｙｅｓ）、制御回路４０９は、バイナリコードをレジスタに記憶して（ステップＳ５９）、処理を終了する。出力信号Ｃｏｍｐの信号レベルが反転しなかった場合（ステップＳ５４；Ｎｏ）、ステップＳ５５へ移行する。

次に、制御回路４０９は、電流源切り替えスイッチがすべてオフであるか否かを判定する（ステップＳ５５）。すべてオフであった場合（Ｙｅｓ）、ステップＳ５６へ移行する。すべてオフではなかった場合（Ｎｏ）、ステップＳ５３へ戻る。
次に、制御回路４０９は、スイッチＳＷＣＴＲ１をオフし、ＳＷＣＴＲ２をオンする（ステップＳ５６）。これにより、逆極性のオフセット電圧が付加できる。

次に、制御回路４０９は、電流源切り替えスイッチをバイナリコードで１オンする（ステップＳ５７）。例えば、図４に示した４ビット構成の場合にバイナリコードが００００であった場合には０００１になり、電流源切り替えスイッチ４０４のみがオンする。
次に、制御回路４０９は、コンパレータ１４０の出力信号Ｃｏｍｐの信号レベルが反転したか否かを判定する（ステップＳ５８）。出力信号Ｃｏｍｐの信号レベルが反転した場合（ステップＳ５８；Ｙｅｓ）、制御回路４０９は、バイナリコードをレジスタに記憶して（ステップＳ６０）、処理を終了する。出力信号Ｃｏｍｐの信号レベルが反転しなかった場合（ステップＳ５８；Ｎｏ）、ステップＳ５９へ移行する。
次に、制御回路４０９は、電流源切り替えスイッチがすべてオンであるか否かを判定する（ステップＳ５９）。すべてオンであった場合（Ｙｅｓ）、制御回路４０９は、バイナリコードをレジスタに記憶して（ステップＳ６０）、処理を終了する。すべてオンではなかった場合（Ｎｏ）、ステップＳ５７へ戻る。
上述したようなオフセット電圧補正機能を備えた差動演算増幅器を用いる事により、本実施形態に係るＤ級増幅器が実現出来る。

（第２実施形態）
本実施形態では、第１実施形態とは異なる構成のＤ級増幅器においてオフセット電圧を補正する例について説明する。具体的には、パルス幅変調回路１２０として別の回路を用いたＤ級増幅器の例を示す。
図６は、本発明の第２実施形態に係るＤ級増幅器に用いられるパルス幅変調回路の回路図である。

同図に示すパルス幅変調回路を用いて構成されたＤ級増幅器（図１に示したＤ級増幅器の構成と同一）は、外部の信号源ＳＩＧからのアナログ入力信号ＡＩＮの信号レベルに応じて２つの出力端子の一方から所定レベルの信号を出力すると共に、他方から、三角波信号と前記信号レベルとを比較することにより上記アナログ入力信号をパルス幅変調して得られたパルス信号ＯＵＴＰ，ＯＵＴＭを生成して出力するように構成された所謂フィルタレス型のＤ級増幅器である。

次に、本実施形態に係るＤ級増幅器に用いられるパルス幅変調回路の構成を詳細に説明する。パルス幅変調回路１２０は、パルス幅変調部１２００と、三角波発生回路１４００と、信号変換部１５１０とから構成される。
パルス幅変調部１２００は、コンパレータ１２１，１２２から構成される。このうち、コンパレータ１２１の非反転入力部は上記オフセット電圧補正機能を備えた差動演算増幅器１１１の非反転出力部に接続され、コンパレータ１２２の非反転入力部は上記オフセット電圧補正機能を備えた差動演算増幅器１１１の反転出力部に接続される。これらコンパレータ１２１，１２２の各反転入力部には、三角波発生回路１４００から三角波信号（周期および波高値が一定の三角波信号）が共通に入力される。

信号変換部１５１０は、インバータ１５１Ａ，１５１Ｂ，１５１Ｆ，１５１Ｇ、遅延部１５１Ｅ、否定的論理積ゲート１５１Ｃ，１５１Ｈから構成される。
ここで、インバータ１５１Ａの入力部には、上述のパルス幅変調部１２００からパルス信号ＳＥが与えられ、このインバータ１５１Ａの出力部はインバータ１５１Ｂの入力部に接続される。インバータ１５１Ｂの出力部は否定的論理積ゲート１５１Ｃの一方の入力部に接続される。

また、遅延部１５１Ｅの入力部には、上述のパルス幅変調部１２００からパルス信号ＳＦが与えられ、この遅延部１５１Ｅの出力部はインバータ１５１Ｆの入力部に接続され、このインバータ１５１Ｆの出力部はインバータ１５１Ｇの入力部に接続される。インバータ１５１Ｇの出力部は否定的論理積ゲート１５１Ｈの一方の入力部に接続される。否定的論理積ゲート１５１Ｃの他方の入力部はインバータ１５１Ｆの出力部に接続され、否定的論理積ゲート１５１Ｈの他方の入力部はインバータ１５１Ａの出力部に接続される。

次に、本実施形態に係るＤ級増幅器の動作を説明する。
（１）無信号入力状態
アナログ入力信号ＡＩＮの信号レベルが０Ｖの場合、即ち無信号入力状態では、正相信号ＳＣの波形と逆相信号ＳＤの波形とが一致し、且つ、パルス信号ＳＥ，ＳＦのデューティ比が５０パーセントになるように三角波信号と正相信号ＳＣ及び逆相信号ＳＤとの関係が設定されている。

まず、増幅動作を説明する。
パルス幅変調回路以外の動作は、第１実施形態で説明した動作と同一であるため説明は省略する。
パルス幅変調部１２００のコンパレータ１２１，１２２は、積分回路１１０から出力される正相信号ＳＣ及び逆相信号ＳＤと、三角波発生回路１４００から出力される三角波信号とを比較することにより、パルス幅変調されたパルス信号ＳＥ，ＳＦを信号変換部１５１０に出力する。

ここで、パルス信号ＳＥ，ＳＦのハイレベルの期間（パルス幅）は正相信号ＳＡ及び逆相信号ＳＢの信号レベルに依存し、これら正相信号ＳＡ及び逆相信号ＳＢの信号レベルはアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）の信号レベルに依存する。従って、パルス信号ＳＥ，ＳＦのパルス幅はアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）の信号レベルに依存したものとなり、これによりパルス幅変調が実現されている。

続いて、信号変換部１５１０の動作を説明する。概略的には、信号変換部１５１０は、上記パルス信号ＳＥ，ＳＦを、アナログ入力信号ＡＩＮの信号レベルに応じて相補的にローレベル（所定レベル）となるパルス信号Ｐ，Ｍに変換する。パルス信号ＳＥは、インバータ１５１Ａ，１５１Ｂを介して否定的論理積ゲート１５１Ｃの一方の入力部に与えられる。パルス信号ＳＦは、遅延部１５１Ｅで一定時間だけ遅延された後、パルス信号Ｓｄとして遅延部１５１Ｅから出力される。このパルス信号Ｓｄはインバータ１５１Ｆにより反転されて上記否定的論理積ゲート１５１Ｃの他方の入力部に与えられると共に、インバータ１５１Ｆ，１５１Ｇを介して、否定的論理積ゲート１５１Ｈの他方の入力部に与えられる。

否定的論理積ゲート１５１Ｃは、パルス信号ＳＥがハイレベルであり且つパルス信号Ｓｄがローレベルである第１入力条件が満足されると、ローレベルを出力バッファ１３１に出力する。一方、否定的論理積ゲート１５１Ｈは、パルス信号ＳＥがローレベルであり且つパルス信号Ｓｄがハイレベルである第２入力条件（即ち第１入力条件とは相補的な入力条件）が満足されると、ローレベルを出力バッファ１３２に出力する。

ここで、本実施形態では、上記第１入力条件は、アナログ入力信号ＡＩＮ（＋）の信号レベルの極性が正の場合においてパルス幅変調されたパルス信号ＳＥ及びパルス信号Ｓｄの各信号レベルの特定の組み合わせとして設定され、上記第２入力条件は、アナログ入力信号ＡＩＮ（＋）の信号レベルの極性が負の場合においてパルス幅変調されたパルス信号ＳＥ及びパルス信号Ｓｄの各信号レベルの特定の組み合わせとして設定されている。

このように互いに相補的な関係にある第１及び第２入力条件を設定することにより、パルス幅変調されたパルス信号ＳＥ，ＳＦを、相補的にローレベルに固定される信号Ｐ，Ｍに変換することを可能としている。ただし、この例に限らず、パルス幅変調によるパルス信号ＳＥとパルス信号Ｓｄの各パルス幅の変化分に対応した各信号レベルの組み合わせであれば、任意に設定可能である。

ここで、無信号入力状態では、上記第１入力条件が満足される期間は、パルス信号ＳＥがハイレベルに遷移してからパルス信号Ｓｄがハイレベルに遷移するまでの一定期間であり、この期間は遅延部１５１Ｅでの遅延時間ｔＤに相当する。また、上記第２入力条件が満足される期間は、パルス信号ＳＥがローレベルに遷移してからパルス信号Ｓｄがローレベルに遷移するまでの一定期間であり、この期間もまた遅延部１５１Ｅでの遅延時間ｔＤに相当する。結局、無信号入力時には、信号変換部１５１０は、パルス信号ＳＣ，ＳＤを遅延時間ｔＤに相当する短いパルス幅（例えばデューティ比が１０パーセント）のパルス信号に変換し、これを上記三角波信号の周期で間欠的に出力する。

つまり、前述の否定的論理積ゲート１５１Ｃから出力されたパルス信号Pと否定的論理積ゲート１５１Ｈから出力されたパルス信号Mとが、出力バッファ１３１，１３２にそれぞれ入力され、図７（ａ）に示す様に反転されて出力パルス信号ＯＵＴＰ，ＯＵＴＭとして出力され、スピーカを駆動する。

（２）信号入力状態
次に、アナログ入力信号の信号レベルＡＩＮ（＋）が低下し、その逆極性のアナログ入力信号の信号レベルＡＩＮ（−）が上昇した状態では、積分回路１１０から出力される正相信号ＳＣの信号レベルが上昇すると共に逆相信号ＳＤの信号レベルが低下し、正相信号ＳＣの信号レベルが逆相信号ＳＤの信号レベルを上回る。なお、上述の遅延部１５１Ｅの遅延時間を無視している。

この結果、パルス信号ＳＥのデューティ比が増加すると共に、パルス信号ＳＦのデューティ比が減少する。従って、前述の第２入力条件が満足されることがなくなるので、図７（ｂ）に示す様に出力パルス信号ＯＵＴＭがローレベルに固定される。また、出力パルス信号ＯＵＴＰのパルス幅は、アナログ入力信号ＡＩＮの信号レベルに応じてパルス幅変調されたものとなる。

一方、アナログ入力信号の信号レベルＡＩＮ（＋）が上昇し、その逆極性のアナログ入力信号の信号レベルＡＩＮ（−）が低下した状態では、積分回路１１０から出力される正相信号ＳＣの信号レベルが低下すると共に逆相信号ＳＤの信号レベルが上昇し、逆相信号ＳＤの信号レベルが正相信号ＳＣの信号レベルを上回る。なお、上述の遅延部１５１Ｅの遅延時間を無視している。

この結果、パルス幅変調部１２００から出力されるパルス信号ＳＥのデューティ比が減少すると共に、パルス信号ＳＦのデューティ比が増加する。従って、前述の第１入力条件が満足されることがなくなるので、図７（ｃ）に示す様に出力パルス信号ＯＵＴＰがローレベルに固定される。また、出力パルス信号ＯＵＴＭのパルス幅は、アナログ入力信号ＡＩＮの信号レベルに応じてパルス幅変調されたものとなる。

以上のように、通常の増幅動作では、アナログ入力信号に応じて出力パルス信号ＯＵＴＰ，ＯＵＴＭのうちの一方がローレベルに固定され、他方がパルス幅変調されたパルスを含んだものとなる。このような出力パルス信号ＯＵＴＰ，ＯＵＴＭがスピーカに供給されると、スピーカの入力端子間に差電圧が発生し、スピーカが駆動される。
このように、本実施形態に係るＤ級増幅器は、Ｄ級増幅器の出力端子Ｔ２１，Ｔ２２に接続されるローパスフィルタを使用することなく、スピーカを駆動することができる所謂フィルタレス型の増幅器として機能することができる。

次に、オフセット電圧発生動作を説明する。
本実施形態に係るＤ級増幅器においても、オフセット電圧は第１実施形態と同じ原理で発生する。本実施形態における無信号入力時の出力パルス信号ＯＵＴＰ，ＯＵＴＭの平均値は、パルス幅に依存するものであって、例えば約１Vである。一方、信号ＳＡ，ＳＢの平均電圧は、それぞれ１．６５Ｖであるから、入力抵抗Ｒ３１，Ｒ３２及び帰還抵抗Ｒ４１，Ｒ４２にその電位差に応じた電流が流れる。従って、正相側と逆相側の抵抗値に差が存在する場合には、出力にオフセット電圧が発生する。

本実施形態においても、オフセット電圧補正動作は第１実施形態で説明した動作と同一であり、図３に示したフローに沿って行われる。その結果、正相側と逆相側との抵抗値の差に起因するオフセット電圧に加え、差動演算増幅器の有するオフセット電圧も同時に補正する事が出来る。

以下に、第１実施形態及び第２実施形態の効果をまとめる。
これまでに説明してきた実施形態によれば、この種の増幅器における入力抵抗と帰還抵抗の正相側と逆相側とで抵抗値に差が存在する場合に生じるオフセット電圧を、極めて簡単な構成（スイッチＳＷＯＳ１，ＳＷＯＳ２，ＳＷＯＵＴ１，ＳＷＯＵＴ２、オフセット電圧補正機能を備えた差動演算増幅器１１１、出力バッファ１３１，１３２の備える出力インピーダンス制御手段、コンパレータ１４０、制御回路１４１、オフセット電圧補正用直流電圧源１６０）を追加するだけで効果的に補正することが可能になる。

また、上記オフセット電圧に加えて、差動演算増幅器のオフセット電圧も含めて一度のオフセット電圧補正動作によって同時に補正する事が可能である。
また、スイッチＳＷＯＳ１，ＳＷＯＳ２をオフするため、入力信号が入力されている状態であってもオフセット電圧補正を行う事が可能である。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、オフセット電圧補正機能を備えた差動演算増幅器はいかなる構成の回路でも良く、図４に示した回路に限定されるものではない。また、Ｄ級増幅器の構成もいかなる構成でも良い。また、オフセット電圧補正用直流電圧源の電圧は、無信号入力時の出力パルス信号の平均電圧に限られず、例えば０V（グランド電圧）又は任意の電圧でも良い。

本発明の第１実施形態に係るＤ級増幅器の回路図である。 同上のＤ級増幅器の波形図である。 同上のＤ級増幅器のオフセット電圧補正方法を示したフローチャートである。 同上のＤ級増幅器に用いられるオフセット電圧補正機能を備えた差動演算増幅器の回路図である。 同上のＤ級増幅器に用いられるオフセット電圧補正機能を備えた差動演算増幅器のオフセット電圧補正方法を示したフローチャートである。 本発明の第２実施形態に係るＤ級増幅器に用いられるパルス幅変調回路の回路図である。 同上のＤ級増幅器の波形図である。 従来技術に係るＤ級増幅器の回路図である。

符号の説明

Ｒ１１，Ｒ１２；入力抵抗、Ｒ２１，Ｒ２２；帰還抵抗、ＳＷＯＵＴ１，ＳＷＯＵＴ２；スイッチ、１００；入力段増幅回路、１１０；積分回路、１２０；パルス幅変調回路、１３０；駆動回路、１４０；コンパレータ、１４１；制御回路、１６０；オフセット電圧補正用直流電圧源、１２００；パルス幅変調部、１４００；三角波発生回路、１５１０；信号変換部。

Claims (6)

1. 入力信号を入力する入力手段と、
   オフセット電圧補正機能を備えた差動演算増幅器からなり、前記入力手段を介して入力された入力信号を積分する積分手段と、
   前記積分手段の積分結果をパルス幅変調して前記積分結果がパルス幅に反映されたパルス信号を生成する変調手段と、
   前記パルス信号を出力する出力手段と、
   前記出力手段の出力信号を前記入力信号に重畳させて前記積分手段に帰還させる帰還手段と、
   前記入力手段を無信号入力状態に設定する入力制御手段と、
   前記無信号入力状態時に前記帰還手段によって帰還されるべき電圧に前記出力手段の出力信号の電圧を設定する出力制御手段と
   を備え、
   前記出力制御手段が、
   前記出力手段の出力インピーダンスをハイインピーダンス状態に制御する出力インピーダンス制御手段と、
   前記帰還手段によって帰還されるべき電圧を印加する電圧印加手段と、
   前記出力手段の出力と前記帰還手段の一端との接続を開放し、該帰還手段の一端を前記電圧印加手段に接続する信号経路制御手段と
   を備えた事を特徴とするＤ級増幅器。
2. 前記入力制御手段が、
   前記入力手段の入力抵抗と差動演算増幅器の入力部との間に接続されたスイッチである事を特徴とする請求項１に記載のＤ級増幅器。
3. 入力信号を入力する入力手段と、
   オフセット電圧補正機能を備えた差動演算増幅器からなり、前記入力手段を介して入力された入力信号を積分する積分手段と、
   前記積分手段の積分結果をパルス幅変調して前記積分結果がパルス幅に反映されたパルス信号を生成する変調手段と、
   前記パルス信号を出力する出力手段と、
   前記出力手段の出力信号を前記入力信号に重畳させて前記積分手段に帰還させる帰還手段と、
   前記入力手段を無信号入力状態に設定する入力制御手段と、
   前記無信号入力状態時に前記帰還手段によって帰還されるべき電圧に前記出力手段の出力信号の電圧を設定する出力制御手段と
   を備え、
   前記入力制御手段が、
   前記入力手段の入力抵抗と差動演算増幅器の入力部との間に接続されたスイッチである事を特徴とするＤ級増幅器。
4. 前記入力信号をパルス幅変調して該入力信号の信号レベルに応じてデューティ比が相補的に変化する第１及び第２パルス信号を生成して出力するように構成された事を特徴とする請求項１ないし３の何れか１項記載のＤ級増幅器。
5. 前記入力信号の信号レベルに応じて第１および第２の出力端子の一方から所定レベルの信号を出力すると共に、前記第１および第２の出力端子の他方から、パルス幅変調された前記パルス信号を出力するように構成された事を特徴とする請求項１ないし３の何れか１項記載のＤ級増幅器。
6. 入力信号を入力する入力手段と、
   オフセット電圧補正機能を備えた差動演算増幅器からなり、前記入力手段を介して入力された入力信号を積分する積分手段と、
   前記積分手段の積分結果をパルス幅変調して前記積分結果がパルス幅に反映されたパルス信号を生成する変調手段と、
   前記パルス信号を出力する出力手段と、
   前記出力手段の出力信号を前記入力信号に重畳させて前記積分手段に帰還させる帰還手段と、
   前記入力手段を無信号入力状態に設定する入力制御手段と、
   前記無信号入力状態時に前記帰還手段によって帰還されるべき電圧に前記出力手段の出力信号の電圧を設定する出力制御手段と
   を備え、
   前記入力信号をパルス幅変調して該入力信号の信号レベルに応じてデューティ比が相補的に変化する第１及び第２パルス信号を生成して出力するように構成された事を特徴とするＤ級増幅器。

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