JP5069323B2 - ポップ音防止回路およびポップ音防止方法 - Google Patents

Description

本発明は、ポップ音防止回路およびポップ音防止方法に関し、特にオーディオアンプの出力オフセットに起因するポップ音の発生を防止することのできるポップ音防止回路およびポップ音防止方法に関する。

携帯音楽プレーヤや携帯電話機、ゲーム等の電子機器で、電源を投入した時や切断した時、またミュート状態からミュート解除等を行ったときに発生する電圧変動が、スピーカやヘッドホンからポップ音として聞こえることがある。
このような、ポップ音が出力されるのを防止するためのポップ音防止回路として、例えば特許文献１の音声出力装置および音声出力方法がある。このポップ音防止回路においては、パワーオン時に、まず、基準電圧を抵抗およびキャパシタの時定数により決定される５０ｍｓ程度の時間で緩やかに立ち上げる。次に、スピーカの両端子間をショートした状態で、一方のドライバの出力をグランドレベルから４０ｍｓ程度かけて動作点まで緩やかに立ち上げる。最後に、他方のドライバの出力を緩やかに立ち上げる。また、パワーダウン時には、スピーカに接続される一方の端子をグランドに接続し、他方の端子をハイインピーダンスにする。

上述したような手順によって、スピーカとオーディオアンプとを接続する際に、基準電圧やドライバを立ち上げるタイミングを調整し、スピーカやヘッドホンに出力される電圧変動を緩やかにして可聴帯域の信号成分をなくすことで、パワーオンおよびパワーダウン時に発生するポップ音を防止していた。

特開２００９−９４６３５号公報

しかしながら、上述したポップ音防止回路では、スピーカとオーディオアンプとを接続した際に、アンプの出力オフセットによりスピーカの接続端子間の差電圧が変化することによって、スピーカからポップ音が出力される場合があった。
また、上述したポップ音防止回路は、基準電圧やドライバを立ち上げるために時間を要するため、パワーオンおよびパワーダウン時に時間を多く要した。
さらに、上述したポップ音防止回路では、パワーダウン時にスピーカの接続端子をグランドに接続するため、スピーカの接続端子が電源等にショートすると、接続の抵抗値にもよるが過電流が流れることによる発熱の可能性もあった。
そこで、本発明は、上記の課題に鑑み、パワーオンに時間を要さずに、オーディオアンプの出力オフセットに起因するポップ音を防止することのできるポップ音防止回路およびポップ音防止方法を提供することを目的とする。

本発明に係るポップ音防止回路およびポップ音防止方法は、上記の目的を達成するために、次のように構成される。
本発明に係る第１のポップ音防止回路は、自回路に接続される負荷からポップ音が出力されるのを防止するポップ音防止回路であって、入力信号と基準電圧との差電圧を増幅する差動入力用アンプと、前記差動入力用アンプの出力オフセットを補正する出力オフセット補正手段と、前記出力オフセット補正手段によって前記出力オフセットが補正された前記差動入力用アンプから出力される電圧を増幅する出力用アンプと、前記差動入力用アンプと前記出力用アンプとの間の電気的接続状態を切り替えるための第１のスイッチング手段と、前記出力用アンプと前記負荷との間の電気的接続状態を切り替えるための第２のスイッチング手段と、を２組備え、さらに、２組の前記第１および第２のスイッチング手段の電気的接続状態をオン状態とオフ状態とのいずれかにそれぞれ設定することにより、最初に前記出力オフセット補正手段によって前記差動入力用アンプの出力オフセットを補正する出力オフセット補正フェーズが実行され、次に前記出力用アンプによって前記差動入力用アンプから出力される電圧を入力として、前記負荷を所定の通常駆動力よりも弱い駆動力であるダミー駆動力でダミー駆動するダミー駆動フェーズが実行され、次に前記出力用アンプによって前記差動入力用アンプから出力される電圧を入力として、前記負荷を前記通常駆動力で通常駆動する通常駆動フェーズが実行されるように制御する制御手段と、を備えることを特徴とする。

上記のポップ音防止回路によれば、負荷を通常駆動させる際、オフセットキャリブレーションフェーズ、ダミー駆動フェーズ、通常駆動フェーズの一連の順番で負荷を駆動させる。まず、負荷とアンプとが接続される前に、オフセットキャリブレーション処理を行い、差動入力用アンプの出力オフセットを最小にしておくことで、後段に接続される負荷に入力されるＤＣ電圧の変位量を最小にしておく。これにより、負荷を接続したときに、アンプの出力オフセットにより負荷からポップ音が出力されるのを防止することが可能となる。さらに、オフセットキャリブレーション処理の後に、アンプと負荷とをすぐに接続するのではなく、負荷の片側端子のみをハイインピーダンス状態で、負荷を通常駆動力よりも弱い駆動力であるダミー駆動力で駆動させ、その後に負荷を通常駆動力で駆動させる。このとき、負荷の片側端子のみがハイインピーダンスであるので、負荷の両端子を同電位で保ちながらドライバと同じスピードで動作点まで立ち上げる。このため、基準電圧やスピーカ接続端子を安定動作点まで立ち上げるために多くの時間を必要としない。よって、待ち時間は回路が安定するだけの時間で良く、パワーオンに必要な時間を大幅に短縮することが可能となる。

本発明に係る第２のポップ音防止回路は、前記制御手段は、前記出力オフセット補正フェーズにおいて、２組の前記第１のスイッチング手段の電気的接続状態をオフ状態にそれぞれ設定するとともに、２組の前記第２のスイッチング手段の電気的接続状態をオフ状態にそれぞれ設定することにより、前記負荷の両端子の差電圧が零に保たれ、前記ダミー駆動フェーズにおいて、２組の前記第１のスイッチング手段の電気的接続状態をオン状態にそれぞれ設定するとともに、２組の前記第２のスイッチング手段のうち一方のスイッチング手段の電気的接続状態をオン状態に設定することにより、前記出力用アンプによって前記ダミー駆動力で出力された電圧が前記負荷の一方の端子のみに出力され、前記通常駆動フェーズにおいて、２組の前記第２のスイッチング手段のうち他方のスイッチング手段の電気的接続状態をオン状態に設定することにより、前記出力用アンプによって前記通常駆動力で出力された電圧が前記負荷の両端子に出力されるように制御することを特徴とする。

上記のポップ音防止回路によれば、オフセットキャリブレーションフェーズでは、負荷の両端子間の電圧をパワーダウン時と同じく零（０）に保ち、負荷を駆動させない。また、ダミー駆動フェーズでは、負荷の一方の端子のみに、出力用アンプの出力を接続して、負荷の片側端子のみをハイインピーダンスにする。これにより、負荷の両端子を同電位のまま、ドライバと同じスピードで動作点まで立ち上げる。最後に、通常駆動フェーズでは、負荷の両端子間に、出力用アンプによって通常駆動力で信号が出力され、負荷を通常駆動状態で駆動させることが可能となる。

本発明に係る第３のポップ音防止回路は、前記制御手段は、２組の前記第２のスイッチング手段の電気的接続状態をオフ状態にそれぞれ設定することにより、前記通常駆動フェーズが終了するように制御することを特徴とする。
上記のポップ音防止回路によれば、パワーダウン時には、負荷の両端子間をハイインピーダンス状態にしてパワーダウンさせる。このため、負荷の両端子間に差電圧が発生しない。よって、負荷からポップ音が出力されるのを防止することが可能となる。

本発明に係る第４のポップ音防止回路は、前記ダミー駆動フェーズにおいて、前記負荷をダミー駆動する前記出力用アンプと前記負荷との間に接続される抵抗素子を備えることを特徴とする。
上記のポップ音防止回路によれば、ダミー駆動フェーズの最初と、通常駆動フェーズの終了時とに、負荷の両端子間に１μ秒程度の電圧が瞬間的に発生する。この電圧は、瞬間的なものであるため可聴音とはならないが、この電圧を抵抗素子によってより小さく抑えることが可能となる。

本発明に係るポップ音防止方法は、負荷からポップ音が出力されるのを防止するポップ音防止方法であって、出力オフセット補正フェーズにおいて、前記負荷の両端子の電圧を零の状態で差動入力用アンプの出力オフセットを補正する出力オフセット補正処理と、ダミー駆動フェーズにおいて、前記出力オフセットが補正された前記差動入力用アンプから出力される電圧を、出力用アンプによって所定の通常駆動力よりも弱い駆動力であるダミー駆動力で出力し、当該出力した電圧を前記負荷の一方の端子のみに出力して前記負荷を駆動するダミー駆動処理と、前記通常駆動フェーズにおいて、前記出力オフセットが補正された前記差動入力用アンプから出力される電圧を、前記出力用アンプによって前記通常駆動力で出力し、当該出力した電圧を前記負荷の両端子に出力して前記負荷を駆動する通常駆動処理と、前記負荷の両端子をハイインピーダンスにして前記負荷の駆動を停止する駆動停止処理と、を有することを特徴とする。
上記のポップ音防止方法によれば、上記第１のポップ音防止回路と同様の作用を得ることが可能となる。

本発明によれば、負荷を通常駆動させる際、オフセットキャリブレーションフェーズ、ダミー駆動フェーズ、通常駆動フェーズの一連の順番で負荷を駆動させる。まず、負荷とアンプとを接続する前に、オフセットキャリブレーション処理を行うことで、負荷を接続したときに負荷に入力されるＤＣ電圧の変位量を最小にしておく。これにより、アンプの出力オフセットによって負荷からポップ音が出力されるのを防止することができる。

さらに、本発明によれば、オフセットキャリブレーション処理の後に、アンプと負荷をすぐに接続して負荷の両端子に接続される２つのドライバを立ち上げるのではなく、２つのドライバをダミー駆動させた後に通常駆動させるように段階的に立ち上げる。負荷の一方の端子のみをハイイピーダンスにすることで、負荷の両端子間の電圧を同電位で、ドライバと同じスピードで立ち上げる。このため、従来技術で説明したように基準電圧やスピーカ接続端子から出力する信号を立ち上げるために多くの時間を必要としない。よって、待ち時間は回路が安定するまでの時間だけで良く、パワーオンに要する時間を大幅に短縮することができる。
また、本発明によれば、パワーダウン時には、負荷の両端子間をハイインピーダンスにしてパワーダウンさせる。このため、負荷の両端子間に差電圧が発生することがなく、スピーカからポップ音が出力されるのを防止することができる。

本発明に係るポップ音防止回路１０の構成を示す回路図である。 制御部１１の構成を示すブロック図である。 本発明に係るポップ音防止回路１０のオフセットキャリブレーションフェーズにおける等価回路図である。 差動入力用アンプＡ２ａ，Ａ２ｂの内部のキャリブレーション回路３０の構成を示す回路図である。 差動入力用アンプＡ２ａ，Ａ２ｂに出力される調整用電圧Ｖｃａｌ２と、差動入力用アンプＡ２ａ，Ａ２ｂから出力される比較結果ＣＭＰとの関係を示すグラフである。 本発明に係るポップ音防止回路１０のダミー駆動フェーズにおける等価回路図である。 本発明に係るポップ音防止回路１０の通常駆動フェーズにおける等価回路図である。 本発明に係るポップ音防止回路１０の各フェーズにおける信号波形を示すタイムチャートである。

以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一符号によって示す。
（ポップ音防止回路１０の構成）
まず、図１を参照して、本発明に係るポップ音防止回路１０の構成を説明する。図１は、本発明に係るポップ音防止回路１０の構成を示す回路図である。
図１に示すポップ音防止回路１０は、制御部１１、シングル−ディファレンシャル回路１２、入力用抵抗Ｒ１ａ，Ｒ１ｂ、基準電圧生成用アンプＡ１、差動入力用アンプＡ２ａ，Ａ２ｂ、ダミー出力用アンプＡ３ａ，Ａ３ｂ、通常出力用アンプＡ４ａ，Ａ４ｂ、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ〜ＳＷ７ａ，ＳＷ７ｂ、調整用電圧出力回路１３ａ，１３ｂ、比較結果出力用アンプＡ５ａ，Ａ５ｂ、ダミー駆動用帰還抵抗Ｒ２ａ，Ｒ２ｂ、通常駆動用帰還抵抗Ｒ３ａ，Ｒ３ｂおよび出力用抵抗Ｒ４を備えて構成される。

制御部１１は、外部からパワーオン信号ＰＷＲを入力し、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ〜ＳＷ７ａ，ＳＷ７ｂの電気的接続状態を切り替えるための制御信号φ１〜φ４を出力し、ポップ音防止回路１０の全体を統括して制御するものである。
シングル−ディファレンシャル回路１２は、オーディオ信号を入力信号として入力し、この入力信号を、シングル信号からディファレンシャル信号に変換する回路である。そして、このシングル−ディファレンシャル回路１２から、２つの入力信号ＦＤＰ，ＦＤＮが出力される。

入力用抵抗Ｒ１ａ，Ｒ１ｂは、シングル−ディファレンシャル回路１２と差動入力用アンプＡ２ａ，Ａ２ｂの反転入力端子との間に接続され、シングル−ディファレンシャル回路１２から出力される信号がＶＣＰ−ＶＣＮ間に出力されるまでのゲインを決定するためのものである。通常Ｒ３ａ／Ｒ１ａ＝Ｒ２ａ／Ｒ１ａ、Ｒ３ｂ／Ｒ１ｂ＝Ｒ２ｂ／Ｒ１ｂに設定する。
基準電圧生成用アンプＡ１は、コモンモード電圧Ｖｃｍｓを所定のゲインで増幅し、基準電圧Ｖｃｍｓ＿ｂを生成するためのアンプである。
差動入力用アンプＡ２ａ，Ａ２ｂは、コモンモード電圧Ｖｃｍｓを所定のゲインで増幅して生成された基準電圧Ｖｃｍｓ＿ｂを基準電圧とし、入力信号ＦＤＰ，ＦＤＮのコモンモードのオフセット電圧や差動入力用アンプＡ２ａ，Ａ２ｂ自体の入力換算オフセット電圧等のオフセットを除去することで出力オフセットが除去された信号を出力するアンプである。

また、差動入力用アンプＡ２ａ，Ａ２ｂは、基準電圧Ｖｃｍｓ＿ｂを入力信号ＦＤＰ，ＦＤＮの基準電圧とし、差動入力用アンプＡ２ａ，Ａ２ｂの出力オフセットを除去するためのオフセットキャリブレーション時に、後述する調整用電圧Ｖｃａｌ１，Ｖｃａｌ２によって変化する２つの差動出力電流を比較する比較器になる、そして、差動入力用アンプＡ２ａ，Ａ２ｂは、２つの電流値が等しくなって上述した出力オフセットの極性が反転した時点で、比較結果ＣＭＰをＬレベルからＨレベルまたはＨレベルからＬレベルに反転して出力する。

ダミー出力用アンプＡ３ａ，Ａ３ｂは、差動入力用アンプＡ２ａ，Ａ２ｂから出力される出力オフセットが除去された入力信号を、通常駆動状態における駆動力である通常駆動力よりも弱い駆動力であるダミー駆動力で出力するアンプである。つまり、ダミー出力用アンプＡ３ａ，Ａ３ｂは、スピーカＳＰを通常駆動状態で駆動させるためのものではなく、ポップ音防止回路１０と共にスピーカＳＰの出力端子ＶＣＰ、ＶＣＮを安定動作点まで立ち上げる（ダミー駆動状態で駆動させる）ためのものである。

通常出力用アンプＡ４ａ，Ａ４ｂは、差動入力用アンプＡ２ａ，Ａ２ｂから出力される出力オフセットが除去された入力信号を、スピーカＳＰを通常駆動時の駆動力で出力するアンプである。なお、上述したダミー出力用アンプＡ３ａ，Ａ３ｂはポップ音防止回路１０を安定動作点まで立ち上げると共に、スピーカＳＰの出力端子ＶＣＰ，ＶＣＮを安定動作点まで立ち上げるためのものである。このため、ダミー出力用アンプＡ３ａ，Ａ３ｂはスピーカＳＰに電流を供給する必要がないため、ダミー出力用アンプＡ３ａ，Ａ３ｂの駆動力は通常出力用アンプＡ４ａ，Ａ４ｂの駆動力よりも弱くてもよい。

スイッチング素子ＳＷ１ａ，ＳＷ１ｂ〜ＳＷ７ａ，ＳＷ７ｂは、制御部１１からの制御信号φ１〜φ４に基づいて、電気的接続状態をオン状態とオフ状態とのいずれかに設定することによって、入力信号ＦＤＰ，ＦＤＮの出力オフセットをなくすオフセットキャリブレーション処理を行うためのオフセットキャリブレーション回路、ポップ音防止回路１０と共にスピーカＳＰの出力端子ＶＣＰ，ＶＣＮを安定動作点まで立ち上げるためのダミー駆動用回路、およびスピーカＳＰを通常駆動させるための通常駆動用回路を形成するための素子である。

調整用電圧出力回路１３ａ，１３ｂは、差動入力用アンプＡ２ａ，Ａ２ｂに対して、オフセットキャリブレーション処理を行うために調整用電圧Ｖｃａｌ１，Ｖｃａｌ２を出力するための回路である。
比較結果出力用アンプＡ５ａ，Ａ５ｂは、差動入力用アンプＡ２ａ，Ａ２ｂから出力される比較結果ＣＭＰを増幅して、比較出力が電源またはグランドまでスイングできるようにするための回路である。

ダミー駆動用帰還抵抗Ｒ２ａ，Ｒ２ｂは、ダミー出力用アンプＡ３ａ，Ａ３ｂから出力された信号を差動入力用アンプＡ２ａ，Ａ２ｂの反転入力端子側に帰還させるための帰還回路の途中に接続される帰還抵抗である。
通常駆動用帰還抵抗Ｒ３ａ，Ｒ３ｂは、通常出力用アンプＡ４ａ，Ａ４ｂから出力された信号を差動入力用アンプＡ２ａ，Ａ２ｂの反転入力端子側に帰還させるための帰還回路の途中に接続される帰還抵抗である。

出力用抵抗Ｒ４は、ダミー出力用アンプＡ３ａの出力端子および通常出力用アンプＡ４ａの出力端子とスピーカ接続端子ＶＣＰとの間に接続され、スイッチ切り替え時にダミー出力用アンプＡ３ａから出力される電圧の過渡的な変化を抑えるための抵抗素子である。
本実施形態に係るポップ音防止回路１０は、差動入力用アンプＡ２ａ，Ａ２ｂの差動入力ステージと、ダミー出力用アンプＡ３ａ，Ａ３ｂおよび通常出力用アンプＡ４ａ，Ａ４ｂの出力ステージとからなる２ステージで構成されている。なお、ポップ音防止回路１０を構成するステージ数は２ステージに限定されず、負荷の容量や用途等に合わせて任意のステージ数で構成すれば良い。

また、ポップ音防止回路１０の後段には、スピーカ接続端子ＶＣＰ，ＶＣＮを介して負荷としてスピーカＳＰが接続される。従って、ポップ音防止回路１０は、スピーカ接続端子ＶＣＰを介してスピーカＳＰと接続される上ステージ側のドライブと、スピーカ接続端子ＶＣＮを介してスピーカＳＰと接続される下ステージ側のドライブとの２つのドライブを有する。なお、本実施形態において、ポップ音防止回路１０の後段に接続されるスピーカＳＰは、８Ω程度のインピーダンスを有するものとして説明する。

（制御部１１の構成）
続いて、図２を参照して、制御部１１の構成を説明する。図２は、制御部１１の構成を示すブロック図である。
図２に示す制御部１１は、クロック信号生成部１１ａ、制御信号生成部１１ｂおよびＯＲ回路１１ｃを備えて構成される。
クロック信号生成部１１ａは、所定の周波数のクロック信号φ０を生成し、制御信号生成部１１ｂに出力するための回路である。
制御信号生成部１１ｂは、パワーオン信号ＰＷＲをＬレベルからＨレベルで入力すると、クロック信号φ０に合わせて、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ〜ＳＷ７ａ，ＳＷ７ｂの電気的接続状態を切り替えるための制御信号φ１，φ３，φ４を生成する。
ＯＲ回路１１ｃは、制御信号φ１と制御信号φ３とを入力し、そのＯＲ値を制御信号φ２として出力するための回路である。

（ポップ音防止回路１０のオフセットキャリブレーションフェーズにおける動作）
続いて、本発明に係るポップ音防止回路１０の各フェーズにおける動作を説明する。
まず、図３〜図５を参照して、本発明に係るポップ音防止回路１０のオフセットキャリブレーションフェーズにおける動作を説明する。図３は本発明に係るポップ音防止回路１０のオフセットキャリブレーションフェーズにおける等価回路図であり、図４は差動入力用アンプＡ２ａ，Ａ２ｂの内部のキャリブレーション回路３０の構成を示す回路図であり、図５は差動入力用アンプＡ２ａ，Ａ２ｂに出力される調整用電圧Ｖｃａｌ２と、差動入力用アンプＡ２ａ，Ａ２ｂから出力される比較結果ＣＭＰとの関係を示すグラフである。

まず、図３に示すように、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂの電気的接続状態がオン状態になり、スイッチング素子ＳＷ３ａ，ＳＷ３ｂ〜ＳＷ７ａ，ＳＷ７ｂの電気的接続状態がオフ状態になることで、オフセットキャリブレーション回路が形成される。このオフセットキャリブレーション回路によって、基準電圧Ｖｃｍｓ＿ｂを入力信号ＦＤＰ，ＦＤＮの基準電圧とし、差動入力用アンプＡ２ａ，Ａ２ｂの出力オフセットを除去するオフセットキャリブレーションフェーズが実行される。

ここで、差動入力ステージの差動入力用アンプＡ２ａ，Ａ２ｂのゲインをＧ１、差動入力用アンプＡ２ａ，Ａ２ｂの入力換算オフセットをＶｏｆｆ１、出力ステージの通常出力用アンプＡ４ａ，Ａ４ｂの入力換算オフセットをＶｏｆｆ２とする。すると、差動入力用アンプＡ２ａ，Ａ２ｂと通常出力用アンプＡ４ａ，Ａ４ｂとから負帰還を構成する２ステージアンプの出力Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｍｓ＿ｂ−Ｖｏｆｆ１−（１／Ｇ１）Ｖｏｆｆ２ ……式（１）
のように表すことができる。

通常、後ステージの通常出力用アンプＡ４ａ，Ａ４ｂの入力換算オフセットＶｏｆｆ２は、前ステージの差動入力用アンプＡ２ａ，Ａ２ｂのゲインＧ１によって抑えることができる。このため、差動入力用アンプＡ２ａ，Ａ２ｂの入力換算オフセットＶｏｆｆ１を抑えることによって、２ステージアンプの出力Ｖｏｕｔを期待値である基準電圧Ｖｃｍｓ＿ｂにすることができる。要するに、本実施形態でいうキャリブレーション処理とは、主に差動入力用アンプＡ２ａ，Ａ２ｂの入力換算オフセットＶｏｆｆ１を抑えるための処理のことである。

差動入力用アンプＡ２ａ，Ａ２ｂの非反転入力端子には、Ｖｃｍｓ＿ｂ電位が入力される。また、差動入力用アンプＡ２ａ，Ａ２ｂの反転入力端子には、シングル−ディファレンシャル回路１２から出力される入力信号ＦＤＰ，ＦＤＮが入力される。ただし、入力信号ＦＤＰ，ＦＤＮには、ダミー駆動用帰還抵抗Ｒ２ａ，Ｒ２ｂを介して、Ｖｃｍｓ＿ｂ電位が加えられている。また、入力信号ＦＤＰ，ＦＤＮに含まれるオフセット電圧Ｖｏｆｆ１を考慮すると、Ｒ２ａ＝Ｒ１ａ、Ｒ２ｂ＝Ｒ１ｂとした場合、差動入力用アンプＡ２ａ，Ａ２ｂの反転入力端子には、Ｖｃｍｓ＿ｂ＋（１／２）Ｖｏｆｆ１電位が入力されることになる。

また、図４に示すように、差動入力用アンプＡ２ａ，Ａ２ｂの内部のキャリブレーション回路３０は、Ｐ型ＭＯＳトランジタ３１〜３３およびＮ型ＭＯＳトランジタ３４，３５によって構成される。なお、このキャリブレーション回路３０はオフセットキャリブレーションが可能なように構成された差動入力用アンプの一例であり、オフセットキャリブレーションが可能な回路であればこの構成に限らない。

そして、キャリブレーション回路３０の入力端子ＰＩＮには、差動入力用アンプＡ２ａ，Ａ２ｂの非反転入力端子から入力された基準電圧Ｖｃｍｓ＿ｂが入力される。また、入力端子ＮＩＮには、差動入力用アンプＡ２ａ，Ａ２ｂの反転入力端子から入力されたＶｃｍｓ＿ｂ＋（１／２）Ｖｏｆｆ１が入力される。
また、入力端子ＰＢＵＬＫには、調整用電圧出力回路１３ａ，１３ｂから出力される調整用電圧Ｖｃａｌ１＝（Ｖｄｄ−Ｖｃａｌ＿ｍｉｎ）／２＋Ｖｃａｌ＿ｍｉｎが入力される。また、入力端子ＮＢＵＬＫには、調整用電圧出力回路１３ａ，１３ｂから出力される調整用電圧Ｖｃａｌ２＝Ｖｃａｌ＿ｍｉｎ〜Ｖｄｄが入力される。

入力端子ＮＢＵＬＫに入力されるＶｃａｌ＿ｍｉｎ〜Ｖｄｄの電圧は、調整用電圧出力回路１３ａ，１３ｂから出力することが可能な電圧の範囲である。つまり、Ｖｃａｌ＿ｍｉｎ〜Ｖｄｄの電圧は、調整用電圧出力回路１３ａ，１３ｂによって電圧を調整することが可能な範囲である。また、入力端子ＰＢＵＬＫに入力される（Ｖｄｄ−Ｖｃａｌ＿ｍｉｎ）／２＋Ｖｃａｌ＿ｍｉｎは、調整用電圧出力回路１３ａ，１３ｂが出力可能な電圧の範囲における中間の値である。

図５に示すように、まず入力端子ＮＢＵＬＫには調整用電圧出力回路１３ａ，１３ｂから例えば初期値としてＶｃａｌ＿ｍｉｎが入力される。このとき、図５中に矢印で示す箇所の電流Ｉ１，Ｉ２の関係は、Ｉ１＞Ｉ２またはＩ１＜Ｉ２のいずれかである。このため、Ｉ１＝Ｉ２の状態になるように、調整用電圧出力回路１３ａ，１３ｂは、Ｉ１＞Ｉ２ならば調整用電圧Ｖｃａｌ２をＶｃａｌ＿ｍｉｎからＶｄｄまで徐々に増加させていく。また、調整用電圧出力回路１３ａ，１３ｂは、Ｉ１＜Ｉ２ならば、調整用電圧Ｖｃａｌ２をＶｄｄからＶｃａｌ＿ｍｉｎまで徐々に減少させていけばよい。

なお、調整用電圧Ｖｃａｌ２を変化させる方法は、どのような方法であっても良い。例えば、調整用電圧Ｖｃａｌ２を１／２、１／２±１／４、１／２±１／４±１／８、……と変化させていき、電流Ｉ１と電流Ｉ２とを逐次比較していく。また、８ビット程度の逐次比較レジスタ等に逐次比較結果を保持することができるようにしておく。まず、逐次比較結果の上位の４ビットで、大まかに出力オフセットを除去しておく。さらに、逐次比較結果の下位４ビットで、精度良く出力オフセットを除去すると良い。

そして、図５中に矢印で示すＩ１＝Ｉ２の状態になったとき、出力端子ＯＵＴから出力される比較結果ＣＭＰは、ＬレベルとＨレベルとが反転して出力される。このとき、電流Ｉ１と電流Ｉ２とのずれが最も少なく、差動入力用アンプＡ２ａ，Ａ２ｂの出力オフセットが最も少ない状態である。また、調整用電圧出力回路１３ａ，１３ｂは、このときの調整用電圧Ｖｃａｌ２を保持し、調整用電圧Ｖｃａｌ２を出力し続ける。そして、オフセットキャリブレーションフェーズを終了する。

なお、オフセットキャリブレーションフェーズの動作中は、差動入力用アンプＡ２ａ，Ａ２ｂはパワーオン状態であるが、ダミー出力用アンプＡ３ａ，Ａ３ｂおよび通常出力用アンプＡ４ａ，Ａ４ｂはパワーオフ状態のままである。従って、スピーカＳＰの両端子とポップ音防止回路１０とは切断状態にある。このため、スピーカ接続端子ＶＣＰ，ＶＣＮの端子間電圧は０Ｖである。つまり、スピーカ接続端子ＶＣＰ，ＶＣＮは、ＨｉＺ状態（以下、休止状態という）である。

上述したように、スピーカＳＰとアンプとが接続される前の段階で、差動入力用アンプＡ２ａ，Ａ２ｂの出力オフセットを除去するオフセットキャリブレーション処理を行うことで、スピーカＳＰを接続したときにスピーカＳＰに出力されるＤＣ電圧の変位量を最小にして可聴帯域の信号成分を最小にすることできる。これにより、スピーカＳＰを接続したときに必然的に発生するスピーカの端子間電圧の変移はおおよそ１ｍＶ以下に抑えることができるため、アンプの出力オフセットによってスピーカＳＰからポップ音が出力されるのを防止することができる。

（ポップ音防止回路１０のダミー駆動フェーズにおける動作）
続いて、図６を参照して、本発明に係るポップ音防止回路１０のダミー駆動フェーズにおける動作を説明する。図６は、本発明に係るポップ音防止回路１０のダミー駆動フェーズにおける等価回路図である。
オフセットキャリブレーションフェーズが終了すると、図６に示すように、スイッチング素子ＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｂの電気的接続状態がオン状態になり、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ５ａ，ＳＷ５ｂ〜ＳＷ７ａ，ＳＷ７の電気的接続状態がオフ状態になることで、ダミー駆動回路が形成される。そして、ダミー駆動回路によって、スピーカＳＰをダミー出力用アンプＡ３ａ，Ａ３ｂで駆動するダミー駆動フェーズが実行される。

ダミー駆動フェーズにおいては、スイッチング素子ＳＷ１ａ，ＳＷ１ｂの電気的接続状態が切断状態となり、比較結果出力用アンプＡ５ａ，Ａ５ｂから調整用電圧出力回路１３ａ，１３ｂに比較結果ＣＭＰは出力されていない。ただし、上述したように調整用電圧出力回路１３ａ，１３ｂは、オフセットキャリブレーションフェーズで決定した調整用電圧Ｖｃａｌ２を出力し続けている。これにより、差動入力用アンプＡ２ａ，Ａ２ｂからは、基準電圧Ｖｃｍｓ＿ｂを基準とし、差動入力用アンプＡ２ａ，Ａ２ｂの出力オフセットを除去した電圧が出力される。

また、このダミー駆動フェーズにおいては、通常出力用アンプＡ４ａ，Ａ４ｂがパワーオフ状態であるが、ダミー出力用アンプＡ３ａ，Ａ３ｂがパワーオン状態となる。また、ダミー駆動用帰還抵抗Ｒ２ａ、Ｒ２ｂにより負帰還が形成され、ポップ音防止回路１０をダミー駆動回路として安定動作点まで立ち上げる。そして、ダミー出力用アンプＡ３ａ，Ａ３ｂからは、差動入力用アンプＡ２ａ，Ａ２ｂの出力オフセットが除去された電圧が出力される。ただし、ダミー出力用アンプＡ３ａ，Ａ３ｂは、スピーカＳＰに電流を供給する必要がないため、その駆動力は、通常出力用アンプＡ４ａ，Ａ４ｂの駆動力と比べて小さい。従って、ダミー出力用アンプＡ３ａ，Ａ３ｂの出力は、Ｖｃｍｓ＿ｂ電位となる。

そして、スピーカＳＰの出力端子ＶＣＰにはダミー出力用アンプＡ３ａの出力が出力用抵抗Ｒ４を介して出力されるため、スピーカＳＰの出力端子ＶＣＰはＶｃｍｓ＿ｂ電位となる。しかしながら、ダミー出力用アンプＡ３ｂの出力は、スピーカＳＰの出力端子ＶＣＮに接続されないため、オフセットキャリブレーションフェーズのときと同様に、休止状態のままである。つまり、ダミー駆動フェーズにおいては、スピーカＳＰの一方の端子のみが電気的に接続されていない状態であるハイインピーダンス状態になる。
このため、スピーカ接続端子ＶＣＮの電圧は、スピーカ接続端子ＶＣＰの電圧と同じＶｃｍｓ＿ｂ電位となる。そして、スピーカ接続端子ＶＣＮとスピーカ接続端子ＶＣＰは同電位の状態のまま、スピーカ接続端子ＶＣＰ側のドライバと同じスピードで動作点まで安定して立ち上がる。

これにより、従来技術で説明したように基準電圧やスピーカ接続端子から出力する信号をゆっくり立ち上げる必要がない。また、待ち時間はオフセットキャリブレーションに要する時間とドライバの動作が安定するまでの時間だけで良いので、オフセットキャリブレーションの精度にもよるが、待ち時間を２ｍｓ程度にすることができる。このように、ドライバのパワーオンに要する時間を大幅に短縮することができる。
そして、スピーカＳＰが安定動作点に立ち上がるまでダミー駆動フェーズを継続し、スピーカＳＰが安定動作点まで立ち上がったら、ダミー駆動フェーズが終了する。

（ポップ音防止回路１０の通常駆動フェーズにおける動作）
続いて、図７を参照して、本発明に係るポップ音防止回路１０の通常駆動フェーズにおける動作を説明する。図７は、本発明に係るポップ音防止回路１０の通常駆動フェーズにおける等価回路図である。
ドライバがダミー駆動状態で安定して動作すると、図７に示すように、スイッチング素子ＳＷ３ａ，ＳＷ３ｂ，ＳＷ５ａ，ＳＷ５ｂ〜ＳＷ７ａ，ＳＷ７ｂの電気的接続状態がオン状態になり、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ４ａ，ＳＷ４ｂの電気的接続状態がオフ状態になることで、通常駆動回路が形成される。そして、通常駆動回路によって、スピーカＳＰを通常駆動状態で駆動する通常駆動フェーズが実行される。

通常出力用アンプＡ４ａ，Ａ４ｂは、ダミー駆動フェーズではパワーオフ状態であったが、この通常駆動フェーズではパワーオン状態となる。また、通常駆動フェーズであるので、ダミー出力用アンプＡ３ａ，Ａ３ｂはパワーオフ状態にしても良いが、ダミー出力用アンプＡ３ａ，Ａ３ｂをパワーオフ状態にせずそのままパワーオン状態にしておくことで、ダミー出力用アンプＡ３ａ，Ａ３ｂは、スピーカＳＰを通常駆動状態で駆動するためのアンプとして、通常出力用アンプＡ４ａ，Ａ４ｂと兼用することができる。これにより、ポップ音防止回路１０は、通常駆動用ドライバとして機能する。

通常駆動状態では、出力用抵抗Ｒ４がバイパスされるように回路が形成されるため、スピーカＳＰのスピーカ接続端子ＶＣＰは、ダミー出力用アンプＡ３ａおよび通常出力用アンプＡ４ａが出力するスピーカ駆動信号の電圧になる。また、スピーカＳＰのスピーカ接続端子ＶＣＮも、休止状態からダミー出力用アンプＡ３ｂおよび通常出力用アンプＡ４ｂが出力するスピーカ駆動信号の電位になる。
このように、スピーカＳＰは、オフセットキャリブレーションフェーズ、ダミー駆動フェーズ、ダミー駆動フェーズの順番でパワーオンされる。なお、スピーカＳＰをパワーダウンさせる時には、スピーカ接続端子ＶＣＰ，ＶＣＮの端子間に差電圧が発生することがないように、スピーカＳＰのスピーカ接続端子ＶＣＰ，ＶＣＮをハイインピーダンスにして、スピーカＳＰをパワーダウンさせる。スピーカ接続端子ＶＣＰ，ＶＣＮの端子間に差電圧が発生することがないため、ポップ音が出力されるのを防止することができる。

なお、パワーダウン時にスピーカ接続端子をグランドに接続することがないため、スピーカ接続端子が電源等にショートしてもパワーダウン時に過電流が発生することがない。また、スピーカ接続端子が電源等にショートした状態でパワーオンすると、当然のことながら過電流が発生してしまうが、過電流保護回路等を用いて回路を保護すれば良い。

（ポップ音防止回路１０の動作の流れ）
次に、図８を参照して、本発明に係るポップ音防止回路１０の一連の動作の流れを説明する。図８は、本発明に係るポップ音防止回路１０の各フェーズにおける電圧波形を示すタイムチャートである。
図８に示すように、制御部１１は、外部からパワーオン信号ＰＷＲがＬレベルからＨレベルで入力すると、パワーオン処理を開始し、まず基準電圧Ｖｃｍｓ＿ｂを０Ｖから立ち上げる。

オフセットキャリブレーションフェーズになると、制御信号φ１がＨレベルとなると、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂの電気的接続状態がオン状態になる。また、制御信号φ２〜φ４がＬレベルであるので、スイッチング素子ＳＷ３ａ，ＳＷ３ｂ〜ＳＷ７ａ，ＳＷ７ｂの電気的接続状態がオフ状態のままである。これにより、図３に示したようなオフセットキャリブレーション回路が形成される。

このオフセットキャリブレーション回路により実行されるオフセットキャリブレーション処理では、上述したように基準電圧Ｖｃｍｓ＿ｂを入力信号ＦＤＰ，ＦＤＮの基準電圧とし、差動入力用アンプＡ２ａ，Ａ２ｂの出力オフセットを除去する。このため、差動入力用アンプＡ２ａ，Ａ２ｂの出力は、徐々に基準電圧Ｖｃｍｓ＿ｂに近づいていく。そして、差動入力用アンプＡ２ａ，Ａ２ｂの出力が基準電圧Ｖｃｍｓ＿ｂに安定すると、オフセットキャリブレーション処理が終了する。このとき、ポップ音防止回路１０とスピーカＳＰとは切断状態にある。このため、スピーカＳＰの出力端子ＶＣＰ，ＶＣＮは休止状態であり、スピーカ接続端子ＶＣＰ，ＶＣＮの端子間電圧は０Ｖである。

続いて、オフセットキャリブレーションからダミー駆動フェーズになると、制御信号φ２がＨレベルとなり、スイッチング素子ＳＷ３ａ，ＳＷ３ｂの電気的接続状態がオン状態になる。また、制御信号φ３がＨレベルとなり、スイッチング素子ＳＷ４ａ，ＳＷ４ｂの電気的接続状態がオン状態になる。制御信号φ４はＬレベルのままで、制御信号φ１がＬレベルとなり、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ５ａ，ＳＷ５ｂ〜ＳＷ７ａ，ＳＷ７ｂの電気的接続状態がオフ状態になる。これにより、図６に示したようなダミー駆動回路が形成される。

このダミー駆動回路によって実行されるダミー駆動状態では、上述したようにポップ音防止回路１０をダミー駆動用回路として、差動入力用アンプＡ２ａ，Ａ２ｂ、ダミー出力用アンプＡ３ａ，Ａ３ｂが安定動作点まで立ち上がる。このとき、ポップ音防止回路１０とスピーカＳＰの出力端子ＶＣＰとが接続され、スピーカＳＰの出力端子ＶＣＮは休止状態のままである。このため、スピーカ接続端子ＶＣＰ，ＶＣＮの端子電圧は、それぞれ基準電圧Ｖｃｍｓ＿ｂとなる。このため、スピーカＳＰのスピーカ接続端子ＶＣＰ，ＶＣＮは同電位のまま、ポップ音防止回路１０と同じスピードで安定して立ち上がる。そして、スピーカ接続端子ＶＣＰ，ＶＣＮの端子電圧がそれぞれ基準電圧Ｖｃｍｓ＿ｂに安定すると、ダミー駆動フェーズが終了する。

なお、ポップ音防止回路１０とスピーカＳＰの出力端子ＶＣＰとが接続される際（図８中に矢印Ａで示すタイミング）に、スピーカ接続端子ＶＣＰ，ＶＣＮの端子間に電圧が発生するが、１μ秒程度の瞬間的に発生する電圧であるため、可聴音とならない。また、この電圧は、出力用抵抗Ｒ４が接続されていない場合には１０ｍＶ程度であるが、出力用抵抗Ｒ４が接続されていることにより１ｍＶ程度に抑えることができる。

続いて、ダミー駆動フェーズから通常駆動フェーズになると、制御信号φ２はＨレベルのままであるので、スイッチング素子ＳＷ３ａ，ＳＷ３ｂの電気的接続状態はオン状態のままであり、制御信号φ４はＨレベルとなり、スイッチング素子ＳＷ５ａ，ＳＷ５ｂ〜ＳＷ７ａ，ＳＷ７ｂの電気的接続状態がオン状態となる。また、制御信号φ１はＬレベルのままで，制御信号φ３がＬレベルとなり、スイッチング素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ４ａ，ＳＷ４ｂの電気的接続状態がオフ状態になる。これにより、図７に示したような通常駆動回路が形成される。

この通常駆動回路で実行される通常駆動状態では、上述したようにスピーカＳＰを通常に駆動させるので、差動入力用アンプＡ２ａ，Ａ２ｂの出力が、ダミー出力用アンプＡ３ａ，Ａ３ｂと通常出力用アンプＡ４ａ，Ａ４ｂとで増幅されて出力される。このとき、ポップ音防止回路１０とスピーカＳＰの出力端子ＶＣＰのみならずスピーカＳＰの出力端子ＶＣＮも接続され、スピーカ接続端子ＶＣＰ，ＶＣＮの端子間電圧は、通常のスピーカ駆動信号の電圧となる。

そして、制御部１１は、外部からパワーオン信号ＰＷＲをＨレベルからＬレベルで入力すると、スピーカ接続端子ＶＣＰ，ＶＣＮの両端子をハイインピーダンスにしてパワーダウンさせる。
なお、ポップ音防止回路１０とスピーカＳＰの出力端子ＶＣＰ，ＶＣＮとが切断される際（図８中に矢印Ｂで示すタイミング）にも電圧が発生するが、この電圧も１μ秒程度の瞬間的に発生する１ｍＶ程度の電圧であるため、可聴音となることはない。

（まとめ）
上述したように、スピーカＳＰを駆動させる際に、オフセットキャリブレーションフェーズ、ダミー駆動フェーズ、通常駆動フェーズの一連の順番でスピーカＳＰを駆動させる。まず、スピーカＳＰとアンプとが接続される前に、オフセットキャリブレーション処理を行うことで、スピーカＳＰを接続した際にスピーカＳＰに入力されるＤＣ電圧の変位量を最小にしておく。これにより、アンプの出力オフセットによりスピーカＳＰからポップ音が出力されるのを防止することができる。

さらに、オフセットキャリブレーション処理の後に、アンプとスピーカＳＰをすぐに接続するのではなく、スピーカＳＰの一方の端子が接続されていない状態で、スピーカＳＰの両端子と接続される２つのドライバを安定動作点まで立ち上げた後に通常駆動するように段階的に立ち上げる。このとき、一方のドライバのみがハイインピーダンス状態であるので、スピーカＳＰのスピーカ接続端子ＶＣＰ，ＶＣＮの両端子は同電位のまま、ドライバと同じスピードで立ち上がる。このため、従来技術で説明したように基準電圧やスピーカ接続端子から出力する電位をゆっくり立ち上げる必要がない。よって、待ち時間はオフセットキャリブレーションに要する時間と回路が安定するだけの時間で良く、パワーオンに要する時間を大幅に短縮することができる。
また、パワーダウン時には、スピーカＳＰの両端子間をハイインピーダンスにしてパワーダウンさせる。このため、スピーカＳＰの両端子間には差電圧が発生しない。よって、スピーカＳＰに入力されるＤＣ電圧の変位量がほとんどないため、スピーカＳＰからポップ音が出力されるのを防止することができる。

特に、携帯音楽プレーヤや携帯電話機、ゲーム等のオーディオアンプを内蔵した電子機器向けのポップ音防止回路およびポップ音防止方法として利用される。

１０ ポップ音防止回路
１１ 制御部
１２ シングル−ディファレンシャル回路
１３ａ，１３ｂ 調整用電圧出力回路
Ｒ１ａ，Ｒ１ｂ 入力用抵抗
Ｒ２ａ，Ｒ２ｂ ダミー駆動用帰還抵抗
Ｒ３ａ，Ｒ３ｂ 通常駆動用帰還抵抗
Ｒ４ 出力用抵抗
Ａ１ 基準電圧生成用アンプ
Ａ２ａ，Ａ２ｂ 差動入力用アンプ
Ａ３ａ，Ａ３ｂ ダミー出力用アンプ
Ａ４ａ，Ａ４ｂ 通常出力用アンプ
ＳＷ１ａ，ＳＷ１ｂ〜ＳＷ７ａ，ＳＷ７ｂ スイッチング素子
Ａ５ａ，Ａ５ｂ 比較結果出力用アンプ

Claims (5)

1. 自回路に接続される負荷からポップ音が出力されるのを防止するポップ音防止回路であって、
   入力信号と基準電圧との差電圧を増幅する差動入力用アンプと、
   前記差動入力用アンプの出力オフセットを補正する出力オフセット補正手段と、
   前記出力オフセット補正手段によって前記出力オフセットが補正された前記差動入力用アンプから出力される電圧を増幅する出力用アンプと、
   前記差動入力用アンプと前記出力用アンプとの間の電気的接続状態を切り替えるための第１のスイッチング手段と、
   前記出力用アンプと前記負荷との間の電気的接続状態を切り替えるための第２のスイッチング手段と、
   を２組備え、
   さらに、２組の前記第１および第２のスイッチング手段の電気的接続状態をオン状態とオフ状態とのいずれかにそれぞれ設定することにより、最初に前記出力オフセット補正手段によって前記差動入力用アンプの出力オフセットを補正する出力オフセット補正フェーズが実行され、
   次に前記出力用アンプによって前記差動入力用アンプから出力される電圧を入力として、前記負荷を所定の通常駆動力よりも弱い駆動力であるダミー駆動力でダミー駆動するダミー駆動フェーズが実行され、
   次に前記出力用アンプによって前記差動入力用アンプから出力される電圧を入力として、前記負荷を前記通常駆動力で通常駆動する通常駆動フェーズが実行されるように制御する制御手段と、
   を備えることを特徴とするポップ音防止回路。
2. 前記制御手段は、
   前記出力オフセット補正フェーズにおいて、２組の前記第１のスイッチング手段の電気的接続状態をオフ状態にそれぞれ設定するとともに、２組の前記第２のスイッチング手段の電気的接続状態をオフ状態にそれぞれ設定することにより、前記負荷の両端子の差電圧が零に保たれ、
   前記ダミー駆動フェーズにおいて、２組の前記第１のスイッチング手段の電気的接続状態をオン状態にそれぞれ設定するとともに、２組の前記第２のスイッチング手段のうち一方のスイッチング手段の電気的接続状態をオン状態に設定することにより、前記出力用アンプによって前記ダミー駆動力で出力された電圧が前記負荷の一方の端子のみに出力され、
   前記通常駆動フェーズにおいて、２組の前記第２のスイッチング手段のうち他方のスイッチング手段の電気的接続状態をオン状態に設定することにより、前記出力用アンプによって前記通常駆動力で出力された電圧が前記負荷の両端子に出力されるように制御することを特徴とする請求項１記載のポップ音防止回路。
3. 前記制御手段は、
   ２組の前記第２のスイッチング手段の電気的接続状態をオフ状態にそれぞれ設定することにより、前記通常駆動フェーズが終了するように制御することを特徴とする請求項２記載のポップ音防止回路。
4. 前記ダミー駆動フェーズにおいて、前記負荷をダミー駆動する前記出力用アンプと前記負荷との間に接続される抵抗素子を備えることを特徴とする請求項２または３記載のポップ音防止回路。
5. 負荷からポップ音が出力されるのを防止するポップ音防止方法であって、
   出力オフセット補正フェーズにおいて、前記負荷の両端子の電圧を零の状態で差動入力用アンプの出力オフセットを補正する出力オフセット補正処理と、
   ダミー駆動フェーズにおいて、前記出力オフセットが補正された前記差動入力用アンプから出力される電圧を、出力用アンプによって所定の通常駆動力よりも弱い駆動力であるダミー駆動力で出力し、当該出力した電圧を前記負荷の一方の端子のみに出力して前記負荷を駆動するダミー駆動処理と、
   前記通常駆動フェーズにおいて、前記出力オフセットが補正された前記差動入力用アンプから出力される電圧を、前記出力用アンプによって前記通常駆動力で出力し、当該出力した電圧を前記負荷の両端子に出力して前記負荷を駆動する通常駆動処理と、
   前記負荷の両端子をハイインピーダンスにして前記負荷の駆動を停止する駆動停止処理と、
   を有することを特徴とするポップ音防止方法。

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