JP4801357B2 - 信号増幅回路およびそれを用いた電子機器 - Google Patents

Description

本発明は、信号増幅回路に関し、特にパルス幅変調された信号を増幅するＤ級アンプに関する。

近年のＬＳＩ技術の発展に伴い、ＣＤプレイヤーやＭＤプレイヤー等に代表されるデジタルオーディオ機器においては、デジタル信号処理およびその増幅に１ビットＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）が用いられている。この１ビットＤＡＣにおいては、音声信号は、ΔΣ変調器を用いてノイズシェーピングされ、パルス幅変調ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）された１ビットＰＷＭ信号として出力される。

この１ビットＰＷＭ信号は、負荷であるスピーカを駆動するために所定のレベルまで増幅されるが、これには、高効率が得られるＤ級アンプが用いられている。増幅された１ビットＰＷＭ信号は、後置ローパスフィルタを通してアナログ再生信号となり、スピーカから音声として再生される。たとえば特許文献１には、Ｄ級アンプを用いたデジタルオーディオ信号を増幅するドライバ回路が開示されている。

こうしたドライバ回路では、特許文献１の図３に記載されるように、フィルタとスピーカの駆動経路上には直流防止用のキャパシタ（以下、ＤＣブロックキャパシタという）が設けられる。
特開２００１−２２３５３７号公報

特許文献１の図３に示すＤ級アンプを用いたドライバ回路において、スピーカの駆動中に電源が落とされるなどして、Ｄ級アンプが所定の終了動作を経ずに停止する異常終了時について考察する。
このとき、スピーカの駆動中、スピーカには出力しているオーディオ信号に応じた電圧が印加されている。したがって、このときローパスフィルタを構成するシャントキャパシタにもある電圧が印加されている。この状態でＤ級アンプを構成するＮ型ＭＯＳトランジスタがオフ状態となると、シャントキャパシタに蓄えられた電荷が放電経路を失うために、シャントキャパシタの電圧が固定される。

この状態において、再度電源が投入され、Ｄ級アンプによる駆動が再開され、Ｎ型ＭＯＳトランジスタがオンすると、シャントキャパシタに蓄えられた電荷が急激に放電されるため、スピーカからノイズが発生するという問題がある。

本発明はこうした課題に鑑みてなされたものであり、その目的は、異常終了後のＤ級アンプの起動時に発生するノイズを低減した信号増幅器の提供にある。

本発明のある態様は、信号増幅回路に関する。この信号増幅回路は、パルス幅変調された信号を増幅するＤ級アンプと、Ｄ級アンプから出力される信号の高周波成分を除去するフィルタと、フィルタ内の所定の端子に現れる検出電圧と所定のしきい値電圧を比較する初期化回路と、所定の端子から接地電位への電流経路上に設けられた放電用トランジスタと、を備える。初期化回路は、所定の初期化期間において、検出電圧がしきい値電圧より高いとき、放電用トランジスタをオンする。

この態様によると、初期化期間において、フィルタ内の所定の端子の電圧がしきい値電圧より高いときに放電用トランジスタをオンすることにより電荷を放電し、所定の端子の電圧を雑音が発生しない程度の電圧まで低下させ、その後、Ｄ級アンプによる増幅動作を開始することにより、ノイズの発生を抑制することができる。

Ｄ級アンプは、電源電位と接地電位間に直列に接続されたＰ型およびＮ型のＭＯＳトランジスタを含み、前記放電用トランジスタは、前記Ｎ型ＭＯＳトランジスタであってもよい。
Ｄ級アンプのＮ型ＭＯＳトランジスタを放電用トランジスタとして用いることにより、回路を簡易化することができる。

初期化回路は、複数のしきい値電圧と、検出電圧とを比較し、検出電圧が各しきい値電圧より低くなるごとに、放電用トランジスタの制御端子の電圧を段階的に上昇させてもよい。
放電用トランジスタの制御端子の電圧を段階的に上昇させることにより、検出電圧が急激に低下するのを防止するとともに、徐々に放電速度を上げることにより、検出電圧を低下するのに要する時間を短縮することができる。

初期化回路は、検出電圧をデジタル値に変換するアナログデジタル変換器と、アナログデジタル変換器から出力されるデジタル値としきい値電圧に対応するデジタル値を比較し、その比較結果にもとづき放電用トランジスタのオンオフを制御する放電制御部と、を備えてもよい。
アナログ値の検出電圧をデジタル値に変換して信号処理を行うことにより、しきい値電圧の設定などを柔軟に行うことができる。

初期化回路は、出力端子が前記放電用トランジスタの制御端子に接続されたデジタルアナログ変換器をさらに備えてもよい。放電制御部は、前記放電用トランジスタの制御端子の電圧をデジタル値にて出力し、デジタルアナログ変換器は、放電制御部から出力されるデジタル値を、アナログ値に変換し、放電用トランジスタの制御端子に印加してもよい。
放電用トランジスタの制御端子の電圧の決定をデジタル信号処理によって行い、その後Ｄ／Ａ変換して放電用トランジスタの制御端子に印加することにより、検出電圧の低下速度を柔軟に制御することができる。

放電用トランジスタは複数個設けられ、初期化回路は、放電用トランジスタそれぞれに対応付けられた複数のしきい値電圧と、検出電圧とを比較し、検出電圧が各しきい値電圧より低くなるごとに、各しきい値電圧に対応付けられた放電用トランジスタを順次オンしてもよい。
検出電圧に応じて複数の放電用トランジスタのいずれをオンするかを制御することにより、検出電圧が急激に低下するのを防止するとともに、徐々に放電速度を上げることにより、検出電圧を低下するのに要する時間を短縮することができる。

初期化回路は、検出電圧をデジタル値に変換するアナログデジタル変換器と、アナログデジタル変換器から出力されるデジタル値と複数のしきい値電圧に対応するデジタル値を比較し、その比較結果にもとづき放電用トランジスタのオンオフを制御する放電制御部と、を備えてもよい。

所定の初期化期間は、本信号増幅回路が搭載される電子機器の電源投入を契機として開始されてもよい。
初期化回路は、初期化期間の終了後オフしてもよい。

本発明の別の態様は、電子機器である。この電子機器は、上述の信号増幅回路と、信号増幅回路により駆動されるスピーカと、を備える。
この態様によると、スピーカから出力されるノイズを低減することができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明に係る信号増幅回路によれば、Ｄ級アンプの起動時に発生するノイズを低減することができる。

（第１の実施の形態）
本発明の第１の実施の形態を説明する。図１は、本発明の第１の実施の形態に係る信号増幅回路を使用したオーディオ出力回路の構成の一部を示す図である。本実施の形態に係るオーディオ出力回路１００は、携帯型ＣＤプレイヤなどのスピーカやイヤホンが接続されるオーディオ機器に搭載され、スピーカやイヤホンを駆動し、音声信号を出力する。
本実施の形態においては、Ｄ級アンプ２０、フィルタ３０、初期化回路４０が信号増幅回路として機能する。

オーディオ出力回路１００は、信号処理回路１０、フィルタ３０、スピーカ６０を含む。
信号処理回路１０は、Ｄ級アンプ２０、ΔΣ変調器２２、初期化回路４０、および図示しないデジタル信号処理部が集積化された半導体集積回路である。デジタル信号処理部は、デジタルオーディオ信号を１ビットのオーディオ信号ＳＩＧ１０に変換してΔΣ変調器２２へと出力する。
ΔΣ変調器２２は、高次、例えば５次のΔΣ変調器であって、オーバーサンプリングされた１ビットのオーディオ信号ＳＩＧ１０をノイズシェーピングし、パルス幅変調された１ビットのオーディオ信号ＳＩＧ１２として出力する。

ゲートドライバ回路２４は、ΔΣ変調器２２から出力されるパルス幅変調された１ビットのオーディオ信号ＳＩＧ１２にもとづき、後段のＤ級アンプ２０を駆動する。
Ｄ級アンプ２０は、ΔΣ変調器２２から出力されるパルス幅変調された１ビットのオーディオ信号ＳＩＧ１２を増幅する。このＤ級アンプ２０は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成され、電源電圧Ｖｄｄと接地電位間に直列に接続されたＮ型の第１トランジスタＭ１およびＰ型の第２トランジスタＭ２を含むスイッチングアンプである。第１トランジスタＭ１、第２トランジスタＭ２のゲート電圧は、ゲートドライバ回路２４によって制御される。
Ｄ級アンプ２０により増幅された１ビットのオーディオ信号ＳＩＧ１４は、信号出力端子１２を介して出力される。
後述するように、第１トランジスタＭ１は、初期化期間において放電用トランジスタとしても機能する。

フィルタ３０は、オーディオ信号ＳＩＧ１４の高周波成分を除去するローパスフィルタである。フィルタ３０は、信号の伝搬経路上に直列に設けられた第１インダクタＬ１と、第１インダクタＬ１の一端と接地電位間に設けられた第１キャパシタＣ１とを含む。第１インダクタＬ１および第１キャパシタＣ１の回路定数は、フィルタ３０のカットオフ周波数ｆｃに応じて決定される。このカットオフ周波数ｆｃは、オーディオ帯域である２０ｋＨｚ以上の値、たとえば３０ｋＨｚ程度に設定される。
このフィルタ３０によって、パルス幅変調された１ビットのオーディオ信号の高周波成分が除去され、パルス幅変調のデューティ比に応じたアナログ振幅成分を有するオーディオ信号ＳＩＧ１６が生成される。

さらにフィルタ３０は、ＤＣブロックキャパシタＣ２を含む。ＤＣブロックキャパシタＣ２は、オーディオ信号ＳＩＧ１６の直流成分がスピーカに入力されるのを阻止するために設けられている。ＤＣブロックキャパシタＣ２により直流成分が除去されたオーディオ信号ＳＩＧ１８は、スピーカ６０に入力される。

初期化回路４０は、所定の初期化期間においてアクティブとなり、オーディオ出力回路１００の初期化処理を行う。本実施の形態において、初期化期間は、オーディオ出力回路１００が搭載される電子機器の電源投入を契機として開始される。
初期化回路４０の初期化処理とは、電源投入時にオーディオ信号の再生に先立って、フィルタ３０の所定の端子の電圧をモニタし、その電圧が所定のしきい値電圧よりも高いとき、放電用トランジスタとして機能する第１トランジスタＭ１をオンし、所定の端子の電圧を下げることを目的として実行される。

本実施の形態において、所定の端子は、第１インダクタＬ１と第１キャパシタＣ１の接続点に相当する。以下、所定の端子の電圧を検出電圧Ｖｄｅｔという。検出電圧Ｖｄｅｔは、信号処理回路１０の検出端子１４を介して初期化回路４０に入力される。

初期化処理において、初期化回路４０は、検出電圧Ｖｄｅｔのモニタ結果に応じて、Ｄ級アンプ２０の第１トランジスタＭ１のゲート電圧Ｖｇ１を制御する。この第１トランジスタＭ１は第１キャパシタＣ１に蓄えられた電荷を放電するための放電用トランジスタとして機能する。

初期化回路４０は、Ａ／Ｄコンバータ４２、放電制御部４４を含む。
Ａ／Ｄコンバータ４２は、検出電圧Ｖｄｅｔをデジタル値Ｄｄｅｔに変換し、放電制御部４４に出力する。
放電制御部４４は、Ａ／Ｄコンバータ４２から出力されるデジタル値Ｄｄｅｔと所定のしきい値電圧Ｖｔｈに対応するデジタルしきい値Ｄｔｈを比較する。この比較の結果、Ｄｄｅｔ＞Ｄｔｈのとき、すなわち、Ｖｄｅｔ＞Ｖｔｈのときに第１トランジスタＭ１のゲート電圧Ｖｇ１をハイレベルとし、第１トランジスタＭ１をオンさせる。

第１トランジスタＭ１がオンすると、第１キャパシタＣ１に蓄えられた電荷は第１インダクタＬ１および第１トランジスタＭ１を介して放電されるため、検出電圧Ｖｄｅｔは徐々に低下する。放電制御部４４は、検出電圧Ｖｄｅｔがしきい値電圧Ｖｔｈまで低下した時点で初期化処理を完了し、図示しないデジタル信号処理部に初期化完了信号ＳＩＧ２０を出力する。

以上のように構成されたオーディオ出力回路１００の動作について説明する。
通常の電源停止時においては、デジタル信号処理部からの指示にもとづきΔΣ変調器２２が制御され、オーディオ信号ＳＩＧ１２のデューティ比を徐々に変化させて検出電圧Ｖｄｅｔを０Ｖまで緩やかに低下させる正常終了動作を経て停止される。
ところが、ユーザによってオーディオ信号の再生中に突然電源が切られると、正常終了動作が実行されないため、検出電圧Ｖｄｅｔが０Ｖに低下されずに終了する場合がある。以下、正常終了動作を経ない異常終了時の動作について説明する。

図２は、図１のオーディオ出力回路１００の動作状態を示す信号波形図である。
時刻Ｔ０から時刻Ｔ１の期間、ΔΣ変調器２２は１ビットのパルス幅変調されたオーディオ信号ＳＩＧ１２を出力し、Ｄ級アンプ２０はオーディオ信号ＳＩＧ１２を増幅してスピーカ６０を駆動している。この間、検出電圧Ｖｄｅｔは、オーディオ信号ＳＩＧ１６に応じた電圧値となる。

時刻Ｔ１において、ユーザがオーディオ出力回路１００の搭載される電子機器の電源を突然オフにする。
電源がオフされると、信号処理回路１０内部の各ブロックの動作が停止する。このとき、Ｄ級アンプ２０に供給される電源電圧Ｖｄｄも０Ｖとなるため、第１トランジスタＭ１、第２トランジスタＭ２はオフする。
この状態において、検出電圧Ｖｄｅｔが現れる所定の端子に着目する。第１キャパシタＣ１は、時刻Ｔ１における検出電圧Ｖｘ１で充電された状態となっている。所定の端子から見て、スピーカ６０側にはＤＣブロックキャパシタＣ２が接続され、第１トランジスタＭ１はオフしているため、第１キャパシタＣ１に蓄えられた電荷は放電経路を失うため、時刻Ｔ１以降の電源停止状態において、検出電圧Ｖｄｅｔはほぼ一定値をとり続ける。

時刻Ｔ２にユーザによって電子機器の電源が再投入される。この状態からすぐにオーディオ信号の再生動作を開始すると、第１キャパシタＣ１に蓄えられた電荷が急激に放電されるなどしてノイズが発生する。こうしたノイズの発生を防止するために、初期化回路４０は電源投入されると初期化期間となり、初期化処理を開始する。

Ａ／Ｄコンバータ４２により検出電圧Ｖｄｅｔはデジタル値Ｄｄｅｔに変換され、放電制御部４４に入力される。
放電制御部４４は、デジタル値Ｄｄｅｔとデジタルしきい値Ｄｔｈを比較する。時刻Ｔ２において、Ｖｄｅｔ＞Ｖｔｈ、すなわちＤｄｅｔ＞Ｄｔｈである。このとき、放電制御部４４は、第１トランジスタＭ１のゲート電圧Ｖｇ１をハイレベルとし、第１トランジスタＭ１をオンする。

時刻Ｔ２に第１トランジスタＭ１がオンされると、第１キャパシタＣ１に蓄えられた電荷が第１インダクタＬ１、第１トランジスタＭ１を介して放電されるため、検出電圧Ｖｄｅｔは徐々に低下していく。時刻Ｔ３に検出電圧Ｖｄｅｔがしきい値電圧Ｖｔｈまで下がると、放電制御部４４における電圧比較の結果、Ｖｄｅｔ＜Ｖｔｈとなるため、初期化処理を完了する。
放電制御部４４は、初期化処理が完了すると、図示しないデジタル信号処理部に初期化完了信号ＳＩＧ２０を出力する。時刻Ｔ３以降、デジタル信号処理部は、初期化完了後に、Ａ／Ｄコンバータ４２、放電制御部４４をオフする。

デジタル信号処理部は、初期化完了信号ＳＩＧ２０を受け取ると、オーディオ信号の再生を開始するために、ΔΣ変調器２２、ゲートドライバ回路２４、Ｄ級アンプ２０などのセットアップ処理を開始する。このセットアップ処理においては、例えばＤ級アンプ２０を緩やかに立ち上げるソフトスタートなどが行われる。

以上のように本実施の形態に係るオーディオ出力回路１００によれば、電源が停止された後、電源が再投入される際に、オーディオ信号の再生に先立ち、フィルタ３０内部の残留電荷を放電する初期化処理を行う。初期化処理が完了した後に、ΔΣ変調器２２およびＤ級アンプ２０により通常のオーディオ信号の再生を開始することにより、スピーカ６０からノイズが発生するのを防止することができる。
もし、前回の電源停止が正常に行われていた場合、Ｖｄｅｔ＜Ｖｔｈとなっているため、ただちに初期化完了信号ＳＩＧ２０が出力され、初期化処理が終了する。

本実施の形態においては、初期化期間において、第１トランジスタＭ１を放電用トランジスタとして使用することにより、信号処理回路１０の内部、もしくは外部に放電用トランジスタを設ける必要がなく、回路規模の増加を抑えることができる。また、Ａ／Ｄコンバータ４２を用いて、検出電圧Ｖｄｅｔをデジタル値Ｄｄｅｔに変換して初期化処理を行うため、放電制御部４４における信号処理はデジタルで行うことができる。デジタル信号処理とすることにより、しきい値電圧Ｖｔｈの設定をデジタル値で行うことができるため、設計の自由度を高めることができる。
また、信号処理回路１０をフルデジタル化した場合、半導体製造プロセスとしてＣＭＯＳプロセスを選択することができ、チップサイズを小型化することができる。

さらに、初期化処理の完了後に、Ａ／Ｄコンバータ４２、放電制御部４４をオフすることにより、オーディオ信号の再生時には初期化回路４０における消費電力を低減することができ、オーディオ出力回路１００が搭載される機器のバッテリ寿命を延ばすことができる。

なお、しきい値電圧Ｖｔｈは、初期化処理を経てオーディオ信号の再生を開始する際にノイズが発生しないように実験的に定めてもよい。

図３は、図１の信号処理回路１０の変形例を示す回路図である。以降の図において、図１と同一もしくは同等の構成要素には同一の符号を付し、適宜説明を省略する。
図１の信号処理回路１０においては、第１トランジスタＭ１を放電用トランジスタとして利用したが、本変形例に係る信号処理回路１０では、信号処理回路１０の内部に第１トランジスタＭ１とは別に放電用トランジスタＴｒ１を備えている。

放電用トランジスタＴｒ１は、信号出力端子１２と接地電位間に接続され、ゲート端子は放電制御部４４に接続される。この放電用トランジスタＴｒ１は、検出電圧Ｖｄｅｔが現れる所定の端子から接地電位への電流経路上に設けられている。
第１トランジスタＭ１と放電用トランジスタＴｒ１を別に設けた場合、放電用トランジスタＴｒ１のトランジスタサイズを自由に設計することができる。初期化期間における検出電圧Ｖｄｅｔの降下速度は、放電用トランジスタＴｒ１に流れる電流によって決まるため、トランジスタサイズを大きくすれば短時間で初期化処理を完了することができる。ただし、検出電圧Ｖｄｅｔを急速に低下させた場合、急激な電圧変化がスピーカ６０からノイズとして出力されてしまう。そこで放電用トランジスタＴｒ１のトランジスタサイズは、ノイズの発生と初期化期間の長さとの兼ね合いによって決定すればよい。

（第２の実施の形態）
第１の実施の形態では、放電用トランジスタによる放電速度が一定の場合について説明した。第２の実施の形態は、放電速度を検出電圧Ｖｄｅｔに応じて変化させ、より短時間で初期化期間を完了し、オーディオ信号の再生へ復帰するための回路について説明する。

図４は、第２の実施の形態に係るオーディオ出力回路１００の構成を示す回路図である。本実施の形態に係るオーディオ出力回路１００は、第１、第２、第３放電用トランジスタＴｒ１、Ｔｒ２、Ｔｒ３を備える。第１、第２、第３放電用トランジスタＴｒ１〜Ｔｒ３のトランジスタサイズ比は１：１：１としてもよいし、１：２：４などとしてもよい。
初期化回路４０は、第１〜第３放電用トランジスタＴｒ１〜Ｔｒ３それぞれに対応付けられた複数のしきい値電圧Ｖｔｈ１〜Ｖｔｈ３と、検出電圧Ｖｄｅｔとを比較し、検出電圧Ｖｄｅｔが各しきい値電圧より低くなるごとに、各しきい値電圧に対応付けられた放電用トランジスタを順次オンしていく。

放電制御部４４は、第１〜第３放電用トランジスタＴｒ１〜Ｔｒ３のゲート電圧Ｖｇ１〜Ｖｇ３を制御することにより、オンオフを制御する。各しきい値電圧は、Ｖｔｈ１＞Ｖｔｈ２＞Ｖｔｈ３となるように予め規定しておき、信号処理回路１０内部のレジスタなどに格納しておく。
放電制御部４４は、Ｖｔｈ３＜Ｖｄｅｔのとき第１放電用トランジスタＴｒ１をオンする。また、Ｖｔｈ３＜Ｖｄｅｔ＜Ｖｔｈ１のとき、第２放電用トランジスタＴｒ２をオンする。さらに、Ｖｔｈ３＜Ｖｄｅｔ＜Ｖｔｈ２のとき、第３放電用トランジスタＴｒ３をオンする。

図５は、図４のオーディオ出力回路１００の動作状態を示す信号波形図である。時刻Ｔ０〜Ｔ２については、図２と同様であるため説明を省略する。
時刻Ｔ２に、ユーザにより電源が再投入される。このとき、Ｖｄｅｔ＞Ｖｔｈ１であるため、第１放電用トランジスタＴｒ１のゲート電圧Ｖｇ１がハイレベルとなり、第１キャパシタＣ１に蓄えられた電荷が第１放電用トランジスタＴｒ１により放電される。
時刻Ｔ３に検出電圧Ｖｄｅｔが第１しきい値電圧Ｖｔｈ１より低くなると、第２放電用トランジスタＴｒ２がオンし、検出電圧Ｖｄｅｔの降下速度が加速される。さらに時刻Ｔ４に検出電圧Ｖｄｅｔが第２しきい値電圧Ｖｔｈ２より低くなると、第３放電用トランジスタＴｒ３がオンし、検出電圧Ｖｄｅｔの降下速度がさらに加速される。

時刻Ｔ５にＶｄｅｔ＜Ｖｔｈ３となると、放電制御部４４は、第１〜第３放電用トランジスタＴｒ１〜Ｔｒ３をオフし、デジタル信号処理部に初期化処理の完了を通知する。

本実施の形態に係るオーディオ出力回路１００によれば、検出電圧Ｖｄｅｔに応じて第１キャパシタＣ１に蓄えられる電荷の放電速度、すなわち検出電圧Ｖｄｅｔの降下速度を制御することにより、スピーカ６０からのノイズの発生を抑制しつつ、初期化期間を短縮することができる。

図６は、図４のオーディオ出力回路１００の変形例を示す図である。図６のオーディオ出力回路１００は、図４の第１〜第３放電用トランジスタＴｒ１〜Ｔｒ３に代えて、放電用トランジスタＴｒ４を備える。図６のオーディオ出力回路１００では、放電用トランジスタＴｒ４のゲート電圧Ｖｇ４を制御することにより、検出電圧Ｖｄｅｔに応じて放電速度を制御する。

初期化回路４０は、Ａ／Ｄコンバータ４２、放電制御部４４に加えて、Ｄ／Ａコンバータ４６を備えている。放電制御部４４は、放電用トランジスタＴｒ４のゲート電圧Ｖｇ４に対応したデジタル値Ｄｇ４を生成して出力する。Ｄ／Ａコンバータ４６は、このデジタル値Ｄｇ４をアナログ値のゲート電圧Ｖｇ４に変換し、放電用トランジスタＴｒ４のゲート端子に印加する。

図７は、図６のオーディオ出力回路１００の動作状態を示す信号波形図である。時刻Ｔ０〜Ｔ２については、図２と同様であるため説明を省略する。
時刻Ｔ２に電源が投入されると、放電制御部４４は、Ｖｄｅｔ＞Ｖｔｈのとき、所定の規則でデジタル値Ｄｇ４を増加させていく。図７は、ゲート電圧Ｖｇ４が時間とともに単調増加するようにデジタル値Ｄｇ４を制御した場合について示している。デジタル値Ｄｇ４の生成パターンはあらかじめレジスタなどに規定しておけばよい。

デジタル値Ｄｇ４の増加に伴い、Ｄ／Ａコンバータ４６から出力されるアナログ電圧、すなわち放電用トランジスタＴｒ４のゲート電圧Ｖｇ４も上昇していく。ゲート電圧Ｖｇ４の上昇にともない、放電用トランジスタＴｒ４のオン抵抗は低下し、放電速度が時間の経過とともに加速していく。その結果、検出電圧Ｖｄｅｔは電源投入直後は緩やかに、その後加速しながら低下していく。

放電制御部４４は、複数のしきい値電圧Ｖｔｈ１〜Ｖｔｈ３と、検出電圧Ｖｄｅｔとを比較し、検出電圧Ｖｄｅｔが各しきい値電圧Ｖｔｈ１〜Ｖｔｈ３より低くなるごとに、放電用トランジスタＴｒ４のゲート電圧Ｖｇ４を段階的に上昇させてもよい。
図８は、このときの図６のオーディオ出力回路１００の動作状態を示す信号波形図である。このように、放電用トランジスタＴｒ４のゲート電圧Ｖｇ４を検査電圧Ｖｄｅｔに応じて段階的に変化させることにより、ノイズの発生を抑制しつつ初期化期間を短縮することができる。

また、放電制御部４４は、Ａ／Ｄコンバータ４２から出力されるデジタル値Ｄｄｅｔ、すなわち検出電圧Ｖｄｅｔに応じたデジタル値Ｄｇ４を生成してもよい。
時刻Ｔ２に電源が投入されると、放電制御部４４は、Ｖｄｅｔ＞Ｖｔｈのとき、所定の規則でデジタル値Ｄｇ４を増加させていく。図７は、ゲート電圧Ｖｇ４が時間とともに単調増加するようにデジタル値Ｄｇ４を制御した場合について示している。デジタル値Ｄｇ４の生成パターンはあらかじめレジスタなどに規定しておけばよい。
この場合、デジタル値Ｄｄｅｔと、各デジタル値Ｄｄｅｔに対応付けられたデジタル値Ｄｇ４をテーブルとして用意しておいてもよい。たとえば、デジタル値Ｄｄｅｔすなわち検出電圧Ｖｄｅｔが高いときには、デジタル値Ｄｇ４を小さく設定し、デジタル値Ｄｄｅｔが低下するにつれてデジタル値Ｄｇ４が増加するようにテーブルを作成することにより、ノイズの発生を好適に抑制したオーディオ出力回路１００を実現することができる。

上述した実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態においては、初期化回路４０にＡ／Ｄコンバータ４２を設け、デジタル信号処理によって放電用トランジスタの制御を行う場合について説明したがこれには限定されない。たとえば、初期化回路４０に電圧比較器を設け、検出電圧Ｖｄｅｔと、所定のアナログしきい値電圧Ｖｔｈを比較し、電圧比較器の出力にもとづいて放電用トランジスタのオンオフを制御してもよい。

実施の形態においては、フィルタ３０の構成として、ＤＣブロックキャパシタＣ２がＬＣフィルタの後段に設置される場合について説明したがこれには限定されず、ＤＣブロックキャパシタＣ２がＤ級アンプ２０の直後に設けられていてもよい。この場合、初期化回路４０は、信号処理回路１０の信号出力端子１２を所定の端子とし、信号出力端子１２に現れる電圧を検出電圧Ｖｄｅｔとして監視すればよい。

実施の形態に係るオーディオ出力回路１００が搭載される電子機器としては、実施の形態で説明したＣＤプレイヤの他、携帯電話端末、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）、デジタルスチルカメラ、デジタルビデオカメラなど、オーディオ信号の出力手段を備える装置に広く用いることができる。

また、実施の形態においては、オーディオ信号を増幅するオーディオ出力回路１００の場合について説明したがこれに限定されるものではなく、例えば、映像信号、通信信号などを増幅するＤ級アンプを用いた回路にも広く適用することができる。

また、実施の形態においては、初期化処理を電源投入直後に行う場合について説明したが、これには限定されず、オーディオ信号を再生してスピーカを駆動する前に行えばよく、その他の処理と前後していてもよい。

第１の実施の形態に係る信号増幅回路を使用したオーディオ出力回路の構成の一部を示す図である。 図１のオーディオ出力回路の動作状態を示す信号波形図である。 図１の信号処理回路の変形例を示す回路図である。 第２の実施の形態に係るオーディオ出力回路の構成を示す回路図である。 図４のオーディオ出力回路の動作状態を示す信号波形図である。 図４のオーディオ出力回路の変形例を示す図である。 図６のオーディオ出力回路の動作状態を示す信号波形図である。 図６のオーディオ出力回路の第２の動作状態を示す信号波形図である。

符号の説明

１０ 信号処理回路、 １２ 信号出力端子、 １４ 検出端子、 ２０ Ｄ級アンプ、 ２２ ΔΣ変調器、 ２４ ゲートドライバ回路、 ３０ フィルタ、 ４０ 初期化回路、 ４２ Ａ／Ｄコンバータ、 ４４ 放電制御部、 ４６ Ｄ／Ａコンバータ、 ６０ スピーカ、 １００ オーディオ出力回路、 Ｌ１ 第１インダクタ、 Ｃ１ 第１キャパシタ、 Ｃ２ ＤＣブロックキャパシタ、 Ｍ１ 第１トランジスタ、 Ｍ２ 第２トランジスタ、 Ｔｒ 放電用トランジスタ。

Claims (13)

1. パルス幅変調された信号を増幅するＤ級アンプと、
   前記Ｄ級アンプから出力される信号の高周波成分を除去するフィルタと、
   前記フィルタ内の所定の端子から接地電位への電流経路上に設けられた放電用トランジスタと、
   前記所定の端子に現れる検出電圧と所定のしきい値電圧を比較し、所定の初期化期間において、前記検出電圧が前記しきい値電圧より高いとき、前記放電用トランジスタをオンする初期化回路と、
   を備え、
   前記初期化回路は、前記検出電圧を複数のしきい値電圧と比較し、前記検出電圧が各しきい値電圧より低くなるに従い、前記放電用トランジスタのオン抵抗が低下するように、その制御端子の電圧を段階的に変化させることを特徴とする信号増幅回路。
2. パルス幅変調された信号を増幅するＤ級アンプと、
   前記Ｄ級アンプから出力される信号の高周波成分を除去するフィルタと、
   前記フィルタ内の所定の端子から接地電位への電流経路上に設けられた放電用トランジスタと、
   前記所定の端子に現れる検出電圧と所定のしきい値電圧を比較し、所定の初期化期間において、前記検出電圧が前記しきい値電圧より高いとき、前記放電用トランジスタをオンする初期化回路と、
   を備え、
   前記初期化回路は、
   前記検出電圧をデジタル値に変換するアナログデジタル変換器と、
   前記アナログデジタル変換器から出力されるデジタル値が前記しきい値電圧に対応するデジタル値より低くなると、前記放電用トランジスタのオン抵抗が時間とともに低下するように、前記放電用トランジスタを制御する放電制御部と、
   を含むことを特徴とする信号増幅回路。
3. 前記放電制御部は、前記放電用トランジスタのオン抵抗を指示するデジタル値を出力し、
   前記初期化回路は、
   前記放電制御部から出力されるデジタル値を、アナログ値に変換し、前記放電用トランジスタの制御端子に印加するデジタルアナログ変換器をさらに備えることを特徴とする請求項２に記載の信号増幅回路。
4. 前記放電制御部は、前記放電用トランジスタの制御端子に印加される電圧が時間とともに単調増加するように、前記放電用トランジスタのオン抵抗を指示するデジタル値を変化させることを特徴とする請求項３に記載の信号増幅回路。
5. 前記放電制御部は、前記アナログデジタル変換器から出力されるデジタル値に応じて、前記放電用トランジスタのオン抵抗を指示するデジタル値を生成することを特徴とする請求項３に記載の信号増幅回路。
6. 前記放電制御部は、前記アナログデジタル変換器から出力されるデジタル値が低下するに従い、前記放電用トランジスタのオン抵抗が低下するように、前記放電用トランジスタのオン抵抗を指示するデジタル値を生成することを特徴とする請求項５に記載の信号増幅回路。
7. パルス幅変調された信号を増幅するＤ級アンプと、
   前記Ｄ級アンプから出力される信号の高周波成分を除去するフィルタと、
   前記フィルタ内の所定の端子から接地電位への電流経路上に、並列に設けられた複数の放電用トランジスタと、
   前記所定の端子に現れる検出電圧と所定のしきい値電圧を比較し、所定の初期化期間において、前記検出電圧が前記しきい値電圧より高いとき、前記放電用トランジスタをオンする初期化回路と、
   を備え、
   前記初期化回路は、前記検出電圧を前記放電用トランジスタそれぞれに対応付けられた複数のしきい値電圧と比較し、前記検出電圧が各しきい値電圧より低くなるごとに、各しきい値電圧に対応付けられた放電用トランジスタを順次オンすることを特徴とする信号増幅回路。
8. 前記初期化回路は、
   前記検出電圧をデジタル値に変換するアナログデジタル変換器と、
   前記アナログデジタル変換器から出力されるデジタル値と複数のしきい値電圧に対応するデジタル値を比較し、その比較結果にもとづき前記放電用トランジスタのオンオフを制御する放電制御部と、
   を備えることを特徴とする請求項７に記載の信号増幅回路。
9. 前記所定の初期化期間は、本信号増幅回路が搭載される電子機器の電源投入を契機として開始されることを特徴とする請求項１から８のいずれかに記載の信号増幅回路。
10. 前記初期化回路は、前記初期化期間の終了後オフすることを特徴とする請求項１から９のいずれかに記載の信号増幅回路。
11. 前記パルス幅変調された信号は、オーディオ信号であることを特徴とする請求項１から１０のいずれかに記載の信号増幅回路。
12. 前記Ｄ級アンプは、電源電位と接地電位間に直列に接続されたＰ型およびＮ型のＭＯＳトランジスタを含み、前記放電用トランジスタは、前記Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１から１１のいずれかに記載の信号増幅回路。
13. 請求項１から１２のいずれかに記載の信号増幅回路と、
    前記信号増幅回路により駆動されるスピーカと、
    を備えることを特徴とする電子機器。

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