JP4710298B2 - Ｄ級増幅器 - Google Patents

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Description

本発明は、Ｄ級増幅器に関する。
Ｄ級増幅器は、入力信号をパルス幅変調などして電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられている。従来のＤ級増幅器としては、アナログ入力信号を積分する積分器と、積分器の出力と所定の三角波とを比較する比較器（コンパレータ）と、比較器の出力を増幅してパルス信号を出力するバッファ（パルス増幅器）とを備えるものがある。また、その従来のＤ級増幅器のバッファ出力は、積分器の入力側にフィードバックされる。そして、かかるバッファ出力は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。
また、従来のパルス幅変調増幅器としては、アナログ入力信号と所定の三角波とを比較する比較器と、その比較器の出力を増幅する増幅器と、その増幅器と負荷との間に配置されたトランスとを備えるものがある（例えば、特許文献１参照）。
また、従来のデジタル信号処理回路を用いたデジタル増幅回路としては、デジタル入力信号の量子化誤差を周波数整形するノイズシェーパと、ノイズシェーパの出力であるＰＣＭ（Pulse Code Modulation）信号をＰＷＭ（Pulse Width Modulation）信号に変換する変換器と、変換器の出力信号の直線性を補償する論理回路と、論理回路の出力によって制御されるスイッチと、スイッチによって電源に入力側が接続されるフィルタとを備えるものがある（例えば、特許文献２参照）。
特公昭５６−２７００１号公報 特表２０００−５００６２５号公報
しかしながら、上記従来のＤ級増幅器では、バッファがプラス側バッファとマイナス側バッファの２つからなり、入力信号がない場合でも２つのバッファはデューティ５０％の逆極性の信号を出力している。そこで、従来のＤ級増幅器は、入力信号がない場合でも、ローパスフィルタに電流を流しこみ、大きな損失を発生させている。
この無信号時の損失を回避するために上記特許文献１では、無信号時に出力増幅素子をオフとする技術が記載されている。しかし、上記特許文献１に記載されている従来のパルス幅変調増幅器では、インピーダンス変換及び直流電圧カットのためにトランスが必要となり、装置の大型化及びコスト上昇を招いているという問題点がある。さらに、上記特許文献１に記載されている従来のパルス幅変調増幅器では、比較器において単純な三角波と入力信号とを比較しているので、出力信号の歪みが大きいという問題点もある。
また、上記特許文献２に記載されているデジタル増幅回路は、三値又は四値の出力状態（スイッチング状態）を使用しており、デジタル入力信号について論理回路などのデジタル回路を用いて直線性を改善しながら増幅している。これにより、上記特許文献２に記載されているデジタル増幅回路では、アナログ回路を用いて構成することができず、アナログ入力信号について直線性よく増幅することができないという問題点が生じている。すなわち、かかる従来のデジタル増幅回路では、小信号パルスを入力したときに補償パルスを加えることで、論理回路における出力スイッチ歪みを補償している。しかし、その出力スイッチ歪みを補償する回路は、論理回路などのデジタル回路のみで構成されているので、アナログ入力信号について直線性よく増幅することはできない。
本発明は、上記問題を解決するためになされたもので、低歪みであって電力損失の少ないＤ級増幅器を提供するものである。
また、本発明は、トランスを用いることなく、低歪みであって電力損失の少ないＤ級増幅器を提供するものである。
また、本発明は、出力における直流電圧成分をほぼゼロボルトにすることができるＤ級増幅器を提供するものである。
上記課題を解決するため、この発明は以下の構成を有する。
請求項１に記載されたＤ級増幅器に係る発明は、アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する積分器と、三角波の位相を所望の微小角度だけ遅らせる遅延回路と、前記積分器の出力と前記三角波と前記遅延回路の出力とを合成して複数の信号を出力する合成回路と、前記合成回路の出力同士を比較する比較手段と、前記比較手段の出力を入力とするバッファ手段と、前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路とを有し、前記三角波は、第１三角波と、該第１三角波の位相を１８０度だけずらした波形である第２三角波とからなり、前記遅延回路は、前記第１三角波の位相を所望の微小角度だけ遅らせる第１遅延回路と、前記第２三角波の位相を所望の微小角度だけ遅らせる第２遅延回路とからなり、前記合成回路は、前記積分器のマイナス側出力と前記第１三角波とを合成して第１合成波形を生成し、前記積分器のプラス側出力と前記第２三角波とを合成して第２合成波形を生成し、前記積分器のマイナス側出力と前記第２遅延回路の出力とを合成して第３合成波形を生成し、前記積分器のプラス側出力と前記第１遅延回路の出力とを合成して第４合成波形を生成するものであり、前記比較手段は、前記第１合成波形と前記第２合成波形とを比較する第１コンパレータと、前記第３合成波形と前記第４合成波形とを比較する第２コンパレータとからなり、前記バッファ手段は、前記第１コンパレータの出力と前記第２コンパレータの出力とのＡＮＤ演算をする第１バッファと、前記第１コンパレータの出力と前記第２コンパレータの出力とのＡＮＤ演算をする第２バッファとからなり、前記フィードバック回路は、前記第１バッファの出力を前記積分器のプラス側入力にフィードバックする第１フィードバック回路と、前記第２バッファの出力を前記積分器のマイナス側入力にフィードバックする第２フィードバック回路とからなることを特徴とする。
本発明によれば、アナログ入力信号の積分値と三角波と遅延回路の出力とを合成してその合成結果をコンパレータで比較し、それらの比較結果を入力側にフィードバックすると共に本Ｄ級増幅器の出力（ＰＷＭ出力）とすることができる。これらにより、本発明によれば、例えば本Ｄ級増幅器の出力（プラス側出力及びマイナス側出力）にローパスフィルタを介して負荷（スピーカなど）を接続することにより、トランスを用いることなく、出力における直流電圧成分をほぼゼロボルトにすることができ、低歪みであって電力損失の少ないＤ級増幅器を提供することができる。また、本発明では、アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分器により積分するので、より高精度にアナログ入力信号を差動増幅することができる。
本発明によれば、簡便に遅延回路を構成でき、例えば複数の抵抗により合成回路も簡便に構成でき、コンパレータも簡便に構成でき、ＡＮＤ回路からなるバッファも簡便に構成でき、フィードバック回路も簡便に構成することができる。したがって、本発明によれば、簡素な回路構成であって、容易にコンパクト化することができ、かつ低コストで実現できる回路構成としながら、アナログ入力信号について低歪みで増幅でき、出力における直流電圧成分をほぼゼロボルトにすることができ、電力損失の少ないＤ級増幅器を提供することができる。
また、請求項２に記載されたＤ級増幅器に係る発明は、アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する積分器と、前記積分器の出力と三角波とを合成すると共に、該積分器の出力と該三角波に対して位相が１８０度だけずれた波形である逆相三角波とを合成して、複数の信号を出力する合成回路と、前記合成回路の出力同士を比較する比較手段と、前記比較手段の出力を入力とするバッファ手段と、前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路とを有し、前記合成回路は、抵抗値が少なくとも２種類ある複数の抵抗を有してなるとともに、該抵抗と前記比較手段の入力容量とによって、該合成回路の出力である前記複数の信号相互間に位相差を持たせる構成となっており、前記合成回路は、前記積分器のマイナス側出力と前記三角波とを合成して第１合成波形を生成する第１合成部と、前記積分器のプラス側出力と前記逆相三角波とを合成して第２合成波形を生成する第２合成部と、前記積分器のマイナス側出力と前記逆相三角波とを合成して第３合成波形を生成する第３合成部と、前記積分器のプラス側出力と前記三角波とを合成して第４合成波形を生成する第４合成部とを有し、前記第１合成部は、前記積分器のマイナス側出力に一方端が接続された第１抵抗（Ｒ５）と、前記三角波が一方端に印加される第２抵抗とを有して、該第１抵抗の他方端と第２抵抗の他方端とが接続されて出力端をなしており、前記第２合成部は、前記積分器のプラス側出力に一方端が接続された第３抵抗（Ｒ７）と、前記逆相三角波が一方端に印加される第４抵抗とを有して、該第３抵抗の他方端と第４抵抗の他方端とが接続されて出力端をなしており、前記第３合成部は、前記積分器のマイナス側出力に一方端が接続された第５抵抗（Ｒ６）と、前記逆相三角波が一方端に印加される第６抵抗とを有して、該第５抵抗の他方端と第６抵抗の他方端とが接続されて出力端をなしており、前記第４合成部は、前記積分器のプラス側出力に一方端が接続された第７抵抗（Ｒ８）と、前記三角波が一方端に印加される第８抵抗とを有して、該第７抵抗の他方端と第８抵抗の他方端とが接続されて出力端をなしており、前記比較手段は、前記第１合成部の出力端が接続されている一方入力端と前記第２合成部の出力端が接続されている他方入力端とを有する第１コンパレータと、前記第３合成部の出力端が接続されている一方入力端と前記第４合成部の出力端が接続されている他方入力端とを有する第２コンパレータとからなり、前記バッファ手段は、前記第１コンパレータの出力と前記第２コンパレータの出力とのＡＮＤ演算をする第１バッファと、前記第１コンパレータの出力と前記第２コンパレータの出力とのＡＮＤ演算をする第２バッファとからなり、前記フィードバック回路は、前記第１バッファの出力を前記積分器のプラス側入力にフィードバックする第１フィードバック回路と、前記第２バッファの出力を前記積分器のマイナス側入力にフィードバックする第２フィードバック回路とからなり、前記第１抵抗、第２抵抗、第３抵抗、第４抵抗のいずれかの抵抗値は、前記第５抵抗、第６抵抗、第７抵抗、第８抵抗のいずれかの抵抗値とは異なる値となっていることを特徴とする。
本発明によれば、合成回路において、アナログ入力信号の積分値と三角波とを合成し、またアナログ入力信号の積分値と逆相三角波とを合成し、それらの合成結果をコンパレータで比較し、それらの比較結果を入力側にフィードバックすると共に本Ｄ級増幅器の出力（ＰＷＭ出力）とすることができる。さらに、本発明における合成回路は、複数の抵抗のみで構成することができる。そして、前記合成回路の抵抗とコンパレータの入力容量とによって、そのコンパレータに入力される信号相互間に位相差を生じさせることができる。この位相差は、請求項１に係る発明の遅延回路によって生じる位相差（コンパレータに入力される信号相互間の位相差）と同様な機能を有する。これらにより、本発明によれば、例えば本Ｄ級増幅器の出力（プラス側出力及びマイナス側出力）にローパスフィルタを介して負荷（スピーカなど）を接続することにより、トランスを用いることなく、出力における直流電圧成分をほぼゼロボルトにすることができ、低歪みであって電力損失の少ないＤ級増幅器を提供することができる。また本発明では、アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分器により積分するので、より高精度にアナログ入力信号を差動増幅することができる。さらに本発明は、合成回路を複数の抵抗のみで構成できるので、簡便な構成であって製造し易いＤ級増幅器を提供することができる。
本発明によれば、複数の抵抗により合成回路を簡便に構成でき、コンパレータも簡便に構成でき、ＡＮＤ回路からなるバッファも簡便に構成でき、フィードバック回路も簡便に構成でき、請求項１に記載の遅延回路を不要とすることができる。したがって、本発明によれば、より簡素な回路構成であって、容易にコンパクト化することができ、かつ低コストで実現できる回路構成としながら、アナログ入力信号について低歪みで増幅でき、出力における直流電圧成分をほぼゼロボルトにすることができ、電力損失の少ないＤ級増幅器を提供することができる。
また、請求項３に記載された発明は、請求項２に記載されたＤ級増幅器に係る発明において、前記第１抵抗、第２抵抗、第３抵抗、第４抵抗それぞれの抵抗値は、前記第５抵抗、第６抵抗、第７抵抗、第８抵抗それぞれの抵抗値に対して、１以外の値を乗算してなる値となっていることを特徴とする。
本発明によれば、合成回路をなす複数の抵抗の抵抗値それぞれについて、第１コンパレータに接続されるものと、第２コンパレータに接続されるものとで、異なる値となる。これにより、合成回路の抵抗とコンパレータの入力容量とによって、第１コンパレータに入力される信号と第２コンパレータに入力される信号との間に位相差を生じさせることができる。そこで、本発明は、複数の抵抗のみからなる上記合成回路を簡便に設計することができ、製造し易く高性能なＤ級増幅器を提供することができる。
本発明によれば、低歪みであって、電力損失の少ないＤ級増幅器を提供することができる。
また、本発明によれば、トランスを用いることなく、出力における直流電圧成分をほぼゼロボルトにすることができるとともに、低歪みであって電力損失の少ないＤ級増幅器を提供することができる。
以下、図面を参照し、本発明の実施形態について説明する。
図１は、本発明の実施例１に係るＤ級増幅器の構成例を示す回路図である。本Ｄ級増幅器は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２と、コンデンサＣ１，Ｃ２と、オペアンプ（演算増幅器）１１と、コンパレータ１２，１３と、遅延回路２１，２２と、ＡＮＤ回路（ロウアクティブ）３１と、ＡＮＤ回路３２とで構成されている。また、図中の抵抗Ｒ９，Ｒ１１の一方端にはそれぞれ所定の三角波信号ａ，ｂが印加されている。三角波信号ａと三角波信号ｂとは、位相が互いに１８０度異なっている同一の波形信号である。
抵抗Ｒ１，Ｒ２の一方端は、それぞれアナログ入力信号の差動入力端となっている。そして、抵抗Ｒ１の一方端がプラス側入力端（＋ＩＮ）となり、抵抗Ｒ２の一方端がマイナス側入力端（−ＩＮ）となっている。オペアンプ１１とコンデンサＣ１，Ｃ２とは、積分器を構成している。抵抗Ｒ１，Ｒ２で差動入力されたアナログ入力信号は、その積分器によって積分され、抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８に出力される。
抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２は、上記積分器の出力と三角波信号ａ，ｂ又は三角波信号ａ，ｂを微小角度θ（θ≪１８０度）だけ遅延させた三角波信号ａ’，ｂ’とを合成する合成回路を構成している。この合成回路は４種類の第１から第４合成波形ｅ，ｆ，ｇ，ｈを生成する。
第１合成波形ｅは、積分器をなすオペアンプ１１のマイナス側出力と三角波信号ａ（第１三角波）とを合成したものである。第２合成波形ｆは、積分器をなすオペアンプ１１のプラス側出力と三角波信号ｂ（第２三角波）とを合成したものである。第３合成波形ｇは、積分器をなすオペアンプ１１のマイナス側出力と三角波信号ｂを遅延させた三角波信号ｂ’とを合成したものである。第４合成波形ｈは、積分器をなすオペアンプ１１のプラス側出力と三角波信号ａを遅延させた三角波信号ａ’とを合成したものである。
コンパレータ１２（第１コンパレータ）は、第１合成波形ｅと第２合成波形ｆとを比較して、その比較結果を出力する。そして、コンパレータ１２は、第１合成波形ｅが第２合成波形ｆよりも大きいときは所定の「ロー」レベル信号（例えば０ボルト）を出力し、第１合成波形ｅが第２合成波形ｆよりも小さいときは所定の「ハイ」レベル信号を出力する。コンパレータ１３（第２コンパレータ）は、第３合成波形ｇと第４合成波形ｈとを比較してその比較結果を出力する。そして、コンパレータ１３は、第３合成波形ｇが第４合成波形ｈよりも大きいときは所定の「ロー」レベル信号（例えば０ボルト）を出力し、第３合成波形ｇが第４合成波形ｈよりも小さいときは所定の「ハイ」レベル信号を出力する。コンパレータ１２，１３は、オペアンプを使って実現してもよい。
ＡＮＤ回路３１は、負論理入力の論理積機能を有するバッファ回路である。そして、ＡＮＤ回路３１は、コンパレータ１２の出力とコンパレータ１３の出力とが共に「ロウ」のとき「ハイ」レベル信号を出力するＡＮＤ演算（ロウアクティブ）を行い、その演算結果を本Ｄ級増幅器のマイナス側出力−ＯＵＴとして出力する。抵抗Ｒ３は、バッファとしても機能するＡＮＤ回路３１の出力をオペアンプ１１のプラス側入力にフィードバックする第１フィードバック回路をなすものである。
ＡＮＤ回路３２は、アンド（ＡＮＤ）演算機能を有するバッファ回路であり、コンパレータ１２の出力とコンパレータ１３の出力とのＡＮＤ演算を行い、その演算結果を本Ｄ級増幅器のプラス側出力＋ＯＵＴとする。抵抗Ｒ４は、バッファとしても機能するＡＮＤ回路３２の演算結果をオペアンプ１１のマイナス側入力にフィードバックする第２フィードバック回路をなすものである。
本Ｄ級増幅器のプラス側出力＋ＯＵＴとマイナス側出力−ＯＵＴとの間には、ローパスフィルタを介して負荷（スピーカなど）を接続する。これらの構成により、本Ｄ級増幅器は、トランスを用いることなく、アナログ入力信号＋ＩＮ，−ＩＮを低歪みに増幅し、かつ電力損失を少なくして、負荷を駆動することができる。
次に、上記構成の本実施例１に係るＤ級増幅器の動作例について図２から図４を参照して説明する。図２から図４は、図１に示すＤ級増幅器の各部の動作を示す波形図である。そして、図２は、アナログ入力信号＋ＩＮとアナログ入力信号−ＩＮとが同じ値のとき、すなわち差動入力が０ボルト値（無入力）のときのＤ級増幅器各部の波形を示している。図３は、（アナログ入力信号＋ＩＮ）＞（アナログ入力信号−ＩＮ）のとき、すなわち差動入力がプラスのときのＤ級増幅器各部の波形をしめしている。図４は、（アナログ入力信号＋ＩＮ）＜（アナログ入力信号−ＩＮ）のとき、すなわち差動入力がマイナスのときのＤ級増幅器各部の波形を示している。
まず、図２について、すなわち無入力（０ボルト値入力）の場合について説明する。三角波信号ａと三角波信号ｂとは位相が１８０度異なっている。また、三角波信号ａ’は三角波信号ａを微小角度θだけ遅延させた信号となっており、三角波信号ｂ’は三角波信号ｂを微小角度θだけ遅延させた信号となっている。ここで、三角波信号ａ，ａ’，ｂ，ｂ’には、それぞれディザーと呼ばれる所定のノイズを加えてもよい。このようにすることで、出力波形の歪みを補正することができる。また、三角波信号ａ，ａ’，ｂ，ｂ’の代わりに、鋸歯形状波、積分波形などを使用してもよい。
三角波信号ａ，ａ’と積分器のプラス側出力（オペアンプ１１のプラス側出力）ｄとの位相関係は、ほぼ同一である。また、三角波信号ｂ，ｂ’と積分器のマイナス側出力（オペアンプ１１のマイナス側出力）ｃとの位相関係は、ほぼ同一である。
コンパレータ１２，１３の入力、すなわち第１から第４合成波形ｅ，ｆ，ｇ，ｈは、上記積分器の出力に同期した波形となる。そして、第１合成波形ｅと第２合成波ｆとは位相が約１８０度異なっており、第３合成波形ｇと第４合成波ｈとは位相が約１８０度異なっている。第１合成波形ｅと第４合成波形ｈとはほぼ同一の波形であって位相が微小角度θだけ異なっている。第２合成波形ｆと第３合成波形ｇとはほぼ同一の波形とあって位相が微小角度θだけ異なっている。
コンパレータ１２の出力ｊは、（第１合成波形ｅ）＞（第２合成波形ｆ）のときに「ロウ」、（第１合成波形ｅ）＜（第２合成波形ｆ）のときに「ハイ」となる。コンパレータ１３の出力ｋは、（第３合成波形ｇ）＞（第４合成波形ｈ）のときに「ロウ」、（第３合成波形ｇ）＜（第４合成波形ｈ）のときに「ハイ」となる。ＡＮＤ回路３１の出力（−ＯＵＴ）は、コンパレータ１２，１３の出力ｊ，ｋが共に「ロウ」のときに「ハイ」になる。ＡＮＤ回路３２の出力（＋ＯＵＴ）は、コンパレータ１２，１３の出力ｊ，ｋが共に「ハイ」のときに「ハイ」になる。
すなわち、第１合成波形ｅと第２合成波形ｆとの交点（時点ｔ１）から第３合成波形ｇと第４合成波形ｈとの交点（時点ｔ２）までの期間、本Ｄ級増幅器におけるプラス側出力＋ＯＵＴがハイレベルとなる。また、次の第２合成波形ｆと第１合成波形ｅとの交点（時点ｔ３）から第３合成波形ｇと第４合成波形ｈとの交点（時点ｔ４）までの期間、本Ｄ級増幅器におけるマイナス側出力−ＯＵＴがハイレベルとなる。
ここで、上記プラス側出力＋ＯＵＴ又はマイナス側出力−ＯＵＴがハイレベルとなっている期間は、三角波信号ａ，ａ’及び三角波信号ｂ，ｂ’の位相差（微小角度θ）に依存する。そこで、遅延回路２１，２２における遅延時間を所望値まで充分短くして、三角波信号ａ，ａ’及び三角波信号ｂ，ｂ’の位相差（微小角度θ）を小さくすることにより、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴがハイレベルとなっている期間を所望値まで充分に短くすることができる。このとき、積分器のマイナス側出力ｃ及びプラス側出力ｄは、ごく小さい電圧となっている。
すなわち、無入力（ゼロボルト値、以下同じ）の場合、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴにおけるハイレベル期間をデューティ比０〜数％にすることができる。このプラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴの出力は、例えばローパスフィルタを介してスピーカなどの負荷に流れ込む。そこで、無入力の場合、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴはデューティ比０〜数％なので、フィルタ，負荷に流れる電流は非常に小さな値となる。そのため、本Ｄ級増幅器を小信号用とする場合は、出力端子と負荷との間に配置する上記ローパスフィルタ（ＬＣフィルタなど）を省略することができる。
これらにより、本実施例１のＤ級増幅器によれば、アナログ入力信号が無い場合（０ボルト値入力の場合）、出力信号がハイレベルとなっている期間を所望の値まで充分に短くすることができるので、電力損失を従来のものより大幅に低減することができる。
次に、図３に示す（アナログ入力信号＋ＩＮ）＞（アナログ入力信号−ＩＮ）のとき、換言すれば差動入力がプラスの場合、について説明する。三角波信号ａ，ａ’，ｂ，ｂ’は図２の場合と同じである。また三角波信号ａ，ａ’，ｂ，ｂ’と積分器の出力（オペアンプ１１の出力）ｃ，ｄとの位相関係は、図２に示す場合と同じく、同一である。また、図３においても、第１から第４合成波形ｅ，ｆ，ｇ，ｈは、上記積分器の出力に同期した波形となる。そして、第１合成波形ｅと第２合成波ｆとは位相が約１８０度異なっており、第３合成波形ｇと第４合成波ｈとは位相が約１８０度異なっている。
図３では、積分器のマイナス側出力ｃと積分器のプラス側出力ｄとの同一タイミングにおける差が図２の場合よりも大きくなっている。そして、第１合成波形ｅと第４合成波形ｈとの位相差、及び第２合成波形ｆと第３合成波形ｇとの位相差は、図２の場合よりも大きくなっている。これより、第１合成波形ｅと第２合成波形ｆとの交点（時点ｔ１’）から第３合成波形ｇと第４合成波形ｈとの交点（時点ｔ２’）までの期間が図２の場合（時点ｔ１から時点ｔ２）よりも長くなっており、プラス側出力＋ＯＵＴがハイレベルとなっている期間が図２の場合よりも長くなっている。また、図３では、時点ｔ２’以降における第３合成波ｇと第４合成波ｈとの交点（時点ｔ３’）から第１合成波ｅと第２合成波ｆとの交点（時点ｔ４’）までの期間も、プラス側出力＋ＯＵＴがハイレベルとなり、以後これらの動作を繰り返す。
コンパレータ１２の出力ｊは、第１合成波ｅと第２合成波ｆとの交点（時点ｔ１’）から次の第１合成波ｅと第２合成波ｆとの交点（時点ｔ４’）まで「ハイ」となる。次いでコンパレータ１２の出力ｊは、時点ｔ４’から次の第１合成波ｅと第２合成波ｆとの交点（時点ｔ５’）までは「ロウ」となり、以降は上記動作を繰り返す。すなわち、コンパレータ１２の出力ｊは、第１合成波ｅと第２合成波ｆとの交点ごとに、「ハイ」から「ロウ」へ、又は「ロウ」から「ハイ」へ、状態を変化させる。
コンパレータ１３の出力ｋは、第３合成波ｇと第４合成波ｈとの交点（時点ｔ２’）から次の第３合成波ｇと第４合成波ｈとの交点（時点ｔ３’）まで「ロウ」となる。次いでコンパレータ１３の出力ｋは、時点ｔ３’から次の第３合成波ｇと第４合成波ｈとの交点（時点ｔ６’）までは「ハイ」となり、以降は上記動作を繰り返す。すなわち、コンパレータ１３の出力ｋは、第３合成波と第４合成波との交点ごとに、「ハイ」から「ロウ」へ、又は「ロウ」から「ハイ」へ、状態を変化させる。
そして、プラス側出力＋ＯＵＴ＝（出力ｊ）ＡＮＤ（出力ｋ）なので、時点ｔ１’から時点ｔ２’までの期間、時点ｔ３’から時点ｔ４’までの期間、時点ｔ５’から時点ｔ６’までの期間、そのプラス側出力＋ＯＵＴは「ハイ」レベルとなる。これらにより、プラス側出力＋ＯＵＴがハイレベルとなっている期間のデューティ比は、アナログ入力信号のプラス値（差動値）の大きさにほぼ比例する。換言すれば、プラス側出力＋ＯＵＴはアナログ入力信号のプラス値（差動値）をパルス幅変調した信号となる。
一方、マイナス側出力−ＯＵＴは常にローレベルとなっている。これは、図３に示す（アナログ入力信号＋ＩＮ）＞（アナログ入力信号−ＩＮ）のとき、コンパレータ１２，１３の出力ｊ，ｋが共に「ロウ」となる期間はないからである。
次に、図４に示す（アナログ入力信号＋ＩＮ）＜（アナログ入力信号−ＩＮ）のとき、換言すれば差動入力がマイナスの場合、について説明する。三角波信号ａ，ａ’，ｂ，ｂ’は図２の場合と同じである。また三角波信号ａ，ａ’，ｂ，ｂ’と積分器出力（オペアンプ１１の出力）ｃ，ｄとの位相関係は、図２に示す場合と同じく、同一である。
ただし、図４に示す場合は、図２及び図３の場合に比べて、積分器の出力ｃ，ｄはそれぞれ位相が反転（１８０度のずれ）されている。また、第１合成波ｅと第２合成波ｆとの交点と、第３合成波ｇと第４合成波ｈとの交点との時間関係は、図３の場合に比べて、それぞれ反対になっている。
コンパレータ１２の出力ｊは、第１合成波ｅと第２合成波ｆとの交点（時点ｔ２”）から次の第１合成波ｅと第２合成波ｆとの交点（時点ｔ３”）まで「ハイ」となる。次いでコンパレータ１２の出力ｊは、時点ｔ３”から次の第１合成波ｅと第２合成波ｆとの交点（時点ｔ６”）までは「ロウ」となり、以降は上記動作を繰り返す。すなわち、コンパレータ１２の出力ｊは、第１合成波ｅと第２合成波ｆとの交点ごとに、「ハイ」から「ロウ」へ、又は「ロウ」から「ハイ」へ、状態を変化させる。
コンパレータ１３の出力ｋは、第３合成波ｇと第４合成波ｈとの交点（時点ｔ１”）から次の第３合成波ｇと第４合成波ｈとの交点（時点ｔ４”）まで「ロウ」となる。次いでコンパレータ１３の出力ｋは、時点ｔ４”から次の第３合成波ｇと第４合成波ｈとの交点（時点ｔ５”）までは「ハイ」となり、以降は上記動作を繰り返す。すなわち、コンパレータ１３の出力ｋは、第３合成波と第４合成波との交点ごとに、「ハイ」から「ロウ」へ、又は「ロウ」から「ハイ」へ、状態を変化させる。
そして、プラス側出力＋ＯＵＴ＝（出力ｊ）ＡＮＤ（出力ｋ）なので、そのプラス側出力＋ＯＵＴは常にローレベルとなっている。また、マイナス側出力−ＯＵＴは（出力ｊ）及び（出力ｋ）が共に「ロー」とのとき「ハイ」となり、そのマイナス側出力−ＯＵＴがハイレベルとなっている期間のデューティ比はアナログ入力信号のマイナス値（差動値）の大きさにほぼ比例する。換言すれば、マイナス側出力−ＯＵＴはアナログ入力信号のマイナス値（差動値）をパルス幅変調した信号となる。
これらにより、本実施例１のＤ級増幅器によれば、アナログ入力信号を、０ボルト値、プラス値及びマイナス値のいずれかからなる３値のＰＷＭ信号に変換して出力することができる。また、本実施例１のＤ級増幅器によれば、アナログ入力信号が所定値以上となった場合、図３及び図４に示すようにプラス側出力＋ＯＵＴ又はマイナス側出力−ＯＵＴの一方（片側）のみのスイッチング波形となる。そこで、本実施例１のＤ級増幅器は、プラス側及びマイナス側の両方でスイッチングする従来のＤ級増幅器よりも、スイッチング損失をほぼ半分にすることができる。
また、本実施例１のＤ級増幅器によれば、抵抗Ｒ３，Ｒ４によりアナログフィードバックをかけているので、上記特許文献２に記載されているようなデジタル処理を行わずに、アナログ入力信号について直線性良く増幅することができる。また、本実施例１のＤ級増幅器によれば、上記特許文献１に記載されている増幅器とは異なり、インピーダンス変換及び直流電圧カットのためトランスを必要とせずに、直流出力成分はほぼゼロボルトとして、低歪みであって電力損失の少ないＤ級増幅器を提供することができる。
次に、本発明の実施例２について図５を参照して説明する。図５は、本発明の実施例２に係るＤ級増幅器の構成例を示す回路図である。本Ｄ級増幅器は、抵抗Ｒ５１，Ｒ５２，Ｒ５３，Ｒ５４，Ｒ５５，Ｒ５６と、コンデンサＣ５１と、オペアンプ（演算増幅器）６１，６４と、コンパレータ６２，６３と、ＡＮＤ回路（ロウアクティブ）７１と、ＡＮＤ回路７２とで構成されている。また、コンパレータ６２のプラス側入力端には三角波信号ａが印加されており、コンパレータ６３のプラス側入力端には三角波信号ｂ’が印加されている。
三角波信号ｂ’は、三角波信号ａを反転させた（位相を１８０度遅らせた）三角波信号ｂについて、さらに遅延回路８１により位相を微小角度θだけ遅らせたものである。したがって、三角波信号ａと三角波信号ｂ’とは、位相が互いに（１８０度＋微小角度θ）だけ異なっている同一の波形信号である。三角波信号ａ，ｂ’にディザーと呼ばれる所定のノイズを加えてもよい。このようにすることで、出力波形の歪みを補正することができる。また三角波信号ａ，ｂ’の代わりに、鋸歯形状波、積分波形などを使用してもよい。
抵抗Ｒ５１の一方端は、アナログ入力信号の入力端となっている。そして、抵抗Ｒ５１の他方端は、オペアンプ６１のマイナス側入力端に接続されている。オペアンプ６１及びコンデンサＣ５１は、積分器を構成している。コンパレータ６２は、三角波信号ａと積分器の出力ｃとを比較してその比較結果（出力ｊ）を出力している。コンパレータ６３は、三角波信号ｂ’と積分器の出力ｃとを比較してその比較結果（出力ｋ）を出力している。
ＡＮＤ回路７１は、ロウアクティブのアンド演算機能を有するバッファ回路である。そして、ＡＮＤ回路７１は、コンパレータ６２の出力ｊとコンパレータ６３の出力ｋとが共に「ロウ」のときに「ハイ」レベル信号を出力し、それらの信号を本Ｄ級増幅器のマイナス側出力−ＯＵＴとして出力する。ＡＮＤ回路７２は、ＡＮＤ演算機能を有するバッファ回路である。そして、ＡＮＤ回路７２は、コンパレータ６２の出力とコンパレータ６３の出力とが共に「ハイ」のときに「ハイ」レベル信号を出力し、それらの信号を本Ｄ級増幅器のプラス側出力＋ＯＵＴとして出力する。
オペアンプ６４及び抵抗Ｒ５３，Ｒ５４，Ｒ５５，Ｒ５６は、プラス側出力＋ＯＵＴとマイナス側出力−ＯＵＴとの差分を増幅する差動増幅器を構成している。この差動増幅器の出力ｌは、抵抗Ｒ５２を介してオペアンプ６１の入力側（本Ｄ級増幅器の入力側）にフィードバックされる。したがって、オペアンプ６４及び抵抗Ｒ５２，Ｒ５３，Ｒ５４，Ｒ５５，Ｒ５６はフィードバック回路をなしている。
次に、上記構成の本実施例２に係るＤ級増幅器の動作について説明する。アナログ入力信号が０ボルト（無入力）、すなわちＩＮが１／２ＶＤＤの場合、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴは、図６に示すようになり、ハイレベル期間のデューティ比がほぼ０〜数％になる。そこで、アナログ入力信号が０ボルト（無入力）の場合、本Ｄ級増幅器からフィルタ、負荷に流れる電流は非常に小さな値となる。
アナログ入力信号がプラスの場合、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴは、図３と同様になる。したがって、プラス側出力＋ＯＵＴは、アナログ入力信号のプラス値（０ボルトを基準値としてのプラス）をパルス幅変調した信号となる。一方、マイナス側出力−ＯＵＴは常にローレベルとなっている。
アナログ入力信号がマイナスの場合、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴは、図４と同様になる。したがって、マイナス側出力−ＯＵＴは、アナログ入力信号のマイナス値（１／２ＶＤＤを基準値としてのマイナス）をパルス幅変調した信号となる。一方、プラス側出力＋ＯＵＴは常にローレベルとなっている。
これらにより、本実施例２に係るＤ級増幅器によれば、上記実施例１に係るＤ級増幅器と同様に、アナログ入力信号が無い場合（０ボルト値入力の場合）、出力信号がハイレベルとなっている期間を所望の値まで充分に短くすることができるので、電力損失を従来のものより大幅に低減することができる。
また、本実施例２に係るＤ級増幅器によれば、アナログ入力信号を、０ボルト値、プラス値及びマイナス値のいずれかからなる３値のＰＷＭ信号に変換して出力することができる。また、本実施例２のＤ級増幅器によれば、アナログ入力信号が所定値以上となった場合、図３及び図４と同様にプラス側出力＋ＯＵＴ又はマイナス側出力−ＯＵＴの一方（片側）のみのスイッチング波形となる。そこで、本実施例２のＤ級増幅器は、プラス側及びマイナス側の両方でスイッチングする従来のＤ級増幅器よりも、スイッチング損失をほぼ半分にすることができる。
また、本実施例２のＤ級増幅器によれば、オペアンプ６４及び抵抗Ｒ５２，Ｒ５３，Ｒ５４，Ｒ５５，Ｒ５６によりアナログフィードバックをかけているので、上記特許文献２に記載されているようなデジタル処理を行わずに、アナログ入力信号について直線性良く増幅することができる。また、本実施例２のＤ級増幅器によれば、上記特許文献１に記載されている増幅器とは異なり、インピーダンス変換及び直流電圧カットのためトランスを必要とせずに、直流出力成分はほぼゼロボルトとして、低歪みであって電力損失の少ないＤ級増幅器を提供することができる。
次に、上記図１又は図５に示す実施例１又は実施例２に係るＤ級増幅器のアナログ入力端に、正弦波を入力した場合の出力波形例を、図７に示す。実施例１と実施例２とでは、アナログ入力端に正弦波を入力した場合、出力波形は同様となる。図７（ａ）は、実施例１又は実施例２に係るＤ級増幅器のプラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴに接続されるローパスフィルタと負荷（抵抗Ｒ）とを示している。図７（ｂ）は、本Ｄ級増幅器におけるプラス側出力＋ＯＵＴがローパスフィルタを通過した後の波形を出力ＰＯＵＴとして示している。また、図７（ｂ）においては、本Ｄ級増幅器におけるマイナス側出力−ＯＵＴがローパスフィルタを通過した後の波形を出力ＮＯＵＴとして示している。出力ＰＯＵＴ，ＮＯＵＴ共に正弦波の上半分だけのような波形になっている。しかし、図７（ｃ）に示す負荷へ加えられる信号である出力ＯＵＴは正弦波となる。これは、負荷（スピーカなど）は出力ＰＯＵＴと出力ＮＯＵＴとの間（すなわちローパスフィルタのプラス側出力端（ＰＯＵＴ）とマイナス側出力端（ＮＯＵＴ）との間）に接続されるため、その負荷へ加えられる信号である出力ＯＵＴは、図７（ｃ）に示すように、出力ＰＯＵＴと出力ＮＯＵＴとの差（ＯＵＴ＝ＰＯＵＴ−ＮＯＵＴ）となり正弦波となる。
また、上記図１，図５に示す実施例１及び実施例２に係るＤ級増幅器では、三角波信号ａと三角波信号ａを反転させさらに遅延させた三角波信号ｂ’とを少なくとも使用している。これにより、実施例１及び実施例２に係るＤ級増幅器では、アナログ入力信号が無い場合においても、図２，図６の様に、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴを短い時間（ハイレベル期間のデューティ比を０〜数％）出力することにより、ローパスフィルタ（出力ＰＯＵＴ，ＮＯＵＴ）にわずかずつ電圧を出力している。このとき、負荷へは出力ＰＯＵＴ−出力ＮＯＵＴの電圧が印加されるため、その負荷へ加えられる信号である出力ＯＵＴはゼロボルトとなる。これらにより、実施例１及び実施例２に係るＤ級増幅器は、アナログ入力端が無信号状態から小さな信号が入力された状態へと変化した場合に、その変化時においても歪みの少ない増幅信号を負荷に供給することができる。
次に、本発明の実施例３について図８から図１１を参照して説明する。図８は、本発明の実施例３に係るＤ級増幅器の構成例を示す回路図である。本Ｄ級増幅器は、実施例１に係るＤ級増幅器とは異なり、遅延回路２１，２２を構成要素としていない。また、本Ｄ級増幅器では、抵抗Ｒ１０の一方端に三角波信号ａが印加されており、抵抗Ｒ１２の一方端に三角波信号ｂが印加されている。図８に示す本Ｄ級増幅器におけるこれら以外の構成については、図１に示す実施例１に係るＤ級増幅器と同様である。ただし、本Ｄ級増幅器における合成回路をなす抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２の各抵抗値は、実施例１に係るＤ級増幅器の抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２では規定しない条件で設定している。以下、本Ｄ級増幅器について具体的に説明する。
本Ｄ級増幅器は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２と、コンデンサＣ１，Ｃ２と、オペアンプ（演算増幅器）１１と、コンパレータ１２，１３と、ＡＮＤ回路（ロウアクティブ）３１と、ＡＮＤ回路３２とで構成されている。また、図中の抵抗Ｒ９，Ｒ１０の一方端には所定の三角波信号ａが印加されており、抵抗１１，Ｒ１２の一方端には所定の三角波信号ｂが印加されている。三角波信号ａと三角波信号ｂとは、位相が互いに１８０度異なっている同一の波形信号である。ここで、三角波信号ａを本願請求項６に係る本発明における三角波とすると、三角波信号ｂが該発明における逆相三角波となる。
抵抗Ｒ１，Ｒ２の一方端は、それぞれアナログ入力信号の差動入力端となっている。そして、抵抗Ｒ１の一方端がプラス側入力端（＋ＩＮ）となり、抵抗Ｒ２の一方端がマイナス側入力端（−ＩＮ）となっている。オペアンプ１１とコンデンサＣ１，Ｃ２とは、積分器を構成している。抵抗Ｒ１，Ｒ２で差動入力されたアナログ入力信号は、その積分器によって積分され、抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８に出力される。
抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２は、上記積分器の出力と三角波信号ａ，ｂとを合成する合成回路を構成している。この合成回路は４種類の第１から第４合成波形ｅ，ｆ，ｇ，ｈを生成する。
合成回路をなす抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２の各抵抗値は、これらの抵抗値とコンパレータ１２（第１コンパレータ）及びコンパレータ１３（第２コンパレータ）の入力容量とによって、その合成回路の出力である第１及び第２合成波形ｅ，ｆと第３及び第４合成波形ｇ，ｈとの間に時間差（位相差）を持たせる値となっている。
ここで、抵抗Ｒ５は本願請求項７に係る発明における第１抵抗に該当する。抵抗Ｒ６は同発明における第５抵抗に該当する。抵抗Ｒ７は同発明における第３抵抗に該当する。抵抗Ｒ８は同発明における第７抵抗に該当する。抵抗Ｒ９は同発明における第２抵抗に該当する。抵抗Ｒ１０は同発明における第８抵抗に該当する。抵抗Ｒ１１は同発明における第４抵抗に該当する。抵抗Ｒ１２は同発明における第６抵抗に該当する。
上記合成回路は、第１から第４合成部を有している。第１合成部は、積分器をなすオペアンプ１１のマイナス側出力と三角波信号ａとを合成して第１合成波形ｅを生成するものである。そして、第１合成部は、オペアンプ１１のマイナス側出力に一方端が接続された抵抗Ｒ５（第１抵抗）と、三角波信号ａが一方端に印加される抵抗Ｒ９（第２抵抗）とを有しており、抵抗Ｒ５の他方端と抵抗Ｒ９の他方端とが接続されて出力端をなしている。
第２合成部は、オペアンプ１１のプラス側出力と三角波信号ｂとを合成して第２合成波形ｆを生成するものである。そして、第２合成部は、オペアンプ１１のプラス側出力に一方端が接続された抵抗Ｒ７（第３抵抗）と、三角波信号ｂが一方端に印加される抵抗Ｒ１１（第４抵抗）とを有しており、抵抗Ｒ７の他方端と抵抗Ｒ１１の他方端とが接続されて出力端をなしている。
第３合成部は、オペアンプ１１のマイナス側出力と三角波信号ｂとを合成して第３合成波形ｇを生成するものである。そして、第３合成部は、オペアンプ１１のマイナス側出力に一方端が接続された抵抗Ｒ６（第５抵抗）と、三角波信号ｂが一方端に印加される抵抗Ｒ１２（第６抵抗）とを有しており、抵抗Ｒ６の他方端と抵抗Ｒ１２の他方端とが接続されて出力端をなしている。
第４合成部は、オペアンプ１１のプラス側出力と三角波信号ａとを合成して第４合成波形ｈを生成するものである。そして、第４合成部は、オペアンプ１１のプラス側出力に一方端が接続された抵抗Ｒ８（第７抵抗）と、三角波信号ａが一方端に印加される抵抗Ｒ１０（第８抵抗）とを有しており、抵抗Ｒ８の他方端と抵抗Ｒ１０の他方端とが接続されて出力端をなしている。
そして、コンパレータ１２に接続されている抵抗Ｒ５，Ｒ７，Ｒ９，Ｒ１１（第１から第４抵抗）それぞれの抵抗値は、コンパレータ１３に接続されている抵抗Ｒ６，Ｒ８，Ｒ１０，Ｒ１２（第５から第８抵抗）それぞれの抵抗値に対して、「１」以外の値を乗算してなる値に設定してあることが好ましい。
例えば、抵抗Ｒ５，Ｒ７，Ｒ９，Ｒ１１及び抵抗Ｒ６，Ｒ８，Ｒ１０，Ｒ１２の抵抗値は次に示すように設定する。
Ｒ６＝Ｒ８＝Ｒ５×α Ｒ５＝Ｒ７
Ｒ１０＝Ｒ１２＝Ｒ９×α Ｒ９＝Ｒ１１
ここで、α≠１とする。
上記数式の条件から、
Ｒ５＝Ｒ７＝Ｒ９＝Ｒ１１
としてもよく、
Ｒ５＝Ｒ７≠Ｒ９＝Ｒ１１
としてもよい。
そして、（Ｒ６＝Ｒ８）、（Ｒ１０＝Ｒ１２）の条件下で、（Ｒ６，Ｒ８，Ｒ１０，Ｒ１２）が、（Ｒ５，Ｒ７，Ｒ９，Ｒ１１）のα倍｛又は（１／α）倍｝とする。
具体例としては、抵抗Ｒ５，Ｒ７，Ｒ９，Ｒ１１それぞれの抵抗値は１［ＫΩ］として、抵抗Ｒ６，Ｒ８，Ｒ１０，Ｒ１２それぞれの抵抗値は２［ＫΩ］としてもよく５００［Ω］としてもよい。このときのαは、２と０．５である。
また、抵抗Ｒ５，Ｒ７，Ｒ９，Ｒ１１それぞれの抵抗値は２０［ＫΩ］として、抵抗Ｒ６，Ｒ８，Ｒ１０，Ｒ１２それぞれの抵抗値は３０［ＫΩ］としてもよい。
このときのαは、１．５である。
また、抵抗Ｒ５，Ｒ７，Ｒ９，Ｒ１１それぞれの抵抗値は１［ＫΩ］として、抵抗Ｒ６，Ｒ８，Ｒ１０，Ｒ１２それぞれの抵抗値は３０［ＫΩ］としてもよい。このときのαは、３０である。
これらにより、上記合成回路は、コンパレータ１２に接続されている抵抗Ｒ５，Ｒ７，Ｒ９，Ｒ１１とコンパレータ１３に接続されている抵抗Ｒ６，Ｒ８，Ｒ１０，Ｒ１２とにおける抵抗値の相違と、コンパレータ１２，１３の入力容量とによって、第１及び第２合成波形ｅ，ｆと第３及び第４合成波形ｇ，ｈとの間に時間差（位相差）を持たせることができる。
コンパレータ１２（第１コンパレータ）は、第１合成波形ｅと第２合成波形ｆとを比較して、その比較結果を出力する。そして、コンパレータ１２は、第１合成波形ｅが第２合成波形ｆよりも大きいときは所定の「ロー」レベル信号（例えば０ボルト）を出力し、第１合成波形ｅが第２合成波形ｆよりも小さいときは所定の「ハイ」レベル信号を出力する。コンパレータ１３（第２コンパレータ）は、第３合成波形ｇと第４合成波形ｈとを比較してその比較結果を出力する。そして、コンパレータ１３は、第３合成波形ｇが第４合成波形ｈよりも大きいときは所定の「ロー」レベル信号（例えば０ボルト）を出力し、第３合成波形ｇが第４合成波形ｈよりも小さいときは所定の「ハイ」レベル信号を出力する。
ＡＮＤ回路３１は、負論理入力の論理積機能を有するバッファ回路である。そして、ＡＮＤ回路３１は、コンパレータ１２の出力とコンパレータ１３の出力とが共に「ロウ」のとき「ハイ」レベル信号を出力するＡＮＤ演算（ロウアクティブ）を行い、その演算結果を本Ｄ級増幅器のマイナス側出力−ＯＵＴとして出力する。抵抗Ｒ３は、バッファとしても機能するＡＮＤ回路３１の出力をオペアンプ１１のプラス側入力にフィードバックする第１フィードバック回路をなすものである。
ＡＮＤ回路３２は、アンド（ＡＮＤ）演算機能を有するバッファ回路であり、コンパレータ１２の出力とコンパレータ１３の出力とのＡＮＤ演算を行い、その演算結果を本Ｄ級増幅器のプラス側出力＋ＯＵＴとする。抵抗Ｒ４は、バッファとしても機能するＡＮＤ回路３２の演算結果をオペアンプ１１のマイナス側入力にフィードバックする第２フィードバック回路をなすものである。
本Ｄ級増幅器のプラス側出力＋ＯＵＴとマイナス側出力−ＯＵＴとの間には、ローパスフィルタを介して負荷（スピーカなど）を接続する。これらの構成により、本Ｄ級増幅器は、トランスを用いることなく、アナログ入力信号＋ＩＮ，−ＩＮを低歪みに増幅し、かつ電力損失を少なくして、負荷を駆動することができる。
次に、上記構成の本実施例３に係るＤ級増幅器の動作例について図９から図１１を参照して説明する。図９から図１１は、図８に示すＤ級増幅器の各部の動作を示す波形図である。そして、図９は、アナログ入力信号＋ＩＮとアナログ入力信号−ＩＮとが同じ値のとき、すなわち差動入力が０ボルト値（無入力）のときのＤ級増幅器各部の波形を示している。図１０は、（アナログ入力信号＋ＩＮ）＞（アナログ入力信号−ＩＮ）のとき、すなわち差動入力がプラスのときのＤ級増幅器各部の波形を示している。図１１は、（アナログ入力信号＋ＩＮ）＜（アナログ入力信号−ＩＮ）のとき、すなわち差動入力がマイナスのときのＤ級増幅器各部の波形を示している。
図９から図１１に示すように、本Ｄ級増幅器各部の動作は、図２から図４に示す実施例１に係るＤ級増幅器各部の動作と同一となっている部分が多い。ただし、本Ｄ級増幅器は、三角波として三角波信号ａ，ｂの２つを用いている点などで、三角波として三角波信号ａ，ａ’，ｂ，ｂ’の４つを用いている実施例１に係るＤ級増幅器の動作と異なる。次に本Ｄ級増幅器各部の動作を具体的に説明する。
まず、図９について、すなわち無入力（０ボルト値入力）の場合について説明する。三角波信号ａと三角波信号ｂとは位相が１８０度異なっている。ここで、三角波信号ａ，ｂには、それぞれディザーと呼ばれる所定のノイズを加えてもよい。このようにすることで、出力波形の歪みを補正することができる。また、三角波信号ａ，ｂの代わりに、鋸歯形状波、積分波形などを使用してもよい。
三角波信号ａと積分器のプラス側出力（オペアンプ１１のプラス側出力）ｄとの位相関係は、ほぼ同一である。また、三角波信号ｂと積分器のマイナス側出力（オペアンプ１１のマイナス側出力）ｃとの位相関係は、ほぼ同一である。
コンパレータ１２，１３の入力、すなわち第１から第４合成波形ｅ，ｆ，ｇ，ｈは、上記積分器の出力に同期した波形となる。そして第１合成波形ｅと第２合成波ｆとは位相が約１８０度異なっており、第３合成波形ｇと第４合成波ｈとは位相が約１８０度異なっている。第１合成波形ｅと第４合成波形ｈとはほぼ同一の波形であって位相が微小角度θ’だけ異なっている。第２合成波形ｆと第３合成波形ｇとはほぼ同一の波形とあって位相が微小角度θ’だけ異なっている。
このように、第１合成波形ｅと第４合成波形ｈとの間、及び第２合成波形ｆと第３合成波形ｇとの間に、微小角度θ’の位相差が生じるのは、コンパレータ１２に接続されている抵抗Ｒ５，Ｒ７，Ｒ９，Ｒ１１の抵抗値が、コンパレータ１３に接続されている抵抗Ｒ６，Ｒ８，Ｒ１０，Ｒ１２の抵抗値に対して、「１」以外の値を乗算してなる値に設定してあるからである。すなわち、これらの抵抗値とコンパレータ１２，１３の入力容量とにより、上記微小角度θ’の位相差が生じる。この微小角度θ’は、図２に示す実施例１に係るＤ級増幅器の動作波形における微小角度θに対応するものである。そして、微小角度θ’は、抵抗Ｒ５からＲ１２の抵抗値を調整することで、簡便に調整することができる。
コンパレータ１２，１３の出力Ｊ，Ｋは、図２に示す実施例１に係るＤ級増幅器のコンパレータ１２，１３の出力Ｊ，Ｋと同一波形となっている。また、本Ｄ級増幅器におけるプラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴは、図２に示す実施例１に係るＤ級増幅器のプラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴと同一波形となっている。このように、本Ｄ級増幅器におけるコンパレータ１２，１３及びＡＮＤ回路３１，３２の動作は、実施例１に係るＤ級増幅器のコンパレータ１２，１３及びＡＮＤ回路３１，３２の動作と同一である。また、本Ｄ級増幅器におけるフィードバック回路（抵抗Ｒ３，Ｒ４）及び積分器（オペアンプ１１、コンデンサＣ１，Ｃ２）の動作は、実施例１に係るＤ級増幅器のフィードバック回路及び積分器の動作と同一である。
これらにより、本Ｄ級増幅器は、実施例１に係るＤ級増幅器と同様に、無入力の場合、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴにおけるハイレベル期間をデューティ比０〜数％にすることができる。そのため、本Ｄ級増幅器を小信号用とする場合は、出力端子と負荷との間に配置する上記ローパスフィルタ（ＬＣフィルタなど）を省略することができる。
また、本Ｄ級増幅器は、実施例１に係るＤ級増幅器と同様に、アナログ入力信号が無い場合（０ボルト値入力の場合）、出力信号がハイレベルとなっている期間を所望の値まで充分に短くすることができるので、電力損失を従来のものより大幅に低減することができる。
次に、図１０に示す（アナログ入力信号＋ＩＮ）＞（アナログ入力信号−ＩＮ）のとき換言すれば差動入力がプラスの場合、について説明する。図１０と図３とを比較すると、本Ｄ級増幅器では三角波として三角波信号ａ，ｂの２つを用いている点のみが異なる。したがって、本Ｄ級増幅器は、差動入力がプラスの場合でも、合成回路の部分以外は実施例１に係るＤ級増幅器と同一の動作をすることができる。そこで、本Ｄ級増幅器は、差動入力がプラスの場合、プラス側出力＋ＯＵＴがアナログ入力信号のプラス値（差動値）をパルス幅変調した信号となり、マイナス側出力−ＯＵＴは常にローレベルとなっている。
次に、図１１に示す（アナログ入力信号＋ＩＮ）＜（アナログ入力信号−ＩＮ）のとき換言すれば差動入力がマイナスの場合、について説明する。図１１と図４との比較すると、本Ｄ級増幅器では三角波として三角波信号ａ，ｂの２つを用いている点のみが異なる。
したがって、本Ｄ級増幅器は、差動入力がマイナスの場合でも、合成回路の部分以外は実施例１に係るＤ級増幅器と同一の動作をすることができる。そこで、本Ｄ級増幅器は、差動入力がマイナスの場合、マイナス側出力−ＯＵＴはアナログ入力信号のマイナス値（差動値）をパルス幅変調した信号となり、プラス側出力＋ＯＵＴは常にローレベルとなっている。
これらにより、本実施例３のＤ級増幅器によれば、実施例１のＤ級増幅器と同様に、アナログ入力信号を、０ボルト値、プラス値及びマイナス値のいずれかからなる３値のＰＷＭ信号に変換して出力することができる。また、本実施例３のＤ級増幅器によれば、アナログ入力信号が所定値以上となった場合、図１０及び図１１に示すようにプラス側出力＋ＯＵＴ又はマイナス側出力−ＯＵＴの一方（片側）のみのスイッチング波形となる。そこで、本実施例３のＤ級増幅器は、プラス側及びマイナス側の両方でスイッチングする従来のＤ級増幅器よりも、スイッチング損失をほぼ半分にすることができる。
また、本実施例３のＤ級増幅器によれば、抵抗Ｒ３，Ｒ４によりアナログフィードバックをかけているので、上記特許文献２に記載されているようなデジタル処理を行わずに、アナログ入力信号について直線性良く増幅することができる。また、本実施例３のＤ級増幅器によれば、上記特許文献１に記載されている増幅器とは異なり、インピーダンス変換及び直流電圧カットのためトランスを必要とせずに、直流出力成分はほぼゼロボルトとして、低歪みであって電力損失の少ないＤ級増幅器を提供することができる。
さらに、本実施例３のＤ級増幅器によれば、実施例１，２のＤ級増幅器と異なり、遅延回路２１，２２，８１を構成要素とせず、抵抗Ｒ５〜Ｒ１２の抵抗値を調整することで、第１及び第２合成波形ｅ，ｆと第３及び第４合成波形ｇ，ｈとの間に時間差（位相差）を持たせることができる。そこで、本実施例３のＤ級増幅器は、簡便に設計及び製造でき、且つ高性能なＤ級増幅器を提供することができる。
次に、本発明の実施例４について図１２から図１７を参照して説明する。図１２は、本発明の実施例４に係るＤ級増幅器の構成例を示す回路図である。図１２において、図１に示す実施例１に係るＤ級増幅器と同一の構成要素には、同一符号を付している。本Ｄ級増幅器は、実施例１，２に係るＤ級増幅器とは異なり、遅延回路２１，２２，８１を構成要素としていない。また、本Ｄ級増幅器では、実施例３とは異なり、１つの三角波発生回路を有する。以下、本Ｄ級増幅器について具体的に説明する。
本Ｄ級増幅器は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、コンデンサＣ１，Ｃ２，Ｃ１００と、オペアンプ（演算増幅器）１１と、コンパレータ１１２，１１３と、インバータ１２１，１２２と、ＡＮＤ回路１３１，１３２と、電流源１４０で構成されている。ここで、コンデンサ１００及び電流源１４０は、三角波発生回路を構成しており、三角波をコンパレータ１１２，１１３のマイナス側入力端に出力している。
抵抗Ｒ１，Ｒ２の一方端は、それぞれアナログ入力信号の差動入力端となっている。そして、抵抗Ｒ１の一方端がプラス側入力端（＋ＩＮ）となり、抵抗Ｒ２の一方端がマイナス側入力端（−ＩＮ）となっている。オペアンプ１１とコンデンサＣ１，Ｃ２とは、積分器を構成している。抵抗Ｒ１，Ｒ２で差動入力されたアナログ入力信号は、その積分器によって積分され、コンパレータ１１２，１１３に出力される。
オペアンプ１１のマイナス側出力は、コンパレータ１１２（第１コンパレータ）のプラス側入力端に接続されている。オペアンプ１１のプラス側出力は、コンパレータ１１３（第２コンパレータ）のプラス側入力端に接続されている。コンパレータ１１２，１１３のマイナス側入力端は、ともにコンデンサ（容量）１００の一端に接続されている。そのコンデンサ１００の一端には、電流源１４０の一端が接続されている。コンデンサ１００の他端はアースに接続されており、電流源１４０の他端もアースに接続されている。これらにより、コンパレータ１１２は、オペアンプ１１のマイナス側出力と三角波発生回路の出力とを比較して、その比較結果を出力する。コンパレータ１１３は、オペアンプ１１のプラス側出力と三角波発生回路の出力とを比較して、その比較結果を出力する。
コンパレータ１１２の出力は、インバータ１２１の入力端及びＡＮＤ回路１３２（第２バッファ）の一方入力端に接続されている。コンパレータ１１３の出力は、インバータ１２２の入力端及びＡＮＤ回路１３１（第１バッファ）の一方入力端に接続されている。インバータ１２１の出力は、ＡＮＤ回路１３１の他方入力端に接続されている。インバータ１２２の出力は、ＡＮＤ回路１３２の他方入力端に接続されている。これらにより、ＡＮＤ回路１３１は、コンパレータ１１２の出力を反転した信号とコンパレータ１１３の出力との論理積演算を行い、その演算結果を出力する。ＡＮＤ回路１３２は、コンパレータ１１３の出力を反転した信号とコンパレータ１１２の出力との論理積演算を行い、その演算結果を出力する。
ＡＮＤ回路１３１の出力は、本Ｄ級増幅器のプラス側出力＋ＯＵＴとなる。このプラス側出力＋ＯＵＴは、抵抗Ｒ４によりオペアンプのマイナス側入力にフィードバックされる。ＡＮＤ回路１３２の出力は、本Ｄ級増幅器のマイナス側出力−ＯＵＴとなる。このマイナス側出力−ＯＵＴは、抵抗Ｒ３によりオペアンプのプラス側入力にフィードバックされる。
図１３は、電流源１４０の具体的な構成例を示す回路図である。この電流源１４０とコンデンサ１００とで三角波発生回路を構成する。電流源１４０は、トランジスタＴ１，Ｔ２と、スイッチＳ１，Ｓ２と、コンパレータ１４１，１４２と、ＮＡＮＤ回路１４３，１４４とで構成されている。
トランジスタＴ１，Ｔ２は、電界効果トランジスタ（ＦＥＴ）で構成されている。トランジスタＴ１のゲートには電圧ＶＢＰが印加されている。この電圧ＶＢＰは、コンデンサ１００の充電電流値を制御するものである。トランジスタＴ２のゲートには電圧ＶＢＮが印加されている。この電圧ＶＢＮは、コンデンサ１００の放電電流値を制御するものである。スイッチＳ１，Ｓ２は、例えばアナログ・スイッチからなり、ＦＥＴで構成することができる。スイッチＳ１，Ｓ２は、電流源１４０から出力される電流の向き、すなわちコンデンサ１００の充電／放電を切り替えるものである。トランジスタＴ１の電流入出力端、スイッチＳ１，Ｓ２及びトランジスタＴ２の電流入出力端は、図１３に示すように直列に接続されている。コンパレータ１４１のマイナス側入力端及びコンパレータ１４２のプラス側入力端は、ともにスイッチＳ１とスイッチＳ２の接続点（以下、「接続点」という）に接続されている。この接続点は、コンデンサ１００も接続されており、三角波発生回路の出力点をなす。
コンパレータ１４２は、所望の第１電位ＶＬと接続点の電位とを比較し、その比較結果を出力する。コンパレータ１４１は、所望の第２電位ＶＨと接続点の電位とを比較し、その比較結果を出力する。ここで、第２電位ＶＨは、第１電位ＶＬよりも高いものとする。そして、第２電位ＶＨと第１電位ＶＬとの差が、三角波の振幅を規定している。ＮＡＮＤ回路１４３，１４４は、プロップフロップ回路をなすように接続されている。このプリップフロップ回路は、コンパレータ１４１，１４２の出力を入力としている。そして、このプリップフロップ回路の出力によって、スイッチＳ１，Ｓ２の開閉を制御している。すなわち、プリップフロップ回路の出力が、コンデンサ１００の充放電を切り替え、三角波における上昇・下降を切り替えている。
図１４は、電流源１４０の動作を説明するための図である。
まず、接続点の電位である三角波Ｇが第１電位ＶＬよりも低い場合、すなわち点線Ｋ１のときについて説明する。この点線Ｋ１のとき、コンパレータ１４２の出力が「Ｌ」となり、スイッチＳ１がＯＮし、スイッチＳ２はＯＦＦする。これにより、トランジスタＴ１及びスイッチＳ１を介して充電電流が流れ、その充電電流がコンデンサ１００へ流れ込む。したがって、コンデンサ１００の電位である三角波Ｇが上昇する。
三角波Ｇが第１電位ＶＬを超えて、第２電位ＶＨに達すると、コンパレータ１４１の出力が「Ｌ」となり、スイッチＳ２がＯＮし、スイッチＳ１はＯＦＦする。これにより、トランジスタＴ２及びスイッチＳ２を介して、コンデンサ１００の放電電流がアースに向けて流れる。したがって、コンデンサ１００の電位である三角波Ｇが下降する。
三角波Ｇが第１電位ＶＬに達すると、コンパレータ１４２の出力が「Ｌ」となり、スイッチＳ１がＯＮし、スイッチＳ２はＯＦＦする。これにより、再び充電電流が流れ、三角波Ｇが上昇する。以後、これらの動作を繰り返すことにより、図１４に示すような三角波Ｇが生成される。この三角波Ｇの上昇時の傾きは、充電電流を制御する電圧ＶＢＰとコンデンサ１００の容量とで設定できる。また。三角波Ｇの下降時の傾きは、放電電流を制御する電圧ＶＢＮとコンデンサ１００の容量とで設定できる。
次に、三角波Ｇが第２電位ＶＨよりも高い場合、すなわち点線Ｋ２のときについて説明する。この点線Ｋ２のとき、コンパレータ１４１の出力が「Ｌ」となり、スイッチＳ２がＯＮし、スイッチＳ１はＯＦＦする。これにより、トランジスタＴ２及びスイッチＳ２を介して、コンデンサ１００の放電電流が流れる。したがって、コンデンサ１００の電位である三角波Ｇが下降する。その後、上記のように、コンデンサ１００の充放電が繰り返され、図１４に示すような三角波Ｇが生成される。
これらにより、本実施例のＤ級増幅器によれば、コンデンサ１００及び電流源１４０により、簡単な構成の三角波発生回路を備えることができる。したがって、本実施例によれば、効率が高く、低歪率なＤ級増幅器を、低コストで構成することができる。
次に、上記構成の本実施例４に係るＤ級増幅器の動作例について図１５から図１７を参照して説明する。図１５から図１７は、図１２に示すＤ級増幅器の各部の動作を示す波形図である。
図１５は、（アナログ入力信号＋ＩＮ）＞（アナログ入力信号−ＩＮ）のとき、すなわち差動入力がプラスのときのＤ級増幅器各部の波形を示している。まず、三角波Ｇは、図１４にも示すように、第１電位ＶＬを最小値、第２電位ＶＨを最大値とした三角波となっている。
積分器のマイナス側出力Ａは、積分器のプラス側出力Ｂよりも低レベルとなっている。これは積分器の差動入力がプラスだからである。また、図１５では、電流源１４０のスイッチＳ１，Ｓ２の駆動波形を示している。電流源１４０のスイッチＳ１は、三角波Ｇの上昇区間はハイレベル信号を受けてＯＮしている。また、スイッチＳ１は、三角波Ｇの下降区間はローレベル信号を受けてＯＦＦしている。電流源１４０のスイッチＳ２は、三角波Ｇの上昇区間はローレベル信号を受けてＯＦＦしている。また、スイッチＳ２は、三角波Ｇの下降区間はハイレベル信号を受けてＯＮしている。
コンパレータ１１２の出力Ｃは、積分器のマイナス側出力Ａと三角波Ｇを比較して、Ａ＞Ｇのとき「ハイ」となり、Ａ＜Ｇのとき「ロウ」となる。コンパレータ１１３の出力Ｄは、積分器のプラス側出力Ｂと三角波Ｇを比較して、Ｂ＞Ｇのとき「ハイ」となり、Ｂ＜Ｇのとき「ロウ」となる。
ＡＮＤ回路１３１の出力（＋ＯＵＴ）Ｅは、コンパレータ１１２の出力Ｃを反転させた値とコンパレータ１１３の出力Ｄとが共に「ハイ」のときに、「ハイ」となる。これらにより、プラス側出力＋ＯＵＴがハイレベルとなっている期間のデューティ比は、アナログ入力信号のプラス値（差動値）の大きさにほぼ比例する。換言すれば、プラス側出力＋ＯＵＴはアナログ入力信号のプラス値（差動値）をパルス幅変調した信号となる。
一方、ＡＮＤ回路１３２の出力（−ＯＵＴ）Ｆは、コンパレータ１１２の出力Ｃとコンパレータ１１３の出力Ｄを反転させた値とが共に「ハイ」のときに、「ハイ」となる。そこで、マイナス側出力−ＯＵＴは常にローレベルとなっている。
図１６は、（アナログ入力信号＋ＩＮ）＝（アナログ入力信号−ＩＮ）のとき、すなわち差動入力が無入力（０ボルト値入力）のときのＤ級増幅器各部の波形を示している。三角波Ｇは、図１５に示す三角波Ｇと同一である。また、三角波Ｇに対する電流源１４０のスイッチＳ１，Ｓ２の動作も図１５の場合と同一であるので、図１６ではスイッチＳ１，Ｓ２の駆動波形を省略している。
積分器のマイナス側出力Ａと積分器のプラス側出力Ｂとは、同一レベルとなっている。これは積分器の差動入力が（＋ＩＮ）＝（−ＩＮ）だからである。コンパレータ１１２の出力Ｃとコンパレータ１１３の出力Ｄとは、位相も等しい同一波形となっている。これは出力Ａ＝出力Ｂだからである。
ＡＮＤ回路１３１の出力（＋ＯＵＴ）Ｅは、（出力Ｃの反転値）×（出力Ｄ）であるので、ほぼ全期間に渡ってローレベルとなっている。ＡＮＤ回路１３２の出力（−ＯＵＴ）Ｆは、（出力Ｃ）×（出力Ｄの反転値）であるので、ほぼ全期間に渡ってローレベルとなっている。図１６において、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴに、僅かにハイレベル期間がある。これは、オペアンプ１１のオフセット電圧、あるいはコンパレータ１１２とコンパレータ１１３及びインバータ１２１とインバータ１２２などにおける構成素子の非同一性による遅延時間の相違などによるものである。したがって、プラス側出力＋ＯＵＴ及びマイナス側出力−ＯＵＴは、簡便に、全期間に渡って厳密にローレベルとすることができる。
これらにより、本実施例４のＤ級増幅器によれば、アナログ入力信号が無い場合（０ボルト値入力の場合）、出力信号がハイレベルとなっている期間を、簡便に極めて短くすることができるので、簡単な構成としながら、電力損失を従来のものより大幅に低減することができる。
図１７は、（アナログ入力信号＋ＩＮ）＜（アナログ入力信号−ＩＮ）のとき、すなわち差動入力がマイナスのときのＤ級増幅器各部の波形を示している。三角波Ｇは、図１５に示す三角波Ｇと同一である。また、三角波Ｇに対する電流源１４０のスイッチＳ１，Ｓ２の動作も図１５の場合と同一であるので、図１７ではスイッチＳ１，Ｓ２の駆動波形を省略している。
積分器のマイナス側出力Ａは、積分器のプラス側出力Ｂよりも高レベルとなっている。これは積分器の差動入力がマイナスだからである。コンパレータ１１２の出力Ｃは、積分器のマイナス側出力Ａと三角波Ｇを比較して、Ａ＞Ｇのとき「ハイ」となり、Ａ＜Ｇのとき「ロウ」となる。コンパレータ１１３の出力Ｄは、積分器のプラス側出力Ｂと三角波Ｇを比較して、Ｂ＞Ｇのとき「ハイ」となり、Ｂ＜Ｇのとき「ロウ」となる。
ＡＮＤ回路１３２の出力（−ＯＵＴ）Ｆは、コンパレータ１１２の出力Ｃとコンパレータ１１３の出力Ｄを反転させた値とが共に「ハイ」のときに、「ハイ」となる。これらにより、マイナス側出力−ＯＵＴがハイレベルとなっている期間のデューティ比は、アナログ入力信号のマイナス値（差動値）の大きさにほぼ比例する。換言すれば、マイナス側出力−ＯＵＴはアナログ入力信号のマイナス値（差動値）をパルス幅変調した信号となる。
一方、ＡＮＤ回路１３１の出力（＋ＯＵＴ）Ｅは、コンパレータ１１２の出力Ｃを反転させた値とコンパレータ１１３の出力Ｄとが共に「ハイ」のときに、「ハイ」となる。そこで、プラス側出力＋ＯＵＴは常にローレベルとなっている。
これらにより、本実施例４のＤ級増幅器によれば、アナログ入力信号を、０ボルト値、プラス値及びマイナス値のいずれかからなる３値のＰＷＭ信号に変換して出力することができる。また、本実施例４のＤ級増幅器によれば、アナログ入力信号が０ボルト値以外となった場合、図１５及び図１７に示すようにプラス側出力＋ＯＵＴ又はマイナス側出力−ＯＵＴの一方（片側）のみのスイッチング波形となる。そこで、本実施例４のＤ級増幅器は、プラス側及びマイナス側の両方でスイッチングする従来のＤ級増幅器よりも、スイッチング損失をほぼ半分にすることができる。
また、本実施例４のＤ級増幅器によれば、抵抗Ｒ３，Ｒ４によりアナログフィードバックをかけているので、上記特許文献２に記載されているようなデジタル処理を行わずに、アナログ入力信号について直線性良く増幅することができる。また、本実施例４のＤ級増幅器によれば、上記特許文献１に記載されている増幅器とは異なり、インピーダンス変換及び直流電圧カットのためトランスを必要とせずに、直流出力成分はほぼゼロボルトとして、低歪みであって電力損失の少ないＤ級増幅器を提供することができる。
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、上記実施形態のＤ級増幅器では積分器が一次積分器で構成されているが、本発明はこれに限定されるものではなく、かかる積分器を高次の積分器で構成してもよい。このようにすると、ループゲインを大きくすることができ、歪率をさらに低減することができる。
以上の説明では、本発明をＤ級増幅器として説明したが、本発明はこれに限定されるものではなく、Ｄ級増幅器以外の信号処理回路、各種パルス幅変調増幅器などに本発明を適用することができる。
本発明の実施例１に係るＤ級増幅器の構成例を示す回路図である。 同上のＤ級増幅器に０ボルトが入力されたときの動作を示す波形図である。 同上のＤ級増幅器にプラス値が入力されたときの動作を示す波形図である。 同上のＤ級増幅器にマイナス値が入力されたときの動作を示す波形図である。 本発明の実施例２に係るＤ級増幅器の構成例を示す回路図である。 同上の実施例２に係るＤ級増幅器に０ボルトが入力されたときの動作を示す波形図である。 本発明の実施例１又は実施例２に係るＤ級増幅器に正弦波が入力されたときの負荷における波形例を示す図である。 本発明の実施例３に係るＤ級増幅器の構成例を示す回路図である。 同上のＤ級増幅器に０ボルトが入力されたときの動作を示す波形図である。 同上のＤ級増幅器にプラス値が入力されたときの動作を示す波形図である。 同上のＤ級増幅器にマイナス値が入力されたときの動作を示す波形図である。 本発明の実施例４に係るＤ級増幅器の構成例を示す回路図である。 同上のＤ級増幅器の電流源の構成例を示す回路図である。 同上の電流源の動作を示す波形図である。 実施例４のＤ級増幅器にプラス値が入力されたときの動作を示す波形図である。 実施例４のＤ級増幅器に０ボルトが入力されたときの動作を示す波形図である。 実施例４のＤ級増幅器にマイナス値が入力されたときの動作を示す波形図である。
符号の説明
１１，６１，６４…オペアンプ（演算増幅器）、１２，１３，６２，６３，１１２，１１３…コンパレータ、２１，２２，８１…遅延回路、３１，３２，７１，７２，１３１，１３２…ＡＮＤ回路、１２１，１２２…インバータ、１４０…電流源、Ｃ１，Ｃ２，Ｃ５１，Ｃ１００…コンデンサ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ５１，Ｒ５２，Ｒ５３，Ｒ５４，Ｒ５５，Ｒ５６…抵抗

Claims (3)

  1. アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する積分器と、
    三角波の位相を所望の微小角度だけ遅らせる遅延回路と、
    前記積分器の出力と前記三角波と前記遅延回路の出力とを合成して複数の信号を出力する合成回路と、
    前記合成回路の出力同士を比較する比較手段と、
    前記比較手段の出力を入力とするバッファ手段と、
    前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路と
    を有し、
    前記三角波は、第１三角波と、該第１三角波の位相を１８０度だけずらした波形である第２三角波とからなり、
    前記遅延回路は、前記第１三角波の位相を所望の微小角度だけ遅らせる第１遅延回路と、前記第２三角波の位相を所望の微小角度だけ遅らせる第２遅延回路とからなり、前記合成回路は、前記積分器のマイナス側出力と前記第１三角波とを合成して第１合成波形を生成し、前記積分器のプラス側出力と前記第２三角波とを合成して第２合成波形を生成し、前記積分器のマイナス側出力と前記第２遅延回路の出力とを合成して第３合成波形を生成し、前記積分器のプラス側出力と前記第１遅延回路の出力とを合成して第４合成波形を生成するものであり、
    前記比較手段は、前記第１合成波形と前記第２合成波形とを比較する第１コンパレータと、前記第３合成波形と前記第４合成波形とを比較する第２コンパレータとからなり、
    前記バッファ手段は、前記第１コンパレータの出力と前記第２コンパレータの出力とのＡＮＤ演算をする第１バッファと、前記第１コンパレータの出力と前記第２コンパレータの出力とのＡＮＤ演算をする第２バッファとからなり、
    前記フィードバック回路は、前記第１バッファの出力を前記積分器のプラス側入力にフィードバックする第１フィードバック回路と、前記第２バッファの出力を前記積分器のマイナス側入力にフィードバックする第２フィードバック回路とからなることを特徴とするＤ級増幅器。
  2. アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する積分器と、
    前記積分器の出力と三角波とを合成すると共に、該積分器の出力と該三角波に対して位相が１８０度だけずれた波形である逆相三角波とを合成して、複数の信号を出力する合成回路と、
    前記合成回路の出力同士を比較する比較手段と、
    前記比較手段の出力を入力とするバッファ手段と、
    前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路とを有し、
    前記合成回路は、抵抗値が少なくとも２種類ある複数の抵抗を有してなるとともに、該抵抗と前記比較手段の入力容量とによって、該合成回路の出力である前記複数の信号相互間に位相差を持たせる構成となっており、
    前記合成回路は、前記積分器のマイナス側出力と前記三角波とを合成して第１合成波形を生成する第１合成部と、前記積分器のプラス側出力と前記逆相三角波とを合成して第２合成波形を生成する第２合成部と、前記積分器のマイナス側出力と前記逆相三角波とを合成して第３合成波形を生成する第３合成部と、前記積分器のプラス側出力と前記三角波とを合成して第４合成波形を生成する第４合成部とを有し、
    前記第１合成部は、前記積分器のマイナス側出力に一方端が接続された第１抵抗（Ｒ５）と、前記三角波が一方端に印加される第２抵抗とを有して、該第１抵抗の他方端と第２抵抗の他方端とが接続されて出力端をなしており、
    前記第２合成部は、前記積分器のプラス側出力に一方端が接続された第３抵抗（Ｒ７）と、前記逆相三角波が一方端に印加される第４抵抗とを有して、該第３抵抗の他方端と第４抵抗の他方端とが接続されて出力端をなしており、
    前記第３合成部は、前記積分器のマイナス側出力に一方端が接続された第５抵抗（Ｒ６）と、前記逆相三角波が一方端に印加される第６抵抗とを有して、該第５抵抗の他方端と第６抵抗の他方端とが接続されて出力端をなしており、
    前記第４合成部は、前記積分器のプラス側出力に一方端が接続された第７抵抗（Ｒ８）と、前記三角波が一方端に印加される第８抵抗とを有して、該第７抵抗の他方端と第８抵抗の他方端とが接続されて出力端をなしており、
    前記比較手段は、前記第１合成部の出力端が接続されている一方入力端と前記第２合成部の出力端が接続されている他方入力端とを有する第１コンパレータと、前記第３合成部の出力端が接続されている一方入力端と前記第４合成部の出力端が接続されている他方入力端とを有する第２コンパレータとからなり、
    前記バッファ手段は、前記第１コンパレータの出力と前記第２コンパレータの出力とのＡＮＤ演算をする第１バッファと、前記第１コンパレータの出力と前記第２コンパレータの出力とのＡＮＤ演算をする第２バッファとからなり、
    前記フィードバック回路は、前記第１バッファの出力を前記積分器のプラス側入力にフィードバックする第１フィードバック回路と、前記第２バッファの出力を前記積分器のマイナス側入力にフィードバックする第２フィードバック回路とからなり、
    前記第１抵抗、第２抵抗、第３抵抗、第４抵抗のいずれかの抵抗値は、前記第５抵抗、第６抵抗、第７抵抗、第８抵抗のいずれかの抵抗値とは異なる値となっていることを特徴とするＤ級増幅器。
  3. 前記第１抵抗、第２抵抗、第３抵抗、第４抵抗それぞれの抵抗値は、前記第５抵抗、第６抵抗、第７抵抗、第８抵抗それぞれの抵抗値に対して、１以外の値を乗算してなる値となっていることを特徴とする請求項２に記載のＤ級増幅器。
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