JP5229298B2 - D級増幅器 - Google Patents
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Description
また、従来のデジタル信号処理回路を用いたデジタル増幅回路としては、デジタル入力信号の量子化誤差を周波数整形するノイズシェーパと、ノイズシェーパの出力であるPCM(Pulse Code Modulation)信号をPWM(Pulse Width Modulation)信号に変換する
変換器と、変換器の出力信号の直線性を補償する論理回路と、論理回路の出力によって制御されるスイッチと、スイッチによって電源に入力側が接続されるフィルタとを備えるものがある(例えば、特許文献2参照)。
この無信号時の損失を回避するために上記特許文献1では、無信号時に出力増幅素子をオフとする技術が記載されている。しかし、上記特許文献1に記載されている従来のパルス幅変調増幅器では、インピーダンス変換及び直流電圧カットのためにトランスが必要となり、装置の大型化及びコスト上昇を招いているという問題点がある。さらに、上記特許文献1に記載されている従来のパルス幅変調増幅器では、比較器において単純な三角波と入力信号とを比較しているので、出力信号の歪みが大きいという問題点もある。
いD級増幅器を提供するものである。
また、本発明は、トランスを用いることなく、低歪みであって電力損失の少ないD級増
幅器を提供するものである。
また、本発明は、出力における直流電圧成分をほぼゼロボルトにすることができるD級
増幅器を提供するものである。
即ち、請求項1に記載されたD級増幅器に係る発明は、アナログ入力信号を積分する積分器と、前記積分器の出力と三角波とを比較する第1コンパレータおよび第2コンパレータと、前記第1コンパレータおよび第2コンパレータの出力を入力とするバッファ手段と、前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路と、前記第1コンパレータの出力に対して前記第2コンパレータの出力を遅らせる遅延手段と、を有し、前記バッファ手段は、負荷に接続される2つの出力端子を有し、前記アナログ入力信号が有信号のときは、前記アナログ入力信号の極性に応じて相補的に、前記2つの出力端子の一方の出力端子を所定レベルとし、他方の出力端子から前記アナログ入力信号をPWM変調したパルス信号を出力し、前記アナログ入力信号が無信号のときは、前記2つの出力端子から前記遅延手段の遅延量に依存する幅であって、前記アナログ入力信号が有信号のときに出力されるPWM変調されたパルス信号のパルス幅よりも狭い幅のパルス信号を出力することを特徴とする。
本発明によれば、アナログ入力信号の積分値と第1三角波とを第1コンパレータで比較し、アナログ入力信号の積分値と第1三角波を反転させさらに微小角度だけ遅延させた第2三角波とを第2コンパレータで比較し、それらの比較結果に基づいてバッファがプラス側出力信号とマイナス側出力信号とを出力することができる。ここで、プラス側出力信号とマイナス側出力信号とは、入力側にフィードバックされると共に本D級増幅器の出力(
PWM出力)となる。これらにより、本発明によれば、例えば本D級増幅器のプラス側出力(+OUT)及びマイナス側出力(−OUT)にローパスフィルタを介して負荷(スピーカなど)を接続することにより、トランスを用いることなく、出力における直流電圧成分をほぼゼロボルトにすることができ、低歪みであって電力損失の少ないD級増幅器を提供することができる。すなわち、本発明によれば、アナログ入力信号が無い場合(無信号
)においても、プラス側出力及びマイナス側出力を短い時間(ハイレベル期間のデューティ比を0〜数%)出力することができ、これにより、上記ローパスフィルタにわずかずつ電圧を出力することができる。このとき、負荷へは(ローパスフィルタのプラス側の電圧
)−(ローパスフィルタのマイナス側の電圧)が印加されるため、その負荷へ加えられる電圧をゼロボルトにすることができる。したがって、本発明に係るD級増幅器は、アナログ入力端が無信号状態から小さな信号が入力された状態へと変化した場合に、その変化時においても歪みの少ない増幅信号を負荷に供給することができる。
本発明によれば、AND回路(ロウアクティブ)からなる第1コンパレータにより本D級増幅器の出力(PWM出力)の一方をなすマイナス側出力(−OUT)信号を生成でき
、AND回路からなる第2コンパレータにより本D級増幅器の出力(PWM出力)の他方をなすプラス側出力(+OUT)信号を生成できる。したがって、本発明によれば、簡素な回路構成であって、容易にコンパクト化することができ、かつ低コストで実現できる回路構成としながら、アナログ入力信号について低歪みで増幅でき、出力における直流電圧成分をほぼゼロボルトにすることができ、電力損失の少ないD級増幅器を提供することができる。
本発明によれば、フィードバック回路の差動増幅器により、前記プラス側出力信号とマイナス側出力信号とのを差分を高精度に増幅して入力側にフィードバックすることができる。したがって、本発明によれば、アナログ入力信号についてさらに低歪みに増幅でき、出力における直流電圧成分をさらに高精度にほぼゼロボルトにすることができ、さらに電力損失の少ないD級増幅器を簡便に提供することができる。
本発明によれば、アナログ入力信号の積分値と三角波と遅延回路の出力とを合成してその合成結果をコンパレータで比較し、それらの比較結果を入力側にフィードバックすると共に本D級増幅器の出力(PWM出力)とすることができる。これらにより、本発明によれば、例えば本D級増幅器の出力(プラス側出力及びマイナス側出力)にローパスフィルタを介して負荷(スピーカなど)を接続することにより、上記請求項2に係る発明と同様にして、トランスを用いることなく、出力における直流電圧成分をほぼゼロボルトにすることができ、低歪みであって電力損失の少ないD級増幅器を提供することができる。また
、本発明では、アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分器により積分するので、より高精度にアナログ入力信号を差動増幅することができる。
本発明によれば、合成回路において、アナログ入力信号の積分値と三角波とを合成し、またアナログ入力信号の積分値と逆相三角波とを合成し、それらの合成結果をコンパレータで比較し、それらの比較結果を入力側にフィードバックすると共に本D級増幅器の出力(PWM出力)とすることができる。さらに、本発明における合成回路は、複数の抵抗のみで構成することができる。そして、前記合成回路の抵抗とコンパレータの入力容量とによって、そのコンパレータに入力される信号相互間に位相差を生じさせることができる。
この位相差は、請求項5に係る発明の遅延回路によって生じる位相差(コンパレータに入力される信号相互間の位相差)と同様な機能を有する。これらにより、本発明によれば、例えば本D級増幅器の出力(プラス側出力及びマイナス側出力)にローパスフィルタを介して負荷(スピーカなど)を接続することにより、上記請求項2から5に係る発明と同様にして、トランスを用いることなく、出力における直流電圧成分をほぼゼロボルトにすることができ、低歪みであって電力損失の少ないD級増幅器を提供することができる。また本発明では、アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分器により積分するので、より高精度にアナログ入力信号を差動増幅することができる
。さらに本発明は、合成回路を複数の抵抗のみで構成できるので、簡便な構成であって製造し易いD級増幅器を提供することができる。
前記比較手段の出力を入力とするバッファ手段と、前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路とを有し、前記バッファ手段は、負荷に接続される2つの出力端子を有し、前記アナログ入力信号が有信号のときは、前記アナログ入力信号の極性に応じて相補的に、前記2つの出力端子の一方の出力端子を所定レベルとし、他方の出力端子から前記アナログ入力信号をPWM変調したパルス信号を出力し、前記アナログ入力信号が無信号のときは、前記2つの出力端子から構成素子の非同一性に依存する幅であって、前記アナログ入力信号が有信号のときに出力されるPWM変調されたパルス信号のパルス幅よりも狭い幅のパルス信号を出力することを特徴とする。
本発明によれば、アナログ入力信号の積分値と三角波とをコンパレータで比較し、その比較結果を入力側にフィードバックすると共に本D級増幅器の出力(PWM出力)とすることができる。ここで、三角波発生回路は、電流源と容量からなるので、簡素でコンパクトな構成とすることができる。これらにより、本発明によれば、トランスを用いることなく、出力における直流電圧成分をほぼゼロボルトにすることができ、効率が高く、低歪みであり、簡単な構成のD級増幅器を提供することができる。
本発明によれば、電流源を用いて、容量の充放電を繰り返させることにより、その容量の電位の変化を三角波とすることができる。そして、容量の一端がコンパレータの一方入力端に接続されているので、その一方入力端に三角波を印加することができる。したがって、本発明は、D級増幅器における三角波発生回路を簡単な構成にすることができる。
本発明によれば、容量の電位が第1電位(VL)よりも低くなったとき、その容量が充電され、その容量の電位が高くなっていく(充電期間)。そして、容量の電位が第2電位
よりも高くなったとき、容量が放電され、その容量の電位が低くなっていく(放電期間)
。そして、容量の電位が第1電位(VL)よりも低くなったとき、再度、前記充電期間となる。このように、本発明のD級増幅器における三角波発生回路は、充電期間と放電期間を繰り返して、三角波を発生する。
本発明によれば、簡素な回路構成であって、容易にコンパクト化することができ、かつ低コストで実現できるD級増幅器を提供することができる。さらに、本発明によれば、アナログ入力信号について低歪みで増幅でき、出力における直流電圧成分をほぼゼロボルトにすることができ、効率の高いD級増幅器を提供することができる。
また、本発明によれば、トランスを用いることなく、出力における直流電圧成分をほぼゼロボルトにすることができるとともに、低歪みであって電力損失の少ないD級増幅器を提供することができる。
から第4合成波形e,f,g,hを生成する。
第1合成波形eは、積分器をなすオペアンプ11のマイナス側出力と三角波信号a(第1三角波)とを合成したものである。第2合成波形fは、積分器をなすオペアンプ11のプラス側出力と三角波信号b(第2三角波)とを合成したものである。第3合成波形gは
、積分器をなすオペアンプ11のマイナス側出力と三角波信号bを遅延させた三角波信号b’とを合成したものである。第4合成波形hは、積分器をなすオペアンプ11のプラス側出力と三角波信号aを遅延させた三角波信号a’とを合成したものである。
。コンパレータ13(第2コンパレータ)は、第3合成波形gと第4合成波形hとを比較してその比較結果を出力する。そして、コンパレータ13は、第3合成波形gが第4合成波形hよりも大きいときは所定の「ロー」レベル信号(例えば0ボルト)を出力し、第3合成波形gが第4合成波形hよりも小さいときは所定の「ハイ」レベル信号を出力する。
コンパレータ12,13は、オペアンプを使って実現してもよい。
AND回路32は、アンド(AND)演算機能を有するバッファ回路であり、コンパレータ12の出力とコンパレータ13の出力とのAND演算を行い、その演算結果を本D級増幅器のプラス側出力+OUTとする。抵抗R4は、バッファとしても機能するAND回路32の演算結果をオペアンプ11のマイナス側入力にフィードバックする第2フィードバック回路をなすものである。
本D級増幅器のプラス側出力+OUTとマイナス側出力−OUTとの間には、ローパスフィルタを介して負荷(スピーカなど)を接続する。これらの構成により、本D級増幅器は、トランスを用いることなく、アナログ入力信号+IN,−INを低歪みに増幅し、かつ電力損失を少なくして、負荷を駆動することができる。
そして、図2は、アナログ入力信号+INとアナログ入力信号−INとが同じ値のとき、すなわち差動入力が0ボルト値(無入力)のときのD級増幅器各部の波形を示している。
図3は、(アナログ入力信号+IN)>(アナログ入力信号−IN)のとき、すなわち差
動入力がプラスのときのD級増幅器各部の波形をしめしている。図4は、(アナログ入力
信号+IN)<(アナログ入力信号−IN)のとき、すなわち差動入力がマイナスのときのD級増幅器各部の波形を示している。
’には、それぞれディザーと呼ばれる所定のノイズを加えてもよい。このようにすることで、出力波形の歪みを補正することができる。また、三角波信号a,a’,b,b’の代
わりに、鋸歯形状波、積分波形などを使用してもよい。
コンパレータ12,13の入力、すなわち第1から第4合成波形e,f,g,hは、上記積分器の出力に同期した波形となる。そして、第1合成波形eと第2合成波fとは位相が約180度異なっており、第3合成波形gと第4合成波hとは位相が約180度異なっている。第1合成波形eと第4合成波形hとはほぼ同一の波形であって位相が微小角度θだけ異なっている。第2合成波形fと第3合成波形gとはほぼ同一の波形とあって位相が微小角度θだけ異なっている。
ウ」、(第1合成波形e)<(第2合成波形f)のときに「ハイ」となる。コンパレータ
13の出力kは、(第3合成波形g)>(第4合成波形h)のときに「ロウ」、(第3合
成波形g)<(第4合成波形h)のときに「ハイ」となる。AND回路31の出力(−OUT)は、コンパレータ12,13の出力j,kが共に「ロウ」のときに「ハイ」になる
。AND回路32の出力(+OUT)は、コンパレータ12,13の出力j,kが共に「ハイ」のときに「ハイ」になる。
すなわち、第1合成波形eと第2合成波形fとの交点(時点t1)から第3合成波形gと第4合成波形hとの交点(時点t2)までの期間、本D級増幅器におけるプラス側出力+OUTがハイレベルとなる。また、次の第2合成波形fと第1合成波形eとの交点(時点t3)から第3合成波形gと第4合成波形hとの交点(時点t4)までの期間、本D級増幅器におけるマイナス側出力−OUTがハイレベルとなる。
プラス側出力+OUT及びマイナス側出力−OUTがハイレベルとなっている期間を所望値まで充分に短くすることができる。このとき、積分器のマイナス側出力c及びプラス側出力dは、ごく小さい電圧となっている。
。このプラス側出力+OUT及びマイナス側出力−OUTの出力は、例えばローパスフィルタを介してスピーカなどの負荷に流れ込む。そこで、無入力の場合、プラス側出力+OUT及びマイナス側出力−OUTはデューティ比0〜数%なので、フィルタ,負荷に流れる電流は非常に小さな値となる。そのため、本D級増幅器を小信号用とする場合は、出力端子と負荷との間に配置する上記ローパスフィルタ(LCフィルタなど)を省略することができる。
することができるので、電力損失を従来のものより大幅に低減することができる。
は図2の場合と同じである。また三角波信号a,a’,b,b’と積分器の出力(オペア
ンプ11の出力)c,dとの位相関係は、図2に示す場合と同じく、同一である。また、図3においても、第1から第4合成波形e,f,g,hは、上記積分器の出力に同期した波形となる。そして、第1合成波形eと第2合成波fとは位相が約180度異なっており
、第3合成波形gと第4合成波hとは位相が約180度異なっている。
ら第3合成波形gと第4合成波形hとの交点(時点t2’)までの期間が図2の場合(時
点t1から時点t2)よりも長くなっており、プラス側出力+OUTがハイレベルとなっている期間が図2の場合よりも長くなっている。また、図3では、時点t2’以降における第3合成波gと第4合成波hとの交点(時点t3’)から第1合成波eと第2合成波f
との交点(時点t4’)までの期間も、プラス側出力+OUTがハイレベルとなり、以後
これらの動作を繰り返す。
ら次の第1合成波eと第2合成波fとの交点(時点t4’)まで「ハイ」となる。次いで
コンパレータ12の出力jは、時点t4’から次の第1合成波eと第2合成波fとの交点(時点t5’)までは「ロウ」となり、以降は上記動作を繰り返す。すなわち、コンパレ
ータ12の出力jは、第1合成波eと第2合成波fとの交点ごとに、「ハイ」から「ロウ
」へ、又は「ロウ」から「ハイ」へ、状態を変化させる。
コンパレータ13の出力kは、第3合成波gと第4合成波hとの交点(時点t2’)か
ら次の第3合成波gと第4合成波hとの交点(時点t3’)まで「ロウ」となる。次いで
コンパレータ13の出力kは、時点t3’から次の第3合成波gと第4合成波hとの交点(時点t6’)までは「ハイ」となり、以降は上記動作を繰り返す。すなわち、コンパレ
ータ13の出力kは、第3合成波と第4合成波との交点ごとに、「ハイ」から「ロウ」へ
、又は「ロウ」から「ハイ」へ、状態を変化させる。
一方、マイナス側出力−OUTは常にローレベルとなっている。これは、図3に示す(アナログ入力信号+IN)>(アナログ入力信号−IN)のとき、コンパレータ12,13の出力j,kが共に「ロウ」となる期間はないからである。
’は図2の場合と同じである。また三角波信号a,a’,b,b’と積分器出力(オペア
ンプ11の出力)c,dとの位相関係は、図2に示す場合と同じく、同一である。
ら次の第1合成波eと第2合成波fとの交点(時点t3”)まで「ハイ」となる。次いで
コンパレータ12の出力jは、時点t3”から次の第1合成波eと第2合成波fとの交点(時点t6”)までは「ロウ」となり、以降は上記動作を繰り返す。すなわち、コンパレ
ータ12の出力jは、第1合成波eと第2合成波fとの交点ごとに、「ハイ」から「ロウ
」へ、又は「ロウ」から「ハイ」へ、状態を変化させる。
コンパレータ13の出力kは、第3合成波gと第4合成波hとの交点(時点t1”)か
ら次の第3合成波gと第4合成波hとの交点(時点t4”)まで「ロウ」となる。次いで
コンパレータ13の出力kは、時点t4”から次の第3合成波gと第4合成波hとの交点(時点t5”)までは「ハイ」となり、以降は上記動作を繰り返す。すなわち、コンパレ
ータ13の出力kは、第3合成波と第4合成波との交点ごとに、「ハイ」から「ロウ」へ
、又は「ロウ」から「ハイ」へ、状態を変化させる。
。また三角波信号a,b’の代わりに、鋸歯形状波、積分波形などを使用してもよい。
及びマイナス側出力−OUTは、図6に示すようになり、ハイレベル期間のデューティ比がほぼ0〜数%になる。そこで、アナログ入力信号が0ボルト(無入力)の場合、本D級増幅器からフィルタ、負荷に流れる電流は非常に小さな値となる。
アナログ入力信号がマイナスの場合、プラス側出力+OUT及びマイナス側出力−OUTは、図4と同様になる。したがって、マイナス側出力−OUTは、アナログ入力信号のマイナス値(1/2VDDを基準値としてのマイナス)をパルス幅変調した信号となる。
一方、プラス側出力+OUTは常にローレベルとなっている。
ルとなっている期間を所望の値まで充分に短くすることができるので、電力損失を従来のものより大幅に低減することができる。
合成回路をなす抵抗R5,R6,R7,R8,R9,R10,R11,R12の各抵抗値は、これらの抵抗値とコンパレータ12(第1コンパレータ)及びコンパレータ13(第2コンパレータ)の入力容量とによって、その合成回路の出力である第1及び第2合成波形e,fと第3及び第4合成波形g,hとの間に時間差(位相差)を持たせる値となっている。
第2合成部は、オペアンプ11のプラス側出力と三角波信号bとを合成して第2合成波形fを生成するものである。そして、第2合成部は、オペアンプ11のプラス側出力に一方端が接続された抵抗R7(第3抵抗)と、三角波信号bが一方端に印加される抵抗R11(第4抵抗)とを有しており、抵抗R7の他方端と抵抗R11の他方端とが接続されて出力端をなしている。
第3合成部は、オペアンプ11のマイナス側出力と三角波信号bとを合成して第3合成波形gを生成するものである。そして、第3合成部は、オペアンプ11のマイナス側出力に一方端が接続された抵抗R6(第5抵抗)と、三角波信号bが一方端に印加される抵抗R12(第6抵抗)とを有しており、抵抗R6の他方端と抵抗R12の他方端とが接続されて出力端をなしている。
第4合成部は、オペアンプ11のプラス側出力と三角波信号aとを合成して第4合成波形hを生成するものである。そして、第4合成部は、オペアンプ11のプラス側出力に一方端が接続された抵抗R8(第7抵抗)と、三角波信号aが一方端に印加される抵抗R10(第8抵抗)とを有しており、抵抗R8の他方端と抵抗R10の他方端とが接続されて出力端をなしている。
てなる値に設定してあることが好ましい。
R6=R8=R5×α R5=R7
R10=R12=R9×α R9=R11
ここで、α≠1とする。
R5=R7=R9=R11
としてもよく、
R5=R7≠R9=R11
としてもよい。
そして、(R6=R8)、(R10=R12)の条件下で、(R6,R8,R10,R1
2)が、(R5,R7,R9,R11)のα倍{又は(1/α)倍}とする。
、抵抗R6,R8,R10,R12それぞれの抵抗値は2[KΩ]としてもよく500[Ω]としてもよい。このときのαは、2と0.5である。
また、抵抗R5,R7,R9,R11それぞれの抵抗値は20[KΩ]として、抵抗R6,R8,R10,R12それぞれの抵抗値は30[KΩ]としてもよい。
このときのαは、1.5である。
また、抵抗R5,R7,R9,R11それぞれの抵抗値は1[KΩ]として、抵抗R6
,R8,R10,R12それぞれの抵抗値は30[KΩ]としてもよい。このときのαは
、30である。
。コンパレータ13(第2コンパレータ)は、第3合成波形gと第4合成波形hとを比較してその比較結果を出力する。そして、コンパレータ13は、第3合成波形gが第4合成波形hよりも大きいときは所定の「ロー」レベル信号(例えば0ボルト)を出力し、第3合成波形gが第4合成波形hよりも小さいときは所定の「ハイ」レベル信号を出力する。
AND回路32は、アンド(AND)演算機能を有するバッファ回路であり、コンパレータ12の出力とコンパレータ13の出力とのAND演算を行い、その演算結果を本D級増幅器のプラス側出力+OUTとする。抵抗R4は、バッファとしても機能するAND回路32の演算結果をオペアンプ11のマイナス側入力にフィードバックする第2フィードバック回路をなすものである。
本D級増幅器のプラス側出力+OUTとマイナス側出力−OUTとの間には、ローパスフィルタを介して負荷(スピーカなど)を接続する。これらの構成により、本D級増幅器は、トランスを用いることなく、アナログ入力信号+IN,−INを低歪みに増幅し、かつ電力損失を少なくして、負荷を駆動することができる。
わち差動入力がプラスのときのD級増幅器各部の波形を示している。図11は、(アナロ
グ入力信号+IN)<(アナログ入力信号−IN)のとき、すなわち差動入力がマイナスのときのD級増幅器各部の波形を示している。
、三角波として三角波信号a,bの2つを用いている点などで、三角波として三角波信号a,a’,b,b’の4つを用いている実施例1に係るD級増幅器の動作と異なる。次に
本D級増幅器各部の動作を具体的に説明する。
、出力波形の歪みを補正することができる。また、三角波信号a,bの代わりに、鋸歯形状波、積分波形などを使用してもよい。
コンパレータ12,13の入力、すなわち第1から第4合成波形e,f,g,hは、上記積分器の出力に同期した波形となる。そして第1合成波形eと第2合成波fとは位相が約180度異なっており、第3合成波形gと第4合成波hとは位相が約180度異なっている。第1合成波形eと第4合成波形hとはほぼ同一の波形であって位相が微小角度θ’だけ異なっている。第2合成波形fと第3合成波形gとはほぼ同一の波形とあって位相が微小角度θ’だけ異なっている。
てあるからである。すなわち、これらの抵抗値とコンパレータ12,13の入力容量とにより、上記微小角度θ’の位相差が生じる。この微小角度θ’は、図2に示す実施例1に係るD級増幅器の動作波形における微小角度θに対応するものである。そして、微小角度θ’は、抵抗R5からR12の抵抗値を調整することで、簡便に調整することができる。
充分に短くすることができるので、電力損失を従来のものより大幅に低減することができる。
、本D級増幅器では三角波として三角波信号a,bの2つを用いている点のみが異なる。
したがって、本D級増幅器は、差動入力がマイナスの場合でも、合成回路の部分以外は実施例1に係るD級増幅器と同一の動作をすることができる。そこで、本D級増幅器は、差動入力がマイナスの場合、マイナス側出力−OUTはアナログ入力信号のマイナス値(差動値)をパルス幅変調した信号となり、プラス側出力+OUTは常にローレベルとなっている。
、オペアンプ(演算増幅器)11と、コンパレータ112,113と、インバータ121
,122と、AND回路131,132と、電流源140で構成されている。ここで、コンデンサ100及び電流源140は、三角波発生回路を構成しており、三角波をコンパレータ112,113のマイナス側入力端に出力している。
。AND回路132の出力は、本D級増幅器のマイナス側出力−OUTとなる。このマイナス側出力−OUTは、抵抗R3によりオペアンプのプラス側入力にフィードバックされる。
100の充電電流値を制御するものである。トランジスタT2のゲートには電圧VBNが
印加されている。この電圧VBNは、コンデンサ100の放電電流値を制御するものであ
る。スイッチS1,S2は、例えばアナログ・スイッチからなり、FETで構成することができる。スイッチS1,S2は、電流源140から出力される電流の向き、すなわちコンデンサ100の充電/放電を切り替えるものである。トランジスタT1の電流入出力端
、スイッチS1,S2及びトランジスタT2の電流入出力端は、図13に示すように直列に接続されている。コンパレータ141のマイナス側入力端及びコンパレータ142のプラス側入力端は、ともにスイッチS1とスイッチS2の接続点(以下、「接続点」という
)に接続されている。この接続点は、コンデンサ100も接続されており、三角波発生回
路の出力点をなす。
まず、接続点の電位である三角波Gが第1電位VLよりも低い場合、すなわち点線K1のときについて説明する。この点線K1のとき、コンパレータ142の出力が「L」となり、スイッチS1がONし、スイッチS2はOFFする。これにより、トランジスタT1及びスイッチS1を介して充電電流が流れ、その充電電流がコンデンサ100へ流れ込む
。したがって、コンデンサ100の電位である三角波Gが上昇する。
デンサ100の容量とで設定できる。また。三角波Gの下降時の傾きは、放電電流を制御する電圧VBNとコンデンサ100の容量とで設定できる。
図15は、(アナログ入力信号+IN)>(アナログ入力信号−IN)のとき、すなわ
ち差動入力がプラスのときのD級増幅器各部の波形を示している。まず、三角波Gは、図14にも示すように、第1電位VLを最小値、第2電位VHを最大値とした三角波となっている。
より、プラス側出力+OUTがハイレベルとなっている期間のデューティ比は、アナログ入力信号のプラス値(差動値)の大きさにほぼ比例する。換言すれば、プラス側出力+OUTはアナログ入力信号のプラス値(差動値)をパルス幅変調した信号となる。
一方、AND回路132の出力(−OUT)Fは、コンパレータ112の出力Cとコンパレータ113の出力Dを反転させた値とが共に「ハイ」のときに、「ハイ」となる。そ
こで、マイナス側出力−OUTは常にローレベルとなっている。
ち差動入力が無入力(0ボルト値入力)のときのD級増幅器各部の波形を示している。三角波Gは、図15に示す三角波Gと同一である。また、三角波Gに対する電流源140のスイッチS1,S2の動作も図15の場合と同一であるので、図16ではスイッチS1,S2の駆動波形を省略している。
で、ほぼ全期間に渡ってローレベルとなっている。AND回路132の出力(−OUT)Fは、(出力C)×(出力Dの反転値)であるので、ほぼ全期間に渡ってローレベルとな
っている。図16において、プラス側出力+OUT及びマイナス側出力−OUTに、僅かにハイレベル期間がある。これは、オペアンプ11のオフセット電圧、あるいはコンパレータ112とコンパレータ113及びインバータ121とインバータ122などにおける構成素子の非同一性による遅延時間の相違などによるものである。したがって、プラス側出力+OUT及びマイナス側出力−OUTは、簡便に、全期間に渡って厳密にローレベルとすることができる。
ことができるので、簡単な構成としながら、電力損失を従来のものより大幅に低減することができる。
ち差動入力がマイナスのときのD級増幅器各部の波形を示している。三角波Gは、図15に示す三角波Gと同一である。また、三角波Gに対する電流源140のスイッチS1,S2の動作も図15の場合と同一であるので、図17ではスイッチS1,S2の駆動波形を省略している。
これは積分器の差動入力がマイナスだからである。コンパレータ112の出力Cは、積分器のマイナス側出力Aと三角波Gを比較して、A>Gのとき「ハイ」となり、A<Gのとき「ロウ」となる。コンパレータ113の出力Dは、積分器のプラス側出力Bと三角波Gを比較して、B>Gのとき「ハイ」となり、B<Gのとき「ロウ」となる。
より、マイナス側出力−OUTがハイレベルとなっている期間のデューティ比は、アナログ入力信号のマイナス値(差動値)の大きさにほぼ比例する。換言すれば、マイナス側出力−OUTはアナログ入力信号のマイナス値(差動値)をパルス幅変調した信号となる。
一方、AND回路131の出力(+OUT)Eは、コンパレータ112の出力Cを反転させた値とコンパレータ113の出力Dとが共に「ハイ」のときに、「ハイ」となる。そ
こで、プラス側出力+OUTは常にローレベルとなっている。
13…コンパレータ、21,22,81…遅延回路、31,32,71,72,131,132…AND回路、121,122…インバータ、140…電流源、C1,C2,C51,C100…コンデンサ、R1,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,R51,R52,R53,R54,R55,R56…抵抗
Claims (12)
- アナログ入力信号を積分する積分器と、
前記積分器の出力と三角波とを比較する第1コンパレータおよび第2コンパレータと、
前記第1コンパレータおよび第2コンパレータの出力を入力とするバッファ手段と、
前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路と、
前記第1コンパレータの出力に対して前記第2コンパレータの出力を遅らせる遅延手段と、を有し、
前記バッファ手段は、負荷に接続される2つの出力端子を有し、
前記アナログ入力信号が有信号のときは、前記アナログ入力信号の極性に応じて相補的に、前記2つの出力端子の一方の出力端子を所定レベルとし、他方の出力端子から前記アナログ入力信号をPWM変調したパルス信号を出力し、
前記アナログ入力信号が無信号のときは、前記2つの出力端子から前記遅延手段の遅延量に依存する幅であって、前記アナログ入力信号が有信号のときに出力されるPWM変調されたパルス信号のパルス幅よりも狭い幅のパルス信号を出力することを特徴とするD級増幅器。 - アナログ入力信号を積分する積分器と、
前記積分器の出力と第1三角波とを比較する第1コンパレータと、
前記積分器の出力と前記第1三角波の位相を180度プラス又はマイナス微小角度だけずらした波形である第2三角波とを比較する第2コンパレータと、
前記第1コンパレータの出力及び前記第2コンパレータの出力を入力としてプラス側出力信号及びマイナス側出力信号を出力するバッファ手段と、
前記プラス側出力信号とマイナス側出力信号との差分を前記積分器の入力側にフィードバックするフィードバック回路とを有し、
前記バッファ手段は、負荷に接続される2つの出力端子を有し、
前記アナログ入力信号が有信号のときは、前記アナログ入力信号の極性に応じて相補的に、前記2つの出力端子の一方の出力端子を所定レベルとし、他方の出力端子から前記アナログ入力信号をPWM変調したパルス信号を出力し、
前記アナログ入力信号が無信号のときは、前記2つの出力端子から前記微小角度に依存する幅であって、前記アナログ入力信号が有信号のときに出力されるPWM変調されたパルス信号のパルス幅よりも狭い幅のパルス信号を出力することを特徴とするD級増幅器。 - 前記バッファ手段は、前記第1コンパレータの出力と前記第2コンパレータの出力とのAND演算をして該演算結果を前記マイナス側出力信号として出力する第1バッファと、前記第1コンパレータの出力と前記第2コンパレータの出力とのAND演算をして該演算結果を前記プラス側出力信号として出力する第2バッファとを有することを特徴とする請求項2に記載のD級増幅器。
- 前記フィードバック回路は、前記プラス側出力信号とマイナス側出力信号との差分を増幅する差動増幅器を有することを特徴とする請求項2又は3に記載のD級増幅器。
- アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する積分器と、
三角波の位相を所望の微小角度だけ遅らせる遅延回路と、
前記積分器の出力と前記三角波と前記遅延回路の出力とを合成して複数の信号を出力する合成回路と、
前記合成回路の出力同士を比較する比較手段と、
前記比較手段の出力を入力とするバッファ手段と、
前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路と
を有し、
前記バッファ手段は、負荷に接続される2つの出力端子を有し、
前記アナログ入力信号が有信号のときは、前記アナログ入力信号の極性に応じて相補的に、前記2つの出力端子の一方の出力端子を所定レベルとし、他方の出力端子から前記アナログ入力信号をPWM変調したパルス信号を出力し、
前記アナログ入力信号が無信号のときは、前記2つの出力端子から前記微小角度に依存する幅であって、前記アナログ入力信号が有信号のときに出力されるPWM変調されたパルス信号のパルス幅よりも狭い幅のパルス信号を出力することを特徴とするD級増幅器。 - アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する積分器と、
前記積分器の出力と三角波とを合成すると共に、該積分器の出力と該三角波に対して位相が180度だけずれた波形である逆相三角波とを合成して、複数の信号を出力する合成回路と、
前記合成回路の出力同士を比較する比較手段と、
前記比較手段の出力を入力とするバッファ手段と、
前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路とを有し、
前記合成回路は、抵抗値が少なくとも2種類ある複数の抵抗を有してなるとともに、該抵抗と前記比較手段の入力容量とによって、該合成回路の出力である前記複数の信号相互間に位相差を持たせる構成となっており、
前記バッファ手段は、負荷に接続される2つの出力端子を有し、
前記アナログ入力信号が有信号のときは、前記アナログ入力信号の極性に応じて相補的に、前記2つの出力端子の一方の出力端子を所定レベルとし、他方の出力端子から前記アナログ入力信号をPWM変調したパルス信号を出力し、
前記アナログ入力信号が無信号のときは、前記2つの出力端子から前記位相差に依存する幅であって、前記アナログ入力信号が有信号のときに出力されるPWM変調されたパルス信号のパルス幅よりも狭い幅のパルス信号を出力することを特徴とするD級増幅器。 - アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する積分器と、
電流源及び容量からなる三角波発生回路と、
前記積分器の出力と三角波発生回路の出力とを比較する比較手段と、
前記比較手段の出力を入力とするバッファ手段と、
前記バッファ手段の出力を前記積分器の入力側にフィードバックするフィードバック回路とを有し、
前記バッファ手段は、負荷に接続される2つの出力端子を有し、
前記アナログ入力信号が有信号のときは、前記アナログ入力信号の極性に応じて相補的に、前記2つの出力端子の一方の出力端子を所定レベルとし、他方の出力端子から前記アナログ入力信号をPWM変調したパルス信号を出力し、
前記アナログ入力信号が無信号のときは、前記2つの出力端子から構成素子の非同一性に依存する幅であって、前記アナログ入力信号が有信号のときに出力されるPWM変調されたパルス信号のパルス幅よりも狭い幅のパルス信号を出力することを特徴とするD級増幅器。 - 前記三角波発生回路において、
前記容量の一端は、前記比較手段の一方入力端に接続されており、
前記電流源は、前記容量について充放電を繰り返させるように、出力電流の向きを繰り返し切り替えるものであることを特徴とする請求項7に記載のD級増幅器。 - 前記電流源の一端は、前記容量の一端に接続されており、
前記電流源は、前記容量の電位が第1電位よりも低くなったとき、該容量を充電する向きに電流を流し、前記容量の電位が第2電位よりも高くなったとき、該容量を放電する向きに電流を流す機能を有し、
前記第2電位は、前記第1電位よりも高いことを特徴とする請求項8に記載のD級増幅器。 - 前記比較手段は、前記積分器のマイナス側出力と前記三角波発生回路の出力とを比較する第1コンパレータと、前記積分器のプラス側出力と前記三角波発生回路の出力とを比較する第2コンパレータとからなり、
前記バッファ手段は、前記第1コンパレータの出力を反転させたものと前記第2コンパレータの出力とのAND演算をする第1バッファと、前記第1コンパレータの出力と前記第2コンパレータの出力を反転させたものとのAND演算をする第2バッファとからなり
、
前記フィードバック回路は、前記第1バッファの出力を前記積分器のマイナス側入力にフィードバックする第1フィードバック回路と、前記第2バッファの出力を前記積分器のプラス側入力にフィードバックする第2フィードバック回路とからなることを特徴とする請求項7から9のいずれか一項に記載のD級増幅器。 - 前記構成素子の非同一性に依存するデューティ比のパルスは、そのパルス幅が、前記積分器のオフセット電圧、あるいは、前記第1コンパレータの入力から前記第1バッファの出力までの第1経路における構成素子と前記第2コンパレータの入力から前記第2バッファの出力までの第2経路における構成素子との非同一性による前記第1経路と前記第2経路における遅延時間差によるものであることを特徴とする請求項10に記載のD級増幅器。
- 前記バッファ手段は、
前記アナログ入力信号が有信号のとき、第1のレベルの期間と第2のレベルの期間との合計の期間に対する前記第2のレベルの期間の比率であるデューティ比が、前記アナログ入力信号の差動値に比例するパルス信号を前記他方の出力端子から出力し、前記一方の端子を前記第1のレベルとし、
前記アナログ入力信号が無信号のとき、三角波に同期してパルス信号を前記2つの出力端子から交互に出力することを特徴とする請求項1から11のいずれか一項に記載のD級増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010239012A JP5229298B2 (ja) | 2003-11-26 | 2010-10-25 | D級増幅器 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003395285 | 2003-11-26 | ||
JP2003395285 | 2003-11-26 | ||
JP2004184995 | 2004-06-23 | ||
JP2004184995 | 2004-06-23 | ||
JP2010239012A JP5229298B2 (ja) | 2003-11-26 | 2010-10-25 | D級増幅器 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004297579A Division JP4710298B2 (ja) | 2003-11-26 | 2004-10-12 | D級増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011019285A JP2011019285A (ja) | 2011-01-27 |
JP5229298B2 true JP5229298B2 (ja) | 2013-07-03 |
Family
ID=34889277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010239012A Active JP5229298B2 (ja) | 2003-11-26 | 2010-10-25 | D級増幅器 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP5229298B2 (ja) |
CN (1) | CN100468960C (ja) |
TW (1) | TWI257765B (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE521133T1 (de) | 2005-09-28 | 2011-09-15 | Yamaha Corp | Klasse d verstärker |
US7778324B2 (en) * | 2005-11-18 | 2010-08-17 | Harman International Industries, Incorporated | System for dynamic time offsetting in interleaved power amplifiers |
WO2008138163A1 (fr) * | 2007-05-09 | 2008-11-20 | Apexone Microelectronics Ltd. | Amplificateur de commutation et son procédé de modulation |
JP4466695B2 (ja) * | 2007-08-08 | 2010-05-26 | ヤマハ株式会社 | D級増幅回路 |
CN101453194B (zh) * | 2007-11-30 | 2011-05-04 | 无锡华润矽科微电子有限公司 | 一种d类功率放大器的免滤波电路结构及其处理方法 |
CN101615893B (zh) * | 2008-06-24 | 2011-11-09 | 瑞昱半导体股份有限公司 | 使用积分三角调变的放大器及调整此放大器的误差的方法 |
JP2011066558A (ja) * | 2009-09-15 | 2011-03-31 | Yamaha Corp | D級増幅器 |
CN101710824B (zh) * | 2009-12-17 | 2013-03-20 | 智原科技股份有限公司 | D级放大器 |
JP5388362B2 (ja) * | 2010-03-11 | 2014-01-15 | パナソニック株式会社 | デジタルアンプ |
CN101977025A (zh) * | 2010-11-02 | 2011-02-16 | 苏州顺芯半导体有限公司 | 消除d类功率放大器中噪声的方法及装置 |
CN102082553B (zh) * | 2011-02-28 | 2014-04-09 | 中国科学院等离子体物理研究所 | 差分输入的积分器 |
US8330541B2 (en) * | 2011-03-01 | 2012-12-11 | Maxim Integrated Products, Inc. | Multilevel class-D amplifier |
EP2654205B1 (en) * | 2012-04-16 | 2016-08-17 | Nxp B.V. | Class D Amplifiers |
US9287826B2 (en) * | 2012-09-04 | 2016-03-15 | Conta Pronat Gmbh | Sine-cosine modulator |
JP5843972B2 (ja) * | 2012-09-21 | 2016-01-13 | 三菱電機株式会社 | アナログフィードバック増幅器 |
CN102832893B (zh) * | 2012-09-25 | 2015-07-08 | 上海贝岭股份有限公司 | 一种d类功率放大器 |
CN102832894B (zh) * | 2012-09-25 | 2015-09-30 | 上海贝岭股份有限公司 | 一种d类功率放大方法 |
CN104065353A (zh) * | 2013-03-22 | 2014-09-24 | 意法半导体研发(深圳)有限公司 | 静音启动d类放大器 |
CN110708022A (zh) * | 2015-05-08 | 2020-01-17 | 意法半导体研发(深圳)有限公司 | 具有减少的emi生成的高效d类放大器 |
CN105953917B (zh) * | 2016-05-12 | 2017-11-24 | 中国科学院武汉物理与数学研究所 | 用于汞离子微波频标荧光探测的差分式信号甄别电路 |
KR102093022B1 (ko) * | 2018-05-17 | 2020-03-24 | 한양대학교 산학협력단 | 타임 도메인 연속 시간 델타 시그마 모듈레이터 및 이의 구동 방법 |
CN112910427A (zh) * | 2021-01-13 | 2021-06-04 | 上海艾为电子技术股份有限公司 | D类音频放大器及其自适应脉宽调整方法、电子设备 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54107661A (en) * | 1978-02-13 | 1979-08-23 | Michio Morimoto | Pulse duration modulator |
JPS62186607A (ja) * | 1986-02-12 | 1987-08-15 | Yokogawa Electric Corp | 三角波発生装置 |
JPH0728181B2 (ja) * | 1988-12-28 | 1995-03-29 | パイオニア株式会社 | パルス幅変調増幅回路 |
JPH0570019U (ja) * | 1992-02-27 | 1993-09-21 | 日本ビクター株式会社 | パルス幅変調電力増幅器 |
JP3250468B2 (ja) * | 1996-10-17 | 2002-01-28 | 日本電気株式会社 | Osd回路 |
JP3516878B2 (ja) * | 1999-03-16 | 2004-04-05 | シャープ株式会社 | Δς変調を用いるスイッチング増幅器 |
JP4161545B2 (ja) * | 2001-06-07 | 2008-10-08 | サンケン電気株式会社 | スイッチングアンプ |
-
2004
- 2004-11-26 CN CNB2004100963458A patent/CN100468960C/zh not_active Expired - Fee Related
- 2004-11-26 TW TW93136627A patent/TWI257765B/zh not_active IP Right Cessation
-
2010
- 2010-10-25 JP JP2010239012A patent/JP5229298B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
TWI257765B (en) | 2006-07-01 |
TW200531429A (en) | 2005-09-16 |
CN1642001A (zh) | 2005-07-20 |
CN100468960C (zh) | 2009-03-11 |
JP2011019285A (ja) | 2011-01-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120918 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121119 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160329 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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