KR100775184B1

KR100775184B1 - Ｄ-급 증폭기

Info

Publication number: KR100775184B1
Application number: KR1020040098045A
Authority: KR
Inventors: 마에지마도시오
Original assignee: 야마하 가부시키가이샤
Priority date: 2003-11-26
Filing date: 2004-11-26
Publication date: 2007-11-12
Also published as: KR20050050608A; JP4710298B2; JP2006042296A; US20050156665A1; US7167046B2

Abstract

본 D-급 증폭기는, 아날로그 입력 신호를 이루는 플러스측 입력 신호와 마이너스측 입력 신호 간 차분을 적분하는 적분기를 구성하는 연산 증폭기 및 캐패시터와, 삼각파의 위상을 바람직한 미소 각도만큼 지연시키는 지연 회로와, 적분기의 출력, 삼각파, 그리고 지연 회로의 출력을 서로 합성하는 합성 회로를 구성하는 저항기와, 그 합성 회로의 출력을 서로 비교하는 비교기와, 그 비교기의 출력을 입력으로 하는 버퍼를 구성하는 AND 회로와, 그 버퍼의 출력을 적분기의 입력측으로 피드백시키는 저항기를 포함한다.

증폭기, 삼각파, 아날로그 입력 신호, 파워 증폭

Description

Ｄ-급 증폭기{CLASS-D AMPLIFIER}

도 1은 본 발명의 제 1 실시예에 따른 D-급 증폭기의 구성예를 나타내는 회로도,

도 2는 0볼트가 D-급 증폭기에 인가되었을 경우 도 1에 도시된 D-급 증폭기의 동작을 나타내는 파형도,

도 3은 플러스값이 D-급 증폭기에 인가되었을 경우 도 1에 도시된 D-급 증폭기의 동작을 나타내는 파형도,

도 4는 마이너스값이 D-급 증폭기에 인가되었을 경우 도 1에 도시된 D-급 증폭기의 동작을 나타내는 파형도,

도 5는 본 발명의 제 2 실시예에 따른 D-급 증폭기의 구성예를 나타내는 회로도,

도 6은 0볼트가 D-급 증폭기에 인가되었을 경우 도 5에 도시된 D-급 증폭기의 동작을 도시한 파형도,

도 7a 내지 도 7c는 본 발명의 제 1 실시예 또는 제 2 실시예에 따른 D-급 증폭기에 정현파(sine wave)가 입력되는 경우 부하에서 나타나는 파형의 예를 도시한 도면,

도 8은 본 발명의 제 3 실시예에 따른 D-급 증폭기의 구성예를 나타내는 회 로도,

도 9는 0볼트가 D-급 증폭기에 인가되었을 경우 도 8에 도시된 D-급 증폭기의 동작을 나타내는 파형도,

도 10은 플러스값이 D-급 증폭기에 인가되었을 경우 도 8에 도시된 D-급 증폭기의 동작을 나타내는 파형도,

도 11은 마이너스값이 D-급 증폭기에 인가되었을 경우 도 1에 도시된 D-급 증폭기의 동작을 도시한 파형도,

도 12는 본 발명의 제 4 실시예에 따른 D-급 증폭기의 구성예를 나타내는 회로도,

도 13은 D-급 증폭기의 전류원의 구성예를 나타내는 회로도,

도 14는 전류원의 동작을 도시하는 파형도,

도 15는 플러스값이 D-급 증폭기에 인가되었을 경우의 동작을 도시한 파형도,

도 16은 0볼트가 D-급 증폭기에 인가되었을 경우의 동작을 도시한 파형도,

도 17은 마이너스값이 D-급 증폭기에 인가되었을 경우의 동작을 도시한 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 연산 증폭기

12, 13 : 비교기

21, 22 : 지연 회로

31, 32 : AND 회로

본 발명은 D-급 증폭기에 관한 것이다.

D-급 증폭기는 입력 신호에 대해 펄스-폭-변조(pulse-width-modulating:PWM)를 수행하여 파워 증폭을 수행하는 것으로서, 오디오 신호의 파워 증폭에 이용되고 있다. 통상적 D-급 증폭기로서는, 아날로그 입력 신호를 적분하는 적분기(integrator)와, 적분기의 출력 신호와 소정의 삼각파(triangular wave)를 비교하는 비교기(comparator)와, 비교기의 출력 신호를 증폭하여 펄스 신호를 출력하는 버퍼(펄스 증폭기)를 구비한 D-급 증폭기가 있다. 그러한 통상적 D-급 증폭기에서는, 버퍼로부터 출력된 펄스 신호가 적분기의 입력측에 피드백된다. 따라서, 버퍼의 출력 신호는 코일 및 캐패시터(capacitor)로 구성된 저역 통과 필터에 의해서 필터링되어 스피커 등의 부하(load)를 구동하는 아날로그 신호가 된다.

통상적 펄스 폭 변조 증폭기로서는, 아날로그 입력 신호와 소정의 삼각파를 비교하는 비교기와, 그 비교기의 출력을 증폭시키는 증폭기와, 그 증폭기와 부하의 사이에 배치된 트랜스포머(transformer)를 구비한 PWM 증폭기가 있다(예컨대, 일본 특허공개공보 Sho-56-27001호 참조).

또한, 디지털 신호 처리 회로를 이용하는 통상적 디지털 증폭 회로로서는, 잡음 셰이퍼(noise shaper)와, 변환기(converter)와, 논리 회로(logic circuit), 스위치와, 필터를 구비한 디지털 증폭 회로가 있다(예컨대, 일본 특허공보 2000-500625호 참조). 잡음 셰이퍼는 디지털 입력 신호의 양자화 잡음(quantizing noise)을 주파수 정형(frequency-shaping)한다. 변환기는 잡음 셰이퍼의 출력에 해당하는 PCM(Pulse Code Modulation) 신호를 PWM 신호로 변환한다. 논리 회로는 변환기의 출력 신호의 직선성(linearity)을 보상한다. 스위치는 논리 회로의 출력에 의해서 제어된다. 필터의 입력측은 스위치에 의해서 전원에 연결되어 있다.

그러나, 전술한 통상적 D-급 증폭기에서는, 버퍼가 플러스측 버퍼와 마이너스측 버퍼 2개로 이루어져 있다. 입력 신호가 없는 경우라도, 이들 2개의 버퍼는 50%의 듀티 비(duty ratio)를 갖는 서로 반대되는 극성의 신호들을 출력한다. 그 결과, 통상적 D-급 증폭기에서는, 입력 신호가 없는 경우에도, 저역 통과 필터를 통하여 전류가 흐르고, 그에 따라 큰 손실이 야기되고 있다.

일본 특허공개공보 Sho-56-27001호에는, 입력 신호가 없을 때의 손실을 피하기 위해서 입력 신호가 없는 동안 출력 증폭 소자를 턴 오프시키는 기술적 아이디어가 기재되어 있다. 그러나, 상기 특허 공개공보 Sho-56-27001호에 기재되어 있는 통상적 펄스 폭 변조 증폭기의 경우, 임피던스 변환 및 DC 전압 차단(cut off)을 위한 트랜스포머가 필요로 되고, 따라서 장치의 대형화 및 비용의 상승이 초래된다는 문제점이 있다. 또한, 상기 특허 공개공보 Sho-56-27001호에 기재되어 있는 통상적 펄스 폭 변조 증폭기의 경우, 비교기가 단순 삼각파(simple triangular wave)를 입력 신호와 비교하기 때문에, 출력 신호의 왜곡이 크다는 또 다른 문제점 도 있다.

반면, 일본 특허공보 2000-500625호에 기재되어 있는 디지털 증폭 회로는 세 개 또는 네 개 값의 출력 상태(스위칭 상태)를 이용하여 디지털 입력 신호를 증폭시키며, 동시에 그 직선성을 개선하기 위하여 논리 회로 등의 디지털 회로를 이용하고 있다. 그 결과, 상기 일본 특허공보 2000-500625호에 기재되어 있는 디지털 증폭 회로의 경우, 그 디지털 증폭 회로가 아날로그 회로를 이용해서 구성될 수 없으므로, 아날로그 입력 신호가 양호한 직선성을 유지하면서 증폭될 수 없다는 문제점을 갖는다. 즉, 이러한 통상적 디지털 증폭 회로에서는, 작은 신호 펄스가 입력되었을 때, 그 작은 신호 펄스에 보상 펄스가 더해지므로, 논리 회로에서의 출력 스위치 왜곡이 보상된다. 그러나, 이와 같이 출력 스위치 왜곡을 보상하는 회로는 논리 회로 등의 디지털 회로를 이용해서만 구성되므로, 통상적 디지털 증폭 회로는 양호한 직선성 하에서 아날로그 입력 신호를 증폭할 수 없다.

본 발명은 앞서 개시한 문제점들을 해결하기 위한 것으로서, 왜곡 정도가 낮고 파워 손실이 적은 D-급 증폭기를 제공한다.

또한, 본 발명은 트랜스포머를 이용하지 않으면서도 왜곡 정도가 낮고 파워 손실이 적은 상태로 동작 가능한 D-급 증폭기를 제공한다.

또한, 본 발명은 출력에서의 DC 전압 성분을 거의 0볼트가 되도록 감소시킬 수 있는 D-급 증폭기를 제공한다.

앞서 개시한 문제점들을 해결하기 위해서, 본 발명의 D-급 증폭기는 다음과 같은 구조를 갖는다.

(1) D-급 증폭기로서,

아날로그 입력 신호를 적분하는 적분기와,

상기 적분기의 출력과 제 1 삼각파를 비교하는 제 1 비교기와,

상기 적분기의 출력과 제 2 삼각파- 상기 제 2 삼각파는 상기 제 1 삼각파의 위상을 플러스 180도 각도 또는 미소(very small) 마이너스 각도만큼 시프팅하여 얻어진 파형과 동일함 -를 비교하는 제 2 비교기와,

상기 제 1 비교기의 출력 및 상기 제 2 비교기의 출력에 기초하여 플러스측 출력 신호 및 마이너스측 출력 신호를 출력하는 버퍼와,

상기 플러스측 출력 신호와 상기 마이너스측 출력 신호간 차분(difference)을 상기 적분기의 입력측에 피드백시키는 피드백 회로를 포함하는 D-급 증폭기.

(2) (1)에 따르는 D-급 증폭기로서,

상기 버퍼는,

상기 제 1 비교기의 출력과 상기 제 2 비교기의 출력의 논리곱(logical product)을 계산하여 그 계산 결과를 상기 마이너스측 출력 신호로서 출력하는 제 1 버퍼와,

상기 제 1 비교기의 출력과 상기 제 2 비교기의 출력의 논리곱을 계산하여 그 계산 결과를 상기 플러스측 출력 신호로서 출력하는 제 2 버퍼를 포함하는 D-급 증폭기.

(3) (1)에 따르는 D-급 증폭기로서,

상기 피드백 회로는 상기 플러스측 출력 신호와 상기 마이너스측 출력 신호간 차분을 증폭시키는 차동 증폭기를 포함하는 D-급 증폭기.

(4) D-급 증폭기로서,

아날로그 입력 신호를 구성하는 플러스측 입력 신호와 마이너스측 입력 신호의 차분을 적분하는 적분기와,

삼각파의 위상을 소정의 미소 각도만큼 지연시키는 지연 회로와,

상기 적분기의 출력과 상기 삼각파와 상기 지연 회로의 출력을 서로 합성하여 복수의 출력 신호들을 출력하는 합성 회로와,

상기 합성 회로에 의한 상기 복수의 출력 신호들을 서로 비교하는 비교기와,

상기 비교기의 출력을 입력으로 하는 버퍼와,

상기 버퍼의 출력을 상기 적분기의 입력측에 피드백시키는 피드백 회로를 포함하는 D-급 증폭기.

(5) (4)에 따르는 D-급 증폭기로서,

상기 삼각파는 제 1 삼각파와 상기 제 1 삼각파의 위상을 180도 각도만큼 시프팅하여 생성된 파형에 해당하는 제 2 삼각파로 구성되고,

상기 지연 회로는 상기 제 1 삼각파의 위상을 상기 소정의 미소 각도만큼 지연시키는 제 1 지연 회로와 상기 제 2 삼각파의 위상을 상기 소정의 미소 각도만큼 지연시키는 제 2 지연 회로를 포함하고,

상기 합성 회로는 상기 적분기의 마이너스측 출력과 상기 제 1 삼각파를 합성하여 제 1 합성파를 생성하고, 상기 적분기의 플러스측 출력과 상기 제 2 삼각파 를 합성하여 제 2 합성파를 생성하고, 상기 적분기의 상기 마이너스측 출력과 상기 제 2 지연 회로의 출력을 합성하여 제 3 합성파를 생성하고, 상기 적분기의 상기 플러스측 출력과 상기 제 1 지연 회로의 출력을 합성하여 제 4 합성파를 생성하고,

상기 비교기는 상기 제 1 합성파를 상기 제 2 합성파와 비교하는 제 1 비교기와 상기 제 3 합성파를 상기 제 4 합성파와 비교하는 제 2 비교기를 포함하고,

상기 버퍼는 상기 제 1 비교기의 출력과 상기 제 2 비교기의 출력의 논리곱을 계산하는 제 1 버퍼와, 상기 제 1 비교기의 출력과 상기 제 2 비교기의 출력의 논리곱을 계산하는 제 2 버퍼를 포함하고,

상기 피드백 회로는 상기 제 1 버퍼의 출력을 상기 적분기의 상기 플러스측 입력으로 피드백시키는 제 1 피드백 회로와, 상기 제 2 버퍼의 출력을 상기 적분기의 상기 마이너스측 입력으로 피드백시키는 제 2 피드백 회로를 포함하는 D-급 증폭기.

(6) D-급 증폭기로서,

상기 적분기의 출력과 삼각파를 합성하고, 상기 적분기의 상기 출력과 상기 삼각파의 위상에 대해 역상(opposite phase)을 갖는 역상 삼각파- 상기 역상 삼각파는 상기 삼각파에 대하여 위상이 180도의 각도만큼 시프팅된 파형에 해당함 -를 합성하여 복수의 신호들을 출력하는 합성 회로와,

상기 합성 회로의 출력 신호들을 서로 비교하는 비교기와,

상기 비교기의 출력을 입력으로 하는 버퍼와,

상기 버퍼의 출력을 상기 적분기의 입력측에 피드백시키는 피드백 회로를 포함하고,

상기 합성 회로는 적어도 2 종류의 저항값들을 갖는 복수의 저항기들을 포함하고, 상기 복수의 저항기들의 상기 저항값들과 상기 비교기의 입력 용량(input capacitance)에 기초하여 상기 합성 회로의 출력에 해당하는 상기 복수의 신호들 간에 위상 차가 발생하도록 구성된 D-급 증폭기.

(7) (6)에 따르는 D-급 증폭기로서,

상기 합성 회로는 상기 적분기의 마이너스측 출력과 상기 삼각파를 합성하여 제 1 합성파를 생성하는 제 1 합성부와, 상기 적분기의 플러스측 출력과 상기 역상 삼각파를 합성하여 제 2 합성파를 생성하는 제 2 합성부와, 상기 적분기의 상기 마이너스측 출력과 상기 역상 삼각파를 합성하여 제 3 합성파를 생성하는 제 3 합성부와, 상기 적분기의 상기 플러스측 출력과 상기 삼각파를 합성하여 제 4 합성파를 생성하는 제 4 합성부를 포함하고,

상기 제 1 합성부는 한쪽 단자가 상기 적분기의 상기 마이너스측 출력에 접속되어 있는 제 1 저항기와, 한쪽 단자에 상기 삼각파가 인가되는 제 2 저항기를 포함하되, 상기 제 1 저항기의 다른 쪽 단자가 상기 제 2 저항기의 다른 쪽 단자에 접속되어 상기 제 1 합성부의 출력단을 구성하고,

상기 제 2 합성부는 한쪽 단자가 상기 적분기의 상기 플러스측 출력에 접속되어 있는 제 3 저항기와, 한쪽 단자에 상기 삼각파가 인가되는 제 4 저항기를 포 함하되, 상기 제 3 저항기의 다른 쪽 단자가 상기 제 4 저항기의 다른 쪽 단자에 접속되어 상기 제 2 합성부의 출력단을 구성하고,

상기 제 3 합성부는 한쪽 단자가 상기 적분기의 상기 마이너스측 출력에 접속되어 있는 제 5 저항기와, 한쪽 단자에 상기 역상 삼각파가 인가되는 제 6 저항기를 포함하되, 상기 제 5 저항기의 다른 쪽 단자가 상기 제 6 저항기의 다른 쪽 단자에 접속되어 상기 제 3 합성부의 출력단을 구성하고,

상기 제 4 합성부는 한쪽 단자가 상기 적분기의 상기 플러스측 출력에 접속된 제 7 저항기와, 한쪽 단자에 상기 삼각파가 인가되는 제 8 저항기를 포함하되, 상기 제 7 저항기의 다른 쪽 단자가 상기 제 8 저항기의 다른 쪽 단자에 접속되어 상기 제 4 합성부의 출력단을 구성하며,

상기 비교기는 한쪽 입력단에 상기 제 1 합성부의 상기 출력단이 접속되어 있고 다른 쪽 입력단에 상기 제 2 합성부의 상기 출력단이 접속되어 있는 제 1 비교기와, 한쪽 입력단에 상기 제 3 합성부의 상기 출력단이 접속되어 있고 다른 쪽 입력단에 상기 제 4 합성부의 상기 출력단이 접속되어 있는 제 2 비교기를 포함하고,

상기 버퍼는 상기 제 1 비교기의 출력과 상기 제 2 비교기의 출력에 대한 논리곱을 계산하는 제 1 버퍼와, 상기 제 1 비교기의 상기 출력과 상기 제 2 비교기의 상기 출력에 대한 논리곱을 계산하는 제 2 버퍼를 포함하고,

상기 피드백 회로는 상기 제 1 버퍼의 출력을 상기 적분기의 상기 플러스측 입력으로 피드백시키는 제 1 피드백 회로와, 상기 제 2 버퍼의 출력을 상기 적분기 의 상기 마이너스측 입력으로 피드백시키는 제 2 피드백 회로를 포함하고,

상기 제 1 저항기, 상기 제 2 저항기, 상기 제 3 저항기, 및 상기 제 4 저항기 중 임의의 어떠한 저항기의 저항값도 상기 제 5 저항기, 상기 제 6 저항기, 상기 제 7 저항기, 및 상기 제 8 저항기 중 임의의 어떠한 저항기의 저항값과 다른 D-급 증폭기.

(8) (7)에 따르는 D-급 증폭기로서,

상기 제 1 저항기, 상기 제 2 저항기, 상기 제 3 저항기, 및 상기 제 4 저항기의 각 저항값은, 상기 제 5 저항기, 상기 제 6 저항기, 상기 제 7 저항기, 및 상기 제 8 저항기의 각 저항값에 대하여 1이 아닌 임의의 값을 승산하여 얻어진 저항값인 D-급 증폭기.

(9) D-급 증폭기로서,

아날로그 입력 신호를 구성하는 플러스측 입력 신호와 마이너스측 입력 신호를 적분하는 적분기와,

전류원(current source) 및 캐패시티를 포함하는 삼각파 발생 회로와,

상기 적분기의 출력과 상기 삼각파 발생 회로의 출력을 비교하는 비교기와,

상기 비교기의 출력을 입력으로 하는 버퍼와,

(10) (9)에 따르는 D-급 증폭기로서,

상기 캐패시티의 한쪽 끝이 상기 비교기의 입력단 중 한쪽에 연결되어 있고,

상기 전류원이 출력 전류의 방향을 전환하여 상기 캐패시터의 충전 및 방전을 반복하는 D-급 증폭기.

(11) (9)에 따르는 D-급 증폭기로서,

상기 전류원의 한쪽 끝이 상기 캐패시터의 한쪽 끝에 연결되어 있고,

상기 전류원은 상기 캐패시터의 전위가 제 1 전위보다 낮은 경우 상기 캐패시터가 충전되는 방향으로 전류를 흐르게 하고 상기 캐패시터의 전위가 제 2 전위- 상기 제 2 전위는 상기 제 1 전위보다 높음 -보다 높은 경우 상기 캐패시터가 방전되는 방향으로 전류를 흐르게 하는 D-급 증폭기.

(12) (9)에 따르는 D-급 증폭기로서,

상기 비교기는 상기 적분기의 마이너스측 출력과 상기 삼각파 발생 회로의 상기 출력을 서로 비교하는 제 1 비교기와, 상기 적분기의 플러스측 출력과 상기 삼각파 발생 회로의 상기 출력을 서로 비교하는 제 2 비교기를 포함하고,

상기 버퍼는 상기 제 1 비교기의 출력의 반전된 값과 상기 제 2 비교기의 출력의 논리곱을 계산하는 제 1 버퍼와, 상기 제 1 비교기와 상기 제 2 비교기의 반전된 값의 논리곱을 계산하는 제 2 버퍼를 포함하고,

상기 피드백 회로는 상기 제 1 버퍼의 출력을 상기 적분기의 마이너스측 입력으로 피드백시키는 제 1 피드백 회로와, 상기 제 2 버퍼의 출력을 상기 적분기의 플러스측 입력으로 피드백시키는 제 2 피드백 회로를 포함하는 D-급 증폭기.

본 발명에 따르면, 왜곡 정도가 낮고 파워 손실이 적은 상태로 동작 가능한 D-급 증폭기를 제공할 수 있다.

또한, 본 발명은 트랜스포머를 이용하지 않으면서도, 왜곡 정도가 낮고 파워 손실이 적은 상태로 동작 가능한 D-급 증폭기를 제공할 수 있으며, 또한 그 출력에 있어서의 DC 전압 성분이 거의 0볼트까지 축소될 수 있다.

이하, 도면을 참조하여, 본 발명의 다양한 실시 형태에 관하여 설명한다.

제 1 실시예

도 1은 본 발명의 제 1 실시예에 따른 D-급 증폭기의 구성예를 나타내는 회로도이다.

이러한 D-급 증폭기는 저항기 R1, R2, R3, R4, R5, R6, R7, R8, R9, R10, R11, 및 R12와 캐패시터 C1 및 C2와 연산 증폭기(operational amplifier)(11)와 비교기(12,13)와 지연 회로(21,22)와 AND 회로(로우 액티브(low active))(31)와 또 다른 AND 회로(32)로 구성되어 있다. 본 도면에서 저항기 R9 및 R11 각각의 한쪽 단자에 소정의 삼각파 신호 a 및 신호 b가 각각 인가되고 있다. 삼각파 신호 a와 삼각파 신호 b는 파형이 동일하지만 그 위상이 서로 180도 다른 신호이다.

저항기 R1 및 R2 각각의 한쪽 단자가 각각 아날로그 입력 신호의 차분 입력단(differential input terminals)을 구성한다. 이 때, 저항기 R1의 한쪽 단자는 플러스측 입력단(+IN)을 구성하고, 저항기 R2의 한쪽 단자는 마이너스측 입력단(-IN)을 구성한다. 연산 증폭기(11)와 캐패시터 C1 및 C2가 적분기를 구성하고 있다. 저항기 R1 및 R2에 의하여 차분 입력된 아날로그 입력 신호가 그 적분기에 의해서 적분되어, 적분 신호가 저항기 R5, R6, R7 및 R8로 출력된다.

저항기 R5, R6, R7, R8, R9, R10, R11 및 R12는 삼각파 신호 a, b 또는, 삼각파 신호 a, b를 미소 각도만큼 지연시킨 삼각파 신호 a',b' 중 하나를 상기 적분기의 출력 신호와 합성하는 합성 회로를 구성한다. 삼각파 신호 a' 및 b'는 삼각파 신호 a 및 b를 미소 각도 θ(즉, θ<<180도)만큼 지연시켜 얻을 수 있다. 이러한 합성 회로는 제 1 내지 제 4 합성파 e, f, g, h 4종류를 생성한다.

제 1 합성파 e는 적분기를 구성하는 연산 증폭기(11)의 마이너스측 출력 신호와 삼각파 신호 a(제 1 삼각파)를 합성하여 얻어진다. 제 2 합성파 f는 적분기를 구성하는 연산 증폭기(11)의 플러스측 출력 신호와 삼각파 신호 b(제 2 삼각파)를 합성하여 얻어진다. 제 3 합성파 g는 적분기를 구성하는 연산 증폭기(11)의 마이너스측 출력 신호와 삼각파 신호 b를 지연시킨 삼각파 신호 b'를 합성하여 얻어진다. 제 4 합성파 h는 적분기를 구성하는 연산 증폭기(11)의 플러스측 출력 신호와, 삼각파 신호 a를 지연시켜 생성된 삼각파 신호 a'를 합성하여 얻어진다.

비교기(12)(제 1 비교기)는 제 1 합성파 e와 제 2 합성파 f를 비교하여 그 비교 결과를 출력한다. 제 1 합성파 e가 제 2 합성파 f보다 클 경우 제 1 비교기(12)는 소정의 로우 레벨 신호(예를 들면, 0 레벨)를 출력하지만, 제 1 합성파 e가 제 2 합성파 f보다 작을 경우는 소정의 하이 레벨 신호를 출력한다. 비교기(13)(제 2 비교기)는 제 3 합성파 g와 제 2 합성파 h를 비교하여 그 비교 결과를 출력한다. 제 3 합성파 g가 제 4 합성파 h보다 클 경우 제 2 비교기(13)는 소정의 로우 레벨 신호(예를 들면, 0 레벨)를 출력하지만, 제 3 합성파 g가 제 4 합성파 h보다 작을 경우는 소정의 하이 레벨 신호를 출력한다. 비교기(12) 및 비교기(13) 양자 모두는 선택적으로 연산 증폭기를 사용하여 구현될 수도 있다.

AND 회로(31)는 부 논리 입력(negative logic input)의 AND 게이트 기능을 갖춘 버퍼 회로에 대응한다. AND 회로(31)는 제 1 비교기(12)의 출력과 제 2 비교기(13)의 출력이 모두 로우 상태일 경우 하이 레벨 신호를 출력하는 AND 연산(로우 액티브)을 수행하여, 그 연산 결과를 D-급 증폭기의 마이너스측 출력(-OUT)으로서 출력한다. 저항기 R3은 제 1 피드백 회로를 구성한다. 제 1 피드백 회로는 버퍼로서 기능하는 AND 회로(31)의 출력을 연산 증폭기(11)의 플러스측 입력으로 피드백시킨다.

AND 회로(32)는 AND 연산 기능을 갖춘 버퍼 회로에 대응한다. 비교기(12)의 출력과 비교기(13)의 출력 간에 AND 연산을 수행하여, 그 연산 결과를 D-급 증폭기의 플러스측 출력(+OUT)으로서 출력한다. 저항기 R4는 제 2 피드백 회로를 구성한다. 제 2 피드백 회로는 버퍼로서 기능하는 AND 회로(32)의 출력을 연산 증폭기(11)의 마이너스측 입력으로 피드백시킨다.

이러한 D-급 증폭기의 플러스측 출력(+OUT)과 마이너스측 출력(-OUT) 사이에 저역 통과 필터를 매개로 하여 부하(스피커 등)가 접속되어 있다. 이러한 회로 구성이 이용되므로, 본 D-급 증폭기는 트랜스포머를 이용하지 않고서 왜곡 정도가 낮은 상태로 아날로그 입력 신호(+IN,-IN)를 증폭할 수 있고, 또한 파워 손실을 줄여 부하를 구동할 수 있다.

다음으로, 도 2 내지 도 4를 참조하여, 상기의 구성을 갖춘 제 1 실시예에 따른 D-급 증폭기의 예시적 동작에 대하여 설명한다. 도 2 내지 도 4는 도 1에 도 시된 D-급 증폭기의 회로 각부의 동작을 나타내는 파형도이다. 도 2는 아날로그 입력 신호(+IN)와 아날로그 입력 신호(-IN)의 값이 동일한 경우, 즉 그 차분 입력이 0볼트값(입력 신호 없음)일 경우 D-급 증폭기의 회로 각부의 파형을 나타내고 있다. 도 3은 (아날로그 입력 신호(+IN))>(아날로그 입력 신호(-IN))일 경우, 즉 그 차분 입력이 플러스일 경우 D-급 증폭기의 회로 각부의 파형을 나타내고 있다. 도 4는 (아날로그 입력 신호(+IN))<(아날로그 입력 신호(-IN))일 경우, 즉 그 차분 입력이 마이너스일 경우 D-급 증폭기의 회로 각부의 파형을 나타내고 있다.

먼저, 도 2와 관련한 동작, 즉 아무런 차분 입력이 없는 경우(0볼트값 입력인 경우)에 대하여 설명한다. 삼각파 신호 a와 삼각파 신호 b는 위상이 180도만큼 다르다. 삼각파 신호 a'는 삼각파 신호 a를 미소 각도 θ만큼 지연시켜 얻어진 신호이다. 삼각파 신호 b'는 삼각파 신호 b를 미소 각도 θ만큼 지연시켜 얻어진 신호이다. 여기서, 삼각파 신호 a, a', b, b' 각각에 선택적으로 디서(dither)라고 불리는 소정의 잡음이 인가될 수 있다. 이와 같이 디서 잡음이 삼각파 신호 각각에 인가되므로, 출력 파형의 왜곡이 보정될 수 있다. 이들 삼각파 신호 a, a', b, b' 대신에, 톱니파(sawtooth waveform), 적분파(integration waveform) 등이 선택적으로 이용될 수도 있다.

삼각파 신호 a, a'와 적분기의 플러스측 출력(연산 증폭기(11)의 플러스측 출력) d 사이의 위상 관계는 서로 거의 동일하다. 또한, 삼각파 신호 b, b'와 적분기의 마이너스측 출력(연산 증폭기(11)의 마이너스측 출력) c 사이의 위상 관계는 서로 거의 동일하다.

비교기(12,13)의 입력, 즉 제 1 내지 제 4 합성파 e, f, g, 및 h는 상기 적분기의 출력과 합성된 파형을 갖는다. 그리고, 제 1 합성파 e는 제 2 합성파 f와 그 위상이 대략 180도 다르다. 제 3 합성파 g는 제 4 합성파 h와 그 위상이 대략 180도 다르다. 제 1 합성파 e와 제 4 합성파 h는 거의 동일한 파형이고 그 위상이 미소 각도 θ만큼 다르다. 제 2 합성파 f와 제 3 합성파 g는 거의 동일한 파형이고 그 위상이 미소 각도 θ만큼 다르다.

비교기(12)의 출력 j는 (제 1 합성파 e)>(제 2 합성파 f)일 때 로우 상태가 되고, (제 1 합성파 e)<(제 2 합성파 f)일 때 하이 상태가 된다. 비교기(13)의 출력 k는 (제 3 합성파 g)>(제 4 합성파 h)일 때 로우 상태가 되고, (제 3 합성파 g)<(제 4 합성파 h)일 때 하이 상태가 된다. AND 회로(31)의 출력(-OUT)은 비교기(12,13)의 출력 j 및 k가 모두 로우 상태일 때 하이 상태가 된다. AND 회로(32)의 출력(+OUT)은 비교기(12,13)의 출력 j 및 k가 모두 하이 상태일 때 하이 상태가 된다.

즉, 본 D-급 증폭기의 플러스측 출력(+OUT)은 제 1 합성파 e와 제 2 합성파 f의 교점(시점 t1)으로부터 제 3 합성파 g와 제 4 합성파 h의 교점(시점 t2)까지로 정해진 시간 주기동안 하이 레벨이 된다. 본 D-급 증폭기의 마이너스측 출력(-OUT)은 제 1 합성파 e와 제 2 합성파 f의 교점(시점 t3)으로부터 제 3 합성파 g와 제 4 합성파 h의 교점(시점 t4)까지로 정해진 시간 주기동안 하이 레벨이 된다.

이러한 경우, 플러스측 출력(+OUT) 또는 마이너스측 출력(-OUT)이 지속되는 시간 주기는 삼각파 신호 a와 a'의 위상차(미소 각도θ)와, 삼각파 신호 b와 b'의 위상차(미소 각도θ)에 의존할 수 있다. 그러므로, 지연 회로(21,22)에서의 지연 시간을 원하는 값까지 충분히 짧게 하여 삼각파 신호 a와 a' 그리고 삼각파 신호 b와 b'의 위상차(미소 각도θ)를 줄이므로, 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT) 양자 모두에 있어서 하이 레벨로 되어있는 시간 주기가 원하는 값까지 충분히 짧아진다. 이 때, 적분기의 마이너스측 출력 c 및 플러스측 출력 d 모두가 매우 낮은 전압 상태가 된다.

다시 말하면, 입력 신호가 없는 (이하 0 전압값이라 함) 경우, 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT) 양자 모두가 하이 레벨인 주기는 듀티 비 0 내지 수 %로 설정될 수 있다. 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT)은, 예컨대 저역 통과 필터를 거쳐서 스피커 등의 부하로 공급된다. 그래서, 입력 신호가 없는 경우, 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT) 양자 모두가 하이 레벨인 주기는 듀티 비 0 내지 수 % 이기 때문에, 저역 통과 필터를 통하여 부하에 흐르는 전류는 매우 작은 값이 된다. 그러므로, 본 실시예에서의 D-급 증폭기를 소신호용으로 사용하는 경우, 출력 단자와 부하 사이에 배치된 상기 저역 통과 필터(LC 필터 등)를 생략할 수 있다.

이러한 구성을 이용할 경우, 본 제 1 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호가 없는 경우(즉, 0볼트값이 입력된 경우), 출력 신호가 하이 레벨인 시간 주기를 원하는 값까지 충분히 짧게 할 수 있으므로, 종래의 D-급 증폭기에 비하여 그 파워 손실을 대폭 절감할 수 있다.

다음으로, 도 3에 도시된 바와 같이 (아날로그 입력 신호(+IN))>(아날로그 입력 신호(-IN))일 경우, 즉 차분 입력이 플러스인 경우 D-급 증폭기의 동작에 관하여 설명하기로 한다. 삼각파 신호 a, a', b, b'는 도 2의 경우와 동일하다는 점을 알아야 한다. 삼각파 신호 a, a', b, b'와 적분기의 출력(즉, 연산 증폭기(11)의 출력) c, d 간의 위상 관계는 도 2에 도시된 경우와 동일하다. 도 3에서, 제 1 내지 제 4 합성파 e, f, g, h는 상기 적분기의 출력과 합성된 파형을 갖는다. 그리고, 제 1 합성파 e와 제 2 합성파 f는 위상이 대략 180도만큼 다르고, 제 3 합성파 g와 제 4 합성파 h는 위상이 대략 180도만큼 다르다.

도 3에서는, 동일한 타이밍에서 적분기의 마이너스측 출력 c와 적분기의 플러스측 출력 d의 차이가 도 2에서 도시된 경우의 차이보다 더 크다. 그리고, 제 1 합성파 e와 제 4 합성파 h의 위상차 및 제 2 합성파 f와 제 3 합성파 g의 위상차가 도 2에 도시된 경우보다 더 크다. 그 결과, 제 1 합성파 e와 제 2 합성파 f의 교점(시점 t1')으로부터 제 3 합성파 g와 제 4 합성파 h의 교점(시점 t2')까지의 시간 주기가 도 2에 도시된 경우의 시간 주기(즉, 시점 t1부터 시점 t2까지)보다 더 길어지고, 플러스측 출력(+OUT)이 하이 레벨인 시간 주기가 도 2에 도시된 경우보다 더 길어진다. 도 3에서는, 시점 t2' 이후 제 3 합성파 g와 제 4 합성파 h의 교점(시점 t3')으로부터 제 1 합성파 e와 제 2 합성파 f의 교점(시점 t4')까지로 정해지는 시간 주기가 도 2의 경우보다 더 길어지고, 플러스측 출력(+OUT)은 하이 레벨이 되며, 이후 이들 동작이 반복적으로 수행된다.

비교기(12)의 출력 j는 제 1 합성파 e와 제 2 합성파 f의 교점(시점 t1')으로부터 제 1 합성파 e와 제 2 합성파 f의 다음 교점(시점 t4')까지 하이 레벨이다. 그 다음, 비교기(12)의 출력 j는 그 시점 t4'으로부터 제 1 합성파 e와 제 2 합성파 f의 그 다음 교점(시점 t5')까지는 로우 레벨이고, 이후 이들 동작이 반복적으로 수행된다. 즉, 비교기(12)의 출력 j는 제 1 합성파 e와 제 2 합성파 f의 교점마다 하이 레벨에서 로우 레벨로, 또는 로우 레벨에서 하이 레벨로 그 상태가 변화된다.

비교기(13)의 출력 k는 제 3 합성파 g와 제 4 합성파 h의 교점(시점 t2')으로부터 제 3 합성파 g와 제 4 합성파 h의 다음 교점(시점 t3')까지 로우 레벨이다. 그 다음, 비교기(13)의 출력 k는 그 시점 t3'으로부터 제 3 합성파 g와 제 4 합성파 h의 그 다음 교점(시점 t6')까지는 하이 레벨이고, 이후 이들 동작이 반복적으로 수행된다. 즉, 비교기(13)의 출력 k는 제 3 합성파 g와 제 4 합성파 h의 교점마다 하이 레벨에서 로우 레벨로, 또는 로우 레벨에서 하이 레벨로 그 상태가 변화된다.

그리고, 플러스측 출력(+OUT) = (출력 j) AND (출력 k)이기 때문에, 시점 t1'으로부터 시점 t2'까지의 시간 주기, 시점 t3'으로부터 시점 t4'까지의 시간 주기, 그리고 시점 t5'으로부터 시점 t6'까지의 시간 주기에 그 플러스측 출력(+OUT)은 하이 레벨이 된다. 그 결과, 플러스측 출력(+OUT)이 하이 레벨인 시간 주기의 듀티 비는 아날로그 입력 신호의 플러스값(차분값)의 크기에 거의 비례한다. 바꾸어 말하면, 플러스측 출력(+OUT)은 아날로그 입력 신호의 플러스값(차분값)을 펄스 폭 변조 방식으로 변조하여 얻어진 신호를 구성할 수 있다.

반면, 마이너스측 출력(-OUT)은 항상 로우 레벨이다. 이는 도 3에 도시된 바와 같이 (아날로그 입력 신호(+IN))>(아날로그 입력 신호(-IN))인 경우 비교기(12,13)의 출력 j 및 k 모두가 로우 상태가 되는 시간 주기가 없기 때문이다.

그 다음, 도 4에 도시된 바와 같이 (아날로그 입력 신호(+IN))<(아날로그 입력 신호(-IN))인 경우, 즉 차분 입력이 마이너스인 경우 본 D-급 증폭기의 동작에 관하여 설명한다. 삼각파 신호 a, a', b, b'는 도 2에 도시된 경우와 동일하다는 점을 알아야 한다. 삼각파 신호 a, a', b, b'와 적분기 출력(즉, 연산 증폭기(11)의 출력) c, d 간의 위상 관계는 도 2에 도시된 경우와 동일하다.

도 4의 경우, 전술한 도 2 및 도 3에 도시된 경우와 비교하여, 적분기의 출력 c 및 d의 위상이 반전(즉, 180도 시프팅)되어 있다. 제 1 합성파 e와 제 2 합성파 f의 교점 및 제 3 합성파 g와 제 4 합성파 h의 교점의 시간 관계는 도 3에 도시된 경우와 반대로 되어 있다.

비교기(12)의 출력 j는 제 1 합성파 e와 제 2 합성파 f의 교점(시점 t2")으로부터 다음의 제 1 합성파 e와 제 2 합성파 f의 교점(시점 t3")까지 하이 상태가 된다. 그 다음, 비교기(12)의 출력 j는 그 시점 t3"으로부터 다음의 제 1 합성파 e와 제 2 합성파 f의 교점(시점 t6")까지 로우 상태가 되고, 이후 상기 동작이 반복하여 수행된다. 즉, 비교기(12)의 출력 j는 제 1 합성파 e와 제 2 합성파 f의 교점마다 하이 상태에서 로우 상태로 또는 로우 상태에서 하이 상태로 상태가 변화된다.

비교기(13)의 출력 k는 제 3 합성파 g와 제 4 합성파 h의 교점(시점 t1")으로부터 다음의 제 3 합성파 g와 제 4 합성파 h의 교점(시점 t4")까지 로우 상태가 된다. 그 다음, 비교기(13)의 출력 k는 그 시점 t4"으로부터 다음의 제 3 합성파 g와 제 4 합성파 h의 교점(시점 t5")까지 하이 상태가 되고, 이후 상기 동작이 반복적으로 수행된다. 즉, 비교기(13)의 출력 k는 제 3 합성파 g와 제 4 합성파 h의 교점마다 하이 상태에서 로우 상태로 또는 로우 상태에서 하이 상태로 상태가 변화된다.

그리고, 플러스측 출력(+OUT) = (출력 j) AND (출력 k)이기 때문에, 그 플러스측 출력(+OUT)은 항상 로우 레벨로 되어 있다. (출력 j) 및 (출력 k)가 모두 로우 레벨인 경우, 그 마이너스측 출력(-OUT)은 하이 상태가 되고, 마이너스측 출력(-OUT)이 하이 레벨인 동안의 시간 주기의 듀티 비는 아날로그 입력 신호의 마이너스값(차분값)의 크기에 거의 비례한다. 즉, 마이너스측 출력(-OUT)은 아날로그 입력 신호의 마이너스값(차분값)을 펄스 폭 변조(PWM) 방식으로 변조한 신호를 구성할 수 있다.

그 결과, 제 1 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호는 0볼트값, 플러스값 및 마이너스값으로 이루어진 세 개의 값을 갖는 PWM 신호로 변환될 수 있고, 그 변환된 PWM 신호가 출력될 수 있다. 제 1 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호의 값이 소정의 값 이상인 경우, 그 출력 신호는 도 3 및 도 4에 표시된 바와 같이 플러스측 출력(+OUT) 또는 마이너스측 출력(-OUT) 중 어느 하나 만이 스위칭 파형이 된다. 그 결과, 제 1 실시예의 D-급 증폭기에 따르면, 그 스위칭 손실은 플러스측 및 마이너스측 양쪽에서 전환이 일어나는 통상적 D-급 증폭기의 스위칭 손실에 비하여 대략 절반 정도가 될 수 있다.

제 1 실시예의 D-급 증폭기에 따르면, 저항기(R3,R4)를 이용하여 아날로그 피드백이 구현되므로, 본 D-급 증폭기는 앞서 설명한 상기 일본 특허공보 2000-500625호에 기재된 디지털 처리를 수행하지 않고서, 보다 양호한 직선 상태에서 아날로그 입력 신호를 증폭할 수 있다. 제 1 실시예의 D-급 증폭기에 따르면, 앞서 설명한 상기 특허 공개공보 Sho-56-27001호에 기재되어 있는 증폭기와 달리, 임피던스 변환 및 DC 전압 차단에 이용되던 트랜스포머가 더 이상 필요로 되지 않으며, DC 출력 성분은 거의 0볼트와 같아지고, 왜곡 정도가 낮고 파워 손실이 적은 D-급 증폭기가 제공될 수 있다.

제 2 실시예

그 다음, 본 발명의 제 2 실시예가 도 5를 참조하여 설명될 것이다. 도 5는 본 발명의 제 2 실시예에 따른 D-급 증폭기의 구성예를 나타내는 회로도이다. 본 D-급 증폭기는 저항기(R51,R52,R53,R54,R55,R56)와, 캐패시터(C51)와, 연산 증폭기(61,64)와, 비교기(62,63)와, AND 회로(로우 액티브)(71)와, 또 다른 AND 회로(72)로 구성된다. 삼각파 신호 a는 비교기(62)의 플러스측 입력단에 인가되고, 삼각파 신호 b'는 비교기(63)의 플러스측 입력단에 인가된다.

삼각파 신호 b'는 삼각파 신호 a를 반전(즉, 위상을 180도 지연)시킨 삼각파 신호 b에 대하여 그 위상을 미소 각도 θ만큼 더 지연시켜 만들어진 삼각파 신호에 해당한다. 그 결과, 삼각파 신호 a와 삼각파 신호 b'는 동일한 파형 신호로서, 그 위상이 서로 (180도 + 미소 각도θ)만큼 다른 신호이다. 이러한 경우, 선택적으로 삼각파 신호 a 및 b' 각각에 디서라고 불리는 소정의 잡음이 인가될 수도 있다. 그 디서 잡음이 삼각파 신호 각각에 인가되면, 출력파의 왜곡이 보정될 수 있다. 이들 삼각파 신호 a 및 b' 대신에, 선택적으로 톱니 형상파, 적분파 등이 이용될 수도 있다.

저항기(R51)의 한쪽 단자가 아날로그 입력 신호의 입력단을 구성한다. 그리고, 저항기(R51)의 다른 쪽 단자가 연산 증폭기(61)의 마이너스측 입력단에 접속되어 있다. 연산 증폭기(61) 및 캐패시터(C51) 양자가 적분기를 구성하고 있다. 비교기(62)는 삼각파 신호 a를 적분기의 출력 c와 비교하여 그 비교 결과(출력 j)를 출력한다. 비교기(63)는 삼각파 신호 b'를 적분기의 출력 c와 비교하여 그 비교 결과(출력 k)를 출력한다.

AND 회로(71)는 로우 액티브의 AND 게이트 기능을 갖춘 버퍼 회로이다. 그러므로, 첫 번째 비교기(62)의 출력 j와 두 번째 비교기(63)의 출력 k가 모두 로우 상태일 때, AND 회로(71)는 하이 레벨 신호를 출력하여, 그 연산 신호를 본 D-급 증폭기의 마이너스측 출력(-OUT)으로서 출력한다. AND 회로(72)는 AND 게이트 기능을 갖춘 버퍼 회로이다. 그러므로, 첫 번째 비교기(62)의 출력과 두 번째 비교기(63)의 출력 모두가 하이 상태일 때, AND 회로(72)는 하이 레벨 신호를 출력하여, 그 연산 신호를 본 D-급 증폭기의 플러스측 출력(+OUT)으로서 출력한다.

연산 증폭기(64) 및 저항기(R53,R54,R55,R56)는 플러스측 출력(+OUT)과 마이너스측 출력(-OUT) 간의 차분을 증폭하는 차동 증폭기를 구성하고 있다. 이 차동 증폭기의 출력 l은 저항기(R52)를 거쳐 연산 증폭기(61)의 입력측(즉, D-급 증폭기의 입력측)에 피드백된다. 따라서, 연산 증폭기(64)와 저항기 (R52,R53,R54,R55,R56)가 피드백 회로를 구성하고 있다.

그 다음, 전술한 회로 구성을 갖춘 제 2 실시예에 따른 D-급 증폭기의 동작에 대하여 설명하기로 한다. 아날로그 입력 신호가 0볼트(입력이 없는 경우), 즉 IN이 1/2 VDD인 경우, 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT)은 도 6에 도시한 바와 같고, 하이 레벨 주기의 듀티 비는 거의 0 내지 수 %가 된다. 그래서, 아날로그 입력 신호가 0볼트(입력이 없음)인 경우, 본 D-급 증폭기로부터 필터를 거쳐 부하로 흐르는 전류는 매우 작은 값이 된다.

아날로그 입력 신호가 플러스인 경우, 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT)은 도 3에 도시된 것과 비슷하다. 따라서, 플러스측 출력(+OUT)은 아날로그 입력 신호의 플러스값(0볼트를 기준값으로 할 때의 플러스)을 펄스 폭 변조 방식으로 변조하여 생성된 신호가 된다. 반면, 마이너스측 출력(-OUT)은 항상 로우 레벨이다.

아날로그 입력 신호가 마이너스인 경우, 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT)은 도 4에 도시된 것과 비슷하다. 따라서, 마이너스측 출력(-OUT)은 아날로그 입력 신호의 마이너스값(1/2 VDD를 기준값으로 할 때의 마이너스)을 펄스 폭 변조 방식으로 변조하여 생성된 신호가 된다. 반면, 플러스측 출력(+OUT)은 항상 로우 레벨이다.

제 2 실시예의 D-급 증폭기에 따르면, 전술한 구성을 갖춘 상기 제 1 실시예에 따른 D-급 증폭기와 같이, 아날로그 입력 신호가 없는 경우(즉, 0볼트값 입력인 경우), 출력 신호가 하이 레벨 상태인 동안의 시간 주기를 원하는 값까지 충분히 짧게 만들 수 있고, 종래의 D-급 증폭기와 비교할 때 그 파워 손실을 크게 줄일 수 있다.

또한, 제 2 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호가 0볼트값, 플러스값 및 마이너스값으로 이루어진 세 개의 값을 갖는 PWM 신호로 변환될 수 있고, 그 변환된 PWM 신호가 출력될 수 있다. 제 2 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호의 값이 소정의 값 이상이 된 경우, 그 출력 신호는 도 3 및 도 4에 표시된 바와 마찬가지로 플러스측 출력(+OUT) 또는 마이너스측 출력(-OUT) 중 어느 하나만이 스위칭 파형이 된다. 그 결과, 제 2 실시예의 D-급 증폭기에 따르면, 그 스위칭 손실은 플러스측 및 마이너스측 양쪽에서 전환되는 통상적 D-급 증폭기의 스위칭 손실의 대략 절반 정도가 될 수 있다.

제 2 실시예의 D-급 증폭기에 따르면, 연산 증폭기(64) 및 저항기(R52,R53,R54,R55,R56)를 이용하여 아날로그 피드백이 구현되므로, 본 D-급 증폭기는 앞서 설명한 상기 일본 특허공보 2000-500625호에 기재된 디지털 처리 동작을 수행하지 않고서, 보다 양호한 직선 상태에서 아날로그 입력 신호를 증폭할 수 있다. 제 2 실시예의 D-급 증폭기에 따르면, 앞서 설명한 상기 특허 공개공보 Sho-56-27001호에 기재되어 있는 증폭기와 달리, 임피던스 변환 및 DC 전압 차단에 이용되던 트랜스포머가 더 이상 필요로 되지 않으며, DC 출력 성분은 거의 0볼트와 같아지고, 왜곡 정도가 낮고 파워 손실이 적은 D-급 증폭기가 제공될 수 있다.

그 다음, 도 7a 내지 도 7c는 도 1에 도시된 제 1 실시예 또는 도 5에 도시된 제 2 실시예 중 하나에 따른 D-급 증폭기의 아날로그 신호 입력단에 정현파가 입력된 경우의 출력 파형의 예를 도시하고 있다. 제 1 실시예와 제 2 실시예 양자 모두에서, 아날로그 입력단에 정현파가 입력되는 경우, 출력 파형은 서로 비슷하다. 도 7a는 제 1 실시예 또는 제 2 실시예 중 하나에 따른 D-급 증폭기의 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT) 양자 모두에 접속된 저역 통과 필터와 부하(저항기 R)를 도시하고 있다. 도 7b는 이러한 D-급 증폭기에 있어서의 플러스측 출력(+OUT)이 저역 통과 필터를 통과한 이후의 파형을 출력(POUT)으로서 표시하고 있다. 도 7b에서는, D-급 증폭기에 있어서의 마이너스측 출력(-OUT)이 저역 통과 필터를 통과한 이후의 파형을 출력(NOUT)으로서 표시하고 있다. 출력(POUT,NOUT) 모두는 정현파의 위쪽 절반 부분의 파형만으로 된 파형이다. 그러나, 도 7c에 도시된 바와 같이 부하에 인가되는 신호에 해당하는 출력(OUT)은 정현파가 된다. 그 이유는 다음과 같다. 즉, 부하(스피커 등)가 출력(POUT)과 출력(NOUT) 사이(즉, 저역 통과 필터의 플러스측 출력단(POUT)과 마이너스측 출력단(NOUT) 사이)에 접속되므로, 도 7c에 도시한 바와 같이, 그 부하에 인가되는 신호에 해당하는 출력(OUT)은 출력(POUT)과 출력(NOUT)의 차(OUT= POUT-NOUT)가 되고, 따라서 정현파를 구성한다.

도 1에 도시된 제 1 실시예 및 도 5에 도시된 제 2 실시예에 따른 D-급 증폭기에서는, 적어도 삼각파 신호 a와 삼각파 신호 a를 반전시킨 후 그 반전된 신호를 추가로 더 지연시켜 얻어진 삼각파 신호 b' 양자 모두가 사용된다. 이로써, 제 1 실시예 및 제 2 실시예에 따른 D-급 증폭기에 아무런 아날로그 입력 신호가 없는 경우에도, 도 2 및 도 6에서와 같이, 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT) 양자 모두가 짧은 시간(하이 레벨 주기의 듀티 비는 0 내지 수 %로 설정됨)동안 출력되고, 따라서 저역 통과 필터로 약간의 전압이 출력(출력(POUT,NOUT))된다. 이 때, 출력(POUT)-출력(NOUT)으로 정해지는 전압이 부하에 인가되므로, 그 부하에 인가되는 신호에 해당하는 출력(OUT)은 0볼트가 된다. 그 결과, 아날로그 입력단이 신호가 없는 상태에서 작은 신호가 입력되는 상태로 변경되는 경우, 그와 같은 상태 변경시에도 제 1 실시예 및 제 2 실시예에 따른 D-급 증폭기는 왜곡 정도가 낮은 증폭 신호를 부하에 공급할 수 있다.

제 3 실시예

다음으로, 본 발명의 제 3 실시예에 관하여 도 8 내지 도 11을 참조하여 설명하기로 한다. 도 8은 본 발명의 제 3 실시예에 따른 D-급 증폭기의 구성예를 도시한 회로도이다. 제 1 실시예에 따른 D-급 증폭기와 달리, 본 D-급 증폭기는 지연 회로(21,22)를 구성 요소로 이용하고 있지 않다. 본 D-급 증폭기에서는, 저항기(R10)의 한쪽 단자에 삼각파 신호 a가 인가되고, 저항기(R12)의 한쪽 단자에 또 다른 삼각파 신호 b가 인가된다. 도 8에 도시된 D-급 증폭기에 있어서 그 외의 구성은 도 1에 도시된 제 1 실시예에 따른 D-급 증폭기의 구성과 마찬가지이다. 본 D-급 증폭기에서 합성 회로를 구성하는 저항기(R5,R6,R7,R8,R9,R10,R11,R12)의 각 저항값은 제 1 실시예에 따른 D-급 증폭기의 저항기(R5,R6,R7,R8,R9,R10,R11,R12)에서는 규정되지 않은 조건 하에서 설정되어 있음을 알아야 한다. 이하, 본 D-급 증폭기의 구조적 회로 구성에 관하여 상세히 설명할 것이다.

본 D-급 증폭기는 저항기(R1,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12)와 캐패 시터(C1,C2)와 연산 증폭기(11)와 비교기(12,13)와 AND 회로(로우 액티브)(31)와 또 다른 AND 회로(32)로 구성되어 있다. 본 도면에서, 저항기(R9,R11) 각각의 한쪽 단자에 소정의 삼각파 신호 a가 인가된다. 본 도면에서, 저항기(R11,R12) 각각의 한쪽 단자에 소정의 삼각파 신호 b가 인가된다. 삼각파 신호 a와 삼각파 신호 b 양자는 동일한 파형을 갖는 신호로서, 서로 180도만큼 위상이 다른 신호이다. 삼각파 신호 a가 특허청구범위 제6항과 관련된 발명의 삼각파로 설정된 것으로 가정하면, 본 발명에 있어서 삼각파 신호 b는 역상을 갖는 삼각파에 해당한다.

저항기(R1,R2)의 한쪽 단자는 각각 아날로그 입력 신호의 차분 입력단을 구성한다. 그리고, 저항기(R1)의 한쪽 단자가 플러스측 입력단(+IN)을 구성하고, 저항기(R2)의 한쪽 단자가 마이너스측 입력단(-IN)을 구성한다. 연산 증폭기(11)와 캐패시터(C1,C2)는 적분기를 구성하고 있다. 저항기(R1,R2)에 의하여 차분 입력된 아날로그 입력 신호가 그 적분기에 의해서 적분되어 저항기(R5,R6,R7,R8)로 출력된다.

저항기(R5,R6,R7,R8,R9,R10,R11,R12)는 상기 적분기의 출력 신호와 삼각파 신호 a 또는 b를 합성하는 합성 회로를 구성하고 있다. 이 합성 회로는 제 1 내지 제 4 합성파 e, f, g, h 4종류를 생성한다.

합성 회로를 구성하는 저항기(R5,R6,R7,R8,R9,R10,R11,R12)의 각 저항값은, 이들 저항값과 비교기(12)(제 1 비교기) 및 비교기(13)(제 2 비교기)의 입력 용량에 따라 그 합성 회로의 출력 신호에 해당하는 제 1 합성파 e와 제 2 합성파 f 사이에, 그리고 제 3 합성파 g와 제 4 합성파 h 사이에 시간 차(위상 차)가 생기도록 정해진다.

본 회로에서, 저항기(R5)는 본 발명의 제 1 저항기에 해당한다. 저항기(R6)는 본 발명의 제 5 저항기에 해당한다. 저항기(R7)는 본 발명의 제 3 저항기에 해당한다. 저항기(R9)는 본 발명의 제 2 저항기에 해당한다. 저항기(R10)는 본 발명의 제 8 저항기에 해당한다. 저항기(R11)는 본 발명의 제 4 저항기에 해당한다. 저항기(R12)는 본 발명의 제 6 저항기에 해당한다.

전술한 합성 회로는 제 1 내지 제 4 합성부를 포함하고 있다. 제 1 합성부는 적분기를 구성하는 연산 증폭기(11)의 마이너스측 출력과 삼각파 신호 a를 합성하여 제 1 합성파 e를 생성한다. 이 때, 제 1 합성부는 한쪽 단자가 연산 증폭기(11)의 마이너스측 출력에 접속된 저항기(R5)(제 1 저항)와, 저항기(R9)(제 2 저항)를 포함한다. 삼각파 신호 a가 저항기(R9)의 한쪽 단자에 인가된다. 저항기(R5)의 다른 쪽 단자와 저항기(R9)의 다른 쪽 단자가 서로 접속되어 출력단을 구성하고 있다.

제 2 합성부는 연산 증폭기(11)의 플러스측 출력과 삼각파 신호 b를 합성하여 제 2 합성파 f를 생성한다. 이 때, 제 2 합성부는 한쪽 단자가 연산 증폭기(11)의 플러스측 출력에 접속된 저항기(R7)(제 3 저항)와, 저항기(R11)(제 4 저항)를 포함한다. 삼각파 신호 b가 저항기(R11)의 한쪽 단자에 인가된다. 저항기(R7)의 다른 쪽 단자와 저항기(R11)의 다른 쪽 단자가 서로 접속되어 출력단을 구성하고 있다.

제 3 합성부는 연산 증폭기(11)의 마이너스측 출력과 삼각파 신호 b를 합성 하여 제 3 합성파 g를 생성한다. 이 때, 제 3 합성부는 한쪽 단자가 연산 증폭기(11)의 마이너스측 출력에 접속된 저항기(R6)(제 5 저항)와, 저항기(R12)(제 6 저항)를 포함한다. 삼각파 신호 b가 저항기(R12)의 한쪽 끝에 인가된다. 저항기(R6)의 다른 쪽 단자와 저항기(R12)의 다른 쪽 단자가 서로 접속되어 출력단을 구성하고 있다.

제 4 합성부는 연산 증폭기(11)의 플러스측 출력과 삼각파 신호 a를 합성하여 제 4 합성파 h를 생성한다. 그리고, 제 4 합성부는 한쪽 단자가 연산 증폭기(11)의 플러스측 출력에 접속된 저항기(R8)(제7 저항)와, 저항기(R10)(제 8 저항)를 포함한다. 삼각파 신호 a가 저항기(R10)의 한쪽 단자에 인가된다. 저항기(R8)의 다른 쪽 단자와 저항기(R10)의 다른 쪽 단자가 서로 접속되어 출력단을 구성하고 있다.

바람직하게, 비교기(12)에 접속되어 있는 저항기(R5,R7,R9,R11)(제 1 내지 제 4 저항기)의 각 저항값은 비교기(13)에 접속되어 있는 저항기(R6,R8,R10,R12)(제 5 내지 제 8 저항기)의 각 저항값을 1이 아닌 다른 값으로 승산하여 얻어지는 값으로 설정될 수 있다.

예를 들면, 저항기(R5,R7,R9,R11) 및 저항기(R6,R8,R10,R12)의 저항값은 다음과 같이 설정된다.

R6 = R8 = R5 × α, R5 = R7,

R10 = R12 = R9 × α, R9 = R11

여기서, α는 1이 아니다.

상기 수식의 조건으로 보아 명백하듯이, 상기와 달리 다음과 같은 저항값 설정 조건도 이루어질 수 있다.

즉, R5 = R7 = R9 = R11, 또는

R5 = R7이고 R9 = R11이지만, 양쪽은 서로 같지 않음이라는 조건이 가능하다.

그리고, (R6 = R8) 및 (R10 = R12)의 조건하에서, (R6,R8,R10,R12)는 (R5,R7,R9,R11)의 α배(그렇지 않으면, 1/α배)와 같다고 생각할 수 있다.

구체적인 예로서, 저항기(R5,R7,R9,R11)의 각 저항값이 1[KΩ]으로 설정된다고 가정하면, 이와 달리 저항기(R6,R8,R10,R12)의 각 저항값은 2[KΩ]이나 500[Ω]으로 설정될 수도 있다. 이 때, α는 0.5이다.

저항기(R5,R7,R9,R11)의 각 저항값이 20[KΩ]으로 설정된다고 가정하면, 이와 달리 저항기(R6,R8,R10,R12)의 각 저항값은 30[KΩ]으로 설정될 수도 있다. 이 때, α는 1.5이다.

저항기(R5,R7,R9,R11)의 각 저항값이 1[KΩ]으로 설정된다고 가정하면, 이와 달리 저항기(R6,R8,R10,R12)의 각 저항값은 30[KΩ]으로 설정될 수도 있다. 이 때, α는 30이다.

앞서의 설명에서 명백하듯이, 상기 합성 회로는 비교기(12)에 접속되어 있는 저항기(R5,R7,R9,R11)와 비교기(13)에 접속되어 있는 저항기(R6,R8,R10,R12)의 저항값 간 차이와 비교기(12,13)의 입력 용량을 이용하여 제 1 합성파 e와 제 2 합성파 f 사이에, 그리고 제 3 합성파 g와 제 4 합성파 h 사이에 시간 차(위상 차)가 발생하도록 할 수 있다.

비교기(12)(제 1 비교기)는 제 1 합성파 e와 제 2 합성파 f를 비교하여 그 비교 결과를 출력한다. 제 1 합성파 e가 제 2 합성파 f보다 더 큰 경우, 제 1 비교기(12)는 소정의 로우 레벨 신호(예를 들면, 0 레벨)를 출력하고, 반대로 제 1 합성파 e가 제 2 합성파 f보다 더 작은 경우, 제 1 비교기(12)는 소정의 하이 레벨 신호를 출력한다. 비교기(13)(제 2 비교기)는 제 3 합성파 g와 제 2 합성파 h를 비교하여 그 비교 결과를 출력한다. 그리고, 제 3 합성파 g가 제 4 합성파 h보다 더 큰 경우, 제 2 비교기(13)는 소정의 로우 레벨 신호(예를 들면, 0 레벨)를 출력하고, 반대로 제 3 합성파 g가 제 4 합성파 h보다 더 작은 경우, 제 2 비교기(13)는 소정의 하이 레벨 신호를 출력한다.

AND 회로(31)는 부 논리 입력의 AND 게이트 기능을 갖춘 버퍼 회로에 대응한다. 따라서, AND 회로(31)는 AND 연산(로우 액티브), 즉 제 1 비교기(12)의 출력과 제 2 비교기(13)의 출력 양자 모두가 로우 상태일 때 하이 레벨 신호를 출력하는 연산을 수행하여, 그 연산 결과를 본 D-급 증폭기의 마이너스측 출력(-OUT)으로서 출력한다. 저항기(R3)는 제 1 피드백 회로를 구성한다. 제 1 피드백 회로는 버퍼로서도 기능하는 AND 회로(31)의 출력을 연산 증폭기(11)의 플러스측 입력에 피드백시킨다.

AND 회로(32)는 AND 연산 기능을 갖춘 버퍼 회로에 대응한다. 비교기(12)의 출력과 비교기(13)의 출력 간의 AND 연산을 수행하여, 그 연산 결과를 본 D-급 증폭기의 플러스측 출력(+OUT)으로 출력한다. 저항기(R4)는 제 2 피드백 회로를 구 성한다. 제 2 피드백 회로는 버퍼로서도 기능하는 AND 회로(32)의 출력을 연산 증폭기(11)의 마이너스측 입력에 피드백시킨다.

이러한 D-급 증폭기의 플러스측 출력(+OUT)과 마이너스측 출력(-OUT) 사이에 저역 통과 필터를 거쳐서 부하(스피커 등)가 접속된다. 이러한 회로 구성이 이용되므로, 본 D-급 증폭기는 트랜스포머를 이용하지 않고서도 아날로그 입력 신호(+IN) 및 아날로그 입력 신호(-IN)를 왜곡이 적은 상태로 증폭할 수 있고, 또한 파워 손실이 축소된 상태로 부하를 구동할 수 있다.

다음으로, 전술한 구성을 이용한 제 3 실시예에 따른 D-급 증폭기의 동작에 관한 예를 도 9 내지 도 11을 참조하여 설명하기로 한다. 도 9 내지 도 11은 도 8에 도시된 D-급 증폭기의 회로 각 부의 동작을 나타내는 파형도이다. 그리고, 도 9는 아날로그 입력 신호(+IN)의 값과 아날로그 입력 신호(-IN)의 값이 동일한 때, 즉 차분 입력이 0볼트값(입력 신호가 없음)일 때, D-급 증폭기의 회로 각 부의 파형을 나타내고 있다. 도 10은 (아날로그 입력 신호(+IN))>(아날로그 입력 신호(-IN))일 때, 즉 차분 입력이 플러스일 때, D-급 증폭기의 회로 각 부의 파형을 나타내고 있다. 도 11은 (아날로그 입력 신호(+IN))<(아날로그 입력 신호(-IN))일 때, 즉 차분 입력이 마이너스일 때, D-급 증폭기의 회로 각 부의 파형을 나타내고 있다.

도 9 내지 도 11에 도시된 바와 같이, 제 3 실시예에 따른 D-급 증폭기의 회로 각 부의 주요 동작은 도 2 내지 도 4에서 도시된 제 1 실시예에 따른 D-급 증폭기의 회로 각 부의 주요 동작과 동일하다. 다만, 본 D-급 증폭기는 다음과 같은 점에서 상이한 동작을 수행한다. 즉, 이 경우에는 삼각파 신호로서 2개의 삼각파 신호 a 및 b를 이용하지만, 제 1 실시예에 따른 D-급 증폭기의 경우 삼각파 신호로서 4개의 삼각파 신호 a, a', b, 및 b'를 이용한다는 점에서 서로 다르다. 다음으로, 본 D-급 증폭기 내의 회로 각 부의 동작에 관하여 구체적으로 설명할 것이다.

먼저, 도 9에 관한 동작, 즉 차분 입력이 없는 경우(0볼트값 입력인 경우)에 대하여 설명할 것이다. 삼각파 신호 a의 위상은 삼각파 신호 b의 위상과 180도만큼 다르다. 이 때, 선택적으로 삼각파 신호 a 및 b 각각에 디서라고 불리는 소정의 잡음이 인가될 수도 있다. 이와 같이 디서 잡음이 삼각파 신호 각각에 인가됨으로 인하여, 출력파의 왜곡이 보정될 수 있다. 이들 삼각파 신호 a 및 b를 대신하여, 톱니 형상파, 적분파 등이 사용될 수도 있다.

삼각파 신호 a와 적분기의 플러스측 출력(연산 증폭기(11)의 플러스측 출력) d 간의 위상 관계는 서로 거의 동일하다. 삼각파 신호 b와 적분기의 마이너스측 출력(연산 증폭기(11)의 마이너스측 출력) c 간의 위상 관계는 서로 거의 동일하다.

비교기(12,13)의 입력, 즉 제 1 내지 제 4 합성파 e, f, g, 및 h는 적분기의 출력과 합성된 파형을 갖는다. 그러므로, 제 1 합성파 e의 위상은 제 2 합성파 f의 위상과 대략 180도만큼 다르다. 제 3 합성파 g의 위상은 제 4 합성파 h의 위상과 대략 180도만큼 다르다. 제 1 합성파 e의 파형은 제 4 합성파 h의 파형과 실질적으로 동일하고, 이들 제 1 합성파 e와 제 4 합성파 h의 위상은 서로 미소 각도θ'만큼 다르다. 제 2 합성파 f의 파형은 제 3 합성파 g의 파형과 거의 동일하고, 이들 제 2 합성파 f와 제 3 합성파 q의 위상은 서로 미소 각도 θ'만큼 다르다.

앞서 설명한 것처럼, 제 1 합성파 e와 제 4 합성파 h 사이에, 그리고 제 2 합성파 f와 제 3 합성파 g 사이에, 미소 각도 θ'의 위상 차가 발생하는 이유는 다음과 같다. 즉, 비교기(12)에 접속된 저항기(R5,R7,R9,R11)의 각 저항값이 비교기(13)에 접속된 저항기(R6,R8,R10,R12)의 각 저항값에 대하여 1이 아닌 값을 승산하여 얻어지는 값으로 설정되어 있기 때문이다. 달리 말하면, 이들 저항값과 비교기(12,13)의 입력 용량에 기초하여, 앞서 개시한 미소 각도 θ'의 위상 차가 발생하는 것이다. 이 미소 각도 θ'는 도 2에 도시된 제 1 실시예에 따른 D-급 증폭기의 동작 파형에서 나타난 미소 각도 θ에 대응하는 것이다. 그리고, 이러한 미소 각도 θ'는 저항기(R5) 내지 저항기(R12)의 저항값들을 조정함으로써 간편하게 조정할 수 있다.

비교기(12,13)의 출력 j 및 k는 도 2에 도시된 제 1 실시예에 따른 D-급 증폭기의 비교기(12,13)의 출력 j 및 k와 동일한 파형을 갖는다. 본 D-급 증폭기의 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT)은 도 2에 도시된 제 1 실시예에 따른 D-급 증폭기의 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT)과 동일한 파형을 갖는다. 전술한 바와 같이, 본 D-급 증폭기에서 이용되는 비교기(12,13) 및 AND 회로(31,32)의 동작은 제 1 실시예에 따른 D-급 증폭기의 비교기(12,13) 및 AND 회로(31,32)의 동작과 동일하다. 본 D-급 증폭기에서 이용되는 피드백 회로(저항기(R3,R4)) 및 적분기(연산 증폭기(11)와 캐패시터(C1,C2))의 동작은 제 1 실시예에 따른 D-급 증폭기에서 이용되는 피드백 회로 및 적분기의 동작과 동일하다.

그 결과, 제 1 실시예에 따른 D-급 증폭기와 마찬가지로, 본 D-급 증폭기에서는, 아무런 입력 신호도 공급되지 않을 때 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT) 양자 모두에서의 하이 레벨 주기가 듀티 비 0 내지 수 %로 설정될 수 있다. 그 결과, 본 실시예의 D-급 증폭기가 소신호용으로 이용되는 경우, 출력 단자와 부하 사이에 배치되는 상기의 저역 통과 필터(LC 필터 등)를 생략할 수 있다.

전술한 구성을 갖춘 본 D-급 증폭기는, 제 1 실시예에 따른 D-급 증폭기와 마찬가지로, 아무런 아날로그 입력 신호도 없는 경우(즉, 0볼트값 입력의 경우), 출력 신호가 하이 레벨 상태인 동안의 시간 주기를 원하는 값까지 충분히 짧게 할 수 있으므로, 종래의 D-급 증폭기와 비교하여 파워 손실을 크게 줄일 수 있다.

다음으로, 도 10에 도시된 바와 같이 (아날로그 입력 신호(+IN))>(아날로그 입력 신호(-IN))일 경우, 즉 차분 입력이 플러스인 경우 본 D-급 증폭기의 동작에 관하여 설명하기로 한다. 도 10을 도 3과 비교하면, 본 D-급 증폭기에서는 삼각파로서 2개의 삼각파 신호 a 및 b를 이용한다는 점만이 서로 다르다. 따라서, 본 D-급 증폭기는 차분 입력이 플러스인 경우에도 합성 회로 부분을 제외하고는 제 1 실시예에 따른 D-급 증폭기와 동일한 방식으로 작동될 수 있다. 따라서, 본 D-급 증폭기에서, 차분 입력이 플러스인 경우, 그 플러스측 출력(+OUT)은 아날로그 입력 신호의 플러스값(차분값)을 펄스 폭 변조 방식으로 변조하여 얻어진 신호가 되고, 마이너스측 출력(-OUT)은 항상 로우 레벨이다.

다음으로, 도 11에 도시된 바와 같이 (아날로그 입력 신호(+IN))<(아날로그 입력 신호(-IN))일 경우, 즉 차분 입력이 마이너스인 경우 본 D-급 증폭기의 동작에 관하여 설명하기로 한다. 도 11을 도 4와 비교하면, 본 D-급 증폭기에서는 삼각파로서 2개의 삼각파 신호 a 및 b를 이용한다는 점만이 서로 다르다. 따라서, 본 D-급 증폭기는 차분 입력이 마이너스인 경우에도 합성 회로 부분을 제외하고는 제 1 실시예에 따른 D-급 증폭기와 동일한 방식으로 작동될 수 있다. 따라서, 본 D-급 증폭기에서, 차분 입력이 마이너스인 경우, 그 마이너스측 출력(-OUT)은 아날로그 입력 신호의 마이너스값(차분값)을 펄스 폭 변조 방식으로 변조하여 얻어진 신호가 되고, 플러스측 출력(+OUT)은 항상 로우 레벨이다.

그 결과, 제 3 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호는 0볼트값, 플러스값 및 마이너스값으로 이루어진 세 개의 값을 갖는 PWM 신호로 변환될 수 있고, 그 변환된 PWM 신호가 출력될 수 있다. 제 3 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호의 값이 소정의 값 이상이 된 경우, 그 출력 신호는 도 10 및 도 11에 표시된 바와 같이 플러스측 출력(+OUT) 또는 마이너스측 출력(-OUT) 중 어느 한 쪽 신호만이 스위칭 파형이 된다. 그 결과, 제 3 실시예의 D-급 증폭기에 따르면, 그 스위칭 손실은 플러스측 및 마이너스측 양쪽에서 전환되는 통상적 D-급 증폭기의 스위칭 손실의 대략 절반 정도가 될 수 있다.

제 3 실시예의 D-급 증폭기에 따르면, 저항기(R3,R4)를 이용하여 아날로그 피드백이 구현되므로, 그와 같은 D-급 증폭기는 앞서 설명한 상기 일본 특허공보2000-500625호에 기재된 디지털 처리 동작을 수행하지 않고서, 보다 양호한 직선 상태에서 아날로그 입력 신호를 증폭할 수 있다. 제 3 실시예의 D-급 증폭기에 따르면, 앞서 설명한 상기 특허 공개공보 Sho-56-27001호에 기재되어 있는 증폭기와 달리, 임피던스 변환 및 DC 전압 차단에 이용되던 트랜스포머를 더 이상 필요로 하지 않으며, 왜곡 정도가 낮고 파워 손실이 적은 D-급 증폭기가 제공될 수 있고, 그 DC 출력 성분은 거의 0볼트와 같아진다.

또한, 제 3 실시예의 D-급 증폭기에 따르면, 전술한 제 1 실시예 및 제 2 실시예의 D-급 증폭기와 달리, 지연 회로(21,22,81)를 구성 요소로 하지 않고, 저항기(R5) 내지 저항기(R12)의 저항값을 조정함으로써, 제 1 합성파 e와 제 2 합성파 f 사이에, 그리고 제 3 합성파 g와 제4 합성파 h 사이에 시간 차(위상 차)가 발생하도록 할 수 있다. 그 결과, 제 3 실시예의 D-급 증폭기가 간편하게 설계 및 제조될 수 있고, 아울러 고성능의 D-급 증폭기가 제공될 수 있다.

제 4 실시예

다음으로, 본 발명에 따른 제 4 실시예에 관하여 도 12 내지 도 17을 참조하여 설명하기로 한다. 도 12는 본 발명의 제 4 실시예에 다른 D-급 증폭기의 구성을 보여주는 회로도이다. 제 1 실시예에 따른 D-급 증폭기에 이용된 것과 공통된 요소에 대해서는 동일한 참조 번호가 적용된다. 제 4 실시예에 따른 D-급 증폭기는 단일의 삼각파 발생 회로가 제공된다는 점에서 제 1 실시예 및 제 2 실시예에 따른 D-급 증폭기와 다르다. 본 D-급 증폭기에 관하여 이하 상세히 설명할 것이다.

D-급 증폭기는 저항기(R1,R2,R3,R4)와 캐패시터(C1,C2,C100)와 연산 증폭기(11)와 비교기(112,113)와 인버터(121,122)와 AND 회로(131,132)와 전류원(140)을 포함한다. 캐패시터(100)와 전류원은 비교기(112,113)의 마이너스 입력측에 삼각 파를 출력하는 삼각파 발생 회로를 구성한다.

저항기(R1,R2) 각각의 한쪽 단자는 아날로그 입력 신호를 위한 차분 입력단을 구성한다. 저항기(R1)의 한쪽 단자는 플러스측 입력단(+IN)이고 저항기(R2)의 한쪽 단자는 마이너스측 입력단(-IN)이다. 연산 증폭기(11)와 캐패시터(C1,C2)는 적분기를 구성한다. 저항기(R1,R2)에 차분 입력되는 아날로그 입력 신호가 적분기에 의하여 적분되어 비교기(112,113)로 출력된다.

연산 증폭기(11)의 마이너스측 출력은 비교기(112)(제 1 비교기)의 플러스측 입력단에 접속된다. 연산 증폭기(11)의 플러스측 출력은 비교기(113)(제 2 비교기)의 플러스측 입력단에 접속된다. 비교기(112,113)의 마이너스측 입력단은 각각 캐패시터(100)의 한쪽 끝에 접속되고, 캐패시터(100)의 다른 쪽 끝은 접지되어 있으며, 전류원의 한쪽 쪽 끝도 접지되어 있다. 이러한 구성을 갖추어, 비교기(112)는 연산 증폭기(11)의 마이너스측 출력을 삼각파 발생 회로의 출력과 비교하여 그 비교 결과를 출력한다. 비교기(113)는 연산 증폭기(11)의 플러스측 출력을 삼각파 발생 회로의 출력과 비교하여 그 비교 결과를 출력한다.

비교기(112)의 출력은 인버터(121)의 입력단과 AND 회로(132)(제 2 버퍼)의 입력단 중 하나에 접속된다. 비교기(113)의 출력은 인버터(122)의 입력단과 AND 회로(제 1 버퍼)의 입력단 중 하나에 접속된다. 인버터(121)의 출력이 AND 회로(131)의 나머지 다른 쪽 입력단에 접속된다. 인버터(122)의 출력이 AND 회로(132)의 나머지 다른 쪽 입력단에 접속된다. 이러한 구성에 의하여, AND 회로(131)는 비교기(112)의 출력을 반전시킨 신호와 비교기(113)의 출력에 대해 논리곱을 연산 하고, 그 연산 결과를 출력한다. AND 회로(132)는 컨버터(113)의 출력을 반전시킨 신호와 비교기(112)의 출력에 대해 논리곱을 연산하고, 그 연산 결과를 출력한다.

AND 회로(131)의 출력은 D-급 증폭기의 플러스측 출력(+OUT)이 된다. 플러스측 출력(+OUT)은 저항기(R4)를 통하여 연산 증폭기의 마이너스측 입력으로 피드백된다. AND 회로(132)의 출력은 D-급 증폭기의 마이너스측 출력(-OUT)이 된다. 마이너스측 출력(-OUT)은 저항기(R3)를 통하여 연산 증폭기의 플러스측 입력으로 피드백된다.

도 13은 전류원(140)의 세부 구성을 보여주는 회로도이다. 전류원(140)과 캐패시터(100)가 삼각파 발생 회로를 구성한다. 전류원(140)은 트랜지스터 T1 및 T2, 스위치 S1 및 S2, 비교기(141,142), 그리고 NAND 회로(143,144)로 구성된다.

트랜지스터 T1 및 T2는 전계 효과 트랜지스터(FET)로 구성된다. 캐패시터(100)의 충전 전류값을 제어하기 위한 전압 V_BP가 트랜지스터 T1의 게이트에 인가된다. 캐패시터의 방전 전류값을 제어하기 위한 전압 V_BN이 트랜지스터 T2의 게이트에 인가된다. 스위치 S1 및 S2는 아날로그 스위치로 이루어지며, FET로 구성될 수 있다. 스위치 S1 및 S2는 전류원(140)으로부터 출력되는 전류가 흐르는 방향, 즉 캐패시터(C100)의 충전과 방전을 전환한다. 트랜지스터 T1의 전류 입출력단, 스위치 S1 및 S2, 그리고 트랜지스터 T2의 전류 입출력단이 도 13에 도시된 바와 같이 직렬로 서로 연결되어 있다. 비교기(141)의 마이너스측 입력단과 비교기(142)의 플러스측 입력단이 스위치 S1 및 S2의 접점과 연결되어 있다. 그 접점은 또한 캐패시터(100)에도 연결되며 삼각파 발생 회로의 출력단을 구성한다.

비교기(142)는 바람직한 제 1 전위 VL과 접점의 전위를 비교하여 그 비교 결과를 출력한다. 비교기(141)는 바람직한 제 2 전위 VH와 접점의 전위를 비교하여 그 비교 결과를 출력한다. 제 2 전위 VH가 제 1 전위 VL보다 더 높은 것으로 가정한다. 제 2 전위 VH와 제 1 전위 VL 사이의 차이가 삼각파의 진폭을 결정한다. 플립플롭 회로를 구성하도록 NAND 회로(143,144)가 연결된다. 그 플립플롭 회로는 비교기(141,142)의 출력을 입력으로 한다. 그 플립플롭 회로의 출력은 스위치 S1 및 S2의 개방/폐쇄를 제어한다. 즉, 플립플롭 회로의 출력이 캐패시터(C100)의 충전 및 방전을 전환하여 삼각파의 상승과 하강을 전환한다.

도 14는 전류원(140)의 동작을 설명하기 위한 도면이다.

먼저, 접점의 전위인 삼각파 G가 제 1 전위 VL보다 낮은 경우, 즉 점선 K1의 경우의 동작에 관하여 설명하기로 한다. 점선 K1의 경우, 비교기(142)의 출력이 로우 상태가 되고 스위치 S1이 턴 온되며 스위치 S2가 턴 오프된다. 이로써, 충전 전류가 트랜지스터 T1 및 스위치 S1을 통하여 캐패시터(100)로 흐른다. 따라서, 캐패시터(100)의 전위인 삼각파 G는 상승한다.

삼각파 F가 제 1 전위 VL을 초과하여 제 2 전위 VH에 이르는 경우, 비교기(141)의 출력이 로우 상태가 되고 스위치 S2는 턴 온되며 스위치 S1은 턴 오프된다. 이로써, 캐패시터(100)의 방전 전류가 트랜지스터 T2 및 스위치 S2를 통하여 그라운드로 흐른다. 따라서, 삼각파 G가 하강한다.

삼각파 G가 제 1 전위 VL에 이르는 경우, 비교기(142)의 출력이 로우 상태가 되고 스위치 S1이 턴 온되며 스위치 S2가 턴 오프된다. 이로써, 충전 전류가 다시 흐르고 삼각파 G가 상승한다. 그 후 상기 동작들을 반복함으로써, 도 14에 도시된 삼각파 G가 생성된다. 하강시 삼각파 G의 경사는 캐패시터(100)의 용량 및 방전 전류를 제어하기 위한 전압 V_BN에 의하여 설정될 수 있다.

그 다음, 삼각파 G가 제 2 전위 VH보다 높은 경우, 즉 점선 K2의 경우의 동작에 관하여 설명하기로 한다. 점선 K2의 경우, 비교기(141)의 출력이 로우 상태가 되고 스위치 S2가 턴 온되며 스위치 S1이 턴 오프된다. 이로써, 캐패시터(100)의 방전 전류가 트랜지스터 T2 및 스위치 S2를 통하여 흐른다. 따라서, 캐패시터(100)의 전위인 삼각파 G가 하강한다. 그런 다음, 전술한 바와 같이, 캐패시터(100)의 충전 및 방전이 반복되어 도 14에 도시된 삼각파 G가 생성된다.

따라서, 본 발명의 D-급 증폭기와 함께, 캐패시터(100) 및 전류원(140)으로 구성된 간단한 구조의 삼각파 발생 회로가 제공될 수 있다. 따라서, 낮은 비용으로 효율이 높고 왜곡의 정도가 낮은 D-급 증폭기를 제공할 수 있다.

다음으로, 제 4 실시예에 따른 D-급 증폭기의 동작에 관하여 도 15 내지 도 17을 참조하여 설명하기로 한다. 도 15 내지 도 17은 도 12에 도시된 D-급 증폭기의 각 부의 동작을 보여주는 파형도이다.

도 15는 (아날로그 입력 신호(+IN))>(아날로그 입력 신호(-IN))일 때, 즉 차분 입력이 플러스일 때 D-급 증폭기의 각 부의 파형을 도시하고 있다. 삼각파 G는 제 1 전위 VL을 최소값으로 하고 제 2 전위 VH를 최대값으로 하는 삼각파이다.

적분기의 차분 입력이 플러스이므로 적분기의 마이너스측 출력 A는 적분기의 플러스측 출력 B에 비하여 로우 레벨이다. 도 15는 전류원(140)의 스위치 S1 및 S2의 구동 파형을 도시하고 있다. 전류원(140)의 스위치 S1은 하이 레벨 신호에 응답하여 삼각파 G의 상승부에서 턴 온된다. 스위치 S1은 로우 레벨 신호에 응답하여 삼각파 G의 하강부에서 턴 오프된다. 전류원(140)의 스위치 S2는 로우 레벨 신호에 응답하여 삼각파 G의 상승부에서 턴 오프된다. 스위치 S2는 하이 레벨 신호에 응답하여 삼각파 G의 하강부에서 턴 온된다.

비교기(112)의 출력 C는 적분기의 마이너스측 출력 A와 삼각파 G의 비교 결과가 A>G인 경우 하이 상태가 되고, 그 비교 결과가 A<G인 경우 로우 상태가 된다. 비교기(113)의 출력 D는 적분기의 플러스측 출력 B와 삼각파 G의 비교 결과가 B>G인 경우 하이 상태가 되고, 그 비교 결과가 B<G인 경우 로우 상태가 된다.

AND 회로(131)의 출력(+OUT) E는 비교기(112)의 출력 C를 반전시킨 신호와 비교기(113)의 출력 D 양자 모두가 하이 상태일 때 하이 상태가 된다. 따라서, 플러스측 출력(+OUT)이 하이 레벨인 주기의 듀티 비는 아날로그 입력 신호의 플러스값(차분값)의 진폭에 거의 비례한다. 즉, 플러스측 출력(+OUT)은 아날로그 입력 신호의 플러스값(차분값)의 펄스 폭 변조형 신호이다.

반면, AND 회로(132)의 출력(-OUT) F는 비교기(113)의 출력 D를 반전시킨 신호와 비교기(112)의 출력 양자 모두가 하이 상태일 때 하이 상태가 된다. 여기서, 마이너스측 출력(-OUT)은 항상 로우 레벨이다.

도 16은 (아날로그 입력 신호(+IN))=(아날로그 입력 신호(-IN))인 때, 즉 차 분 입력이 0(0볼트 입력)인 때 D-급 증폭기의 각 부의 파형을 도시하고 있다. 도 16에 도시된 삼각파 G는 도 15에 도시된 삼각파 G와 동일하다. 삼각파 F와 관련한 전류원(140)의 스위치 S1 및 S2의 동작은 도 15에 도시된 동작과 동일하므로, 스위치 S1 및 S2의 구동 신호가 도 16에는 생략되어 있다.

적분기(112)의 차분 입력이 (+IN)=(-IN)이므로, 적분기의 마이너스측 출력 A와 적분기의 플러스측 출력 B는 동일한 레벨이다. 출력 A와 출력 B가 동일하므로 비교기(112)의 출력 C와 비교기(113)의 출력 D는 파형이 동일할 뿐만 아니라 그 위상도 동일하다.

AND 회로(131)의 출력(+OUT) E는 (출력 C의 반전값)*(출력 D)이므로, 출력 E는 전체 주기 대부분에 걸쳐 로우 레벨이다. 출력(-OUT) F는 (출력 C)*(출력 D의 반전값)이므로, 출력 F는 전체 주기 대부분에 걸쳐 로우 레벨이다. 도 16에 도시된 바와 같이, 연산 증폭기(121)와 비교기(112,114)와 인버터(121,122)를 구성하는 구성 소자들의 오프셋 전압의 불일치로 인한 지연 시간차에 기인하는 몇몇의 하이 레벨 주기가 플러스측 출력(+OUT)과 마이너스측 출력(-OUT)에 존재한다. 그러므로, 단순하게 플러스측 출력(+OUT)과 마이너스측 출력(-OUT)이 전체 주기에 걸쳐 엄격하게 로우 레벨인 것으로 생각할 수 있다.

전술한 바와 같이, 제 4 실시예의 D-급 증폭기에 따르면, 아무런 아날로그 입력 신호도 인가되지 않은 경우(0볼트값 입력의 경우) 출력 신호가 하이 레벨인 동안의 시간 주기가 쉽게 매우 짧아질 수 있으므로, 간단한 구조를 갖는 통상적 장치와 비교하여 파워 손실이 크게 줄어들 수 있다.

도 17은 (아날로그 입력 신호(+IN))<(아날로그 입력 신호(-IN))인 때, 즉 차분 입력이 마이너스인 때 D-급 증폭기의 각 부의 파형을 도시하고 있다. 삼각파 F는 도 15에 도시된 삼각파 G와 동일하다. 삼각파 G와 관련한 전류원(140)의 스위치 S1 및 S2의 동작은 도 15에 도시된 동작과 동일하므로, 스위치 S1 및 S2의 구동 신호가 도 17에는 생략되어 있다.

적분기의 마이너스측 출력 A는 적분기의 플러스측 출력 B보다 하이 레벨이다. 비교기(112)의 출력 C는 적분기의 마이너스측 출력 A와 삼각파 G의 비교 결과가 A>G인 경우 하이 상태가 되고, 그 비교 결과가 A<G인 경우 로우 상태가 된다. 비교기(113)의 출력 ED는 적분기의 플러스측 출력 B와 삼각파 G의 비교 결과가 B>G인 경우 하이 상태가 되고, 그 비교 결과가 B<G인 경우 로우 상태가 된다.

AND 회로(132)의 출력(-OUT) F는 비교기(112)의 출력 C와 비교기(113)의 출력 D의 반전된 값 양자 모두가 하이 상태일 때 하이 상태가 된다. 이로써, 마이너스측 출력(-OUT)이 하이 레벨인 주기의 듀티 비가 실질적으로 아날로그 입력 신호의 마이너스값(차분값)의 진폭에 비례한다. 즉, 마이너스측 출력(-OUT)은 아날로그 입력 신호의 마이너스값(차분값)의 펄스 폭 변조형 신호이다.

반면, AND 회로(131)의 출력(+OUT) E는 비교기(112)의 출력 C를 반전시킨 값과 비교기(113)의 출력 D 양자 모두가 하이 상태인 경우 하이 상태가 된다. 여기서, 플러스측 출력(+OUT)은 항상 로우 레벨이다.

전술한 바와 같이, 제 4 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호가 0볼트값, 플러스값 및 마이너스값으로 이루어진 세 개의 값 중 임의의 값을 갖는 PWM 신호로 변환되어 출력될 수 있다. 제 4 실시예의 D-급 증폭기에 따르면, 아날로그 입력 신호의 값이 0볼트가 아닌 어떤 값이 되는 경우, 도 15 및 도 17에 표시된 바와 같이 플러스측 출력(+OUT) 및 마이너스측 출력(-OUT) 중 어느 한 쪽에서만 스위칭 파형이 나타난다.

제 4 실시예의 D-급 증폭기에 따르면, 저항기(R3,R4)가 아날로그 피드백 회로를 구성하므로, 앞서 설명한 상기 일본 특허공보 2000-500625호에 기재된 디지털 처리 동작을 수행하지 않고서, 양호한 직선 상태에서 그 아날로그 입력 신호를 증폭할 수 있다. 또한, 제 4 실시예의 D-급 증폭기에 따르면, 예컨대 앞서 설명한 상기 일본 특허공개공보 Sho-56-27001호에 기재되어 있는 것과 같이 임피던스 변환 및 DC 전압 차단에 이용되는 트랜스포머를 더 이상 필요로 하지 않으면서 직류 출력 성분을 대부분 제거할 수 있다. 그러므로, 왜곡 정도가 낮고 파워 손실이 적은 D-급 증폭기가 제공될 수 있다.

본 발명에 관한 실시예들이 도면을 참조하여 상세하게 개시되어 있지만, 그 구체적 구조는 이들 실시예로 제한되는 것이 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에 속하는 구조들을 모두 포함하는 것은 명백하다.

예컨대, 앞서 개시된 실시예에서의 D-급 증폭기에서, 적분기는 1차 적분기로 구성되지만, 본 발명이 이로써 제한되는 것은 아니고 적분기가 고차 적분기로 구성될 수도 있다. 그와 같이 구성함으로써, 루프 이득이 증가될 수 있고 왜곡 비율이 더욱 감소될 수 있다.

앞서 개시한 설명에서, 본 발명은 D-급 증폭기로서 개시되었지만, 본 발명이 그로써 제한되는 것은 아니다. 따라서, 본 발명은 D-급 증폭기가 아닌 다른 신호 처리 회로, 및 다양한 종류의 펄스 폭 변조 증폭기에도 적용될 수 있다.

본 발명은 왜곡 정도가 낮고 파워 손실이 적은 D-급 증폭기를 제공한다. 또한, 본 발명은 트랜스포머를 이용하지 않으면서도 왜곡 정도가 낮고 파워 손실이 적은 상태로 동작 가능한 D-급 증폭기를 제공한다. 그리고, 본 발명은 출력에서의 DC 전압 성분을 거의 0볼트가 되도록 감소시킬 수 있는 D-급 증폭기를 제공한다.

Claims

아날로그 입력 신호를 적분하고, 마이너스측 출력단으로부터 제1 적분 신호(c)를 출력하고, 플러스측 출력단으로부터 제2 적분 신호(d)를 출력하는 차동 출력형의 적분기(1l)와,

상기 제1 적분 신호에 제1 삼각파 신호(a)를 합성한 제1 합성 신호(e)와, 상기 제2 적분 신호에 상기 제1 삼각파 신호와는 위상이 180도 다른 제2 삼각파 신호(b)를 합성한 제2 합성 신호(f)를 비교하는 제1 비교기(12)와,

상기 제2 적분 신호에 상기 제1 삼각파 신호를 소정 위상만큼 지연시킨 제3 삼각파 신호(a')를 합성한 제3 합성 신호(h)와 상기 제1 적분 신호에 상기 제2 삼각파 신호를 상기 소정 위상만큼 지연시킨 제4 삼각파 신호(b')를 합성한 제4 합성 신호(g)를 비교하는 제2 비교기(13)와,

상기 제1 비교기로부터의 제1 출력 신호(j) 및 상기 제2 비교기로부터의 제2 출력신호(k)를 부 논리 입력으로 하여 논리곱 연산을 행하여, 마이너스측 출력 신호를 출력하는 제1 버퍼 회로(31)와,

상기 제1 비교기로부터의 제1 출력 신호(j) 및 상기 제2 비교기로부터의 제2 출력 신호(k)를 입력하여 논리곱 연산을 행하여, 플러스측 출력 신호를 출력하는 제2 버퍼 회로(32)와,

상기 플러스측 출력 신호와 상기 마이너스측 출력 신호와의 차분을 상기 차동 출력형의 적분기의 입력측에 피드백하는 피드백 회로를 포함하는 것을 특징으로 하는 D-급 증폭기.
제1항에 있어서, 상기 피드백 회로는,

상기 플러스측 출력 신호를 상기 차동 출력형의 적분기의 마이너스측 입력 단자에 피드백하고, 상기 마이너스측 출력 신호를 상기 차동 출력형의 적분기의 플러스측 입력 단자에 피드백함으로써 상기 플러스측 출력 신호와 상기 마이너스측 출력 신호와의 차분을 상기 차동 출력형의 적분기의 입력측에 피드백하는 것을 특징으로 하는 D-급 증폭기.
아날로그 입력 신호를 적분하고, 적분 신호를 출력하는 적분기(61)와,

상기 적분 신호와, 제1 삼각파 신호(a)를 비교하는 제1 비교기(62)와,

상기 적분 신호와, 상기 제1 삼각파 신호와는 위상이 180도 다른 제2 삼각파 신호(b)를 소정 위상만큼 지연시킨 제3 삼각파 신호(b')를 비교하는 제2 비교기 (63)와,

상기 제1 비교기로부터의 제1 출력 신호(j) 및 상기 제2 비교기로부터의 제2 출력 신호(k)를 부 논리 입력으로 하여 논리곱 연산을 행하여, 마이너스 출력 신호를 출력하는 제1 버퍼 회로(71)와,

상기 제1 비교기로부터의 제1 출력 신호(j) 및 상기 제2 비교기로부터의 제2 출력신호(k)를 입력으로 하여 논리곱 연산을 행하여, 플러스측 출력 신호를 출력하는 제2 버퍼 회로(72)와,

상기 플러스측 출력 신호와 상기 마이너스측 출력 신호와의 차분을 상기 적분기의 입력측에 피드백하는 피드백 회로를 포함하는 것을 특징으로 D-급 증폭기.
제1항에 있어서,

상기 아날로그 입력 신호는, 플러스측 입력 신호 및 마이너스측 입력 신호로 이루어지는 차동 입력 신호이며,

상기 차동 출력형의 적분기(ll)는, 플러스 입력 단자에 입력된 상기 플러스측 입력 신호와 마이너스 입력 단자에 입력된 상기 마이너스측 입력 신호와의 차분을 적분함으로써 상기 아날로그 입력 신호를 적분하는 것을 특징으로 하는 D-급 증폭기.
제1항에 있어서, 상기 D-급 증폭기는,

상기 제1 삼각파 신호를 소정 위상만큼 지연시켜 제3 삼각파 신호(a')를 생성하는 제1 지연 회로(21)와,

상기 제2 삼각파 신호를 상기 소정 위상만큼 지연시켜 제4 삼각파 신호를 생성하는 제2 지연 회로(22)를 더 포함하는 것을 특징으로 하는 D-급 증폭기.
차동 출력형의 적분기(l1)와, 합성 회로와, 제1 비교기(12)와, 제2 비교기(13)와, 제1 버퍼 회로(31)와, 제2 버퍼 회로(32)와, 피드백 회로를 갖는 D-급 증폭기로서,

상기 차동 출력형의 적분기(11)는, 아날로그 입력 신호를 적분하고, 마이너스측 출력단으로부터 제1 적분 신호(c)를 출력하고, 플러스측 출력단으로부터 제2 적분 신호(d)를 출력하고,

상기 합성 회로는,

제1 저항(R5) 및 제2 저항(R9)과 접속하고 또한 상기 제1 비교기의 제1 입력단에 접속하는 제1 합성부와, 제3 저항(R7) 및 제4 저항(R11)과 접속하고 또한 상기 제1 비교기의 제2 입력단에 접속하는 제2 합성부와, 제5 저항(R6) 및 제6 저항(R12)과 접속하고 또한 상기 제2 비교기의 제1 입력단에 접속하는 제3 합성부와, 제7 저항(R8) 및 제8 저항(R10)과 접속하고 또한 상기 제2 비교기의 제2 입력단에 접속하는 제4 합성부를 갖고,

상기 제1 합성부는, 상기 제1 저항을 통해서 공급된 상기 제1 적분 신호에 상기 제2 저항을 통해서 공급된 제1 삼각파 신호(a)를 합성해서 제1 합성 신호(e)로서 출력하고,

상기 제2 합성부는, 상기 제3 저항을 통해서 공급된 상기 제2 적분 신호에 상기 제 4 저항을 통해서 공급된 상기 제1 삼각파 신호와는 위상이 180도 다른 제2 삼각파 신호(b)를 합성해서 제2 합성 신호(f)로서 출력하고,

상기 제3 합성부는, 상기 제5 저항을 통해서 공급된 상기 제1 적분 신호에 상기 제6 저항을 통해서 공급된 상기 제2 삼각파 신호를 합성해서 제3 합성 신호(g)로서 출력하고,

상기 제4 합성부는, 상기 제7 저항을 통해서 공급된 상기 제2 적분 신호에 상기 제 8 저항을 통해서 공급된 상기 제1 삼각파 신호를 합성한 제4 합성 신호(h)로서 출력하고,

상기 제1 비교기는, 상기 제1 합성 신호와 상기 제2 합성 신호를 비교하고,

상기 제2 비교기는, 상기 제3 합성 신호와 제4 합성 신호를 비교하고,

상기 제1 버퍼 회로(31)는, 상기 제1 비교기로부터의 제1 출력 신호(j) 및 상기 제2 비교기로부터의 제2 출력 신호(k)를 부 논리 입력으로 하여 논리곱 연산을 행하여, 마이너스측 출력 신호를 출력하고,

상기 제2 버퍼 회로(32)는, 상기 제1 비교기로부터의 제1 출력 신호(j) 및 상기 제2 비교기로부터의 제2 출력 신호(k)를 입력해서 논리곱 연산을 행하여, 플러스측 출력 신호를 출력하고,

상기 피드백 회로는, 상기 플러스측 출력 신호와 상기 마이너스측 출력 신호와의 차분을 차동 출력형의 적분기의 입력 측에 피드백하고,

상기 제1 합성 신호 및 상기 제2 합성 신호와, 상기 제3 합성 신호 및 상기 제4 합성 신호 사이에 소정의 위상차가 발생하도록, 상기 제1 저항, 상기 제2 저항, 상기 제3 저항, 상기 제4 저항, 상기 제5 저항, 상기 제6 저항, 상기 제7 저항, 상기 제8 저항의 각 값 및 상기 제1 비교기 및 제2 비교기의 각 입력 용량이 설정되는 것을 특징으로 하는 D-급 증폭기.
제6항에 있어서,

상기 제1 저항(R5) 및 상기 제3 저항(R7)의 각 값은 서로 동일하고, 상기 제5 저항(R6) 및 상기 제7 저항(R8)의 각 값은 상기 제1 저항(R5)의 값의 α배(α≠1)이며,

상기 제2 저항(R9) 및 상기 제4 저항(R11)의 각 값은 서로 동일하고, 상기 제6 저항(R12) 및 상기 제8 저항(R10)의 각 값은 상기 제2 저항(R9)의 값의 α배(α≠l)이며,

상기 제1 저항(R5) 및 상기 제2 저항(R9)의 각 값은 서로 동일한 것을 특징으로 하는 D-급 증폭기.
제7항에 있어서,

상기 제1 저항(R5) 및 상기 제3 저항(R7)의 각 값은 서로 동일하고, 상기 제5 저항(R6) 및 상기 제7 저항(R8)의 각 값은 상기 제1 저항(R5)의 값 α배(α≠1)이며,

상기 제2 저항(R9) 및 상기 제4 저항(R11)의 각 값은 서로 동일하고, 상기 제6 저항(12) 및 상기 제8 저항(R10)의 각 값은 상기 제2 저항(R9)의 값의 α배(α≠1)이며,

상기 제1 저항(R5) 및 상기 제2 저항(R9)의 각 값은 서로 다른 것을 특징으로 하는 D-급 증폭기.
플러스측 입력 단자로부터 입력된 플러스측 아날로그 입력 신호와 마이너스측 입력 단자로부터 입력된 마이너스측 아날로그 입력 신호의 차분을 적분하여 마이너스측 출력 단자로부터 제1 적분 신호(A)와 플러스측 출력 단자로부터 제2 적분 신호(B)를 출력하는 차동 출력형의 적분기(11)와,

전류원(140)과 캐패시터(C100)를 갖고, 삼각파 신호(G)를 생성하는 삼각파 생성 회로와,

상기 제1 적분 신호와 상기 삼각파 신호를 비교하는 제3 비교기(112)와,

상기 제2 적분 신호와 상기 삼각파 신호를 비교하는 제4 비교기(113)와.

상기 제3 비교기로부터의 제1 출력 신호(C)를 반전한 제1 반전 신호와 상기 제4 비교기로부터의 제2 출력 신호(D)를 입력하여 논리곱 연산을 행하여, 플러스측 출력 신호를 출력하는 제1 버퍼 회로(131)와,

상기 제2 출력 신호를 반전한 제2 반전 신호와 상기 제1 출력 신호를 입력하여 논리곱 연산을 행하여, 마이너스측 출력 신호를 출력하는 제2 버퍼 회로(132)와,

상기 마이너스측 출력 신호를 상기 차동 출력형의 적분기의 상기 플러스측 입력 단자에 피드백하고, 상기 플러스측 출력 신호를 상기 차동 출력형의 적분기의 상기 마이너스측 입력 단자에 피드백하는 피드백 회로를 포함하는 D-급 증폭기로서,

상기 전류원은, 제1 트랜지스터(T1)와, 제2 트랜지스터(T2)와, 제1 스위치(S1)와, 제2 스위치(S2)와, 제1 비교기(141)와 제2 비교기(l42)와, 플립플롭 회로를 갖고,

상기 제1 트랜지스터는, 제1 게이트 단자와, 제1 드레인 단자와, 제1 소스 단자를 갖고, 상기 제1 게이트 단자에 제1 전압(V_BP)이 인가되고, 상기 제1 소스 단자에 전원 전압이 인가되며, 상기 제1 드레인 단자에 상기 제1 스위치가 접속되며,

상기 제2 트랜지스터는, 제2 게이트 단자와, 제2 드레인 단자와, 제2 소스 단자를 갖고, 상기 제2 게이트 단자에 제2 전압(V_BN)이 인가되고, 상기 제2 소스 단자가 접속되고, 상기 제2 드레인 단자는 상기 제2 스위치가 접속되며,

상기 제1 비교기의 한쪽의 입력 단자에는, 제3 전압(VH)이 인가되고, 상기 제1 비교기의 또 다른 한쪽의 입력 단자는 상기 제1 스위치, 상기 제2 스위치 및 상기 캐패시터와 접속하고,

상기 제2 비교기의 한쪽의 입력 단자에는, 상기 제3 전압보다도 작은 제4 전압(VL)이 인가되며, 상기 제2 비교기의 다른 한쪽의 입력 단자는 상기 제1 스위치 및 상기 제2 스위치 및 상기 캐패시터와 접속하고,

상기 플립플롭의 한 쪽의 입력 단자에는, 상기 제1 비교기의 출력 단자가 접속되고, 상기 플립플롭의 다른 한쪽의 입력 단자에는 상기 제2 비교기의 출력 단자가 접속되며,

상기 플립플롭의 2개의 출력 단자로부터 출력되는 2개의 신호에 의해, 상기 제1 스위치 및 상기 제2 스위치의 개폐가 제어되며, 이에 따라 상기 캐패시터의 충전 및 방전이 전환되어 상기 삼각파 신호가 생성되는 것을 특징으로 하는 D-급 증폭기.
제9항에 있어서,

상기 캐패시터의 충전 및 방전은 소정 시간 걸러 전환되는 것을 특징으로 하는 D-급 증폭기.
제10항에 있어서, 상기 전류원은 상기 캐패시터의 전압이 상기 제4 전압(VL)보다 낮아졌을때, 상기 캐패시터를 충전하는 방향으로 전류를 흘리고, 상기 캐패시터의 전압이 상기 제3 전압(VH)보다도 높게 되었을 때, 상기 캐패시터를 방전하는 방향으로 전류를 흘리는 것을 특징으로 하는 D-급 증폭기.
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제3항에 있어서, 상기 피드백 회로는, 상기 플러스측 출력 신호와 상기 마이너스측 출력 신호와의 차분을 증폭하는 차동 증폭기(64)를 포함하는 것을 특징으로 하는 D-급 증폭기.
제9항에 있어서,

상기 삼각파(G)의 상승시의 기울기는, 충전 전류를 제어하는 전압(VBP)과 캐패시터(100)의 용량에 의해 설정되고, 또한 삼각파(G)의 하강시의 기울기는, 방전 전류를 제어하는 전압(VBN)과 캐패시터(100)의 용량에 의해 설정되는 것을 특징으로 하는 D-급 증폭기.