KR20040051561A

KR20040051561A - Ｐｄｍ 클래스-ｄ 증폭기의 선형화

Info

Publication number: KR20040051561A
Application number: KR1020030090274A
Authority: KR
Inventors: 조안 닐슨; 레나르트썬라스; 뇌드겐홀스트
Original assignee: 다이얼로그 세미컨덕터 게엠베하
Priority date: 2002-12-11
Filing date: 2003-12-11
Publication date: 2004-06-18
Also published as: US6771121B2; JP2004194334A; US20040090264A1; EP1429455A1

Abstract

클래스-D 증폭기의 특성을 선형화하기 위한 방법은, 일정하지 않은 전원 및 유사한 회로 비일관성에 의해 유발되는 펄스-면적-에러를 보상함으로써 달성된다. 클래스-D 증폭기는 전형적으로 시그마 델타 변조기로 PDM(Pulse Density Modulated) 입력 신호를 변환하고, 전형적으로 클래스-D 전력 출력단으로서 H-브리지를 사용한다. 기본적인 아이디어는 모든 펄스의 시간-전압 면적을 일정하게 유지하는 것이다. 이를 달성하기 위해, 회로는 PDM 입력 펄스에서 시작하여 전원 전압을 적분하고, 정의된 시간-전압 기준에 도달할 때 정지한다. 전원 변동뿐만 아니라 예를 들어 출력 장치들 양단의 전압 강하를 보상하기 위해, 적분기의 입력은 출력 부하 양단의 실제 전압을 직접 참조할 것이다.

Description

ＰＤＭ 클래스-Ｄ 증폭기의 선형화{LINEARIZATION OF A PDM CLASS-D AMPLIFIER}

본 발명은 클래스-D 전력 증폭기(Class-D Power Amplifier)에 관한 것으로, 보다 구체적으로는, 전형적으로 H-브리지를 사용하여 확성기와 같은 출력 부하를 구동하는 펄스 코드화된 디지털 입력 신호를 갖는 클래스-D 전력 증폭기에 관한 것이다.

클래스-AB 증폭기는 비효율적이기로 악명높다. 클래스-D 증폭기는 이러한 단점을 극복하고 있다. 클래스-D 증폭기에서 출력은, 가장 높은 가청 주파수보다상당히 높은, 매우 높은 주파수의 2개 출력 레벨들 사이에서 전환하도록 만들어진다. 이것은 고주파 펄스들을 전력 증폭단에 공급함으로써 이루어진다. 평균화된(필터링된) 출력 신호가 (증폭된) 입력 신호를 매우 근접하게 따르도록 하기 위해 구동 신호의 펄스-밀도 비율은 변동될 수 있다. 이와 같은 증폭기는 펄스 밀도 변조형(PDM; Pulse Density Modulated)이라 불린다. 유사하게, 평균화된 (필터링된) 출력 신호가 입력 신호를 따르도록 펄스폭이 변동된다면, 증폭기 입력 신호는 펄스폭 변조될(PWM; Pulse Width Modulated) 수도 있다. 공급 전압이 완벽하게 일정하기만한다면 부하에서의 출력 전압은 정확히 입력 전압을 나타낸다. 그러나, 스위칭된 전압의 진폭은 실제로는 고정되지 않는다. 클래스 D 전력단은 그 자체로 전원 리플 제거(power supply ripple rejection)를 갖지 않는다. 또한, 유사하게 전원에서의 스위치-유도 링잉(switch-induced ringing)과 전력 구동기 장치에서의 전압 강하는 진폭 에러들을 야기한다.

도 1은 종래 기술의 PDM 클래스-D 증폭기의 개략적 블럭도를 도시한다. 이것은, 전형적으로 H-브리지 및 확성기에 해당하는 클래스-D 출력단에 대한 구동 신호를 발생하기 위해, 전형적으로 시그마 델타 변조기, 또는 유사한 변환기를 포함한다.

도 2는 H-브리지의 개략도를 도시한다. 트랜지스터(T1 및 T4)가 폐쇄되고 트랜지스터(T2 및 T3)가 개방된다면, 부하(LOAD)에서의 전압은 (대략적으로) + V-공급이다. 만일 트랜지스터(T2 및 T3)가 폐쇄되고 트랜지스터(T1 및 T4)가 개방된다면, 부하(LOAD)에서의 전압은 (대략적으로) - V-공급이다. 트랜지스터(T2 및T4)가 폐쇄되고 트랜지스터(T1 및 T3)가 개방된다면, 부하(LOAD)에서의 전압은 (대략) 제로이다. 이것은, 상기 부하(LOAD) 양단의 전압은 + V-전원, - V-전원, 또는 제로(0) 중 한 상태를 취할 수 있음을 보여준다.

(Mashini등에 허여된) 미국특허 제6,346,852호는, 입력 적분단과, 상기 입력 적분단에 의해 출력된 적분된 입력 신호를 변조하기 위한 변조단을 포함하는 클래스 D 증폭기를 기술하고 있다. 변조단은 아날로그 입력 신호의 주파수 대역보다 충분히 높은 주파수의 교대 파형(alternate waveform)을 캐리어로서 사용한다. 변조단은 양전압과 음전압 사이에서 스위칭하는 디지털 신호로서, 그 평균값이 입력 아날로그 신호의 증폭된 복사판을 나타내는 디지털 신호를 더 출력한다. 클래스 D 증폭기는 출력 디지털 신호를 생성하는 출력 전력단을 더 포함한다. 저항을 포함하는 피드백 라인은 출력 전력단의 출력과 연산 증폭기의 입력 노드 사이에 접속된다. 클래스 D 증폭기는 또한 출력 아날로그 신호를 재구축하는 저역-통과 필터, 및 지연단을 포함한다. 지연단은 변조단의 출력으로부터 출력 전력단의 입력까지 디지털 신호의 직접적 전파 경로에 기능적으로 결합되어 있다. 지연단은 변조단의 출력으로부터의 디지털 신호를 소정 시간 지연시킨다. 지연값은, 희망 대역 확장 및 출력 디지털 신호의 듀티 싸이클(duty cycle)의 변동 범위의 대응하는 제약을 고려하여 정의된다.

(수, 데이비드에게 허여된) 미국특허 제5,847,602호는, 엔빌로프 제거와 복구를 이용하는 RF 전력 증폭기의 크기 성분을 증폭하는데 사용되는 델타-변조형 크기 증폭기를 개시한다. 델타-변조형 증폭기는, 펄스-폭 변조에 기초하는 전통적인접근법들보다 더 적은 양의 비선형성을 도입한다. 개시된 기술은 단지 2개의 외부 요소들, 즉 인덕터와 커패시터를 갖는 표준 MOS 기술의 스위칭형-커패시터 회로들을 사용하여 구현될 수 있다. 따라서, 개시된 기술은 저비용 MOS 기술을 이용한 효율적이고도 선형적인 RF 전력 증폭기의 구현을 허용한다.

(백램등에 허여된) 미국특허 제6,191,650호는, 고주파 기준 신호가 입력 신호에 의해 펄스폭 변조되며 한쌍의 바이폴라 펄스 구동 신호가 발생되는 클래스 D 증폭기로서, 펄스 구동 신호의 DC 성분에 대응하는 평균값을 갖는 신호로서 변조기의 조절을 위해 펄스폭 변조기에 피드백되는 신호를 형성하는 에러 발생기를 포함하는, 클래스 D 증폭기를 개시하고 있다.

본 발명의 주된 목적은 클래스-D 전력 출력단의 특성을 선형화하는 것이다. 이와 같은 증폭기들은 확성기와 같은 출력 부하를 구동하기 위해 전형적으로 H-브리지를 이용한다. 만일 증폭기의 공급 전압과 다른 동작 조건들이 일정하지 않다면, 이것은 출력 신호 왜곡을 초래할 것이다. 따라서 기본적인 요건은, 공급 전압에서의 편차와 다른 편차들에 의해 유발되는, 펄스 면적 에러를 보상하는 것이다.

기본적인 아이디어는 모든 펄스의 시간-전압 면적을 일정하게 유지하는 것이다. 이를 달성하기 위해, 회로는 우선 이상적인 펄스 면적을 결정하고, 그 다음, 공급 전압 및 소정의 다른 동작 조건들의 상기 편차에 기초하여, 최적화된 펄스 폭을 결정한다.

"펄스 길이 적분기(Length of Pulse Integrator)" 기능은 실제의 공급 전압을 취하여, 입력 펄스 신호의 각 개시 시점에서부터 시작하여, 이를 적분한다. 적분된 값이, 희망하는 시간-전압 면적을 나타내는 특정의 기준 레벨에 도달할 때, 적분은 출력 신호 펄스를 정시시킨다.

전원 변동뿐만 아니라 예를 들어 출력 장치들 양단의 변동하는 전압 강하를 보상하기 위해, 적분기로의 입력 전압은 출력 부하 양단의 실제 전압으로부터 취해져야 한다.

도 1은 종래 기술의 개략적 블럭도.

도 2는 H-브리지의 주요 회로도.

도 3은 본 발명의 한 실시예에 따른 해결책의 개략적 블럭도.

도 4a 및 4b는 이상적 펄스와 실제 펄스의 관계를 도시한 도면.

도 5는 클래스-D 증폭기에서의 출력 펄스 선형화를 위한 방법을 도시한 도면.

본 발명의 목적들에 따라, 클래스-D 증폭기에서의 출력 펄스들의 선형화를 위한 회로는 입력을 PDM(Pulse Density Modulated) 제어 펄스들로 변환하기 위한 유닛, 전형적으로는 시그마 델타 변조기를 포함한다. 회로는 또한 상기 PDM 신호들의 변환기와 클래스-D 출력 전력단 사이의 신호 경로 내에 삽입된 "펄스 발생기 유닛(Pulse Generator Unit)"을 포함한다. 여기서 클래스-D 출력 전력단은 앞서와 같이 전형적으로 H-브리지이다. 상기 H-브리지는 확성기와 같은 출력 부하 내에 전압을 구동시킨다.

본 발명의 주요 요소는 "펄스 길이 적분기"이다. 이것은 출력 부하 양단의 실제 전압을 나타내는 신호의 적분기와, 적절한 기준 레벨을 결정하기 위한 유닛을 포함한다. 또한 최적 펄스폭을 생성하기 위한 로직 함수를 포함하여, 상기 "펄스 발생기 유닛" 내에 공급되는 출력 펄스에 대한 올바른 정지 신호를 제공한다.

본 발명의 목적에 따르면, 클래스-D 증폭기에서 출력 펄스들의 선형화 방법이 구현된다. 먼저, 출력 부하 양단의 실제 전압을 나타내는 신호를 적분한다.그 다음, 적절한 기준 레벨을 결정한다. 또한, 출력 펄스에 대한 올바른 정지 신호를 결정하고, 결과적인 제어 신호를 상기 "펄스 발생기 유닛" 내에 공급한다.

또한, 본 발명이 목적에 따라, 상기 펄스 면적 기준 레벨은 고정된 레벨일 수도 있을 뿐만 아니라, 외부적으로 제어될 수도 있다.

본 발명의 목적에 따르면, 클래스-D 증폭기에서 출력 펄스들을 선형화하기 위해, 특히 공급 전압에서의 변동과 유사한 종속관계들에 의해 유발되는 펄스 면적 에러를 보상하기 위해, PDM(Pulse Density Modulated) 변환기와 출력 전력 구동기 사이의 신호 경로에 펄스 면적 보상 기능이 삽입된다.

기본적인 아이디어는 모든 펄스의 실시간-전압 면적을 일정하게 유지하는 것이다. 이를 달성하기 위해, 회로는 먼저 이상적인 펄스 면적을 결정하고 그 다음 공급 전압의 편차 및 소정의 다른 동작 조건들의 편차에 기초하여, 양호한 펄스폭을 결정한다.

도 3은 본 발명에서 개시하는 개략적인 블럭도를 도시한다.

PDM 클래스-D 증폭기는 전형적으로 H-브리지(24)인 클래스-D 전력 출력단에 대한 구동 신호를 발생하기 위해 전형적으로 시그마 델타 변조기(21)를 포함한다. 상기 시그마 델타 변조기는 입력 신호를 이상적인 (보상되지 않은) PDM(Pulse Density Modulated) 제어 펄스들로 변환한다.

"펄스 길이 적분기"(22)는, 입력 신호 펄스의 각 개시점에서 시작하여 공급 전압의 적분을 개시한다. 적분된 값이 희망하는 시간-전압 면적을 나타내는 특정 기준 레벨에 도달하면, 적분은 출력 신호 펄스를 정시시킨다.

그 다음 "펄스 발생기 유닛"(23)은, "펄스 길이 적분기" 유닛과 서로 교환하는 제어 신호들 개시(START) 및 정지(STOP)에 기초하여 전력 구동 펄스들을 생성한다.

상기 H-브리지는, 통상적으로 확성기인 출력 부하(25)를 최종적으로 구동한다.

전원 변동뿐만 아니라, 전력 구동기의 출력 장치들 양단의 변동하는 전압 강하를 보상하기 위해, 적분기로의 입력 전압은 출력 부하 양단간의 실제 전압을 참조하여야 한다. 그러나, 적분하기 위한 신호로서 간단히 상기 변동하는 전원 전압을 사용하는 것이 매우 양호한 타협 방법이다.

도 4a는 일정한 공급 전압의 상태하에서 이상적인 펄스(41)를 도시한다. 이상적인 펄스들은 점선으로 그려져 있다. 회색 선은 이상적으로 일정한 부하 전압(42)을 나타낸다.

도 4b는 공급 전압의 변동 상태하에서 원래의 실제 펄스와 교정된 펄스의 관계를 도시한다. 도 4a의 이상적인 펄스들은 점선(43)으로 다시 한번 그려져 있다. 이제 회색선은 실제 조건하에서의 변동하는 부하 전압(44)을 나타낸다. 부하에 걸리는 전압이 높다면, 펄스(45)는 더 짧아야 하지만, 부하에 걸리는 전압이 낮다면, 펄스(46)는 더 길어야 한다.

본 발명의 목적을 달성하기 위한 방법이 도 5에 도시되어 있다.

먼저, 단계(51)에서, 입력 신호는 시그마 델타 변조기에 의해 이상적인 (아직 보상되지 않은) PDM 제어 펄스들로 변환된다. 이제, 펄스 개시 시간(52) 이후에, 상기 "펄스 길이 적분기"는 전원 전압값을 적분하기 시작하며 개시 펄스 신호(53)를 발생한다. 단계(54)에서 펄스 발생기는 H-브리지로의 제어 신호를 도통시키며 회로는 상기 적분이 기준 레벨(55)에 도달했는지의 여부를 검사한다. 상기 적분이 기준 레벨(56)에 도달하자마자, 차례로 SDM-펄스, V-공급, V-기준에 기초하여 적분을 정지하고 단계(57)에서 정지 펄스 신호를 발생한다. 이제, 단계(58)에서 상기 펄스 발생기는 상기 H-브리지로의 제어 신호를 차단한다.

양호한 실시예를 참조하여 본 발명이 도시되고 기술되었지만, 당업자는 본 발명의 정신과 범위로부터 벗어나지 않고 형태 및 세부사항에서 다양한 변경이 있을수 있다는 것을 이해할 것이다.

클래스-D 전력 출력단의 특성을 선형화하는 회로가 제공된다.

Claims

클래스-D 증폭기에서 출력 펄스들을 선형화하기 위한 회로에 있어서,

입력 신호를 PDM(Pulse Density Modulated) 제어 펄스들로 변환하는 수단;

출력 부하 양단의 실제 전압을 나타내는 값을 정의하는 수단;

상기 출력 부하 양단의 상기 실제 전압을 나타내는 상기 값을 적분하는 수단;

상기 출력 펄스 면적 기준을 정의하는 수단;

상기 출력 부하 양단의 실제 전압을 나타내는 상기 적분된 값과 상기 출력 펄스 면적 기준에 기초하여, 전력 구동기 제어 펄스들의 최적화된 폭을 결정하는 수단;

시간-전압 면적 교정된 전력 구동기 제어 펄스들을 발생하는 수단;

상기 전력 구동기 제어 펄스들에 의해 제어되며, 전압을 출력 부하에 구동하기 위한 클래스-D 전력 구동기용 수단;

상기 증폭기 출력의 타겟으로서의 출력 부하용 수단을 포함하는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 입력 신호는 아날로그 신호인, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 입력 신호는 낮은 샘플링 레이트와 높은 해상도를 갖는 디지털 신호인, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 입력 신호를 PDM(Pulse Density Modulated) 제어 펄스들로 변환하기 위한 상기 수단은 시그마 델타 변조기(Sigma Delta Modulator)인, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 클래스-D 전력 구동기용 수단은 H-브리지인, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 출력 펄스 면적 기준을 정의하는 상기 수단은 고정된 사전에 알려진 크기를 취하는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 출력 펄스 면적 기준을 정의하는 상기 수단은 외부 기준 제어 기능에 의해 정의되는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 값을 정의하는 상기 수단은, 상기 출력 부하에 접속된 지점들로부터 직접 전압을 취하는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 값을 정의하는 상기 수단은, 최근접 타협점으로서 상기 H-구동기의 전원 전압을 취하는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 전력 구동기 제어 펄스들의 최적화된 폭을 결정하기 위한 상기 수단은 상기 출력 부하 양단의 실제 전압을 나타내는 상기 값에 대한 적분기를 포함하는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 상기 값을 적분하는 상기 수단은 집적된 아날로그 회로로서 구현되는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 상기 값을 적분하는 상기 수단은 집적된 디지털 로직 함수로서 구현되는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 상기 값을 적분하는 상기 수단은 디지털 신호 프로세서 내의 계산 알고리즘으로서 구현되는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 전력 구동기 제어 펄스들의 상기 최적화된 폭을 결정하는 상기 수단은 집적된 디지털 로직 함수로서 구현되는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 전력 구동기 제어 펄스들의 상기 최적화된 폭을 결정하는 상기 수단은 디지털 신호 프로세서 내의 계산 알고리즘으로 구현되는, 출력 펄스 선형화 회로.
제1항에 있어서, 상기 시간-전압 면적 교정된 전력 구동기 제어 펄스들을 발생하는 상기 수단은 집적된 아날로그 회로로서 구현되는, 출력 펄스 선형화 회로.
제1항에 있어서, 시간-전압 면적 교정된 전력 구동기 제어 펄스들을 발생하기 위한 상기 수단은 집적된 디지털 로직 함수로서 구현되는, 출력 펄스 선형화 회로.
입력 신호를 PDM(Pulse Density Modulated) 제어 펄스들로 변환하는 수단, 출력 부하 양단의 실제 전압을 나타내는 값을 정의하는 수단, 상기 출력 부하 양단의 실제 전압을 나타내는 값을 적분하는 수단, 출력 펄스 면적 기준을 정의하는 수단, 전력 구동기 제어 펄스들의 최적화된 폭을 결정하는 수단, 시간-전압 면적 교정된 전력 구동기 제어 펄스들을 발생하는 수단, 상기 제어 펄스들에 의해 제어되며 출력 부하 내에 전압을 구동하기 위한 클래스-D 전력 구동기용 수단, 및 증폭기 출력 타겟으로서의 출력 부하용 수단을 포함하는 클래스-D 증폭기의 출력 펄스들을선형화하기 위한 방법에 있어서,

상기 입력 신호를 PDM 제어 펄스들로 변환하는 단계;

상기 출력 부하 양단의 실제 전압을 나타내는 상기 값을 정의하는 단계;

상기 출력 부하 양단의 실제 전압을 나타내는 상기 값을 적분하는 단계;

상기 출력 펄스 면적 기준을 정의하는 단계;

상기 전력 구동기 제어 펄스들의 상기 최적화된 폭을 결정하는 단계;

상기 시간-전압 면적 교정된 전력 구동기 제어 펄스들을 발생하는 단계;

상기 전력 구동기 제어 펄스들을 상기 클래스-D 전력 구동기에 인가하는 단계; 및

상기 전력 구동기의 출력 전압을 전형적으로 확성기와 같은 상기 출력 부하에 구동하는 단계를 포함하는, 출력 펄스 선형화 방법.
제18항에 있어서, 변환하기 위한 상기 입력 신호는 아날로그 신호인, 출력 펄스 선형화 방법.
제18항에 있어서, 변환하기 위한 상기 입력 신호는 낮은 샘플링 레이트와 높은 해상도를 갖는 디지털 신호인, 출력 펄스 선형화 방법.
제18항에 있어서, 입력 신호를 이상적인 PDM 전력 구동기 제어 펄스들로 변환하는 단계는 시그마 델타 변조기에 의해 이루어지는, 출력 펄스 선형화 방법.
제18항에 있어서, H-브리지는 출력 부하에 전압을 구동하기 위해 사용되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 출력 펄스 면적 기준은 고정된 사전에 알려진 크기인 것으로 간주되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 출력 펄스 면적 기준을 정의하는 단계는 외부 기준 제어 함수에 의해 수행되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 값을 정의하는 단계는 상기 출력 부하에 접속된 지점들로부터 직접 전압을 취하는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 값을 정의하는 단계는 최근접 타협점으로서 상기 H-구동기의 공급 전압을 취하는, 출력 펄스 선형화 방법.
제18항에 있어서, 전력 구동기 제어 펄스들의 상기 최적화된 폭을 결정하는 상기 단계는, 상기 시간-전압-면적 교정된 전력 구동기 제어 펄스들의 끝점을 설정하기 위해, 상기 출력 부하 양단의 실제 전압을 나타내는 상기 적분된 값과, 상기 출력 펄스 면적 기준을 비교하는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 값을 적분하는 단계는 집적된 아날로그 회로에 의해 구현되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 값을 적분하는 단계는 집적된 디지털 로직 함수에 의해 구현되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 출력 부하 양단의 실제 전압을 나타내는 값을 적분하는 단계는 디지털 신호 프로세서 내의 계산 알고리즘으로 구현되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 전력 구동기 제어 펄스들의 상기 최적화된 폭을 결정하는 단계는 집적된 아날로그 회로에서 수행되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 전력 구동기 제어 펄스들의 상기 최적화된 폭을 결정하는 단계는 집적된 디지털 로직 함수에서 수행되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 전력 구동기 제어 펄스들의 상기 최적화된 폭을 결정하는 단계는 디지털 신호 프로세서 내의 계산 알고리즘에서 수행되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 시간-전압-면적 교정된 전력 구동기 제어 펄스들을 발생하는 단계는 집적된 아날로그 회로에서 수행되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 전력 구동기 제어 펄스들을 발생하는 단계는, 집적된 디지털 로직 함수에서 수행되는, 출력 펄스 선형화 방법.
제18항에 있어서, 상기 시간-전압-면적 교정된 전력 구동기 제어 펄스들을 발생하는 단계는 디지털 신호 프로세서 내의 계산 알고리즘에서 수행되는, 출력 펄스 선형화 방법.
제1항에 있어서, 시간-전압 면적 교정된 전력 구동기 제어 펄스들을 발생하기 위한 상기 수단은 디지털 신호 프로세서 내의 계산 알고리즘으로서 구현되는, 출력 펄스 선형화 회로.