JP4513832B2 - Ｄ級増幅回路 - Google Patents

Description

本発明は、Ｄ級増幅回路に係り、特に、微小信号入力時における歪の低減と電力損失の削減とを実現可能なＤ級増幅回路に関する。

Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、パルス幅変調信号を電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができるので、高効率を実現できるといった利点がある。

この種のＤ級増幅回路は、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路の出力信号を増幅してパルス信号を出力するパルス幅増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。近年では、ローパスフィルタを省いたフィルタレスのＤ級増幅回路も実用化されている。

特許文献１に記載されているように、Ｄ級増幅回路では、無信号時の電力損失を回避するとともに微小信号時の歪みを防ぐために、差動入力方式と遅延回路とを用いて、無信号時における出力パルスのデューティ比を数パーセントにすることが行なわれている。図４は、そのようなＤ級増幅回路２００を示すブロック図である。便宜上、本図では要部のみを示し、フィードバック回路、積分回路等は省力している。Ｄ級増幅回路２００は、正入力端子の入力信号Vi+および負入力端子の入力信号Vi-のそれぞれを、三角波発生回路２０が出力する三角波と、コンパレータ１２ａ、１２ｂを用いて比較することにより、入力信号をパルス幅変調する。

ここで、無信号入力時には図５に示すように、コンパレータ１２ａの出力信号Ａと、コンパレータ１２ｂの出力信号Ｂとは、いずれもデューティ比５０％のパルスとなる。これらのパルスをインバータ１３ａ、１３ｂおよびＮＡＮＤ回路１４ａ、１４ｂで構成された回路により論理演算を行なうと、出力段回路４０を介した正出力端子の出力信号OutP、負出力端子の出力信号OutMはともに無信号入力時にはパルス出力がなくなる。これにより無信号入力時における電力損失を削減することができる。しかしながら、一般的に、コンパレータ１２の精度等により、入力クロスオーバ付近に不感帯が生じるため、無信号時や微小信号入力時にパルス信号出力が無くなったり、歪が生じている。そこで、本例のＤ級増幅回路２００では、遅延量Ｗの遅延回路３０を用いることにより、信号Ｂｄを生成している。これにより図５に示すように、無信号時に出力信号OutP、OutMとして幅Ｗのパルスが出力されるため、微小信号入力時における変調幅を正確に反映でき、歪みを低減することができる。
特開２００６−４２２９６号公報

上述のように、無信号入力時に幅Ｗのパルスを出力することで微小信号入力時における歪みを低減することができる。しかしながら、出力パルス幅Ｗが広いとスピーカ等の負荷に電流が流れるため、電力損失が発生し、これによる発熱も無視できない。このため、出力パルス幅Ｗはなるべく狭い方がよい。

ところで、出力パルスは出力段回路４０を介して負荷（図示せず）に出力されるが、一般に、出力段回路４０は、バッファが多段に接続されて構成される。この場合、出力パルスを正しく伝送するためには、あるバッファの出力パルスが次段のバッファの閾値電圧を上回る必要がある。
しかしながら、バッファの入力容量などによって、出力パルスの波形が鈍ると、次段のバッファへのパルス伝播が不十分となり出力パルスが無くなってしまうおそれがある。出力パルスが消失すると微小信号入力時における歪みが発生する。一方で、遅延回路３０の遅延量Ｗを大きくすると、電源、温度等の条件により出力段回路４０の遅延量が小さくなったときに、無信号時のパルス幅Ｗが広くなって、スピーカ等の負荷における電力損失が大きくなり、発熱が増えるという問題がある。

本発明は、このような状況を鑑みたものであり、Ｄ級増幅回路において微小信号入力時における歪の低減と電力損失の削減とを実現することを解決課題とする。

上記課題を解決するため、本発明に係るＤ級増幅回路は、入力信号をパルス幅変調して第１信号と第２信号とを生成するパルス幅変調手段と、第２信号を遅延させて遅延第２信号を生成し、遅延時間を制御可能な遅延手段と、第１信号と遅延第２信号とを入力して、第１パルス信号と第２パルス信号とを生成するパルス信号生成手段と、第１パルス信号および第２パルス信号を電力増幅して第１出力パルス信号と第２出力パルス信号を生成して外部に出力するバッファ手段と、前記第１出力パルス信号にパルスがなく、且つ前記第２出力パルス信号にパルスがない場合に、パルスがないことを検出するパルス検出手段と、パルス検出手段によってパルスがないことが検出された場合、遅延手段の遅延時間が長くなるように制御し、パルス検出手段によってパルスがあると検出された場合、遅延手段の遅延時間が短くなるように制御する遅延時間制御手段と、を備える。

本発明によれば、パルスが無い場合、遅延手段の遅延時間が短くなるように制御するから、パルスを出現させることができ、微小信号入力時における歪を低減することができる。さらに、パルスがある場合、遅延手段の遅延時間を短くするので、パルス幅を狭くすることができるため、電力損失を削減できる。
また、本発明に係る他のＤ級増幅回路は、入力信号をパルス幅変調して第１信号と第２信号とを生成するパルス幅変調手段と、前記第２信号を遅延させて遅延第２信号を生成し、遅延時間を制御可能な遅延手段と、前記第１信号と前記遅延第２信号とを入力して、第１パルス信号と第２パルス信号とを生成するパルス信号生成手段と、前記第１パルス信号を電力増幅して第１出力パルス信号を生成して外部に出力する第１系統と前記第２パルス信号を電力増幅して第２出力パルス信号を生成して外部に出力する第２系統とを有するバッファ手段と、前記第１系統のノードの信号にパルスがなく、且つ前記第２系統のノードの信号にパルスがない場合に、パルスがないことを検出するパルス検出手段と、前記パルス検出手段によって前記パルスがないことが検出された場合、前記遅延手段の遅延時間が長くなるように制御し、前記パルス検出手段によって前記パルスがあると検出された場合、前記遅延手段の遅延時間が短くなるように制御する遅延時間制御手段と、を備えることを特徴とする。

また、前記パルス検出手段は、前記パルスがない状態を第１周期で検出し、前記パルスがある状態を前記第１周期よりも長い第２周期で検出することが好ましい。この場合には、パルスが無い状態をパルスがある状態よりも早く検出することができるので、パルスの消失をいち早く検出して微小信号入力時における歪を確実に低減させることができる。さらに、前記第１周期および前記第２周期を可聴周波数領域外とすることで、パルス幅の切り替えに伴うノイズの発生を防止することができる。

本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るＤ級増幅回路１００の構成を示すブロック図である。図４と同じ構成要素には同じ符号を付している。本図に示すように、Ｄ級増幅回路１００は、正入力端子および負入力端子と正出力端子および負出力端子とを備える。正入力端子には入力信号Ｖin+が供給され、負入力端子には入力信号Ｖin-が供給される。また、正出力端子からパルス幅変調信号OutPが出力され、負出力端子からパルス幅変調信号OutMが出力される。すなわち、入力信号Ｖinは差動入力の形式で与えられる。パルス幅変調信号OutPおよびOutMは、図示しないスピーカ等の負荷に接続される。この結果、スピーカ等の負荷は、OutPとOutMとの差分信号により動作する。なお、本実施形態ではローパスフィルタを用いずに負荷を接続するフィルタレス型Ｄ級増幅回路とするが、ローパスフィルタを介して負荷を接続する一般的な構成としてもよい。

Ｄ級増幅回路１００は、抵抗Ｒ１〜Ｒ６、コンデンサＣ１〜Ｃ４、オペアンプ１１、コンパレータ１２ａ、１２ｂ、および三角波発生回路２０で構成されたＰＷＭ信号生成部Ｘ１、インバータ１３ａ、１３ｂおよびＮＡＮＤ回路１４ａ、１４ｂで構成された論理回路部Ｘ２、出力段回路４０、遅延量可変回路５０、ならびにパルスモニタ回路６０およびアップ・ダウンカウンタ７０から構成された調整部Ｘ３を備えている。

ＰＷＭ信号生成部Ｘ１において、オペアンプ１１の正入力端子には抵抗Ｒ１を介して入力信号Ｖin+が供給されると共に抵抗Ｒ３を介してフィードバック信号が供給される。一方、オペアンプ１１の負入力端子には抵抗Ｒ２を介して入力信号Ｖin-が供給されると共に抵抗Ｒ４を介してフィードバック信号が供給される。オペアンプ１１の正出力端子と負入力端子との間、および負出力端子と正入力端子との間には、Ｔ型の２次の微分回路が各々設けられている。オペアンプ１１の負出力端子と正入力端子との間の微分回路は、コンデンサＣ１およびＣ３、並びにそれらの接続点と接地との間に設けられた抵抗Ｒ５によって構成される。また、オペアンプ１１の正出力端子と負入力端子との間の微分回路は、コンデンサＣ２およびＣ４、並びにそれらの接続点と接地との間に設けられた抵抗Ｒ６によって構成される。各微分回路はオペアンプ１１のフィードバックループに設けられているので、演算増幅部は入力信号Ｖinとフィードバック信号とを合成し、これに２次の積分を施す積分回路として機能し、積分信号を出力する。

三角波発生回路２０は一定振幅の三角波信号を生成する。三角波信号の周波数は入力信号Ｖinの周波数より高く設定される。この例の入力信号Ｖinの最高周波数は２０ＫＨｚであり、三角波信号の周波数は２００ＫＨｚである。なお、不要電磁輻射を低減する観点から、三角波信号のスペクトラムを拡散させてもよい。ＰＷＭ信号生成部は、三角波信号と積分信号とに基づいて、パルス幅変調された信号Ａおよび信号Ｂを生成する。ここで、コンパレータ１２ａ、１２ｂは、積分信号のレベルが三角波信号のレベルを上回るとハイレベルを出力し、積分信号のレベルが三角波信号のレベルを下回るとローレベルを出力する。

遅延量可変回路５０は、出力Ｂを遅延させて出力Ｂｄを生成する。遅延量可変回路５０は、アップ・ダウンカウンタ７０からの制御信号ＣＴＬにより遅延量を変化させることができる。図２は、遅延量可変回路５０とアップ・ダウンカウンタ７０の構成の一例を示すブロック図である。アップ・ダウンカウンタ７０は、図示せぬクロック信号を計数し、アップ信号がアクティブになると計数値を増加させる一方、ダウン信号がアクティブになると計数値を減少させるカウンタである。また、アップ・ダウンカウンタ７０は、計数値を示すｎ（ｎは２以上の自然数）ビットの制御信号ＣＴＬを遅延量可変回路５０に出力する。

遅延量可変回路５０は、ＴｒＰ１〜ＴｒＰ４およびＴｒＮ１〜ＴｒＮ３で構成されたインバータＩｎｖ１０、コンデンサＣ１１、インバータＩｎｖ１１、定電流回路５１および選択回路５２を備える。インバータＩｎｖ１０は、コンデンサＣ１１を充放電するが、その駆動電流の大きさは、トランジスタＴｒＰ１を流れる電流によって決定される。駆動電流が大きくなるとコンデンサＣ１１の充放電時間が短くなるので、遅延量可変回路５０の遅延時間は短くなる。一方、駆動電流が小さくなるとコンデンサＣ１１の充放電時間が長くなるので、遅延量可変回路５０の遅延時間は長くなる。

定電流回路５１と選択回路５２とは、トランジスタＴｒＰ１に流れる電流量を調整する機能がある。定電流回路５１はｎ個の定電流源５１-1、５１-2、…５１-nを備え、選択回路５２はｎ個のスイッチＳＷ１、ＳＷ２、…ＳＷｎを備える。ｎビットの制御信号ＣＴＬによって、ｎ個のスイッチＳＷ１〜ＳＷｎのオンオフが各々制御される。この例では、定電流源５１-1、５１-2、…５１-nの電流量は添字の数字が大きい程、大きくなるように設定されている。そして、アップ・ダウンカウンタ７０の計数値が大きいほど、定電流源５１-1〜５１-nから電流量の小さいものを選択し、アップ・ダウンカウンタ７０の計数値が小さいほど、定電流源５１-1〜５１-nから電流量の大きいものを選択するように、制御信号ＣＴＬはスイッチＳＷ１〜ＳＷｎを制御する。
なお、遅延量可変回路５０の構成は一例であり、本発明は、アップ・ダウンカウンタ７０の計数値により遅延量を切り替え可能な種々の構成による遅延量可変回路を用いることができる。

説明を図１に戻す。論理回路部Ｘ２には、出力Ａと、遅延量可変回路５０により出力Ｂを遅延させた出力Ｂｄとが入力され、出力Ａの反転信号と出力ＢｄとのＮＡＮＤ出力信号と、出力Ａと出力Ｂｄの反転信号とのＮＡＮＤ出力信号とを生成する。この出力信号の差分でスピーカ等の外部負荷を駆動する。出力段回路４０は、インバータバッファを多段に接続して構成される。

パルスモニタ回路６０は、出力段回路４０が出力する出力パルスの有無を検出し、検出結果に応じてアップ信号あるいはダウン信号をアップ・ダウンカウンタ７０に出力する。具体的には、出力パルスが検出された場合はダウン信号を出力し、出力パルスが検出されない場合はアップ信号を出力する。すなわち、本実施形態では、出力パルスが検出された場合は遅延量を小さくすることで出力パルス幅を狭め、出力パルスが検出されない場合は遅延量を大きくすることで出力パルスが出現するようにしている。

図３は、パルスモニタ回路６０の構成の一例を示すブロック図である。パルスモニタ回路６０は、アップ信号を生成するアップ信号生成部６０ａと、ダウン信号を生成するダウン信号生成部６０ｂとから構成される。アップ信号生成部６０ａは、本例では、出力段回路４０の多段バッファの最終段のインバータに入力されるパルスpP、pMをＡＮＤ回路６１に出力する。

このため、ＡＮＤ回路６１は、出力パルスOutP、OutMの反転信号であるパルスpP、pMのの少なくとも一方がローレベルの場合にローレベルとなるリセット信号を出力する。リセット信号は、ＤフリップフロップＦＦ１、ＦＦ２のリセット端子に供給される。ＤフリップフロップＦＦ１、ＦＦ２は、リセット端子の電位がローレベルになると、出力信号の論理レベルを強制的にローレベルとする。したがって、クロックＣｋ１の２周期に亘って、出力パルスOutP、OutMの両方がローレベルでパルスが存在しない場合に、アップ信号はハイレベルとなる。

また、インバータ６２はアップ信号を反転して、ＤフリップフロップＦＦ３、ＦＦ４のリセット端子に供給する。ＤフリップフロップＦＦ３、ＦＦ４は、リセット端子の電位がローレベルになると、出力信号の論理レベルを強制的にローレベルとする。したがって、クロックＣｋ２の２周期に亘って、出力パルスOutP、OutMが交互にハイレベルとなるパルスが存在する場合、すなわち、アップ信号が一度もハイレベルにならない場合に、ダウン信号はハイレベルとなる。

ここで、クロックＣｋ１の周波数は、クロックＣｋ２の周波数より十分に大きい値としている。例えば、クロックＣｋ１を１００ＫＨｚとし、クロックＣｋ２を１Ｈｚとする。いずれも可聴範囲（２０Ｈｚ〜２０ＫＨｚ）外の周波数である。このようにクロックＣｋ１の周波数を２０ＫＨｚ以上とし、クロックＣｋ２の周波数を２０Ｈｚ以下としたのは、以下の理由による。すなわち、アップ信号またはダウン信号がハイレベルになると、出力パルスOutP、OutMのパルス幅が変更されたり、あるいは、出力パルスOutP、OutMが発生する。このため、アップ信号またはダウン信号の切り換りが可聴範囲内にあると、ノイズとして聴こえる。そこで、クロックＣｋ１およびクロックＣｋ２の周波数を、可聴範囲外に設定したのである。

また、クロックＣｋ１の周波数を、クロックＣｋ２の周波数よりはるかに大きくすることで、出力パルスOutP、OutMがなくなるとアップ信号は即座に出力され、出力パルスOutP、OutMが出現すると、ダウン信号は比較的ゆっくり出力されることになる。これにより、出力パルスOutP、OutMが無くなる時間を極力短くすることができ、微小入力信号時の歪みの発生を抑えることができる。さらに、出力パルスが検出された場合に遅延量を小さくする、すなわち、出力パルス幅を短くする制御を行なうことで、出力パルス幅をほぼ最小幅に保つことができる。したがって、微小信号入力時における歪の低減と電力損失の削減とを実現することができる。

以上のような構成により、本実施形態では以下のような動作が行なわれる。すなわち、出力段回路４０からの出力パルスOutP、OutMの有無がパルスモニタ回路６０により検出される。パルスモニタ回路６０は、出力パルスOutP、OutMがない場合は、アップ信号をアップ・ダウンカウンタ７０に出力し、出力パルスOutP、OutMがある場合は、ダウン信号をアップ・ダウンカウンタ７０に出力する。アップ・ダウンカウンタ７０は、アップ信号、ダウン信号に応じた値をカウントし、カウント値が大きい場合、すなわち、出力パルスOutP、OutMがない状態の場合には、遅延量可変回路５０における遅延量が大きくなるような信号を出力する。このとき、出力パルスOutP、OutMがない状態が続くほど、遅延量が大きくなるようにしている。一方、カウント値が小さい場合、すなわち、出力パルスOutP、OutMがある状態の場合には、遅延量可変回路５０における遅延量が小さくなるような信号を出力する。このとき、出力パルスOutP、OutMがある状態が続くほど、遅延量が小さくなるようにしている。

遅延量可変回路５０における遅延量が大きくなると、出力パルス幅が広げられるため、出力パルスOutP、OutMが出現することになる。一方、遅延量可変回路５０における遅延量が小さくなると、出力パルス幅が狭められる。本実施形態では、このような制御を連続的に行なうことで、無信号入力時においても出力パルスがない状況を防ぐことができる。したがって、微小信号入力時における歪を低減できる。また、必要最小限のパルス幅とすることで、電力損失の削減を実現することができる。

本実施形態に係るＤ級増幅回路１００の構成を示すブロック図である。 遅延量可変回路とアップ・ダウンカウンタの構成の一例を示すブロック図である。 パルスモニタ回路の構成の一例を示すブロック図である。 遅延回路を用いた従来のＤ級増幅回路の構成を示すブロック図である。 無信号入力時と微小信号入力時おける出力パルスを示す図である。

符号の説明

１１…オペアンプ、１２ａ，１２ｂ…コンパレータ、２０…三角波発生回路、４０…出力段回路、５０…遅延量可変回路、６０…パルスモニタ回路、７０…アップ・ダウンカウンタ、１００…Ｄ級増幅回路、Ｘ１…ＰＷＭ信号生成部、Ｘ２…論理回路部、Ｘ３…調整部。

Claims (3)

1. 入力信号をパルス幅変調して第１信号と第２信号とを生成するパルス幅変調手段と、
   前記第２信号を遅延させて遅延第２信号を生成し、遅延時間を制御可能な遅延手段と、
   前記第１信号と前記遅延第２信号とを入力して、第１パルス信号と第２パルス信号とを生成するパルス信号生成手段と、
   前記第１パルス信号および前記第２パルス信号を電力増幅して第１出力パルス信号と第２出力パルス信号を生成して外部に出力するバッファ手段と、
   前記第１出力パルス信号にパルスがなく、且つ前記第２出力パルス信号にパルスがない場合に、パルスがないことを検出するパルス検出手段と、
   前記パルス検出手段によって前記パルスがないことが検出された場合、前記遅延手段の遅延時間が長くなるように制御し、前記パルス検出手段によって前記パルスがあると検出された場合、前記遅延手段の遅延時間が短くなるように制御する遅延時間制御手段と、
   を備えることを特徴とするＤ級増幅回路。
2. 入力信号をパルス幅変調して第１信号と第２信号とを生成するパルス幅変調手段と、
   前記第２信号を遅延させて遅延第２信号を生成し、遅延時間を制御可能な遅延手段と、
   前記第１信号と前記遅延第２信号とを入力して、第１パルス信号と第２パルス信号とを生成するパルス信号生成手段と、
   前記第１パルス信号を電力増幅して第１出力パルス信号を生成して外部に出力する第１系統と前記第２パルス信号を電力増幅して第２出力パルス信号を生成して外部に出力する第２系統とを有するバッファ手段と、
   前記第１系統のノードの信号にパルスがなく、且つ前記第２系統のノードの信号にパルスがない場合に、パルスがないことを検出するパルス検出手段と、
   前記パルス検出手段によって前記パルスがないことが検出された場合、前記遅延手段の遅延時間が長くなるように制御し、前記パルス検出手段によって前記パルスがあると検出された場合、前記遅延手段の遅延時間が短くなるように制御する遅延時間制御手段と、
   を備えることを特徴とするＤ級増幅回路。
3. 前記第１周期および前記第２周期は、可聴周波数領域外であることを特徴とする請求項１又は２に記載のＤ級増幅回路。

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