JP2008263519A - Ｄ級増幅回路 - Google Patents

Abstract

【課題】Ｄ級増幅動作の開始時や停止時において発生する雑音を抑制できるＤ級増幅回路を提供する。
【解決手段】Ｄ級増幅動作の開始時や停止時において、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス幅とパルス間隔を徐々に変化させることにより、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の差動信号として負荷に供給される信号が急激に変化すること防止し、雑音の低減を図ることができる。すなわち、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス幅を一定にしてパルス間隔を徐々に変化させることにより、パルス信号の成分に相当する比較的高い周波成分の変化を抑制できる。また、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス間隔を一定にしてパルス幅を徐々に変化させることにより、パルス信号の平均値に相当する比較的低い周波数成分の変化を抑制することができる。
【選択図】図１

Description

本発明は、入力信号に応じて変調されたパルス信号を出力するＤ級増幅回路に係り、特に、動作を開始するときや停止するときに生じる雑音の低減を図ったＤ級増幅回路に関するものである。

Ｄ級増幅回路は、キャリア信号をパルス幅変調等により変調し、そのキャリア信号に応じて負荷電流をスイッチングすることにより、電力増幅された信号を負荷に伝達する増幅回路であり、デジタル・アンプとも呼ばれている。Ｄ級増幅回路は、Ａ級やＢ級などのリニア型の増幅回路に比べて電力損失を大幅に低減できるという利点がある（下記特許文献を参照）。
特開２００６−１２９３６６号公報

ところで、オーディオ信号を扱う機器においては、電源のオンオフ等によって増幅回路が起動又は停止する際に、回路の過渡的な動作によって出力信号が急激に変化すると、その信号変化が耳障りな雑音（ポップ雑音）となる。そのため、特にオーディオ用の増幅回路では、起動時や停止時に発生する雑音の低減が課題となっている。スピーカの駆動用に正負の出力を持ったＡ級やＡＢ級の増幅回路においては、例えば、正負の出力電圧をグランド電位から中間電位へ徐々に上昇させる手法や、ミュートスイッチ、リレー等を追加する手法によって起動時のポップ雑音を低減している。

ところが、Ｄ級増幅回路の場合、一般に、正負の出力信号の平均値がゼロであっても負荷電流はキャリア信号に応じてスイッチングされる。そのため、起動時や停止時において、非スイッチング状態とスイッチング状態との間で不連続な振幅の変化が起こり、ポップ雑音の原因となる出力信号の急激な変化が生じ易いという不利益がある。

図６は、Ｄ級増幅回路における起動時及び停止時の出力信号の変化を説明するための波形図である。
起動時において（図６（Ａ），（Ｂ）の左側）、正負の出力Ｐｏｕｔ１，Ｐｏｕｔ２は当初共に接地電位（ＶＬ）となっており、スイッチングは止まっている。一方、起動後の無音状態において（図６（Ａ），（Ｂ）の右側）、正負の出力Ｐｏｕｔ１，Ｐｏｕｔ２は互いに逆の位相を持つデューティ比が５０％のスイッチング波形となっている。すなわち、起動時においては、スイッチングが止まった状態から最大振幅でスイッチングを行う状態へ、出力信号のキャリア成分の振幅が急激に変化する。停止時においても同様であり、最大振幅でスイッチングを行う状態からスイッチングが止まった状態への急激な変化が生じる（図６（Ｃ），（Ｄ））。ここで、Ｄ級増幅回路における出力は正負の出力Ｐｏｕｔ１，Ｐｏｕｔ２であることから、図６（Ａ），（Ｂ）の右側の状態においては、出力成分の平均値はゼロとなっている。

このような出力信号の変化を抑制するため、例えば始動時において、スイッチング波形の振幅をゼロから必要な最大振幅値まで徐々に大きくする方法が考えられる。ところが、一般的なＤ級増幅回路では、出力段の電源電圧をスイッチング波形の最大振幅値としているため、この方法を実施するためには電源回路の出力電圧を任意に変化させる必要があり、電源回路の複雑化と電力効率の低下を招く。

本発明はかかる事情に鑑みてなされたものであり、その目的は、Ｄ級増幅動作の開始時や停止時において発生する雑音を抑制できるＤ級増幅回路を提供することにある。

本発明の第1の観点に係るＤ級増幅回路は、Ｄ級増幅動作時に、一方が立ち上がると他方が立ち下がり、入力信号に応じてパルス幅変調された第１の信号及び第２の信号を出力するＤ級増幅回路であって、Ｄ級増幅動作を開始する場合、前記第１の信号及び前記第２の信号のパルス幅をそれぞれ所定の最小値に設定するとともに両者のパルス同士の間隔を所定の最小値に設定した状態で、前記パルス間隔を前記最小値から徐々に増大させ、前記パルス間隔が最大値に達すると、前記第１の信号及び前記第２の信号が互いに逆位相のデューティ比５０％の信号となるまで両者の前記パルス幅を徐々に増大させる信号処理部を有する。

上記Ｄ級増幅回路によれば、Ｄ級増幅動作を開始する場合、前記第１の信号及び前記第２の信号のパルス幅がそれぞれ所定の最小値に設定され、両者のパルス同士の間隔も所定の最小値に設定される。この状態で、前記パルス間隔が前記最小値から徐々に増大する。
前記パルス幅及び前記パルス間隔が共に最小値のとき、前記第１の信号と前記第２の信号との差動信号は比較的高周波の成分を有しており、両者のパルス間隔が広がるにつれて、前記差動信号の周波数成分は徐々に低域へ変化する。すなわち、前記差動信号の周波数成分は徐々に高域から低域へ変化する。前記差動信号の平均値は、前記第１の信号及び前記第２の信号のパルス幅が変化しないため、ほぼ一定となる。
次に、前記第１の信号及び前記第２の信号のパルス間隔が最大値、すなわち両者の位相差がほぼ１８０°に達すると、前記第１の信号及び前記第２の信号が互いに逆位相の信号（デューティ比５０％、位相差１８０°）となるまで両者のパルス幅が徐々に増大する。前記第１の信号及び前記第２の信号のパルス幅が共に増大するため、前記差動信号の平均値の変化は微小となる。
前記第１の信号及び前記第２の信号が互いに逆位相の信号になると、前記第１の信号及び前記第２の信号は共にデューティ比がほぼ５０％のパルス信号となる。

好適に、前記信号処理部は、パルス幅変調部と、入力信号制御部と、パルス幅制御部とを有してよい。
前記パルス幅変調部は、一方が立ち上がると他方が立ち下がり、前記入力信号に応じてパルス幅変調された第１の変調信号及び第２の変調信号を出力する。
前記入力信号制御部は、Ｄ級増幅動作を開始する場合、前記第１の変調信号及び前記第２の変調信号の一方のパルス幅が最小値、他方のパルス幅が最大値になる第１の状態から、両者のパルス幅が等しくなる第２の状態へ、当該パルス幅が徐々に変化するように前記入力信号を制御する。
前記パルス幅制御部は、前記第１の変調信号及び前記第２の変調信号の立ち下がり時点を立ち上がり時点へ近づける又は立ち上がり時点を立ち下がり時点へ近づけることによりパルス幅制御した信号をそれぞれ前記第１の信号及び前記第２の信号として出力するパルス幅制御部であって、Ｄ級増幅動作を開始する場合、前記第１の信号及び前記第２の信号のパルス幅がそれぞれ前記最小値となる第３の状態になるように前記パルス幅制御を行い、前記第２の状態に至ると、当該パルス幅制御を徐々に緩和して解除する。

上記の構成によれば、Ｄ級増幅動作を開始する場合、まず前記第１の変調信号及び前記第２の変調信号の一方のパルス幅が最小値、他方のパルス幅が最大値になるように（第１の状態）、前記入力信号制御部において前記パルス幅変調部の入力信号が制御される。
このとき、前記第１の信号及び前記第２の信号のパルス幅は、それぞれ最小値となる第３の状態になるように前記パルス幅制御部において制御される。
この状態（第１の状態）で、前記入力信号制御部による前記入力信号の制御により、一方の変調信号のパルス幅が前記最小値から徐々に増大にしていくとともに、他方の変調信号のパルス幅が前記最大値から徐々に減少していく。その結果、両者のパルス幅は共に等しくなる（第２の状態）。前記第１の変調信号及び前記第２の変調信号は、一方が立ち上がると他方が立ち下がるため、上記のパルス幅の変化によって、両者の立ち上がり時点及び立ち下がり時点は徐々に離れていき、両者のパルス幅が等しくなると、両者の立ち上がり時点は最も離れた状態になる。立ち上がり時点が最も離れた状態になると、前記第１の信号及び前記第２の信号のパルス間隔は最大値となり、両者の位相差がほぼ１８０°となる。
この状態（第２の状態）で、前記パルス幅制御部によるパルス幅の制御が徐々に緩和され、前記第１の信号及び前記第２の信号のパルス幅は徐々に広くなる。最終的にパルス幅の制御が解除されると、両者のパルス幅はほぼ等しくなる。

好適に、前記パルス幅制御部は、前記第１の信号のパルス幅制御を行う第１のパルス幅制御部と、前記第２の信号のパルス幅制御を行う第２のパルス幅制御部と、制御部とを有してよい。
前記第１のパルス幅制御部及び前記第２のパルス幅制御部は、入力端子の電圧がしきい値より高いと第１のレベルを持ち、当該電圧がしきい値より低いと第２のレベルを持つ前記第１の信号又は前記第２の信号を出力する信号出力部と、前記入力端子に接続され、前記制御部の制御信号に応じて容量値が変化するキャパシタ部と、前記第１の変調信号又は前記第２の変調信号の立ち上がり時点又は立ち下がり時点を検出する検出部と、前記検出部が前記立ち上がり時点又は立ち下がり時点を検出すると、前記入力端子の電圧が前記しきい値より高くなるように前記キャパシタ部を充電し、当該充電の後、前記入力端子の電圧が前記しきい値より低くなるように前記キャパシタ部を一定の電流で放電する充放電部とをそれぞれ有する。
前記制御部は、Ｄ級増幅動作を開始する場合、前記キャパシタ部の容量を第１の値に設定し、前記第２の状態に至ると、前記キャパシタ部の容量が前記第１の値より大きい第２の値へ徐々に変化するように前記制御信号を生成する。

上記の構成によれば、前記検出部において前記第１の変調信号（又は前記第２の変調信号）の立ち上がり時点又は立ち下がり時点が検出されると、前記信号出力部の入力端子の電圧が前記しきい値より高くなるように前記キャパシタ部が充電される。そして当該充電の後、前記入力端子の電圧が前記しきい値より低くなるように前記キャパシタ部が一定の電流で放電される。したがって、前記キャパシタ部の容量が大きくなると、前記入力端子の電圧が前記しきい値より低くなる時間が長くなるため、前記信号出力部から出力される前記第１の信号（又は前記第２の信号）のパルス幅は増大する。
Ｄ級増幅動作を開始する場合において、前記キャパシタ部の容量が第１の値に設定され、前記第１の状態から前記第２の状態まで、この第１の値に保たれるため、このとき前記第１の信号（又は前記第２の信号）のパルス幅は一定となる。
前記第２の状態に至ると、前記制御信号に応じて、前記キャパシタ部の容量が前記第１の値より大きい第２の値へ徐々に変化するため、前記第１の信号（又は前記第２の信号）のパルス幅は徐々に増大する。

他方、Ｄ級増幅動作を停止する場合、前記信号処理部は、前記第１の信号及び前記第２の信号のパルス幅を徐々に減少させて、前記パルス幅をそれぞれ所定の最小値に設定するとともに前記第１の信号及び前記第２の信号のパルス間隔を最大とし、次いで、両者のパルス間隔を最大値から所定の最小値へ徐々に減少させてよい。

上記の構成によれば、Ｄ級増幅動作を停止する場合、前記第１の信号及び前記第２の信号のパルス幅が徐々に減少し、これにより、前記パルス幅がそれぞれ所定の最小値になるとともに前記第１の信号及び前記第２の信号のパルス間隔が最大となる。このとき、前記第１の信号及び前記第２の信号のパルス幅が共に減少するため、前記差動信号の平均値の変化が微小に抑えられる。
そして、前記第１の信号及び前記第２の信号のパルス幅が最小となると、次いで、両者のパルス間隔が最大値から最小値へ徐々に減少する。両者のパルス間隔が最大値のとき、その差動信号は比較的低周波の成分を有しており、両者のパルス間隔が狭まるにつれて、前記差動信号の周波数成分は徐々に高域へ変化する。すなわち、前記差動信号の周波数成分は徐々に低域から高域へ変化する。前記差動信号の平均値は、両者のパルス幅が変化しないため、ほぼ一定となる。

また、Ｄ級増幅動作を停止する場合、前記信号処理部は、前記第１の信号及び前記第２の信号のパルス幅を徐々に減少させる前に、前記第１の信号及び前記第２の信号のパルス幅が徐々に等しくなるように前記入力信号を制御してよい。

上記の構成によれば、Ｄ級増幅動作を停止する場合、前記第１の信号及び前記第２の信号のパルス幅が徐々に等しくなるように前記入力信号が制御される。このとき、前記第１の信号及び前記第２の信号の差動信号の平均値は、両者のパルス幅が近づくにつれて減少し、両者のパルス幅が等しくなるとほぼゼロになる。その後、前記第１の信号及び前記第２の信号のパルス幅が最小値まで徐々に減少するとき、前記差動信号の平均値の変化は微小に抑えられ、平均値ほぼゼロに保たれる。

また、Ｄ級増幅動作を停止する場合においても、前記信号処理部は、パルス幅変調部と、パルス幅制御部と、入力制御部とを有してよい。
この場合、前記パルス幅変調部は、一方が立ち上がると他方が立ち下がり、前記入力信号に応じてパルス幅変調された第１の変調信号及び第２の変調信号を出力する。
前記パルス幅制御部は、前記第１の変調信号及び前記第２の変調信号の立ち下がり時点を立ち上がり時点へ近づける又は立ち上がり時点を立ち下がり時点に近づけることによりパルス幅制御した信号をそれぞれ前記第１の信号及び前記第２の信号として出力するパルス幅制御部であって、Ｄ級増幅動作を停止する場合、前記第１の信号及び前記第２の信号のパルス幅が等しい第４の状態から、両者のパルス幅がそれぞれ所定の最小値となる第３の状態まで、両者のパルス幅を徐々に減少させる。
前記入力信号制御部は、Ｄ級増幅動作を停止する場合、前記第１の変調信号及び前記第２の変調信号のパルス幅が等しくなる第２の状態へ徐々に変化するように前記入力信号を制御し、その後、前記第４の状態から前記第３の状態に至ると、前記第１の変調信号及び前記第２の変調信号の一方のパルス幅が最小値、他方のパルス幅が最大値になる第１の状態へ徐々に変化するように前記入力信号を制御する。

上記の構成によれば、Ｄ級増幅動作を停止する場合、まず、前記第１の変調信号及び前記第２の変調信号のパルス幅が徐々に等しくなるように、前記入力信号制御部において前記入力信号が制御される。前記第１の変調信号及び前記第２の変調信号のパルス幅が等しくなると（第２の状態）、前記第１の信号及び前記第２の信号のパルス幅も等しくなる（第４の状態）。
前記第１の信号及び前記第２の信号のパルス幅が等しくなると（第４の状態）、前記パルス幅制御部のパルス幅制御によって前記第１の信号及び前記第２の信号のパルス幅が徐々に減少し、それぞれ所定の最小値になる（第３の状態）。ここで、前記第１の変調信号及び前記第２の変調信号は、一方が立ち上がると他方が立ち下がる関係にあり、また、前記パルス幅制御部においては、これらの変調信号の立ち下がり時点を立ち上がり時点へ近づける又は立ち上がり時点を立ち下がり時点に近づけることによって前記パルス幅制御が行われるため、前記第１の信号及び前記第２の信号のパルス幅が最小値になると、両者のパルス間隔は最大値になる（第３の状態）。
前記第１の信号及び前記第２の信号のパルス幅が最小値になると（第３の状態）、前記第１の変調信号及び前記第２の変調信号の一方のパルス幅が最小値、他方のパルス幅が最大値になる第１の状態へ徐々に変化するように、前記入力信号制御部において前記入力信号が制御される。前記第１の変調信号及び前記第２の変調信号は、一方が立ち上がると他方が立ち下がる関係にあるため、上記のパルス幅の変化によって、両者の立ち上がり時点は徐々に近づいていき、両者のパルス幅が前記第１の状態へ至ると、両者の立ち上がり時点は最も近づいた状態になる。

本発明の第２の観点に係るＤ級増幅回路は、入力信号に応答して立ち上がりエッジと立ち下がりエッジ及び立ち下がりエッジと立ち上がりエッジとが互いに同期した第１及び第２のパルス幅変調信号を生成するパルス幅変調部と、上記第１及び第２のパルス幅変調信号の立ち上がりエッジ又は立ち下がりエッジにそれぞれ同期した所定のパルス幅を有する第３及び第４のパルス幅変調信号を生成するパルス幅制御部と、上記第３及び第４のパルス幅変調信号を第１及び第２の出力信号として出力する出力部とを有する。
上記パルス幅変調部は、上記第１のパルス幅変調信号のパルス幅が大きく、上記第２のパルス幅変調信号のパルス幅が小さい第１の状態から、上記第１及び第２のパルス幅変調信号のデューティ比がそれぞれ５０％の第２の状態になるように、上記第１及び第２のパルス幅変調信号のパルス幅を徐々に変化させる回路を含む。
上記パルス幅制御部は、上記第３及び第４のパルス幅変調信号のパルス幅が小さい第３の状態から、上記第３及び第４のパルス幅変調信号のデューティ比が５０％の第４の状態になるように、上記第３及び第４のパルス幅変調信号のパルス幅を徐々に制御する回路を含む。
前記Ｄ級増幅回路においては、上記第１及び第２のパルス幅変調信号のパルス幅が上記第１の状態から上記第２の状態に変化することにより、上記第３及び第４のパルス幅変調信号の位相差が小さい状態から１８０°の状態に変化する。また、上記第１及び第２のパルス幅変調信号が上記第１の状態から上記第２の状態に変化し、上記第３及び第４のパルス幅変調信号が上記第３の状態から上記第４の状態に変化することにより、上記第３及び第４のパルス幅変調信号のパルス波形が上記第１及び第２のパルス幅変調信号のパルス波形に等しくなるように制御される。

本発明によれば、Ｄ級増幅動作の開始時や停止時における出力信号の不連続な変化を抑制し、発生する雑音を低減することができる。

図１は、本発明の実施形態に係るＤ級増幅回路の構成の一例を示す図である。
図１に示すＤ級増幅回路は、信号処理部１０と、出力停止回路６−１，６−２と、出力部７−１，７−２とを有する。

信号処理部１０は、入力信号Ｓｉｎに応じてパルス幅変調されたパルス幅変調信号ＰＢ１，ＰＢ２を出力する。パルス幅変調信号ＰＢ１，ＰＢ２は、Ｄ級増幅動作時において、一方が立ち上がると他方が立ち下がる関係（相補的な関係）を有しており、このパルス幅変調信号ＰＢ１，ＰＢ２が後段の出力部（７−１，７−２）において電力増幅されて不図示の負荷（例えばスピーカ）の両極端子に供給される。すなわち、負荷の両極端子には、パルス幅変調信号ＰＢ１，ＰＢ２の差動信号を電力増幅した信号が供給される。

信号処理部１０は、Ｄ級増幅動作の開始時や停止時において、パルス幅変調信号ＰＢ１，ＰＢ２の波形が非スイッチング状態とスイッチング状態との間で変化することにより生じる過渡的な雑音が低減されるように、パルス幅変調信号ＰＢ１，ＰＢ２のパルス幅とパルス間隔を制御する。

Ｄ級増幅動作を開始する場合、信号処理部１０は、パルス幅変調信号ＰＢ１，ＰＢ２のパルス幅をそれぞれ所定の最小値に設定するとともに両者のパルス同士の間隔を所定の最小値に設定した状態で、そのパルス間隔を最小値から徐々に増大させる。そして、パルス間隔が最大値（位相差１８０°）に達すると、パルス幅変調信号ＰＢ１，ＰＢ２が互いに逆位相の信号（デューティ比５０％、位相差１８０°）となるまで両者のパルス幅を徐々に増大させる。
他方、Ｄ級増幅動作を停止する場合、信号処理部１０は、パルス幅変調信号ＰＢ１，ＰＢ２のパルス幅が徐々に等しくなる（デューティ比５０％の逆位相の信号となる）ように（すなわちパルス幅変調信号ＰＢ１，ＰＢ２の差動成分の平均値が徐々にゼロとなるように）入力信号を制御する。両者のパルス幅が等しくなると、信号処理部１０は、パルス幅変調信号ＰＢ１，ＰＢ２のパルス幅を徐々に減少させて、両者のパルス幅をそれぞれ所定の最小値に設定するとともに、両者のパルス間隔を最大（位相差１８０°）とする。次いで、信号処理部１０は、両者のパルス間隔を最大値（位相差１８０°）から所定の最小値へ徐々に減少させる。

この信号処理部１０は、例えば図１に示すように、ミュート部１と、信号発生部２と、切替部ＳＷ１と、パルス幅変調部３と、第１のパルス幅制御部４−１と、第２のパルス幅制御部４−２と、パルス幅制御信号生成部５とを有する。
なお、ミュート部１、信号発生部２及び切替部ＳＷ２を含むユニットは、本発明における入力信号制御部の一実施形態である。
パルス幅変調部３は、本発明におけるパルス幅変調部の一実施形態である。
第１のパルス幅制御部４−１は、本発明における第１のパルス幅制御部の一実施形態である。
第２のパルス幅制御部４−２は、本発明における第２のパルス幅制御部の一実施形態である。
パルス幅制御信号生成部５は、本発明における制御部の一実施形態である。

ミュート部１は、電源をオフするときやＤ級増幅動作を一時的に停止する場合に、入力信号Ｓｉｎのレベルを徐々に基準値に近づけてパルス幅変調信号ＰＡ１，ＰＡ２のデューティ比がそれぞれ５０％となり、かつ両信号の位相差が１８０°となるように制御する。入力信号Ｓｉｎのレベルが基準値になると、パルス幅変調部３から出力されるパルス幅変調信号ＰＡ１，ＰＡ２はデューティ比５０％の互いに逆位相の信号となり、その差動信号の平均値はゼロになる。パルス幅変調信号ＰＡ１，ＰＡ２の差動信号の平均値がゼロになると、後段のパルス幅制御部（４−１，４−２）及び出力部（７−１，７−２）を介して負荷の両端子に供給される信号（出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の差動信号）の平均値もゼロになる。即ち、スピーカを駆動する場合、差動信号の平均値がゼロとなることで無音状態となる。

信号発生部２は、Ｄ級増幅動作の開始時や停止時において入力信号Ｓｉｎの代わりにパルス幅変調部３へ入力する信号Ｓ２を発生する。
Ｄ級増幅動作を開始する場合、信号発生部２は、パルス幅変調信号ＰＡ１のパルス幅が最大値、パルス幅変調信号ＰＡ２のパルス幅が最小値となるように信号Ｓ２を発生する。そして、この状態（第１の状態）から、パルス幅変調信号ＰＡ１，ＰＡ２のパルス幅が互いに等しくなる（デューティ比５０％の互いに逆位相の信号になる）状態（第２の状態）へ徐々にパルス幅が変化するように、信号Ｓ２を変化させる。尚、パルス幅変調信号ＰＡ１のパルス幅が最小値、パルス幅変調信号ＰＡ２のパルス幅が最大値となるように制御するように構成しても良い。
他方、Ｄ級増幅動作を停止する場合、信号発生部２は、パルス幅変調信号ＰＡ１，ＰＡ２がデューティ比５０％の互いに逆位相の信号になるようにミュート部１において入力信号Ｓｉｎのレベルが基準値に設定されると（第２の状態）、ミュート部１と同じレベルの信号Ｓ２を発生してパルス幅変調部３に供給する。そして、パルス幅制御部（４−１，４−２）においてパルス幅変調信号ＰＢ１，ＰＢ２のパルス幅が最小値に設定されると（第３の状態）、パルス幅変調信号ＰＡ１のパルス幅が最大値、パルス幅変調信号ＰＡ２のパルス幅が最小値となるように（第１の状態）、信号Ｓ２のレベルを基準値から徐々に変化させる。

切替部ＳＷ１は、Ｄ級増幅動作時においては入力信号Ｓｉｎをパルス幅変調部３に供給し、Ｄ級増幅動作の開始時や停止時においては、入力信号Ｓｉｎの代わり信号発生部２の信号Ｓ２をパルス幅変調部３に供給する。

第１のパルス幅制御部４−１及び第２のパルス幅制御部４−２は、パルス幅制御信号生成部５の制御信号Ｓ５に応じて、パルス幅変調部３から出力されるパルス幅変調信号ＰＡ１，ＰＡ２のパルス幅を制御する。
すなわち、第１のパルス幅制御部４−１は、制御信号Ｓ５に応じて、パルス幅変調信号ＰＡ１の立ち下がりエッジを立ち上がりエッジに近づけたパルス幅制御された信号を生成し、これをパルス幅変調信号ＰＢ１として出力する。第２のパルス幅制御部４−２は、制御信号Ｓ５に応じて、パルス幅変調信号ＰＡ２の立ち下がりエッジを立ち上がりエッジに近づけたパルス幅制御された信号を生成し、これをパルス幅変調信号ＰＢ２として出力する。尚、第１及び第２のパルス幅制御部４−１，４−２が、パルス幅変調信号ＰＡ１，ＰＡ２の立ち上がりエッジを立ち下がりエッジに近づけたパルス幅制御された信号を生成するように構成してもよい。

図２は、第１のパルス幅制御部４−１及び第２のパルス幅制御部４−２の構成例を示す図である。
図２に例示する第１のパルス幅制御部４−１及び第２のパルス幅制御部４−２は、それぞれ、エッジ検出部４１と、充放電部４２と、キャパシタ部４３と、信号出力部４４と、パルス幅制限部４５とを有する。
図２の例において、第１のパルス幅制御部４−１と第２のパルス幅制御部４−２は同一の構成を有しているため、以下では第１のパルス幅制御部４−１についてのみ説明し、第２のパルス幅制御部４−２については説明を割愛する。

エッジ検出部４１は、パルス幅変調信号ＰＡ１の立ち上がり時点を検出する回路であり、例えば図２に示すように、遅延回路４１１と、インバータ回路４１２と、ＡＮＤ回路４１３とを有する。遅延回路４１１はパルス幅変調信号ＰＡ１を遅延し、インバータ回路４１２は遅延回路４１１の出力信号を論理反転し、ＡＮＤ回路４１３はパルス幅変調信号ＰＡ１とインバータ回路４１２の出力信号との論理積を演算する。
パルス幅変調信号ＰＡ１がローレベルのとき、インバータ回路４１２の出力信号はハイレベルであるため、ＡＮＤ回路４１３の出力信号はローレベルとなる。パルス幅変調信号ＰＡ１がローレベルから立ち上がった直後において、インバータ回路４１２の出力信号は遅延回路４１１の遅延によりハイレベルのままなので、ＡＮＤ回路４１３の出力信号はハイレベルになる。パルス幅変調信号ＰＡ１の立ち上がりエッジから一定の遅延時間を経てインバータ回路４１２の出力信号がローレベルになると、ＡＮＤ回路４１３の出力信号はローレベルになる。パルス幅変調信号ＰＡ１がローレベルになると、インバータ回路４１２の出力信号と無関係にＡＮＤ回路４１３の出力信号はローレベルになる。したがって、図２の回路構成によれば、パルス幅変調信号ＰＡ１の立ち上がりエッジにおいてＡＮＤ回路４１３からハイレベルのパルス信号が出力される。

充放電部４２は、エッジ検出部４１においてパルス幅変調信号ＰＡ１の立ち上がり時点が検出されると、キャパシタ部４３を電源電圧Ｖｄｄへ充電し、その充電後、キャパシタ部４３を一定の電流で基準電位ＧＮＤへ放電する。

図２の例において、充放電部４２は、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ４，Ｑ６と、ＰＭＯＳトランジスタＱ３，Ｑ５と、定電流回路Ｕ１とを有する。ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４は１段目のインバータ回路を構成しており、ＰＭＯＳトランジスタＱ３のソースが電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＱ３のドレインがＮＭＯＳトランジスタＱ４のドレインに接続され、ＮＭＯＳトランジスタＱ４のソースが基準電位ＧＮＤに接続される。ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４のゲートには、ＡＮＤ回路４１３の出力信号が入力される。
ＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ６は２段目のインバータ回路を構成しており、ＰＭＯＳトランジスタＱ５のソースが電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＱ５のドレインがＮＭＯＳトランジスタＱ６のドレインに接続され、ＮＭＯＳトランジスタＱ６のソースがＮＭＯＳトランジスタＱ２を介して基準電位ＧＮＤに接続される。ＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ６のゲートは、１段目のインバータ回路（Ｑ３，Ｑ４）の出力に接続される。
ＮＭＯＳトランジスタＱ１，Ｑ２はカレントミラー回路を構成しており、ＮＭＯＳトランジスタＱ１のドレインとゲートがＮＭＯＳトランジスタＱ２のゲートに接続され、ＮＭＯＳトランジスタＱ１のソースが基準電位ＧＮＤに接続される。
定電流回路Ｕ１は、カレントミラー回路（Ｑ１，Ｑ２）に一定の電流を入力する回路であり、電源電圧ＶｄｄからＮＭＯＳトランジスタＱ１のドレインへ流れる電流を一定に保つ。ＮＭＯＳトランジスタＱ２には、定電流回路Ｕ１の電流値に応じた一定の電流が流れる。
パルス幅変調信号ＰＡ１の立ち上がり時点を示すハイレベルのパルス信号がエッジ検出部４１から出力されると、ＰＭＯＳトランジスタＱ３がオフ、ＮＭＯＳトランジスタＱ４がオンになり、ＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ６のゲートがローレベルになるため、ＰＭＯＳトランジスタＱ５がオン、ＮＭＯＳトランジスタＱ６がオフする。ＰＭＯＳトランジスタＱ５がオンすると、キャパシタ部４３は電源電圧Ｖｄｄへ充電される。エッジ検出部４１の出力がローレベルに戻ると、上記とは逆にＰＭＯＳトランジスタＱ５がオフ、ＮＭＯＳトランジスタＱ６がオンする。ＮＭＯＳトランジスタＱ６がオンすると、キャパシタ部４３はＮＭＯＳトランジスタＱ２に流れる一定の電流によって基準電位ＧＮＤへ放電される。

キャパシタ部４３は、信号出力部４４の入力端子に接続されており、パルス幅制御部５の制御信号Ｓ５に応じて容量値が変化する。キャパシタ部４３は、例えば図２に示すように、並列に接続されたｎ個（ｎは２以上の任意の整数を示す。）のキャパシタＣ１，…，Ｃｎと、スイッチ回路ＳＷ１，…，ＳＷｎとを有する。スイッチ回路ＳＷｉ（ｉは１からｎまでの整数を示す。）は、キャパシタＣｉと直列に接続されており、スイッチ回路ＳＷｉがオフするとキャパシタＣｉは充放電部の他のキャパシタから切り離される。

信号出力部４４は、入力端子の電圧がしきい値より高いとハイレベルとなり、当該電圧がしきい値より低いとローレベルとなるパルス幅変調信号ＰＢ１’を出力する。
信号出力部４４は、例えば図２に示すように２段のインバータ回路を有する。ＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８は１段目のインバータ回路を構成しており、ＰＭＯＳトランジスタＱ７のソースが電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＱ７のドレインがＮＭＯＳトランジスタＱ８のドレインに接続され、ＮＭＯＳトランジスタＱ８のソースが基準電位ＧＮＤに接続される。ＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８のゲートは、キャパシタ部４３の出力に接続される。ＰＭＯＳトランジスタＱ９及びＮＭＯＳトランジスタＱ１０は２段目のインバータ回路を構成しており、ＰＭＯＳトランジスタＱ９のソースが電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＱ９のドレインがＮＭＯＳトランジスタＱ１０のドレインに接続され、ＮＭＯＳトランジスタＱ１０のソースが基準電位ＧＮＤに接続される。ＰＭＯＳトランジスタＱ９及びＮＭＯＳトランジスタＱ１０のゲートは、１段目のインバータ回路（Ｑ７，Ｑ８）の出力に接続される。
パルス幅制限部４５はＡＮＤ回路で構成され、パルス幅変調信号ＰＡ１とパルス幅変調信号ＰＢ１’とを入力し、パルス幅変調信号ＰＢ１を出力する。このパルス幅制限部４５は、パルス幅変調信号ＰＡ１よりも大きなパルス幅の信号が出力されることを防止するものである。

図２に示す第１のパルス幅制御部４−１によれば、エッジ検出部４１においてパルス幅変調信号ＰＡ１の立ち上がり時点が検出されると、ＡＮＤ回路４１３からハイレベルのパルス信号が出力され、ＰＭＯＳトランジスタＱ５がオンする。これにより、キャパシタ部４３に充電電流が流れ込み、信号出力部４４の入力端子の電圧が電源電圧Ｖｄｄへ上昇し、信号出力部４４の出力（パルス幅変調信号ＰＢ１）はハイレベルになる。この充電の後、ＡＮＤ回路４１３の出力がローレベルに戻ると、ＮＭＯＳトランジスタＱ６がオンするため、キャパシタ部４３は一定の電流で放電される。キャパシタ部４３の電圧がしきい値より低くなると、信号出力部４４の出力（パルス幅変調信号ＰＢ１’）はローレベルになる。したがって、制御信号Ｓ５によってキャパシタ部４３の容量が大きくなるように設定されると、信号出力部４４の入力端子の電圧が電源電圧Ｖｄｄからしきい値へ達するまでの時間が長くなるため、信号出力部４４から出力されるパルス幅変調信号ＰＢ１’のパルス幅は増大する。

図３は、第１のパルス幅制御部４−１の動作を説明するための波形図である。
図３（Ａ）はパルス幅変調信号ＰＡ１の波形を示し、図３（Ｂ）はパルス幅変調信号ＰＢ１の波形を示し、図３（Ｃ）は制御信号Ｓ５の設定値の変化を示す。制御信号Ｓ５の設定値とキャパシタ部４３の容量値が比例する場合、図３に示すように、制御信号Ｓ５の設定値が大きくなるほど、パルス幅変調信号ＰＢ１のパルス幅が増大する。

なお、通常のＤ級増幅動作においては、第１のパルス幅制御部４−１及び第２のパルス幅制御部４−２による上述したパルス幅の制御が解除される。この通常のＤ級増幅動作においては、例えば、図２に示すパルス幅制御用の回路ブロックを不図示の信号バイパス回路によってバイパスすることにより、パルス幅変調信号ＰＡ１，ＰＡ２をそのままパルス幅変調信号ＰＢ１，ＰＢ２として出力してもよい。
以上が、図２に示す第１のパルス幅制御部４−１（第２のパルス幅制御部４−２）についての説明である。

図１に戻る。
パルス幅制御信号生成部５は、Ｄ級増幅動作の開始時や停止時においてパルス幅変調信号ＰＢ１，ＰＢ２のパルス幅を制御するための制御信号Ｓ５を生成する。

Ｄ級増幅動作を開始する場合、パルス幅制御信号生成部５は、キャパシタ部４３の容量を所定の最小値に設定するように（すなわちパルス幅変調信号ＰＢ１，ＰＢ２のパルス幅が最小値となるように）制御信号Ｓ５を生成する（第３の状態）。信号発生部２の信号Ｓ２の変化によってパルス幅変調信号ＰＢ１及びＰＢ２のパルス間隔が最大になると（第２の状態）、パルス幅制御信号生成部５は、キャパシタ部４３の容量が所定の最小値から所定の最大値へ徐々に増大するように（すなわちパルス幅変調信号ＰＢ１，ＰＢ２のパルス幅が最小値から最大値（デューティ比５０％）へ徐々に増大するように）制御信号Ｓ５を生成する。キャパシタ部４３の容量が所定の最大値に達すると、パルス幅変調信号ＰＢ１，ＰＢ２のパルス幅はほぼ等しくなり、それぞれのデューティ比がほぼ５０％になる。

他方、Ｄ級増幅動作を停止する場合、パルス幅制御信号生成部５は、ミュート部１の動作によってパルス幅変調信号ＰＡ１，ＰＡ２がデューティ比５０％の互いに逆位相の信号の状態（第２の状態）になった後、キャパシタ部４３の容量が所定の最大値から所定の最小値へ徐々に減少するように（すなわちパルス幅変調信号ＰＢ１，ＰＢ２のパルス幅が最大値（デューティ比５０％）から最小値へ徐々に減少するように）制御信号Ｓ５を生成する。これにより、パルス幅変調信号ＰＢ１，ＰＢ２のパルス幅はそれぞれ所定の最小値となる（第３の状態）。

出力停止回路６−１，６−２は、Ｄ級増幅動作の停止時において出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のスイッチングを停止させる回路である。
出力停止回路６−１は、例えば図１に示すように、スイッチ回路ＳＷ２，ＳＷ３を有する。スイッチ回路ＳＷ２は、第１のパルス幅制御部４−１の出力と出力部７−１の入力との間の信号経路に挿入される。スイッチ回路ＳＷ３は、出力部７−１の入力端子と基準電位ＧＮＤとの間に接続される。
Ｄ級増幅動作を行う場合、スイッチ回路ＳＷ２がオン、スイッチ回路ＳＷ３がオフし、第１のパルス幅制御部４−１の出力と出力部７−１の入力とが接続される。他方、Ｄ級増幅動作を停止する場合、スイッチ回路ＳＷ２がオフ、スイッチ回路ＳＷ３がオンし、第１のパルス幅制御部４−１の出力と出力部７−１の入力とが切り離されて、出力部７−１の入力が基準電位ＧＮＤに固定されるため、出力部７−１のスイッチング動作が停止される。
出力停止回路６−２も、例えば図１に示すように、上述した出力停止回路６−１と同様な構成を有しており、上述と同様に動作する。

出力部７−１，７−２は、パルス幅変調信号ＰＢ１，ＰＢ２に応じたパルス状の出力信号Ｐｏｕｔ１，Ｐｏｕｔ２を発生し、不図示の負荷を駆動する。

ここで、上述した構成を有する図１に示すＤ級増幅回路の動作について、図４及び図５を参照して説明する。

まず、Ｄ級増幅動作の開始時の動作について説明する。
図４は、Ｄ級増幅動作を開始する場合のＤ級増幅回路の動作例を示す波形図である。
まず時刻ｔ１０〜ｔ１１において、切替部ＳＷ１は信号発生部２を選択し、信号発生部２の信号Ｓ２をパルス幅変調部３へ入力する。このとき、信号発生部２は、パルス幅変調信号ＰＡ１の（正の）パルス幅が最大、パルス幅変調信号ＰＡ２の（正の）パルス幅が最小となるように信号Ｓ２のレベルを設定する。また、パルス幅制御信号生成部５は、パルス幅変調信号ＰＢ１，ＰＢ２のパルス幅が共に最小となるように制御信号Ｓ５を生成する。この時刻ｔ１０〜ｔ１１において、出力停止回路６−１，６−２が出力部７−１，７−２のスイッチングを停止するため、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２は基準電位ＧＮＤに固定される。

時刻ｔ１１において、出力停止回路６−１，６−２が出力の停止状態を解除すると、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２はパルス幅変調信号ＰＢ１，ＰＢ２に応じたパルス状の波形となる（図４（Ｅ），（Ｆ））。出力信号Ｐｏｕｔ１のパルスは、パルス幅変調信号ＰＡ１の立ち上がりエッジにおいて発生し、出力信号Ｐｏｕｔ２のパルスは、パルス幅変調信号ＰＡ２の立ち上がりエッジにおいて発生する。時刻ｔ１１付近において、パルス幅変調信号ＰＡ１のパルス幅が最大、パルス幅変調信号ＰＡ２のパルス幅が最小となっているため、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス間隔は最小となる。
出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス間隔が最小のとき、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の差動信号として負荷に供給される駆動信号は、比較的高い周波の成分を多く含んでいる。そのため、例えばオーディオ信号を増幅する場合、雑音成分の多くが可聴周波数帯域の外に排除される。ローパスフィルタ等により高周波成分を除去する場合には、ローパスフィルタを透過する雑音成分のレベルが低減する。
またこのとき、最小値に設定された出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス幅がほぼ等しいものとすると、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の差動信号の平均値はほぼゼロになる。

時刻ｔ１１〜ｔ１２において、信号発生部２は信号２のレベルを最大値から基準値へ徐々に低下させる（図４（Ａ））。これにより、パルス幅変調信号ＰＡ１，ＰＡ２は、それぞれのパルス幅が最大値，最小値の状態（第１の状態）から、ほぼ等しい（デューティ比５０％）状態（第２の状態）へ徐々に変化する（４（Ｂ），（Ｃ））。この変化により、時刻ｔ１１において近接していた出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス間隔は徐々に離れていき、時刻ｔ１２においてパルス間隔は最大となる。パルス間隔が最大になると、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の位相差はほぼ１８０°となる。

次に、時刻ｔ１２〜ｔ１３において、パルス幅制御部５は制御信号Ｓ５の設定値を最小値から最大値へ徐々に増大させる（図４（Ｄ））。これにより、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス幅は最小値から徐々に増大し、時刻ｔ１３において両者はデューティ比５０％の互いに逆位相の信号となる。すなわち、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の位相差がほぼ１８０°、各々のデューティ比がほぼ５０％となり、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２（パルス幅変調信号ＰＢ１，ＰＢ２）の波形とパルス幅変調信号ＰＡ１，ＰＡ２の波形とがほぼ等しくなる。
時刻ｔ１３において、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の差動信号の平均値はほぼゼロに保たれる。

時刻ｔ１３においてパルス幅変調信号ＰＢ１，ＰＢ２の波形とパルス幅変調信号ＰＡ１，ＰＡ２の波形とがほぼ等しくなると、第１のパルス幅制御部４−１及び第２のパルス幅制御部４−２のパルス幅制御が解除される。例えば、不図示の信号バイパス回路のバイパス動作によって、パルス幅変調信号ＰＡ１，ＰＡ２がそのままパルス幅変調信号ＰＢ１，ＰＢ２として出力される。また、切替部ＳＷ１は入力信号Ｓｉｎを選択し、パルス幅変調部３には入力信号Ｓｉｎが入力される。
以降、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２は、一方が立ち上がると他方が立ち下がり、入力信号Ｓｉｎに応じてそれぞれがパルス幅変調された信号となる。

次に、Ｄ級増幅動作の停止時の動作について説明する。
図５は、Ｄ級増幅動作を停止する場合のＤ級増幅回路の動作例を示す波形図である。
まず時刻ｔ２０〜ｔ２１において、ミュート部１が入力信号Ｓｉｎを徐々に基準値へ減衰させて、パルス幅変調信号ＰＡ１，ＰＡ２がデューティ比５０％の互いに逆位相の信号となるように制御する。これにより、パルス幅変調信号ＰＡ１，ＰＡ２は、徐々に等しいパルス幅を持つ状態（第２の状態）となる。このとき、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２は、互いの位相差がほぼ１８０°となり、各々のデューティ比がほぼ５０％になる（図５（Ｅ），（Ｆ））。出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の差動信号の平均値はほぼゼロになる。

次いで時刻ｔ２１において、第１のパルス幅制御部４−１及び第２のパルス幅制御部４−２がパルス幅の制御動作を開始する。パルス幅制御信号生成部５は、制御信号Ｓ５の設定値を最大値から最小値へ徐々に増大させるように制御信号Ｓ５を生成する（図５（Ｄ））。これにより、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス幅は互いに等しい状態（デューティ比５０％）から徐々に減少し、時刻ｔ２２において両者のパルス幅は最小となる（第３の状態）。このとき、第１のパルス幅制御部４−１及び第２のパルス幅制御部４−２は、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の立ち下がりエッジを立ち上がりエッジへ近づけるようにパルス幅を減少させるため、時刻ｔ２２においても出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の位相差はほぼ１８０°に保たれ、両者のパルス間隔は最大になる。
この時刻ｔ２１〜ｔ２２において、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス幅が互いに等しい状態を保ったままで両者のパルス幅を減少させると、この期間において出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の差動信号の平均値はほぼゼロに保たれる。

他方、時刻ｔ２１〜ｔ２２において、切替部ＳＷ１は信号発生部２を選択し、信号発生部２の信号Ｓ２をパルス幅変調部３へ入力する。このとき、信号発生部２は、時刻ｔ２０〜ｔ２１の期間と同様にパルス幅変調信号ＰＡ１，ＰＡ２のパルス幅が等しくなるように、信号Ｓ２のレベルを基準値に設定する。

時刻ｔ２２〜ｔ２３の期間において、信号発生部２が信号Ｓ２のレベルを基準値から最大値へ徐々に変化させる（図５（Ａ））。これにより、パルス幅変調信号ＰＡ１のパルス幅が徐々に増大するとともに、パルス幅変調信号ＰＡ２のパルス幅が徐々に減少し、時刻ｔ２３において、パルス幅変調信号ＰＡ１のパルス幅が最大値になるとともにパルス幅変調信号ＰＡ２のパルス幅が最小値となる（第１の状態）。
時刻２２付近において、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス間隔は最大となっているが、パルス幅変調信号ＰＡ１，ＰＡ２のパルス幅が上記のように変化すると、その立ち上がりエッジに発生する出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルスは徐々に近づいていき、時刻ｔ２３において両者のパルス間隔は最小となる。パルス間隔が近づくほど、出力信号Ｐｏｕｔ１，Ｐｏｕｔの差動信号として負荷に供給される駆動信号は高い周波の成分を多く含むようになる。

出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の各パルス幅と両者のパルス間隔が最小になると、時刻ｔ２３において出力停止回路６−１，６−２が出力部７−１，７−２のスイッチングを停止し、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２は基準電位ＧＮＤに固定される（図５（Ｅ），（Ｆ））。

以上説明したように、本実施形態に係るＤ級増幅回路によれば、Ｄ級増幅動作の開始時や停止時において、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス幅とパルス間隔を徐々に変化させることにより、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２の差動信号として負荷に供給される信号が急激に変化すること防止し、雑音の低減を図ることができる。また、差動出力のパルス間隔を徐々に狭めることでノイズ成分を高周波側の可聴帯域外とすることにより、Ｄ級増幅回路において避けがたいスイッチング開始時における出力の不連続性に起因する雑音を低減することができる。
すなわち、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス幅を一定にしてパルス間隔を徐々に変化させることにより、パルス信号の成分に相当する比較的高い周波成分の変化を抑制できる。また、出力信号Ｐｏｕｔ１，Ｐｏｕｔ２のパルス間隔を一定にしてパルス幅を徐々に変化させることにより、パルス信号の平均値に相当する比較的低い周波数成分の変化を抑制することができる。

なお、本発明は上記の実施形態に限定されるものではなく、種々の改変が可能である。
例えば、図２に示す回路では、キャパシタの放電時間を利用してパルス幅を制御しているが、本発明はこの例に限らない。例えば、クロックの計数値を利用して所望のパルス幅の信号を生成するデジタル回路など、他の種々の回路構成によってパルス幅を制御してよい。

本発明のＤ級増幅回路は、オーディオ信号の増幅器に限定されず、様々な用途の増幅回路に広く適用可能である。

本発明の実施形態に係るＤ級増幅回路の構成の一例を示す図である。 第１のパルス幅制御部及び第２のパルス幅制御部の構成例を示す図である。 第１のパルス幅制御部の動作を説明するための波形図である。 図１に示すＤ級増幅回路においてＤ級増幅動作を開始する場合の動作例を示す波形図である。 図１に示すＤ級増幅回路においてＤ級増幅動作を停止する場合の動作例を示す波形図である。 Ｄ級増幅回路における起動時及び停止時の出力信号の変化を説明するための波形図である。

符号の説明

１…ミュート部、２…信号発生部、ＳＷ１…切替部、３…パルス幅変調部、４−１…第１のパルス幅制御部、４−２…第２のパルス幅制御部、４１…エッジ検出部、４２…充放電部、４３…キャパシタ部、４４…信号出力部、４５…パルス幅制限部、５…パルス幅制御信号生成部、６−１，６−２…出力停止回路、７−１，７−２…出力部

Claims (7)

1. Ｄ級増幅動作時に、一方が立ち上がると他方が立ち下がり、入力信号に応じてパルス幅変調された第１の信号及び第２の信号を出力するＤ級増幅回路であって、
   Ｄ級増幅動作を開始する場合、前記第１の信号及び前記第２の信号のパルス幅をそれぞれ所定の最小値に設定するとともに両者のパルス同士の間隔を所定の最小値に設定した状態で、前記パルス間隔を前記最小値から徐々に増大させ、前記パルス間隔が最大値に達すると、前記第１の信号及び前記第２の信号が互いに逆位相のデューティ比５０％の信号となるまで両者の前記パルス幅を徐々に増大させる信号処理部を有する、
   Ｄ級増幅回路。
2. 前記信号処理部は、
   一方が立ち上がると他方が立ち下がり、前記入力信号に応じてパルス幅変調された第１の変調信号及び第２の変調信号を出力するパルス幅変調部と、
   Ｄ級増幅動作を開始する場合、前記第１の変調信号及び前記第２の変調信号の一方のパルス幅が最小値、他方のパルス幅が最大値になる第１の状態から、両者のパルス幅が等しくなる第２の状態へ、当該パルス幅が徐々に変化するように前記入力信号を制御する入力信号制御部と、
   前記第１の変調信号及び前記第２の変調信号の立ち下がり時点を立ち上がり時点へ近づける又は立ち上がり時点を立ち下がり時点へ近づけることによりパルス幅制御した信号をそれぞれ前記第１の信号及び前記第２の信号として出力するパルス幅制御部であって、Ｄ級増幅動作を開始する場合、前記第１の信号及び前記第２の信号のパルス幅がそれぞれ最小値となる第３の状態になるように前記パルス幅制御を行い、前記第２の状態に至ると、当該パルス幅制御を徐々に緩和して解除するパルス幅制御部と
   を有する、
   請求項１に記載のＤ級増幅回路。
3. 前記パルス幅制御部は、
   前記第１の信号のパルス幅制御を行う第１のパルス幅制御部と、
   前記第２の信号のパルス幅制御を行う第２のパルス幅制御部と、
   制御部と
   を有し、
   前記第１のパルス幅制御部及び前記第２のパルス幅制御部は、
   入力端子の電圧がしきい値より高いと第１のレベルを持ち、当該電圧がしきい値より低いと第２のレベルを持つ前記第１の信号又は前記第２の信号を出力する信号出力部と、
   前記入力端子に接続され、前記制御部の制御信号に応じて容量値が変化するキャパシタ部と、
   前記第１の変調信号又は前記第２の変調信号の立ち上がり時点又は立ち下がり時点を検出する検出部と、
   前記検出部が前記立ち上がり時点又は立ち下がり時点を検出すると、前記入力端子の電圧が前記しきい値より高くなるように前記キャパシタ部を充電し、当該充電の後、前記入力端子の電圧が前記しきい値より低くなるように前記キャパシタ部を一定の電流で放電する充放電部と
   をそれぞれ有し、
   前記制御部は、Ｄ級増幅動作を開始する場合、前記キャパシタ部の容量を第１の値に設定し、前記第２の状態に至ると、前記キャパシタ部の容量が前記第１の値より大きい第２の値へ徐々に変化するように前記制御信号を生成する、
   請求項２に記載のＤ級増幅回路。
4. 前記信号処理部は、Ｄ級増幅動作を停止する場合、前記第１の信号及び前記第２の信号のパルス幅を徐々に減少させて、前記パルス幅をそれぞれ所定の最小値に設定するとともに前記第１の信号及び前記第２の信号のパルス間隔を最大とし、次いで、両者のパルス間隔を最大値から所定の最小値へ徐々に減少させる、
   請求項１に記載のＤ級増幅回路。
5. 前記信号処理部は、Ｄ級増幅動作を停止する場合、前記第１の信号及び前記第２の信号のパルス幅を徐々に減少させる前に、前記第１の信号及び前記第２の信号のパルス幅が徐々に等しくなるように前記入力信号を制御する、
   請求項３に記載のＤ級増幅回路。
6. 前記信号処理部は、
   一方が立ち上がると他方が立ち下がり、前記入力信号に応じてパルス幅変調された第１の変調信号及び第２の変調信号を出力するパルス幅変調部と、
   前記第１の変調信号及び前記第２の変調信号の立ち下がり時点を立ち上がり時点へ近づける又は立ち上がり時点を立ち下がり時点に近づけることによりパルス幅制御した信号をそれぞれ前記第１の信号及び前記第２の信号として出力するパルス幅制御部であって、Ｄ級増幅動作を停止する場合、前記第１の信号及び前記第２の信号のパルス幅が等しい第４の状態から、両者のパルス幅がそれぞれ所定の最小値となる第３の状態まで、両者のパルス幅を徐々に減少させるパルス幅制御部と、
   Ｄ級増幅動作を停止する場合、前記第１の変調信号及び前記第２の変調信号のパルス幅が等しくなる第２の状態へ徐々に変化するように前記入力信号を制御し、その後、前記第４の状態から前記第３の状態に至ると、前記第１の変調信号及び前記第２の変調信号の一方のパルス幅が最小値、他方のパルス幅が最大値になる第１の状態へ徐々に変化するように前記入力信号を制御する入力信号制御部と
   を有する、
   請求項５に記載のＤ級増幅回路。
7. 入力信号に応答して立ち上がりエッジと立ち下がりエッジ及び立ち下がりエッジと立ち上がりエッジとが互いに同期した第１及び第２のパルス幅変調信号を生成するパルス幅変調信号生成部と、
   上記第１及び第２のパルス幅変調信号の立ち上がりエッジ又は立ち下がりエッジにそれぞれ同期した所定のパルス幅を有する第３及び第４のパルス幅変調信号を生成するパルス幅制御部と、
   上記第３及び第４のパルス幅変調信号を第１及び第２の出力信号として出力する出力部と、
   を有するＤ級増幅回路であって、
   上記パルス幅変調信号生成部が、上記第１のパルス幅変調信号のパルス幅が大きく、上記第２のパルス幅変調信号のパルス幅が小さい第１の状態から、上記第１及び第２のパルス幅変調信号のデューティ比がそれぞれ５０％の第２の状態になるように、上記第１及び第２のパルス幅変調信号のパルス幅を徐々に変化させる回路を含み、
   上記パルス幅制御部が、上記第３及び第４のパルス幅変調信号のパルス幅が小さい第３の状態から、上記第３及び第４のパルス幅変調信号のデューティ比が５０％の第４の状態になるように、上記第３及び第４のパルス幅変調信号のパルス幅を徐々に制御する回路を含み、
   上記第１及び第２のパルス幅変調信号のパルス幅が上記第１の状態から上記第２の状態に変化することにより、上記第３及び第４のパルス幅変調信号の位相差が小さい状態から１８０°の状態に変化し、
   上記第１及び第２のパルス幅変調信号が上記第１の状態から上記第２の状態に変化し、上記第３及び第４のパルス幅変調信号が上記第３の状態から上記第４の状態に変化することにより、上記第３及び第４のパルス幅変調信号のパルス波形が上記第１及び第２のパルス幅変調信号のパルス波形に等しくなるように制御される
   Ｄ級増幅回路。