JP2016123061A

JP2016123061A - 差動信号を利用したアナログ信号生成装置および方法

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Publication number: JP2016123061A
Application number: JP2014263636A
Authority: JP
Inventors: 博之土屋; Hiroyuki Tsuchiya; 武石　永一; Eiichi Takeishi; 永一武石
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2014-12-25
Filing date: 2014-12-25
Publication date: 2016-07-07
Anticipated expiration: 2034-12-25
Also published as: US20160191070A1; US9559678B2; JP6172580B2

Abstract

【課題】電子楽器などに適用される１ビットＤＡ変換器などにおいて、電源オン時およびシャットダウン時などにおけるノイズの発生を防ぐことができる技術を提供することを目的とする。【解決手段】変換手段で入力信号の波高値をパルス列の粗密で表現する１ビット信号に変換し、差動化手段で該１ビット信号に基づいて生成した差動信号ＯＵＴ＋とＯＵＴ−からアナログ信号を生成するものにおいて、ミュート・オフの指示を入力し、変換手段からデューティー比５０％で１と０とを繰り返す１ビット信号が出力されているとき、差動化手段を、最初はＯＵＴ＋信号およびＯＵＴ−信号が共に０を持続する状態とさせ、該状態から徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を増加させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が目標の時間長になるように制御する。【選択図】図４

Description

この発明は、電子楽器などの電源のオン／オフ時やリセット時などにおいてノイズの発生を押さえることができる、アナログデジタル変換器などに適用できる、差動信号を利用したアナログ信号生成装置および方法に関する。

１ビットデジタルアナログ（ＤＡ）変換器は、例えば電子楽器等の各種の音響機器において、生成・加工したデジタル音響信号をアナログ音響信号に変換して出力する際に広く用いられている。１ビットＤＡ変換器では、元波形の波高値がパルス列の粗密で表された１ビット信号をローパスフィルタ（ＬＰＦ）にてフィルタリングしてアナログ信号を生成する。近年では、生成したデジタル音響信号を高いサンプリング周波数でオーバーサンプリングして量子化雑音を広い周波数帯域に分布させ、ΔΣ変調器でノイズシェーピングすることで量子化雑音を周波数帯域の低域で低く高域で高いノイズに整形して、可聴周波数帯域のノイズレベルを低減する技術が知られている（例えば、特許文献１参照）。

また、ＤＡ変換器において、正相信号と逆相信号からなる差動信号を利用してアナログ信号を生成するものも知られている。上述のΔΣ変調器は１ビットスイッチングアンプにも用いられるが、その際、ΔΣ変調器の出力である１ビット信号から差動信号を生成し、該差動信号からパワースイッチおよびＬＰＦにてアナログ信号を生成したり、ΔΣ変調器をフル差動回路で構成することも行われている。

特開平１１−１２２１１２号公報

上述の従来の１ビットＤＡ変換器における１ビット信号は、元波形の波高値をパルス列の粗密で表すものであり、無音の状態では、パルスを出すタイミングと出さないタイミングが交互に均等の割合で（デューティー比が５０％）出現する信号である。

通常、電子楽器が電源オフからオンされたときは、装置内部に全く通電されていない状態から通電が開始されるが、その際、最初は無音状態で動作が開始する。そのため、通電されていない状態から、パルスを出すタイミングと出さないタイミングが交互に均等の割合で出現する１ビット信号が出力される状態に突然移行することになり、これがノイズになる場合がある。逆に、電源オンからシャットダウンするときも同様である。

本発明は、電子楽器などに適用される１ビットＤＡ変換器などにおいて、電源オン時およびシャットダウン時などにおけるノイズの発生を防ぐことができる技術を提供することを目的とする。

上記目的を達成するため、請求項１に係る差動信号を利用したアナログ信号生成装置は、入力信号を、その波高値がパルス列の粗密で表現された１ビット信号またはその波高値がパルスの１の時間長で表現された１ビット信号に変換する変換手段と、前記１ビット信号に基づいて正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号を生成する差動化手段と、前記差動信号を入力し、該差動信号に基づくアナログ信号を出力するフィルタ手段と、ミュート・オフの指示を入力する手段と、前記ミュート・オフの指示を受け、前記差動化手段を、最初はＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に０である状態から、徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を増加させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に目標の時間長になるように制御する制御手段とを備えることを特徴とする。

請求項２に係る差動信号を利用したアナログ信号生成装置は、入力信号を、その波高値がパルス列の粗密で表現された１ビット信号またはその波高値がパルスの１の時間長で表現された１ビット信号に変換する変換手段と、前記１ビット信号に基づいて正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号を生成する差動化手段と、前記差動信号を入力し、該差動信号に基づくアナログ信号を出力するフィルタ手段と、ミュート・オンの指示を入力する手段と、前記ミュート・オンの指示を受け、前記差動化手段を、ＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に目標の時間長である状態から、徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を減少させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に０である状態となるように制御する制御手段とを備えることを特徴とする。

請求項３に係る発明は、請求項１または２に記載の差動信号を利用したアナログ信号生成装置において、前記制御手段は、前記差動化手段を、所定時間間隔で段階的に前記ＯＵＴ＋信号およびＯＵＴ−信号のパルス幅を増加または減少させるように、制御することを特徴とする。

請求項４に係る発明は、請求項３に記載の差動信号を利用したアナログ信号生成装置において、さらに、モードを指定する手段を備え、前記段階的にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅を増加または減少させる際の各段階のパルス幅の時間長を、前記指定されたモードに応じて決定することを特徴とする。

請求項５に係る発明は、波高値がパルス列の粗密で表現された１ビット信号または波高値がパルスの１の時間長で表現された１ビット信号に基づいて正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号を生成し、フィルタリング処理してアナログ信号を出力するアナログ信号生成装置に適用するアナログ信号生成方法であって、ミュート・オフの指示を入力したとき、最初は前記ＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に０である状態から徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を増加させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に目標の時間長になるように制御することを特徴とする。

請求項６に係る発明は、波高値がパルス列の粗密で表現された１ビット信号または波高値がパルスの１の時間長で表現された１ビット信号に基づいて正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号を生成し、フィルタリング処理してアナログ信号を出力するアナログ信号生成装置に適用するアナログ信号生成方法であって、ミュート・オンの指示を入力したとき、前記ＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に目標の時間長である状態から、徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を減少させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に０である状態となるように制御することを特徴とする。

本発明によれば、入力信号の波高値をパルス列の粗密で表現する１ビット信号に変換し、該１ビット信号に基づいて生成した差動信号からアナログ信号を生成するものにおいて、電源オン時およびシャットダウン時などにおけるノイズの発生を防ぐことができる。本発明は、例えば１ビットＤＡ変換器や１ビットスイッチングアンプなどに適用して好適なものである。

この発明を適用した一実施形態である電子楽器のハードウェア構成図音信号生成部とサウンドシステムの内部構成図通常使用時での無音の状態のタイムチャート図電源投入直後のタイムチャート図シャットダウン指示直後のタイムチャート図差動化処理部の内部構成図制御部のミュート・オフ時処理およびミュート・オン時処理のフローチャートモード０のパルス幅の制御例を示す図モード５のパルス幅の制御例を示す図

以下、図面を用いて本発明の実施の形態を説明する。

図１は、本発明の差動信号を利用したアナログ信号生成装置を適用した一実施形態である電子楽器のハードウェア構成を示す。中央処理装置（ＣＰＵ）１０１は、ＲＯＭ１０２やＲＡＭ１０３に記憶されている制御プログラムを実行することにより、本電子楽器全体の動作を制御する。ＲＯＭ（リードオンリメモリ）１０２は、電源投入時のスタートアップルーチンや低レベルＩ／Ｏ処理を司るＢＩＯＳ（Basic Input/Output System）およびＣＰＵ１０１が実行する制御プログラムや各種データを格納する不揮発性メモリである。ＲＡＭ（ランダムアクセスメモリ）１０３は、各種のワーク領域として使用する揮発性メモリである。記憶装置１０４には、ＣＰＵ１０１が実行するプログラムや、音信号生成部１０８が楽音信号を生成するために利用する波形サンプルデータなどが記憶されている。通信インターフェース（Ｉ／Ｆ）１０５は、各種の外部機器を接続するためのインターフェースである。

操作部１０６は、ユーザが演奏操作するためのキーボードなどの演奏操作子、およびユーザがこの電子楽器に各種の指示を与えるために外部パネル上に設けられた各種のスイッチなどである。表示部１０７は、ＣＰＵ１０１からの指示に基づいて、与えられた各種の情報を表示するディスプレイである。音信号生成部１０８は、ＣＰＵ１０１からの指示に応じて楽音生成処理を行い、デジタル楽音信号を出力する。音信号生成部１０８は１つの半導体チップである音源ＬＳＩ（Large Scale Integrated-circuit）から構成されている。サウンドシステム１０９は、音信号生成部１０８から出力されたデジタル楽音信号をアナログ音響信号に変換して出力する。

図２は、音信号生成部１０８とサウンドシステム１０９の内部構成を示すブロック図である。音源部２０１は、ＣＰＵ１０１からの指示に基づいてデジタル楽音信号を生成する。ここでは、サンプリング周波数をＦｓとし、該サンプリング周波数Ｆｓに基づくサンプリング周期（１ＤＡＣサイクル）毎に１サンプル（２４ビットのパラレルデータ）が出力されるデジタル楽音信号（ＰＣＭ信号）とする。なお、説明の便宜のため、周波数Ｆｓのクロック信号を「サンプリングクロックＦｓ」と呼ぶものとする。

ΔΣ変調部２０２は、該デジタル楽音信号を入力し、ΔΣ変調して、１９２Ｆｓまたは３８４Ｆｓの１ビット信号を出力する。ΔΣ変調は、従来より知られている技術であり、入力信号に対してオーバーサンプリングとノイズシェーピングを施すことで、該入力信号の波高値がパルス列の粗密で表現された１ビット信号を出力する。「１９２Ｆｓの１ビット信号」とは、元の入力信号のサンプリング周波数Ｆｓの１９２倍の周波数１９２Ｆｓのクロック信号に基づき、該クロック信号のサンプリング周期の時間長で１を保持するパルス信号の粗密で元の入力信号の波高値を表現する信号である。「３８４Ｆｓの１ビット信号」とは、元の入力信号のサンプリング周波数Ｆｓの３８４倍の周波数３８４Ｆｓのクロック信号に基づき、該クロック信号のサンプリング周期の時間長で１を保持するパルス信号の粗密で元の入力信号の波高値を表現する信号である。１９２Ｆｓと３８４Ｆｓのどちらが適用されるかは、指定されているモードによる。モードについては後述する。なお、説明の便宜のため、周波数１９２Ｆｓのクロック信号を「クロック信号１９２Ｆｓ」と呼び、周波数３８４Ｆｓのクロック信号を「クロック信号３８４Ｆｓ」と呼ぶものとする。

差動化処理部２０３は、入力した１９２Ｆｓまたは３８４Ｆｓの１ビット信号を正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号に変換・出力する。制御部２０４は、差動化処理部２０３で生成する差動信号ＯＵＴ＋，ＯＵＴ−のパルスのパルス幅（デューティー比）を制御する。この制御の詳細については後述する。サウンドシステム１０９内のアナログＬＰＦ２０５は、オペアンプを使用したローパスフィルタであり、差動信号ＯＵＴ＋，ＯＵＴ−の高周波数成分を除去してアナログ信号を生成する。パワーアンプ２０６は、該アナログ信号を電力増幅して出力する。

上記ΔΣ変調部２０２、差動化処理部２０３、制御部２０４、およびアナログＬＰＦ２０５により、音源部２０１で生成したデジタル楽音信号をアナログ信号に変換するＤＡ変換器が構成されている。なお、ここではモノラル１系統の出力で説明するが、ステレオ出力や多ｃｈ出力ではその分の信号線が必要である。

図３は、図１，２の構成における通常使用時での無音の状態のタイムチャートを示す。「通常使用時」とは、電源投入後に十分な時間が経過して安定して無音状態で動作していることを意味している。３０１は、通常使用時で無音状態の場合のΔΣ変調部２０２からの出力信号を示す。この出力信号は、１と０とが同じ割合で交互に出力される信号（デューティー比が５０％）である。サンプリング周波数Ｆｓが44.1KHzであり、出力信号３０１が１９２Ｆｓの１ビット信号であるとすると、出力信号３０１の０の期間３１１の時間長と１の期間３１２の時間長は何れもクロック信号１９２Ｆｓの周期長、すなわち1／(44.1×10³×192）秒である。

３０２と３０３は、ΔΣ変調部２０２からの出力信号３０１に対して差動化処理部２０３による差動化処理を施した結果の差動信号を示し、通常使用時の無音状態におけるＯＵＴ＋信号およびＯＵＴ−信号を示す。ＯＵＴ＋信号３０２は、出力信号３０１が１の期間でほぼ１となる信号とされる（例えば期間３１２に対する期間３１３）。ＯＵＴ−信号３０３は、出力信号３０１が０の期間でほぼ１となる信号とされる（例えば期間３１１に対する期間３１４）。

ただし、ＯＵＴ＋信号やＯＵＴ−信号として実際の信号線を流れるパルスは、図の３０４や３０５に示すように暫減したり暫増したりする信号となる。そのため、本実施形態の装置では、後段の回路でこのような差動信号ＯＵＴ＋，ＯＵＴ−に基づく動作が問題なく行われるように、所定のマージン（余裕分あるいは遊び）を持たせている。すなわち、ＯＵＴ＋信号３０２では、出力信号３０１が１となる期間３１２の開始時点直後と終了時点直前にマージン３２１，３２２を設け、ＯＵＴ−信号３０３では、出力信号３０１が０となる期間３１１の開始時点直後と終了時点直前にマージン３２３，３２４を設けている。どの程度の時間長のマージンを持たせるかは、指定されたモードに応じて決定される。モードは、ＣＰＵ１０１あるいは所定のロジック回路により指定される。また、このようなマージンを設ける制御、言い替えると差動信号ＯＵＴ＋，ＯＵＴ−それぞれのパルス幅の制御は、制御部２０４により実現する。

ここでモード（Mode）について説明する。本実施形態の装置では、モード０〜７の８つのモードが択一的に設定可能である。モードは、ΔΣ変調部２０２および差動化処理部２０３の動作周波数と、上述のＯＵＴ＋信号３０２およびＯＵＴ−信号３０３のマージン３２１〜３２４の大きさを決める「割合」を規定する。この「割合」は、通常使用時での無音状態におけるΔΣ変調部２０２の出力信号のパルス幅（図３の３１２の時間長、３１１の時間長でも同じである）に対するＯＵＴ＋信号のパルス幅（図３の３１３の時間長、ＯＵＴ−信号のパルス幅３１４でも同じである）の割合で表すものとし、これを「制御割合」と呼ぶ。

例えば、モード０が指定されると、ΔΣ変調部２０２および差動化処理部２０３の動作周波数は１９２Ｆｓとされ、制御割合は87.5％と設定される。制御割合が87.5％とは、図３の「時間長３１４÷時間長３１１」や「時間長３１３÷時間長３１２」の割合が87.5％に調整されることを示している。また、モード５が指定されると、ΔΣ変調部２０２および差動化処理部２０３の動作周波数は３８４Ｆｓとされ、制御割合は50.0％と設定される。他のモードについては説明を省略するが、何れのモードも予め上記動作周波数と制御割合が決められている。

なお、図３では無音状態のタイムチャートで説明したが、音源部２０１が有音の楽音信号を生成・出力した場合も、差動信号ＯＵＴ＋，ＯＵＴ−のパルス幅は、指定されているモードに応じた制御割合で調整されるものである。

本実施形態の装置において、電源オン直後は、通電されていない状態から通電が開始され無音状態の図３の状態となるが、この際、上述の「発明が解決しようとする課題」の欄で述べたように、突然図３のΔΣ変調部２０２の出力信号や差動信号ＯＵＴ＋，ＯＵＴ−が出力されることにより、ノイズが発生することがある。そこで、本実施形態では、電源オン直後に、上記制御部２０４による制御割合の調整機能を利用してノイズの低減を実現する。シャットダウンが指示された場合も、同様に制御割合の調整機能を利用してノイズの低減を実現する。

図４は、本実施形態の装置の電源投入直後のタイムチャートを示す。４１１は時間の進行方向を示し、時点４１２で電源オンされ、時点４１３でΔΣ変調部２０２が無音状態の出力信号の出力を開始する。４０１はΔΣ変調部２０２から出力される無音状態での出力信号であり、図３の３０１と同じ信号である。パルス幅４２４は、指定されたモードに応じて、動作周波数が１９２Ｆｓなら1/(Fs×192)秒、３８４Ｆｓなら1/(Fs×384)秒となる。

本実施形態では、電源オン直後にΔΣ変調部２０２から出力される無音状態での出力信号４０１の出力が開始されたとき、すぐに図３のＯＵＴ＋信号３０２とＯＵＴ−信号３０３を出力開始するのではなく、制御部２０４による制御割合の調整機能を利用して、徐々に図３のＯＵＴ＋信号３０２とＯＵＴ−信号３０３の状態に近づけていく。その近づけ方と最終的に到達させる制御割合はモードに応じて決定される。例えば、モード０が指定されている場合は、出力信号４０１の出力が開始された時点４１３から、まず期間４２１では制御割合０％としてＯＵＴ＋信号とＯＵＴ−信号のパルス幅を制御する。０％であるのでＯＵＴ＋とＯＵＴ−は共に０のままである。次の期間４２２では制御割合12.5％としてＯＵＴ＋信号とＯＵＴ−信号のパルス幅を制御する。以下同様にして、制御割合を、モード０の最終的な制御割合の値87.5％に徐々に近づけていく。４２３は制御割合87.5％に至った期間を示す。これ以後は、モード０での最終的な制御割合87.5％が維持され、無音状態でなく音入力がありＯＵＴ＋信号とＯＵＴ−信号のパルス密度が変化しても、それらのパルス幅については制御割合87.5％が維持される。

図５は、シャットダウンの指示があったときのタイムチャートを示す。５１１は時間の進行方向を示し、時点５１２でシャットダウンが指示され、時点５１３で無音状態に移行する。これにより、ΔΣ変調部２０２は無音状態の出力信号の出力を開始する。５０１はΔΣ変調部２０２から出力される無音状態での出力信号であり、図３の３０１と同じ信号である。パルス幅５２４は、指定されていたモードに応じて、動作周波数が１９２Ｆｓなら1/(Fs×192)秒、３８４Ｆｓなら1/(Fs×384)秒となる。

本実施形態では、シャットダウン指示５１２の後にすぐに電源オフにするのではなく、まず時点５１３からΔΣ変調部２０２が無音状態の出力信号５０１を出力する状態に移行し、制御部２０４による制御割合の調整機能を利用して、徐々にＯＵＴ＋信号とＯＵＴ−信号が常時０となる状態に近づけていく。その近づけ方はモードに応じて決定される。例えば、モード０が指定されている場合は、出力信号５０１の無音状態の出力が開始された時点５１３から、まず期間５２１では制御割合87.5％のままでＯＵＴ＋信号とＯＵＴ−信号のパルス幅を制御する。次の期間５２２では制御割合75.0％としてＯＵＴ＋信号とＯＵＴ−信号のパルス幅を制御する。以下同様にして、制御割合を、最終的な制御割合の値０％に徐々に近づけていく。５２３は制御割合０％に至った期間を示す。この期間５２３が終了した時点５１４の後、装置の電源をオフする。

図６は、差動化処理部２０３とその周辺回路の詳細な内部構成を示す。差動化処理部２０３は、反転器６０１およびパルス幅調整器６０２，６０３を備える。ΔΣ変調部２０２は、モードを指定するモード情報を入力し、指定されたモードに応じたクロック信号１９２Ｆｓまたは３８４Ｆｓに基づいてΔΣ変調を実行し、１９２Ｆｓの１ビット信号または３８４Ｆｓの１ビット信号を出力する。ΔΣ変調部２０２の出力信号は、パルス幅調整部６０２と反転器６０１に入力する。反転器６０１は、該出力信号の０と１とを反転する。反転した信号はパルス幅調整部６０３に入力する。

パルス幅調整部６０２は、制御部２０４から出力されるステージ情報に基づいてΔΣ変調部２０２の出力信号のパルス幅を調整し、正相のＯＵＴ＋信号を生成して出力する。同様に、パルス幅調整部６０３は、制御部２０４から出力されるステージ情報に基づいて反転器６０１の出力信号のパルス幅を調整し、逆相のＯＵＴ−信号を生成して出力する。パルス幅調整部６０２，６０３は、マスタークロックを用いてパルス幅調整処理を行う。マスタークロックは、サンプリングクロックＦｓを１９２×８逓倍したクロック信号（あるいはサンプリングクロックＦｓを３８４×４逓倍しても同じ）である。もちろんマスタークロックを分周することでサンプリングクロックＦｓを生成してもよい。

制御部２０４には、動作クロックとしてのサンプリングクロックＦｓのほか、ＣＰＵ１０１あるいは所定のロジック回路から出力されたモード情報およびミュート・オン／オフ情報が入力する。モード情報はモードを指定する番号である。ミュート・オン／オフ情報は、ミュート・オンまたはミュート・オフを指示する情報である。ミュート・オフは、ミュート・オンの状態から、図４で説明した時点４１３から４１４の段階的な処理、すなわち差動信号ＯＵＴ＋，ＯＵＴ−のパルス幅の制御割合を０％から段階的にモードに応じた到達目標の制御割合になるように制御する処理を行って、ミュートを解除することを指示する情報である。逆に、ミュート・オンは、ミュート・オフの状態から、図５で説明した時点５１３から５１４の段階的な処理、すなわち差動信号ＯＵＴ＋，ＯＵＴ−のパルス幅の制御割合を、その時点のモードに応じた制御割合から段階的に０％になるように制御する処理を行って、ミュートを完了させることを指示する情報である。

制御部２０４は、指定されたモード情報とミュート・オン／オフ情報に応じて、上述のパルス幅の段階的な制御が実現されるように、ステージ（stage）情報をパルス幅調整部６０２，６０３に出力する。ステージ情報は、制御割合を指定する情報である。指定できる制御割合の選択肢は、０％、12.5％、25.0％、…、87.5％、100.0％の９段階である。これらの各段階に対応するステージ情報を、順にstage0〜8とする。stage0は制御割合を０％に調整することを指示し、stage1は制御割合を12.5％に調整することを指示し、…、stage7は制御割合を87.5％に調整することを指示し、stage8は制御割合を100.0％に調整することを指示するものである。

図７（ａ）は、制御部２０４におけるミュート・オフ時の処理手順を示す。この処理は、例えば電源オン時直後にミュート・オフが指定されたとき、制御部２０４により実行される。

まず制御部２０４は、ステップ７０１で、初期ステージ情報としてstage0をパルス幅調整部６０２，６０３に出力する。これにより、例えば図４の例で言えば、期間４２１が開始され、制御割合０％でパルス幅が調整された差動信号ＯＵＴ＋，ＯＵＴ−が出力される。次にステップ７０２でカウンタＣＮＴを０に初期化し、ステップ７０３でカウンタＣＮＴをカウントアップする。このカウントアップは、サンプリングクロックＦｓのクロックパルス毎のカウントアップ、すなわち次のサンプリングクロックＦｓのクロックパルスを待ってカウントアップするものである。ステップ７０４で、カウンタＣＮＴが所定値に至ったかを判定し、至っていないときはステップ７０３に戻ってカウントアップを続ける。ＣＮＴ＝６４に至ったときは、ステップ７０５に進む。本実施形態では、ステップ７０４の所定値は６４としている。すなわち、ステップ７０２の時点からほぼサンプリング周期の６４倍の期間が経過するとステップ７０５に進む。

ステップ７０５では、指定されているモードに応じた順番で次のステージ情報（昇順）を出力する。例えば、モード０では、制御割合を０％→12.5％→25.0％→37.5％→50.0％→62.5％→75.0％→87.5％と段階的に移行させるため、これに対応するステージ情報をstage0→stage1→stage2→stage3→stage4→stage5→stage6→stage7の昇順で切り替えていく。従って、この順に従い、ステップ７０５に至ったとき、現ステージがstage0ならstage1に、現ステージがstage1ならstage2に、…というように次ステージへと切り替えていく。ステップ７０６で、現モードの目標のステージ（例えばモード０ではstage7が目標）に至ったか判定し、未だ目標ステージに至っていなければステップ７０２に戻って次ステージへの移行の処理を続ける。目標ステージに至ったら、ミュート・オフが完了したということであるから処理を終了する。

図７（ｂ）は、制御部２０４におけるミュート・オン時の処理手順を示す。この処理は、例えばシャットダウン指示の直後にミュート・オンが指定されたとき、制御部２０４により実行される。

制御部２０４は、ステップ７１１でカウンタＣＮＴを０に初期化し、ステップ７１２でカウンタＣＮＴをカウントアップする。このカウントアップは、サンプリングクロックＦｓのクロックパルス毎のカウントアップ、すなわち次のサンプリングクロックＦｓのクロックパルスを待ってカウントアップするものである。ステップ７１３で、カウンタＣＮＴが所定値に至ったかを判定し、至っていないときはステップ７１２に戻ってカウントアップを続ける。ＣＮＴ＝６４に至ったときは、ステップ７１４に進む。本実施形態では、ステップ７１３の所定値は６４としている。すなわち、ステップ７１１の時点からほぼサンプリング周期の６４倍の期間が経過するとステップ７１４に進む。

ステップ７１４では、指定されているモードに応じた順番で次のステージ情報（降順）を出力する。降順とは、ミュート・オフ時処理のステップ７０５で説明したステージの順番を逆にたどることを意味している。例えば、モード０であれば、ステップ７１４でstage7→stage6→stage5→stage4→stage3→stage2→stage1→stage0の降順で切り替えていく。ステップ７１５で、stage0に至ったか判定し、未だstage0に至っていなければステップ７１１に戻って次ステージへの移行の処理を続ける。stage0に至ったら、ミュート・オンが完了したということであるから処理を終了する。

図８は、モード０が指定されている場合の差動信号ＯＵＴ＋，ＯＵＴ−のパルス幅の段階的な制御の様子を示す。モード０は、目標がstage7で、ΔΣ変調部２０２および差動化処理部２０３の動作周波数は１９２Ｆｓである。

８０１は時間の経過を示し、時点８１１で電源オンされたとする。時点８１２でミュート・オフが制御部２０４に入力し、ΔΣ変調部２０２から無音状態の出力信号が出力される。以降、図４，６，７（ａ）で説明したように、モード０ではstage0→stage1→…→stage7のようにステージが切り替えられていく。８１４はstage0の時間長を示し、これはサンプリング周期×６４の時間である。他のstage1〜6の時間長も同じである。時点８１３でモード０の目標であるstage7に至る。これ以降はミュート・オフ状態となる。

８０４〜８０８は各ステージの差動信号ＯＵＴ＋，ＯＵＴ−のパルスの様子を時間を拡張して示したもので、８０２と８０３はそれらの各ステージの差動信号の基準となるクロック信号１９２Ｆｓとマスタークロック（周波数は１９２Ｆｓ×８）を示す。クロック信号１９２Ｆｓの周期８２１は１／１９２Ｆｓ秒であり、マスタークロックの周期８３１は１／（１９２Ｆｓ×８）秒である。

８０４はstage0の差動信号を示す。stage0では制御割合が０％であるのでＯＵＴ＋とＯＵＴ−の何れも常時０のままである。８０５はstage1の差動信号を示す。stage1では制御割合が12.5％であるので、ＯＵＴ＋とＯＵＴ−のパルスは１の区間が時間長８２１の12.5％になるように調整されている。以下同様であり、stage7の差動信号８０８では、制御割合が87.5％であるので、ＯＵＴ＋とＯＵＴ−のパルスは１の区間が時間長８２１の87.5％になるように調整されている。

図９は、モード５が指定されている場合の差動信号ＯＵＴ＋，ＯＵＴ−のパルス幅の段階的な制御の様子を示す。モード５は、目標がstage4（制御割合50.0％）で、ΔΣ変調部２０２および差動化処理部２０３の動作周波数は３８４Ｆｓである。

９０１は時間の経過を示し、時点９１１で電源オンされたとする。時点９１２でミュート・オフが制御部２０４に入力し、ΔΣ変調部２０２から無音状態の出力信号が出力される。モード５では、stage0→stage2→stage4の順でステージが切り替えられていく。９１４はstage0の時間長を示し、これはサンプリング周期×６４の時間である。次のstage2の時間長も同じである。時点９１３でモード５の目標であるstage4に至る。これ以降はミュート・オフ状態となる。

９０４〜９０６は各ステージの差動信号ＯＵＴ＋，ＯＵＴ−のパルスの様子を時間を拡張して示したもので、９０２と９０３はそれらの各ステージの差動信号の基準となるクロック信号３８４Ｆｓとマスタークロック（周波数は３８４Ｆｓ×４）を示す。クロック信号３８４Ｆｓの周期９２１は１／３８４Ｆｓ秒であり、マスタークロックの周期９３１は１／（３８４Ｆｓ×４）秒である。

９０４はstage0の差動信号を示す。stage0では制御割合が０％であるのでＯＵＴ＋とＯＵＴ−の何れも常時０のままである。９０５はstage2の差動信号を示す。stage2では制御割合が25.0％であるので、ＯＵＴ＋とＯＵＴ−のパルスは１の区間が時間長９２１の25.0％になるように調整されている。以下同様であり、stage4の差動信号９０６では、制御割合が50.0％であるので、ＯＵＴ＋とＯＵＴ−のパルスは１の区間が時間長９２１の50.0％になるように調整されている。

なお、上記実施形態では、電源オン時およびシャットダウン時の処理例を説明したが、本発明は電源オン時やシャットダウン時に限ることなく適用可能である。例えば、モードを変更するときには、制御部２０４にミュート・オンを入力し、図５の時点５１３から５１４で説明したような処理でミュートを完了させ、その後、新たなモードを指定して制御部２０４にミュート・オフを入力し、図４の時点４１３から４１４で説明したような処理でミュートを解除することもできる。

上記実施形態では電子楽器のＤＡ変換器に本発明を適用した例で説明したが、本発明は、差動信号を利用する各種の装置に適用可能である。無入力状態を差動信号の正相のパルス信号と逆相のパルス信号で表現する装置であれば、電源オン時に内部的にそのような差動信号が出現しノイズを引き起こすことが考えられるが、本発明を適用することでそのようなノイズは防止できる。例えば、１ビットスイッチングアンプなどにも本発明を適用可能である。

上記実施形態では、図７（ａ）のステップ７０４および図７（ｂ）のステップ７１３の「所定値」を「６４」とする例、すなわち各ステージの時間長をサンプリング周期の６４倍とする例で説明したが、各ステージの時間長はこれに限らない。ステージ毎に異なる時間長としてもよいし、モードに応じた時間長としてもよい。

なお、上記実施形態では電源投入直後の動作として、ΔΣ変調部２０２の出力が無音の状態で、ＯＵＴ+とＯＵＴ−のパルス幅を０から目標の時間長まで徐々に大きくする方式をとったが、それに替えて、ΔΣ変調部２０２が直ぐに有音の出力を始め、その状態で、徐々にＯＵＴ+とＯＵＴ−のパルス幅を０から目標の時間長まで大きくする方式をとってもよい。また、上記実施形態ではシャットダウン指示後の動作として、無音状態への移行を行った後、ＯＵＴ+とＯＵＴ−のパルス幅を徐々に０まで小さくする方式をとったが、無音状態へ移行することなく、徐々にパルス幅を０まで小さくしてゆく方式をとってもよい。

上記実施形態では、ＰＤＭ（ＰｕｌｓｅＤｅｎｓｉｔｙＭｏｄｕｌａｔｉｏｎ）方式を想定し、ＯＵＴ＋とＯＵＴ−とで表される０または１の状態の頻度によって波高値を表すようにした。本発明は、それに限らず、他のパルス変調方式、例えばＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）方式に適用してもよい。すなわち、所定間隔で発せられるＯＵＴ＋とその逆相であるＯＵＴ−のパルスの幅で波高値を表し、ミュートを解除する際にはＯＵＴ＋およびＯＵＴ−をそれぞれパルス幅０の状態から波高値に対応したパルス幅に徐々に近づけてゆくようにし、ミュートする際にはＯＵＴ＋およびＯＵＴ−をそれぞれ波高値に対応したパルス幅からパルス幅０に徐々に近づけてゆくようにしてもよい。

１０１…中央処理装置（ＣＰＵ）、１０２…ＲＯＭ、１０３…ＲＡＭ、１０４…記憶装置、１０５…通信Ｉ／Ｆ、１０６…操作部、１０７…表示部、１０８…音信号生成部、１０９…サウンドシステム。

Claims

入力信号を、その波高値がパルス列の粗密で表現された１ビット信号またはその波高値がパルスの１の時間長で表現された１ビット信号に変換する変換手段と、
前記１ビット信号に基づいて正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号を生成する差動化手段と、
前記差動信号を入力し、該差動信号に基づくアナログ信号を出力するフィルタ手段と、
ミュート・オフの指示を入力する手段と、
前記ミュート・オフの指示を受け、前記差動化手段を、最初はＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に０である状態から、徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を増加させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に目標の時間長になるように制御する制御手段と
を備えることを特徴とする差動信号を利用したアナログ信号生成装置。
入力信号を、その波高値がパルス列の粗密で表現された１ビット信号またはその波高値がパルスの１の時間長で表現された１ビット信号に変換する変換手段と、
前記１ビット信号に基づいて正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号を生成する差動化手段と、
前記差動信号を入力し、該差動信号に基づくアナログ信号を出力するフィルタ手段と、
ミュート・オンの指示を入力する手段と、
前記ミュート・オンの指示を受け、前記差動化手段を、ＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に目標の時間長である状態から、徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を減少させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に０である状態となるように制御する制御手段と
を備えることを特徴とする差動信号を利用したアナログ信号生成装置。
請求項１または２に記載の差動信号を利用したアナログ信号生成装置において、
前記制御手段は、前記差動化手段を、所定時間間隔で段階的に前記ＯＵＴ＋信号およびＯＵＴ−信号のパルス幅を増加または減少させるように、制御することを特徴とする差動信号を利用したアナログ信号生成装置。
請求項３に記載の差動信号を利用したアナログ信号生成装置において、
さらに、モードを指定する手段を備え、
前記段階的にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅を増加または減少させる際の各段階のパルス幅の時間長を、前記指定されたモードに応じて決定することを特徴とする差動信号を利用したアナログ信号生成装置。
波高値がパルス列の粗密で表現された１ビット信号または波高値がパルスの１の時間長で表現された１ビット信号に基づいて正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号を生成し、フィルタリング処理してアナログ信号を出力するアナログ信号生成装置に適用するアナログ信号生成方法であって、
ミュート・オフの指示を入力したとき、最初は前記ＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に０である状態から徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を増加させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に目標の時間長になるように制御することを特徴とする差動信号を利用したアナログ信号生成方法。
波高値がパルス列の粗密で表現された１ビット信号または波高値がパルスの１の時間長で表現された１ビット信号に基づいて正相信号ＯＵＴ＋と逆相信号ＯＵＴ−からなる差動信号を生成し、フィルタリング処理してアナログ信号を出力するアナログ信号生成装置に適用するアナログ信号生成方法であって、
ミュート・オンの指示を入力したとき、前記ＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に目標の時間長である状態から、徐々にＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長を減少させ、最終的にはＯＵＴ＋信号およびＯＵＴ−信号のパルス幅の時間長が共に０である状態となるように制御することを特徴とする差動信号を利用したアナログ信号生成方法。