WO2005091498A1 - 信号切換回路 - Google Patents

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WO2005091498A1
WO2005091498A1 PCT/JP2005/001720 JP2005001720W WO2005091498A1 WO 2005091498 A1 WO2005091498 A1 WO 2005091498A1 JP 2005001720 W JP2005001720 W JP 2005001720W WO 2005091498 A1 WO2005091498 A1 WO 2005091498A1
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WO
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signal
analog
mute
time
output
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Application number
PCT/JP2005/001720
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French (fr)
Inventor
Yoshihiko Koizumi
Ken Yamamura
Original Assignee
Asahi Kasei Microsystems Co., Ltd.
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Publication date
Priority claimed from JP2004075619A external-priority patent/JP2005117610A/ja
Application filed by Asahi Kasei Microsystems Co., Ltd. filed Critical Asahi Kasei Microsystems Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
    • H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Definitions

  • the present invention is applied to audio equipment and the like, and performs signal output switching for switching and outputting an input sound source, and signal switching for performing volume adjustment of the output signal, that is, gain switching when the sound source is output.
  • the present invention relates to a headphone amplifier and a speaker amplifier having a signal switching circuit or a mute circuit.
  • FIG. 24 is a configuration diagram of a conventional analog signal switching circuit.
  • This analog signal switching circuit is a circuit representing the simplest signal switching method conventionally used, and is provided with a switch 103. That is, one of the first analog signal 101 and the second analog signal 102 supplied to the switch 103 is selected by switching the switch 103 in accordance with the switching instruction signal 104, and this is output as the output signal 105. It has a configuration.
  • FIG. 25 is a timing chart for explaining the operation of the switching process in the analog signal switching circuit shown in FIG. And the second analog signal 102 is selected and the operation when this is output as the output signal 105 is shown.
  • the output signal 105 becomes the second analog signal having a level difference from each other. It instantaneously changes from the level L2 of the signal 102 to the level L1 of the first analog signal 101. This results in audible noise, which is called an audible noise, which is very unpleasant. Noise is also generated in the case of the reverse signal switching shown at time t2.
  • variable gain amplifier of Patent Document 1 has a plurality of differential amplifiers and a selection circuit. Different gains are set for the differential amplifiers. Further, the selection circuit can select which differential amplifier is to be supplied with the current supplied to the differential amplifier, and the current can be continuously increased or decreased by selection switching.
  • the electric signal output section for driving an audible analog signal generator such as a speaker or a headphone has no sound when the power is turned on or between music pieces. It has been practiced to mute the output analog signal during state times to reduce unpleasant noise.
  • the mute signal level is input. Since the signal ground level of the audio signal (the audio signal is an AC signal and the DC level when there is no signal is called the signal ground level) does not always match, a step corresponding to the level difference between the two when the mute instruction signal changes Appears in the output signal. This situation will be described with reference to FIGS. 26 and 27.
  • FIG. 26 is a configuration diagram of a conventional mute circuit.
  • This mute circuit has been This is a circuit for muting the simplest signal that is output.
  • the output signal 12 is obtained by using a switch 14 that selects an input signal 10 and a mute signal 11 according to a mute instruction signal 13. It has a configuration.
  • FIG. 27 is a timing chart for explaining the operation of the mute process in the mute circuit shown in FIG. 26, in which the input signal 10 and the mute signal 11 are selected by the mute instruction signal 13 and the output signal 12 is obtained. Operation. However, it is assumed that the input signal 10 is in a silent state and the mute signal 11 is in a ground level state.
  • the output signal 12 is instantaneously determined by the difference between the level of the mute signal 11 and the level of the input signal 10. This becomes the noise of an audible step called a so-called boring sound, which is very unpleasant to the sense of hearing.
  • a similar noise occurs when the state changes from the signal output state to the mute state at time t2 due to the mute instruction signal 13.
  • a signal output and a ground corresponding to a mute signal are connected using a bipolar transistor element, and a base is controlled by a mute instruction signal.
  • an integrator is inserted in the control line to smooth the change in the control signal, so that the output signal power gradually changes between the S mute signal level and the input signal level, and Try to reduce it.
  • Patent Document 1 JP-A-9-74322
  • Patent Document 2 Japanese Patent Application Laid-Open No. 5-325405
  • the control signal for selection switching is an analog signal whose voltage changes continuously, and a control signal generator is used.
  • Both the variable gain amplifier and the variable gain amplifier are based on analog circuits. For example, when these are made in a semiconductor integrated circuit, it is not easy to control the transition time when changing the gain or when selecting the sound source due to the influence of process variation, temperature characteristics, and power supply voltage characteristics. As described above, if it is difficult to set the transition time to an appropriate value, there is a problem that a click noise occurs when the output signal is switched.
  • the degree to which the control signal is blunted is determined by the resistance and the capacitor through which the control signal passes. If created, it is not easy to control the time constant because it is affected by process variations.
  • variable resistance of the bipolar transistor based on the base voltage since the variable resistance of the bipolar transistor based on the base voltage is used, there is a temperature characteristic of the resistance value itself and a temperature characteristic of the threshold value, and therefore, between the mute state of the output signal and the signal output state. Of the transition time is large.
  • the time constant and the transition time are set to appropriate values. Therefore, there is a problem that a click noise occurs when the output signal is switched between the mute state and the signal output state.
  • the present invention has been made in view of such a problem, and a signal switching circuit, a signal switching method, a mute circuit, and a mute method capable of preventing a clicking sound from occurring when an output signal is switched. It is intended to provide a headphone amplifier and a speaker amplifier.
  • a signal switching circuit has a signal switching circuit having a selection means for selecting and outputting one of a first and a second analog signal in accordance with an instruction signal.
  • the first and second analog signals are supplied to the selection means during an arbitrary time from the time when the instruction signal instructs to switch from the first analog signal to the second analog signal. It is characterized by comprising generating means for generating a control signal for making selection alternately and repeatedly.
  • the analog signal is a signal in the audible range
  • the output state of the first and second analog signals is switched between each other in accordance with the instruction signal
  • the first and second analog signals are switched by the control signal.
  • the operation of alternately selecting the second analog signal is performed at a frequency much higher than the pass band of 20 kHz corresponding to human hearing
  • a signal output by the operation of alternately selecting the second analog signal is an audible signal that changes smoothly. Since the sound can be heard, the boring noise due to the signal level difference at the time of the switching which is unpleasant in the past is eliminated.
  • the signal switching circuit according to claim 2 of the present invention is the signal switching circuit according to claim 1, wherein the control signal is such that the instruction signal is the second analog signal from the first analog signal. Between the time when the switching to the analog signal is instructed and the time when the first and second analog signals are alternately and repeatedly selected during an arbitrary time, according to the elapsed time. And
  • the ratio of the selection time when the first and second analog signals are alternately and repeatedly selected by the control signal changes over time, so that the ratio is uniformly changed.
  • a smoother audible signal can be obtained.
  • the control signal is such that the instruction signal is the second analog signal from the first analog signal.
  • the time during which the first analog signal is selected is gradually shorter than the time during which the second analog signal is selected, during an arbitrary time from the time point when the instruction to switch to the analog signal is given.
  • the ratio of the time during which the first and second analog signals are alternately selected is changed according to the elapsed time.
  • the signal switching circuit according to claim 4 of the present invention is the signal switching circuit according to any one of claims 1 to 3, wherein the selecting means alternately repeats the first and second analog signals.
  • the repetition frequency at the time of selection is higher than the passband for human hearing.
  • the signal is alternately selected at a frequency higher than the pass band of human hearing of 20kHz, so that the human can hear as a smoothly changing audible signal. This eliminates the pop noise.
  • the signal switching circuit according to claim 5 of the present invention is characterized in that, in any one of claims 1 to 3, the instruction signal and the control signal are digital signals.
  • control signal is generated. It is characterized in that the time is variable.
  • the signal switching circuit according to claim 7 of the present invention is the signal switching circuit according to any one of claims 1 to 3, wherein any one of the first and second analog signals output from the selection means is provided. It is characterized by further comprising amplifying means for amplifying one of them.
  • the selected analog signal can be amplified so that there is no click sound.
  • the selecting means may include the first and second analog signals, And selecting and outputting any one of the one or more analog signals.
  • one of the three or more analog signals can be arbitrarily selected.
  • the generating means may be configured such that the generating means causes the count value to gradually decrease from a minimum value in response to the instruction signal.
  • Counter means for counting either the force for counting to the maximum value or the count for the opposite, and outputting the first digital signal representing this count value in multiple bits
  • Second generation means for outputting a second digital signal obtained by subjecting the first digital signal to pulse density modulation at a cycle of a second clock signal; and outputting a third digital signal to a third digital signal.
  • a third generating means for outputting a third digital signal pulse-width-modulated with the cycle of the clock signal, and performing a logical operation equivalent to multiplying the second digital signal and the third digital signal.
  • Fourth digital signal synthesized And synthesizing means for outputting a signal as the control signal.
  • the output of the analog signal selected according to the weighting can be performed.
  • the time until the completion of the switching is short, and the ratio changes smoothly at the start of the change or at the completion of the change. Therefore, it is possible to prevent the generation of an audible popping sound when the analog signal is switched. .
  • the synthesizing unit may be configured such that the second digital signal is a 1-bit signal, and the third digital signal is a 2-bit signal.
  • the signal is a logical signal
  • logical operation processing including selecting at least one of the second digital signal and the third digital signal in accordance with the second digital signal is performed.
  • the occupation ratio of the high-level and low-level signal levels of the output signal which is, for example, 1 bit, changes gradually at the start of the change, changes faster in the middle, and gradually changes again. Since the change can be completed and the change can be completed, the time required for the change to be completed is short, and a digital signal can be generated which changes the magnitude smoothly expressed when the change is started and when the change is completed.
  • the signal switching method according to claim 11 of the present invention is a signal switching method for selecting either one of a first analog signal and a second analog signal in accordance with an instruction signal, and The first and second analog signals are alternately and repeatedly selected during an arbitrary time from the point in time when the indication signal instructs to switch from the first analog signal to the second analog signal.
  • the analog signal is a signal in the audible band
  • the first and second analog signals are alternately switched when the output states of the first and second analog signals are switched to each other. If the selection is made at a frequency much higher than the pass band of 20 kHz, which corresponds to human hearing, the signal output by the alternating selection will be smooth for humans. Since the sound is heard as a changing audible signal, the noise caused by the signal level difference at the time of switching, which was uncomfortable, is eliminated.
  • control signal is such that the instruction signal is the second analog signal from the first analog signal.
  • the ratio of the selection time when the first and second analog signals are alternately and repeatedly selected by the control signal changes over time, so that the ratio is uniformly changed. A smoother audible signal can be obtained.
  • the signal switching method according to claim 13 of the present invention provides a signal switching method according to claim 11.
  • the control signal is selected by the first analog signal during an arbitrary time from a point in time when the instruction signal instructs the first analog signal to be switched to the second analog signal.
  • the ratio of the time during which the first and second analog signals are alternately selected to the elapsed time so that the time during which the second analog signal is selected is gradually shorter than the time during which the second analog signal is selected. It is characterized in that it is changed according to it.
  • the mute circuit according to claim 14 of the present invention is a mute circuit having selection means for selecting and outputting one of an analog signal and a mute signal in response to an instruction signal, Generating means for generating a control signal for causing the selecting means to alternately and repeatedly select the analog signal and the mute signal during an arbitrary time from the time when the instruction signal instructs to switch to the analog signal mute signal It is characterized by having.
  • the analog signal is an audible signal
  • the analog signal and the mute signal are alternately switched according to the instruction signal
  • the analog signal and the mute signal by the control signal are switched.
  • Alternate selection power Assuming that the signal is performed at a frequency much higher than the 20 kHz passband, which corresponds to human hearing, the signal output by the alternating selection will be perceived by humans as a smoothly changing sensation. Since the sound is heard as a target signal, the noise caused by the signal level difference at the time of switching, which was uncomfortable, is eliminated.
  • the control signal is such that the instruction signal switches from the analog signal to a mute signal.
  • the ratio of the time in which the analog signal and the mute signal are alternately and repeatedly selected from the designated time to an arbitrary time is changed according to the elapsed time.
  • the ratio of the selection time which is alternately repeated between the analog signal and the mute signal by the control signal, changes with the passage of time, so that a smoother and more audible signal changes uniformly.
  • the control signal according to claim 14 or 15 wherein the control signal is such that the instruction signal is muted from the analog signal.
  • the analog signal and the mute so that the time during which the analog signal is selected is gradually shorter than the time during which the mute signal is selected during an arbitrary time from the time when the instruction to switch to the signal is issued. It is characterized in that the ratio of the time during which the signal is alternately and repeatedly selected is changed according to the elapsed time.
  • the mute circuit according to claim 17 of the present invention in the mute circuit, wherein the generation means counts the count value from the minimum value to the maximum value gradually in accordance with the instruction signal, and vice versa.
  • Counter means for outputting a first digital signal representing the count value in a plurality of bits, and a second clock signal for the first digital signal.
  • Second generating means for outputting a second digital signal pulse-modulated with a signal period; and a third digital signal obtained by pulse-modulating the first digital signal with a pulse period at a third clock signal.
  • Third generating means for outputting, and a fourth digital signal synthesized by performing a logical operation equivalent to multiplication of the second digital signal and the third digital signal and outputting the fourth digital signal as the control signal Characterized by comprising a synthesizing means.
  • the mute circuit according to claim 18 of the present invention is the mute circuit according to claim 17, wherein the synthesizing means is configured so that the second digital signal is a 1-bit signal and the third digital signal is When the digital signal is a 2-bit signal, a logical operation process including selecting at least one of the second digital signal and the third digital signal according to the second digital signal is performed.
  • the occupation ratio of the high-level and low-level signal levels of the output signal which is, for example, 1 bit, changes slowly at the start of the change, changes at a middle speed, and changes again gradually. Since the change can be completed and the change can be completed, the time required for the change to be completed is short, and a digital signal can be generated which changes the magnitude smoothly expressed when the change is started and when the change is completed.
  • the mute method according to claim 19 of the present invention is characterized in that an analog signal is transmitted in response to an instruction signal.
  • the signal output by the alternately repeated selection can be heard as a smoothly changing audible signal, so that the noise caused by the signal step at the time of switching, which is conventionally uncomfortable, is eliminated.
  • control signal is such that the instruction signal switches from the analog signal to the mute signal.
  • the ratio of the time in which the analog signal and the mute signal are alternately and repeatedly selected from the designated time to an arbitrary time is changed according to the elapsed time.
  • the ratio of the selection time which is alternately repeated between the analog signal and the mute signal by the control signal, changes with the passage of time, so that a smoother and more audible signal changes uniformly.
  • the control signal is such that the instruction signal switches from the analog signal to the mute signal.
  • the analog signal and the mute signal are alternately repeated such that the time during which the analog signal is selected is gradually shorter than the time during which the mute signal is selected, during an arbitrary time from the time point indicated in the above. The ratio of the selected time is changed according to the elapsed time.
  • a headphone amplifier includes the signal switching circuit according to any one of the first to tenth aspects.
  • a headphone amplifier according to claim 23 of the present invention includes the mute circuit according to any one of claims 14 to 18.
  • a speaker amplifier according to claim 24 of the present invention includes the signal switching circuit according to any one of claims 1 to 10.
  • a speaker amplifier according to claim 25 of the present invention includes the mute circuit according to any one of claims 14 to 18.
  • FIG. 1 is a diagram illustrating a configuration of an analog signal switching circuit according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart for explaining an operation of a switching process in the analog signal switching circuit according to the first embodiment.
  • FIG. 3 is a view for explaining three examples in which the output states of the first and second analog signals are alternately and repeatedly changed in accordance with a control signal in the analog signal switching circuit according to the first embodiment. It is a timing chart.
  • FIG. 4 is a diagram showing a configuration of an analog signal switching circuit according to Example 1 of the first embodiment.
  • FIG. 5 is a diagram illustrating a configuration of an analog signal switching circuit according to a second example of the first embodiment.
  • FIG. 6 is a diagram showing a configuration of an analog signal switching circuit according to Example 3 of the first embodiment.
  • FIG. 7 is a diagram showing a configuration of an analog signal switching circuit according to Example 4 of the first embodiment.
  • FIG. 8 is a diagram showing a configuration of an analog signal switching circuit according to Example 5 of the first embodiment.
  • FIG. 9 is a diagram illustrating a configuration of a mute circuit according to the second embodiment of the present invention.
  • FIG. 10 is a timing chart for explaining an operation of a mute process in the mute circuit according to the second embodiment.
  • FIG. 11 is a timing chart for explaining three examples in which the input signal and the mute signal are repeatedly changed in accordance with the control signal in the mute circuit according to the second embodiment.
  • FIG. 12 is a diagram illustrating a configuration of a mute circuit according to Example 1 according to the second embodiment.
  • FIG. 13 is a diagram illustrating a configuration of a mute circuit according to a second example of the second embodiment.
  • FIG. 14 is a diagram showing a configuration of a digital signal generation circuit according to the third embodiment of the present invention.
  • FIG. 15 is a diagram showing a state of each digital signal of an example according to the third embodiment of the present invention.
  • FIG. 16 is a flowchart for explaining the processing operation of the signal synthesizing circuit of the example according to the third embodiment.
  • FIG. 17 is a diagram showing a state of each digital signal of the example according to the fourth embodiment of the present invention.
  • FIG. 18 is a flowchart for explaining the processing operation of the signal combining circuit of the example according to the fourth embodiment.
  • the FIG. 19 is a diagram of a circuit in which an analog signal switching circuit is connected to a digital signal generation circuit according to the fifth embodiment of the present invention.
  • FIG. 20 is a diagram illustrating a configuration of an analog signal switching circuit according to a first embodiment of the fifth embodiment of the present invention.
  • FIG. 21 is a diagram illustrating an analog signal output state of the analog signal switching circuit according to Example 1 of the fifth embodiment.
  • FIG. 22 is a diagram showing a configuration of an analog signal switching circuit according to Example 2 according to the fifth embodiment of the present invention.
  • FIG. 23 is a diagram illustrating an analog signal output state of the analog signal switching circuit according to the second example of the fifth embodiment.
  • FIG. 20 is a diagram illustrating a configuration of an analog signal switching circuit according to a first embodiment of the fifth embodiment of the present invention.
  • FIG. 21 is a diagram illustrating an analog signal output state of the analog
  • FIG. 24 is a diagram showing a configuration of a conventional analog signal switching circuit.
  • FIG. 25 is a timing chart for explaining the operation of analog signal switching processing in a conventional analog signal switching circuit.
  • FIG. 26 shows a configuration of a conventional mute circuit.
  • FIG. 27 is a timing chart for explaining the operation of the mute process in the conventional mute circuit.
  • FIG. 1 is a diagram showing a configuration of an analog signal switching circuit according to an embodiment of the present invention.
  • any one of the first analog signal 109 and the second analog signal 110 is used.
  • an output signal 113 is obtained.
  • a control signal 118 for controlling the switch 111 is generated by a control signal generator 117 which receives a switching instruction signal 112.
  • the control signal 118 When the switching instruction signal 112 instructs switching from the second analog signal 110 to the first analog signal 109, the control signal 118 outputs the output signal 113 to the first analog signal 109 and the first analog signal 109. After the second analog signal 110 is changed over at least once, the signal is stabilized as the first analog signal 109.
  • FIG. 2 is a timing chart for explaining the operation of the analog signal switching process in analog signal switching circuit 100 shown in FIG.
  • FIG. 11 is a diagram for explaining an operation when the first analog signal 109 and the second analog signal 110 are selected according to the switching instruction signal 112 in the circuit 100 and output as the output signal 113. .
  • the control signal 118 generated by the control signal generator 117 is used.
  • the switch 111 controls the switch 111 so that the output state of the first analog signal 109 is stabilized.
  • the output signal 113 becomes the level L11 of the first analog signal 109 after repeating the level L11 of the first analog signal 109 and the level L12 of the second analog signal 110 four times. .
  • the switching instruction signal 112 changes to the instruction state for switching from the first analog signal 109 to the second analog signal 110
  • the control signal 118 generated by the control signal generator 117 is changed to the second analog signal 110.
  • the switch 111 is controlled so that the output state of the second analog signal 110 is stabilized.
  • the output signal 113 repeats the level L12 of the second analog signal 110 and the level LI1 of the first analog signal 109 four times, and then outputs the level L12 of the second analog signal 110 and Become.
  • the human hearing has a low-noise filter with a pass band of about 20 kHz, and the change between the mute state and the signal output state repeated as described above occurs at a frequency much higher than 20 kHz. If performed, it can be heard as an audible signal 119 as a dashed line at the bottom of FIG. As shown in the figure, since the sound signal 119 is heard as the audible signal 119 that changes smoothly, the boring sound caused by the signal step which is uncomfortable is eliminated.
  • the ratio of the time occupied by the two is changed over time,
  • the change of the audible signal 119 can be made smoother.
  • An example in which the first analog signal 109 and the second analog signal 110 are repeatedly changed according to the control signal 118 is shown in FIG. 3 and will be described.
  • the first analog signal 109 and the second analog signal 110 are output at equal intervals of time Tl, ⁇ 2, ⁇ 3, ⁇ 4, ⁇ 5, ⁇ 6, ⁇ 7, ⁇ 8, ⁇ 9, ⁇ .
  • the time length ratio changes.
  • the ratio of the length of time during which the first analog signal 109 and the second analog signal 110 are output is 1: 4, 2: 3 for ⁇ 2, 3: 2 for ⁇ 3, 4: 1 for ⁇ 4,
  • the first analog signal 109 is output during the entire period.
  • the ratio of the length of time during which the second analog signal 110 and the first analog signal 109 are output is 1: 4, ⁇ 7 is 2: 3, ⁇ 8 is 3: 2, and ⁇ 9 is 4: 4.
  • the second analog signal 110 is output during the entire period. As a result, the level in each section T1-T10 changes uniformly, and a smooth audible signal 119 is obtained.
  • each section between T1 and T10 is divided into five small sections, and the first analog signal 109 and the second analog signal 110 are output in the small section.
  • the ratio of numbers changes.
  • T1 the ratio of the number of small sections in which the first analog signal 109 and the second analog signal 110 are output is 1: 4, 2: 3 for ⁇ 2, 3: 2 for ⁇ 3, and 4: 1 for ⁇ 4.
  • # 5 the first analog signal 109 is output in all the small sections.
  • the ratio of the number of small sections in which the second analog signal 110 and the first analog signal 109 are output is 1: 4, 2: 7 in ⁇ 7, 3: 2 in ⁇ 8, and 4 in ⁇ 9. :
  • the second analog signal 110 is output in all the small sections.
  • the level in each section T1 to T10 changes uniformly, and a smooth audible signal 119 is obtained.
  • the ratio of the length of time during which the first analog signal 109 and the second analog signal 110 are output in each section from T1 to T10 changes smoothly as in the example of the control signal 118B.
  • the output of the first analog signal 109 and the output of the second analog signal 110 in each section T1-T10 can be divided, and in this example, the signals in the post-change state that are newly directed are each The signal in the pre-change state, which is located at the center of the section and divided into two before and after, is located.
  • the level in each section T1 to T10 changes uniformly, and a smooth audible signal 119 is obtained.
  • control signals 118A-118C are based on a preset ROM (Read Only (Memory).
  • a digital logic circuit such as a noise shaver may use a 1-bit signal output obtained by gradually increasing or decreasing the input signal of the digital logic circuit.
  • control signals 118A to 118C are generated according to a logic signal operated by a known clock signal, an analog signal switching circuit in which the state changes at a predetermined known time can be provided. Therefore, it is not affected by manufacturing conditions, operating temperature environment, and the like when manufactured as a semiconductor integrated circuit.
  • FIG. 4 is a diagram illustrating a configuration of an analog signal switching circuit according to Example 1 according to the first embodiment of the present invention.
  • the present embodiment is a case where an analog signal switching circuit is integrated on a semiconductor substrate using a MOS transistor, and selectively switches output signals.
  • a first input signal 120 and a second input signal 121 are selected by a switch including MOS transistors Q101, Q102, Q103, and Q104, and an output signal 124 is obtained.
  • the control signals SEL and SEL-B for turning on / off the MOS transistors Q101-Q104 are signals generated by the control signal generator 123 in response to the switching instruction signal 122.
  • the control signals SEL and SEL-B are in an anti-phase relationship, and the switching instruction signal 122 indicates that the output state of the second input signal 121 also changes to the output state of the first input signal 120.
  • the switching instruction signal 122 instructs a change from the output state of the first input signal 120 to the output state of the second input signal 121
  • the output signal 124 is output one or more times by the second After performing the output of the input signal 121 and the output of the first input signal 120, the output of the second input signal 121 is performed. Performs an operation to stabilize as a force state.
  • Q101 and Q103 are N-type MOS transistors
  • Q102 and Q104 are P-type MOS transistors.
  • the control signal SEL becomes 0
  • the control signal SEL-B becomes 1
  • the MOS transistors Q101 and Q102 are turned on and the transistors Q103 and Q104 are turned off.
  • FIG. 5 is a diagram showing a configuration of an analog signal switching circuit according to Example 2 according to the first embodiment of the present invention.
  • the present embodiment is a case where an analog signal switching circuit is integrated on a semiconductor substrate using MOS transistors, and is an inverting amplifier circuit using a differential amplifier 129 for selectively switching an output signal. .
  • the differential amplifier 129 outputs one of an inverted signal output state of the first input signal 125 and an inverted signal output state of the second input signal 126 in response to the control signals SEL and SEL-B having a reverse phase relationship. State.
  • the control signals SEL and SEL-B are signals generated by the control signal generator 128 in response to the switching instruction signal 127.
  • the switching instruction signal 127 instructs a change from the inverted signal output state of the second input signal 126 to the inverted signal output state of the first input signal 125
  • the output signal 131 is changed to the first signal.
  • the operation is stabilized as the inverted signal of the first input signal 25.
  • the instruction signal 127 instructs the switching of the inverted state of the first input signal 125 to the output state of the second input signal 126
  • the output signal 131 is inverted from the inverted state of the second input signal 126.
  • the operation is performed in which the inverted signal of the second input signal 126 is output and stabilized.
  • the control signal SEL When outputting an inverted signal of the first input signal 125, the control signal SEL is set to 0, SEL-B becomes 1, the differential amplifier 129 inverts and outputs the first input signal 125, and the MOS transistor Q106 turns off and Q105 turns on.
  • FIG. 6 is a diagram illustrating a configuration of an analog signal switching circuit according to a third example of the first embodiment of the present invention.
  • the present embodiment is a case where an analog signal switching circuit is integrated on a semiconductor substrate using MOS transistors, and is an inverting and adding circuit using a differential amplifier 141 for adding analog signals.
  • the differential amplifier 141 switches a first input signal 139 and a second input signal 140 to an output state and a cutoff state, respectively, by two independent control signals SEL1 and SEL2. If the control signals SEL1 and SEL2 both select the cutoff state, the output signal 143 will be at the signal ground level 142, and if both are in the output state, the output signal 143 will be the first input signal 139 and the second input signal. A signal obtained by adding the signal 140 is inverted.
  • the control signals SEL1 and SEL2 are signals generated by the control signal generators 137 and 138 in response to the switching instruction signals 135 and 136.
  • the output signal 143 is changed to the first input signal. After the inverted state of the signal 39 and the level state of the signal ground level 142 are switched at least once, the output state of the inverted signal of the first input signal 139 is set to stabilize.
  • the switching instruction signal 136 subsequently instructs the change of the second input signal 140 to the output state as well, the output signal 143 is transmitted to the first input signal 139 and the second input signal 139.
  • the added signal of the first input signal 139 and the second input signal 140 is inverted. An operation of stabilizing the output state of the signal is performed.
  • the control signal SEL1 When outputting an inverted signal of the first input signal 139, the control signal SEL1 is 1, the differential amplifier 141 inverts and outputs the first input signal 139, and the MOS transistor Q107 is turned on. Become.
  • the control signal SEL2 When outputting an inverted signal of the second input signal 140, the control signal SEL2 is 1, the differential amplifier 141 inverts and outputs the second input signal 140, and the MOS transistor Q108 is turned on.
  • the input signals can be controlled by using independent control signal generators as in the case described above.
  • FIG. 7 is a diagram illustrating a configuration of an analog signal switching circuit according to Example 4 according to the first embodiment of the present invention.
  • the present embodiment is a case where an analog signal switching circuit is integrated on a semiconductor substrate using MOS transistors, and is an inverting and adding circuit using a differential amplifier 150 for amplifying an analog signal.
  • the differential amplifier 150 changes the inverted signal output state in which the input signal 149 is amplified according to the first set gain by the control signals SEL and SEL-B, which are in the opposite phase relationship, to the second set gain.
  • the output signal is in any of the inverted signal output states amplified accordingly.
  • the control signals SEL and SEL-B are signals generated by the control signal generator 148 in response to the switching instruction signal 147.
  • the switching instruction signal 147 instructs switching from the output state of the inverted signal amplified according to the second set gain to the output state of the inverted signal amplified according to the first set gain
  • the output signal 152 is switched between the inverted signal amplified according to the first set gain and the inverted signal amplified according to the second set gain one or more times, and then changed according to the first set gain. An operation is performed to stabilize the output state of the inverted signal amplified.
  • the switching instruction signal 147 instructs the switching of the output state of the inverted signal amplified according to the second set gain to the output state of the inverted signal amplified according to the first set gain.
  • control signal SEL When outputting an inverted signal amplified according to the first set gain, the control signal SEL is
  • the control signal SEL-B becomes 1
  • the differential amplifier 150 outputs an inverted signal obtained by amplifying the input signal 149 in accordance with the first set gain
  • the MOS transistor Q110 turns off
  • Q109 turns off.
  • control signal SEL When outputting the inverted signal amplified according to the second set gain, the control signal SEL is
  • the control signal SEL-B becomes 0, the differential amplifier 150 outputs an inverted signal obtained by amplifying the input signal 149 according to the second set gain, the MOS transistor Q109 is turned off, and the QUO become.
  • FIG. 8 is a diagram illustrating a configuration of an analog signal switching circuit according to Example 5 according to the first embodiment of the present invention.
  • the present embodiment is a case where an analog signal switching circuit for generating an analog signal ground level and an inverting amplifier circuit are integrated on a semiconductor substrate using MOS transistors.
  • the analog signal switching circuit that generates the analog signal ground level voltage selects the DC (direct current) level 158 and the ground level 159 that have been created in advance by the MOS transistors Q111 and Q112, and outputs this as the analog signal ground level 163. Is done.
  • the control signals SEL and SEL-B that are in a reverse phase relationship cause one of an output state of the DC level 158 and an output state of the ground level 159.
  • the control signals SEL and SEL-B are signals generated by the control signal generator 157 in response to the switching instruction signal 156. The operation of this circuit will be described.
  • the commonly used DC level 158 is C voltage and ground level 159 is usually OV.
  • the inverting amplifier circuit 160 operates, the DC level 158 is connected to the non-inverting input terminal of the differential amplifier 160 as the analog signal ground level 163.
  • the audio signal is an AC (alternating current) signal
  • the DC level when the output signal 161 is absent is the analog signal ground level 163, that is, the DC level 156.
  • the analog signal ground level 163 becomes the ground level 159.
  • the analog signal ground level 163 and the output signal 161 are set to a state in which the analog signal ground level 163 and the output signal 161 rise or fall audibly at the start and end of the operation of the inverting amplifier circuit when the power is turned on or the power is turned off. You can make a transition.
  • the switching instruction signal 156 instructs the switching of the output state of the ground level 159 to the output state of the DC level 158
  • the analog signal ground level 163 is changed to the output of the ground level 159 and the DC level 158. After the output is switched at least once, the DC level 158 output state is stabilized.
  • the switching instruction signal 156 instructs switching from the output state of the DC level 158 to the output state of the ground level 159
  • the analog signal ground level 163 is connected to the output of the ground level 159 and the output of the DC level 158. After the state is switched at least once, the operation of stabilizing the output state of the ground level 159 is performed.
  • FIG. 9 is a diagram illustrating a configuration of a mute circuit according to the second embodiment of the present invention.
  • an output signal 32 is obtained because the input signal 30 and the mute signal 31 are selected by the switch 34.
  • a control signal 36 for controlling the switch 34 is generated by a control signal generator 35 in response to the mute instruction signal 33. This When the mute instruction signal 33 instructs a change from the mute state to the signal output state, the control signal 36 changes the output signal 32 after outputting the input signal 30 and the mute signal 31 one or more times. Stabilize the state to output the input signal 30.
  • the control signal 36 changes the output signal 32 to one or more times of the output of the mute signal 31 and the input signal 30. After output, the mute signal 31 is output and stabilized.
  • FIG. 10 is a timing chart for explaining the operation of the mute process in the mute circuit 20 shown in FIG. That is, FIG. 3 is a diagram for explaining an operation when the input signal 30 and the mute signal 31 are selected by the mute instruction signal 33 in the mute circuit 20 and output as the output signal 32. However, it is assumed that the input signal 30 is in a silent state and the mute signal 31 is in a ground level state.
  • the control signal 36 generated by the control signal generator 35 changes the output of the input signal 30 and the mute signal 31
  • switch 34 is controlled to be stable with the output state of input signal 30, and output signal 32 is output by repeating the level of input signal 30 and the level of mute signal 31 four times. After that, continue to output the level of input signal 30.
  • the switch 34 is controlled so that the output state of the mute signal 31 is stabilized and the output signal 32 repeats the level of the mute signal 31 and the level of the input signal 30 four times. And then output the level of the mute signal 31.
  • human hearing has a low-pass filter with a pass band of about 20 kHz, and the repeated changes in the mute state and the signal output state are far more than 20 kHz.
  • the audible signal 37 can be heard as a broken line at the bottom of FIG. As shown in the figure, since the sound is heard as the signal 37 that changes smoothly, the boring noise caused by the signal step which is unpleasant in the past is eliminated. Further, when the input signal 30 and the mute signal 31 are repeatedly changed according to the control signal 36, the audible signal 37 is obtained by changing the ratio of the time occupied by the two over time. Can be more smoothly changed.
  • T1 the ratio of the length of time during which the input signal 30 and the mute signal 31 are output is 1: 4, ⁇ 2 is 2: 3, D3 is 3: 2, ⁇ 4 is 4: 1, and ⁇ 5 is the entire period.
  • the input signal 30 is output.
  • ⁇ 6 the ratio of the length of time during which the mute signal 31 and the input signal 30 are output is 1: 4, ⁇ 7 is 2: 3, ⁇ 8 is 3: 2, ⁇ 9 is 4: 1, and T10 is the entire mute signal. 31 is output.
  • the level in each section T1 to T10 changes uniformly, and a smooth audible signal can be obtained.
  • each section of T1 and T10 is divided into five small sections, and the ratio (the so-called density) of the number of small sections in which the input signal 30 and the mute signal 31 are output is determined.
  • the ratio of the number of small sections where the input signal 30 and the mute signal 31 are output is 1: 4, 2: 3 for D2, 3: 2 for D3, 4: 1 for ⁇ 4, and all small sections for ⁇ 5.
  • the input signal 30 is output.
  • the ratio of the number of small sections in which the mute signal 31 and the input signal 30 are output is 1: 4, ⁇ 7 is 2: 3, ⁇ 8 is 3: 2, ⁇ 9 is 4: 1, and T10 is small.
  • the mute signal 31 is output in all sections. As a result, the level in each section T1 to T10 changes uniformly, and a smooth audible signal is obtained.
  • control signal 3 as in the example of control signal 1, the ratio of the length of time during which the input signal 30 and the mute signal 31 are output in each section from T1 to T10 changes smoothly.
  • the output of the input signal 30 and the output of the mute signal 31 at T1-T10 can be split, and in this example, the signal of the newly changed state is located at the center of each section, before and after it.
  • the signal of the pre-change state divided into two is located.
  • each section T1 The bell changes uniformly to obtain a smooth audible signal.
  • control signals 113 can be generated by a signal from a storage means such as a preset ROM.
  • a digital logic circuit such as a noise shaver can use a 1-bit signal output obtained by gradually increasing or decreasing the input signal of the digital logic circuit.
  • the mute circuit 20 When the control signals 13 and 13 are generated in response to a logic signal operated by a known clock, the mute circuit 20 should have a state change of a known time set in advance. It is not affected by manufacturing conditions and operating temperature environment when manufactured as a semiconductor integrated circuit.
  • FIG. 12 is a diagram showing a configuration of a mute circuit according to Example 1 according to the second embodiment of the present invention.
  • the present embodiment is a case where a mute circuit is integrated using a MOS transistor on a semiconductor substrate, and an input signal 50 and an analog ground serving as a mute signal include MOS transistors Q1, Q2, and Q3.
  • the output signal 52 is selected by the switch.
  • the control signals MUTE and MUTE-B for turning on and off the MOS transistors Ql, Q2, and Q3 are signals generated by the control signal generator 55 in response to the mute instruction signal 53.
  • the control signals MUTE and MUTE-B are in an anti-phase relationship. If the mute instruction signal 53 indicates a change in the mute state force to the signal output state, the output signal 52 is changed to one or more input signals. After the output of the input signal and the output of the mute signal, the operation of stabilizing the output state of the input signal 50 is performed.
  • the output signal 52 is output at least once and the input signal is output, and then the mute signal is output. An operation to stabilize the output state is performed.
  • Q1 and Q3 are N-type MOS transistors, and Q2 is a P-type MOS transistor.
  • control signal MUTE When input signal 50 is output, control signal MUTE is 0, control signal MUTE-B is 1, MOS transistors Q1 and Q2 are on, and Q3 is off.
  • the control signal MUTE When outputting the mute signal, the control signal MUTE is 1, the control signal MUTE B is That is, the MOS transistors Ql and Q2 are turned off and Q3 is turned on.
  • the analog ground can be set to the level when the input signal 50 is not signaled, and the built-in mute circuit is usually used to minimize the impedance to achieve a good mute state. It can also be the ground level in the device.
  • FIG. 13 is a diagram showing a configuration of a mute circuit according to Example 2 according to the second embodiment of the present invention.
  • the present embodiment is a case in which a mute circuit is integrated on a semiconductor substrate using a MOS transistor, and the input signal 60 is a force that is buffered by a voltage follower circuit using a differential amplifier. Is in one of an output state and a state in which the output is not driven (a so-called high impedance output state) by the control signals MUTE and MUTE-B having a reverse phase relationship.
  • the ON / OFF state of the N-type MOS transistor Q14 that connects the analog ground, which is a mute signal, to the output signal 62 is performed by the control signal MUTE.
  • the control signals MUTE and MUTE-B are signals generated by the control signal generator 65 in response to the mute instruction signal 63.
  • the mute instruction signal 63 indicates the change of the mute state force to the signal output state, the output signal is output. After the output of the input signal 60 and the output of the mute signal have been performed at least once, the operation of stabilizing the output state of the input signal 60 is performed.
  • the output signal 62 is output after the mute signal is output at least once and the input signal 60 is output.
  • An operation for stabilizing the output state of the signal is performed.
  • the control signal MUTE is 0 and the control signal MUTE-B is 1, the differential amplifier buffers and outputs the input signal 60, and the MOS transistor Q14 is turned off.
  • the differential amplifier When the mute signal is output, the control signal MUTE becomes 1 and the control signal MUTE-B becomes 0, the differential amplifier enters a high impedance output state, and the MOS transistor Q14 turns on.
  • the analog ground can be set to the level when the input signal 60 is not signaled.Also, by setting the impedance to the lowest level, a good mute state can be obtained. It can be set to the ground level in a mute circuit-mounted device capable of performing such operations.
  • the differential amplifier is driven by both positive and negative power supplies, and the signal power is input on the basis of so volts.
  • the analog ground potential can be 0 volt.
  • FIG. 14 is a diagram illustrating a configuration of a digital signal generation circuit according to the third embodiment of the present invention.
  • the digital signal generation circuit 200 shown in FIG. 14 includes a counter circuit 201, a pulse density modulation signal generation circuit 202, a pulse width modulation signal generation circuit 203, and a signal synthesis circuit 204. .
  • the counter circuit 201 When the input control signal 210 changes to a low level and a high level, the counter circuit 201 counts up in response to the first clock signal 211, and the first digital signal 212 The cord power gradually increases toward the largest cord and stops at the largest cord.
  • the first digital signal 212 is a signal to which a plurality of bits are weighted by a power of two.
  • the control signal 210 changes from the high level to the low level
  • the counter circuit 201 counts down in response to the first clock signal 211, and in response to the downcount, the first digital signal.
  • the signal 212 also decreases gradually at the maximum code strength toward the minimum code and stops at the minimum code.
  • the pulse density modulation signal generating circuit 202 receives the first digital signal 212 as an input signal, and converts the second digital signal 214 pulse-modulated by, for example, a digital delta-sigma modulator at the cycle of the second clock signal 213. Output.
  • the second digital signal 214 has a minimum density state when the first digital signal 212 has the minimum code, a maximum density state when the first digital signal 212 has the maximum code, and an intermediate value code. In the case of, the density state corresponds to the intermediate value code.
  • Pulse width modulation signal generation circuit 203 receives first digital signal 212 as an input signal, and outputs third digital signal 216 that is pulse width modulated at the cycle of third clock signal 215.
  • the third digital signal 216 has the minimum width when the first digital signal 212 has the minimum code, has the maximum width when the first digital signal 212 has the maximum code, and has the intermediate value code. In the case of, the width corresponds to the intermediate value code.
  • the signal synthesis circuit 204 synthesizes the second digital signal 214 and the third digital signal 216 by a logical operation, and outputs this as a fourth digital signal 217. For example, when the second digital signal 214 has a plurality of bits and the third digital signal 216 has one bit, the second digital signal has only the time width indicated by the third digital signal 216. The signal is passed through 214 and is output as a fourth digital signal 217.
  • the third digital signal 216 is selectively passed according to the logic of the second digital signal 214. This is output as the fourth digital signal 217.
  • any of the first, second, and third digital signals 212, 214, and 216 have different forms, but the same magnitude is faithfully expressed.
  • the second digital signal 214 and the third digital signal 216 are signals having a small density and a narrow width, and the signal synthesis circuit 204 performs a logical operation equivalent to multiplication to perform synthesis. Then, at the start of the change, the expressed magnitude of the fourth digital signal 217 as the output signal can be extremely reduced.
  • FIG. 15 is a diagram illustrating a state of each digital signal of an example according to the third embodiment of the present invention.
  • the first digital signal 212 which is the count value of the counter circuit 201, has a plurality of bits, and its minimum value is represented by 0% (%) and its maximum value is represented by 100% (%). These count values are plotted on the horizontal axis in each of the figures (a), (b) and (c).
  • FIG. 15 (a) shows a state of the second digital signal 214 which is a multi-bit signal updated in the cycle of the second clock signal 213, and the minimum of the average size of the code at each time is shown. The value and maximum value are represented by 0% and 100%, and are on the vertical axis.
  • the code size of the second digital signal 214 is 0%, and when the count value is 100%, the code size is 100%.
  • (b) shows the state of the third digital signal 216, which is a 1-bit signal.
  • the minimum and maximum values of the high-level width with respect to the period of the second clock signal 213 are set to 0%. And 100% on the vertical axis.
  • the count value is 0%
  • the high-level width of the third digital signal 216 is 0%
  • the count value is 100%
  • the first digital signal 216 has a linear relationship of 100%.
  • (c) shows the state of the fourth digital signal 217, which is a multi-bit signal, in which the minimum and maximum values of the product of the expressible code and time are expressed as 0% and 100%. And the vertical axis.
  • the second clock signal 213 and the third clock signal 215 are the same.
  • the signal synthesizing circuit 204 passes the second digital signal 214 only during the high-level section of the third digital signal 216 and outputs it as the fourth digital signal 217. I have.
  • FIG. 16 shows a state in which the second digital signal 214 having a relatively small density and the third digital signal 216 having a relatively small width are synthesized, and the right half has a relatively high density.
  • the state where the large second digital signal 214 and the relatively large third digital signal 216 are combined is shown.
  • the magnitude of the first digital signal 212 is C
  • the magnitude of the second digital signal 214 is D
  • the high-level width of the third digital signal 216 is W
  • the magnitude of the digital signal 217 is S
  • the magnitude of the fourth digital signal 217 is a quadratic function of C. That is, as shown in (c), the signal gradually changes at the start of the change and gradually increases the change speed.
  • the digital signal generating circuit according to the fourth embodiment of the present invention is basically the same as the digital signal generating circuit 14 shown in FIG. 14 of the third embodiment.
  • the second digital signal 214 is 1 bit and the third digital signal 216 is 2 bits.
  • a logical operation including a process of passing any bit of the third digital signal 216 is performed and synthesized, and the fourth digital signal 217 resulting from the synthesis is output.
  • the signal combining circuit 204 performs a logical operation to output the third digital signal 216 as the fourth digital signal 217 when the second digital signal 214 is at a high level, the high level is obtained when the change starts.
  • the ratio of the low level is extremely high at the / J level.
  • the third digital signal 216 is output as the fourth digital signal 217.
  • the second digital signal 214 is at a high level, a logical operation of outputting the high level as the fourth digital signal 217 is performed.
  • FIG. 17 is a diagram illustrating a state of each digital signal of the example according to the fourth embodiment of the present invention.
  • the first digital signal 212 that is the count value of the counter circuit 201 is a multiple bit, and its minimum value is represented by 0% (%) and its maximum value is represented by 100% (%). These count values are plotted on the horizontal axis in each of the figures (a), (b) and (c).
  • FIG. 17 (a) shows a state of the second digital signal 214 which is a 1-bit signal updated at the cycle of the second clock signal 213, and the average high level of the code at each time is shown.
  • the minimum value of the density is expressed as 0%, and the maximum value is expressed as 100%.
  • the count value is 0%
  • the high-level density of the code of the second digital signal 214 is 0%
  • the count value is 100%
  • the high-level density is 100%. ing.
  • [0108] (b) shows the state of the third digital signal 216, which is a 2-bit signal.
  • the minimum and maximum values of the high-level width with respect to the cycle of the second clock signal 213 are set to 0%. And 100% on the vertical axis.
  • the high-level width of bit 0 of the third digital signal 216 is S ⁇ %, and when the count value is 50%, the high-level width is 0% and the count value is 100%. At times, the high level width is 100%.
  • the high-level width of bit 1 of the third digital signal 216 is 0%, and when the count value is 50%, the high-level width is 100%, and the count value is 100%. Is 100%, the high level width is 100%.
  • (c) shows the state of the fourth digital signal 217, which is a 1-bit signal.
  • the minimum and maximum values of the high-level time ratio are expressed by 0% and 100%, and are plotted on the vertical axis. .
  • the signal synthesizing circuit 204 performs the third digital signal only during the high-level section of the second digital signal 214.
  • the second digital signal 214 is at a low level, the low-level signal is output as a fourth digital signal 217.
  • the second digital signal 214 passes the third digital signal 216 only during a low-level section, and When the signal 214 is at the high level, the high-level signal is output as the fourth digital signal 217.
  • the second clock signal 213 and the third clock signal 215 are the same, and the second half of the left half of FIG.
  • the third digital signal 216 having a small width is synthesized, and the second half of the second digital signal 214 having a relatively high density and the third digital signal having a relatively large width are shown in the right half.
  • the manner in which the signal 216 is synthesized is shown.
  • the first digital signal 212 is C
  • the high-level density of the second digital signal 214 is D
  • the high-level width of bit 0 of the third digital signal 216 is D.
  • the width of the high level of bit 1 of the third digital signal 216 is W1
  • the magnitude of the fourth digital signal 217 is S
  • the area of the first digital signal 212 is 0% to 50%.
  • the magnitude of the fourth digital signal 217 is a quadratic function of C. That is, as shown in FIG. 17 (c), the signal changes gradually at the start of the change and gradually increases the change speed.
  • the magnitude of the fourth digital signal 217 is convex at the extreme value of 1 (ie, the 100% point) and is a quadratic function with respect to C. That is, as shown in FIG. 17 (c), at the end of the change, the signal gradually decreases the change speed.
  • FIG. 19 is a diagram of a circuit configured by connecting an analog signal switching circuit to a digital signal generation circuit according to the fifth embodiment of the present invention.
  • the analog signal switching circuit 220 shown in FIG. 19 switches between the first analog signal 221 and the second analog signal 222 according to the fourth digital signal 217 of the digital signal generating circuit 200 described above. Do.
  • the signal output from the analog signal switching circuit 220 is called an analog output signal 223.
  • the analog signal output state is smoothly changed without any audible pop sound. Can be switched.
  • FIG. 20 is a diagram illustrating a configuration of an analog signal switching circuit according to Example 1 according to the fifth embodiment of the present invention.
  • analog signal switching circuit 220-1 shown in FIG. 20 a plurality of bits (bitO, bit1, bit2) output by digital signal generation circuit 200 described above and weighted by a power of two are provided.
  • Switches 227—1, 227-2, and 227—3 according to the signal Select individually the resistance elements RO, Rl, and R2 that are weighted by the reciprocals of powers of 2 by the on-Z-off operation
  • the resistor R4 and the operational amplifier 225 constitute an inverted analog.
  • the first analog signal output state according to the fifth embodiment is associated with the connection state of a certain resistive element
  • the second analog signal output state is The control signal associated with the disconnection state of the one resistance element and instructing selection of either one is a fourth digital signal 217 for controlling a switch corresponding to a certain resistance element. Is associated with one bit.
  • FIG. 21 is a diagram showing an analog signal output state of analog signal switching circuit 220-1 in FIG.
  • FIG. 21 shows a change to the mute state force signal output state and a state of switching from the signal output state to the mute state.
  • the vertical axis represents the signal strength, the mute state force at time tl.
  • the gain gradually increases, the signal strength increases, the normal output level is reached, and the normal output level curve at time t2 decreases and the signal decreases.
  • the intensity decreases, and the state gradually transitions to the mute state.
  • the signal intensity changes smoothly when transitioning between a silent state and a sound state, which is sensitive to hearing, so that it is possible to improve the listening comfort without generating a click sound or a sudden change in volume. it can.
  • FIG. 22 is a diagram illustrating a configuration of an analog signal switching circuit according to Example 2 according to the fifth embodiment of the present invention.
  • the switch corresponding to the 1-bit signal (bitO) of the fourth digital signal 217 output from the digital signal generation circuit 200 described above is provided.
  • the on / off operation of 228-1 and the on / off operation of switch 228-1 which is installed at one end to output a mute signal 229, alternately selects the mute state and the signal output state.
  • the analog signal 223 is output by the selection.
  • FIG. 23 is a diagram showing an analog signal output state of the analog signal switching circuit 220-2 in FIG. 22, and shows a mute state change to a normal signal output state, and a normal signal output state to a mute state. Is shown.
  • Mute state at time tl Output voltage rises slowly, begins to decelerate before reaching the normal operating level, and slowly settles to the normal operating level. In addition, the voltage of the normal operation level gradually decreases, and the voltage starts to decelerate before reaching the mute level at time t2, and gradually reaches the mute level. As a result, it is possible to improve listening comfort without generating unpleasant audible noise due to voltage steps.
  • the counter circuit 201 includes an up counter, a down counter configured of a digital circuit, and an input control signal. Therefore, the direction of up and down is set, and by this setting, a counter capable of both up and down, and a counter that performs count operation using a toggle flip-flop, the output is selected or set by ROM node logic after receiving a clock signal It is sufficient if the internal information is updated at a cycle synchronized with the clock signal and the output quantitative information changes, such as a digital register that expresses a digital magnitude using a shift register.
  • the first digital signal 212 may be weighted differently for each bit, for example, may be weighted to the power of power S2, or some or all bits may be weighted the same. .
  • the third digital signal 216 Even if the third digital signal 216 has a width set in a stepless manner, the third digital signal 216 only has a predetermined finite width, and for each output, one width is selectively selected from among them. May be set.
  • Some of the first to third clock signals 211, 213, and 215 may be the same signal.
  • the analog signal switching circuit 220 may be not only a mute circuit but also an analog signal path selection circuit, a volume circuit, an addition circuit, and the like. Further, by mounting a circuit using the digital signal generation circuit 200 in the analog signal switching circuit 100 or the control signal generator 117 of the analog signal switching circuit 100 in a headphone amplifier or a speaker amplifier, the signal switching at the time of signal switching is performed. Buzz can be eliminated.
  • the pop noise at the time of signal switching is obtained. Can be eliminated.
  • the present signal switching circuit when the analog signal is in the audible range, when the output state of the first and second analog signals is switched between each other according to the instruction signal, the first and second analog signals are controlled by the control signal.
  • the second analog signal is alternately and repeatedly selected. Assuming that this operation is performed at a frequency much higher than the pass band of 20 kHz, which corresponds to human hearing, the signal output by the alternately and repeatedly selected operation will change smoothly for humans. It will be heard as a moving audible signal. Therefore, if it is possible to prevent the occurrence of a clicking sound when the output states of the first and second analog signals are switched to each other, an effect is obtained.
  • a control signal for alternately and repeatedly selecting the analog signal and the mute signal is generated for an arbitrary time from the change point.
  • the instruction of the instruction signal changes, one of the analog signal and the mute signal is selected according to the control signal.
  • the selection power that is alternately repeated between the analog signal and the mute signal by the control signal. If performed at a frequency much higher than the 20 kHz passband that corresponds to human hearing, the signal output by the alternating selection will be heard by humans as a smoothly changing audible signal.
  • the digital signal generating circuit can generate a digital signal that changes with a magnitude that is smoothly expressed in a short time until the change is completed.
  • the analog signal switching circuit does not generate a clicking sound when the time until the change is completed is short. can do.

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Abstract

　第１のアナログ出力状態又は第２のアナログ出力状態の選択を指示する切換指示信号の指示に応じて、第１のアナログ出力状態又は第２のアナログ出力状態を選択し、これを出力信号として出力するスイッチを有するアナログ信号切換回路において、指示信号の指示が変化した時に、当該変化時点から任意時間の間に、第１のアナログ出力状態又は第２のアナログ出力状態を交互に繰り返して選択するための制御信号を、制御信号発生器から発生する。これによって、スイッチが、指示信号の指示が変化したときに、制御信号に応じて第１のアナログ出力状態又は第２のアナログ信号出力状態を交互に繰り返して選択する。

Description

明 細 書
信号切換回路
技術分野
[0001] 本発明は、オーディオ機器等に適用され、入力される音源を切り換えて出力するた めの信号出力切り換えや、同音源出力時に当該出力信号のボリューム調整即ち利 得切り換え等を行う信号切換回路及び信号切換方法、また、可聴アナログ信号をミュ ート信号によりミュートし、特に制御信号の変化時にボッ音と言われる可聴な段差の ノイズ発生のないアナログ信号を出力するミュート回路及びミュート方法、更に、信号 切換回路又はミュート回路を有するヘッドフォンアンプ及びスピーカアンプに関する。 背景技術
[0002] CDプレーヤやヘッドホンステレオ等のオーディオ機器では、スピーカやヘッドホン 等の可聴アナログ信号発生装置を駆動するための電気信号出力部において、入力 される音源を切り換えて出力するための信号出力切り換えや、同じ音源を出力してい る時にも再生環境や個人の好みに応じて再生ボリュームを調整することが行われる。 即ち、出力信号の利得切り換えが行われる。
[0003] しかし、異なる音源信号の出力切り換えや、出力信号の振幅切り換えをマイコン等 の制御デバイス力ゝらの切換指示信号によって制御する場合、出力信号切り換え時の レベル差に相当する段差が出力信号として現れる。この様子を図 24及び図 25を用 いて説明する。
図 24は、従来のアナログ信号切換回路の構成図である。このアナログ信号切換回 路は、従来力 行われている最も簡単な信号切換方法を回路で表したものであり、ス イッチ 103を備えて構成されている。即ち、スィッチ 103に供給される第 1のアナログ 信号 101と第 2のアナログ信号 102との何れかを、切換指示信号 104に従ってスイツ チ 103を切り換えることにより選択し、これを出力信号 105として出力する構成となつ ている。
[0004] 図 25は、図 24に示すアナログ信号切換回路における切換処理の動作を説明する ためのタイミングチャートであり、切換指示信号 104によって第 1のアナログ信号 101 と第 2のアナログ信号 102との何れかが選択され、これが出力信号 105として出力さ れる際の動作を表している。
例えば、時刻 tlにおいて、切換指示信号 104によって第 2のアナログ信号 102から 第 1のアナログ信号 101に切り換えて出力するように指示された場合、出力信号 105 は、互いにレベル差がある第 2のアナログ信号 102のレベル L2から第 1のアナログ信 号 101のレベル L1に瞬時に変化する。これがいわゆるボッ音と呼ばれる可聴な段差 のノイズとなり聴感的に大変不愉快なものとなる。時刻 t2に示す、その逆の信号切り 換えの場合にも同様にノイズが発生する。
[0005] このようなノイズを低減するため、例えば出力信号 105の状態変化が設定利得の変 化の場合、下記の特許文献 1の可変利得増幅器においては複数の差動増幅器と選 択回路を有し、その差動増幅器には、それぞれに異なる利得が設定されている。ま た、選択回路は、差動増幅器に供給する電流をどの差動増幅器に供給するかが選 択でき、選択切り換えによる電流の増減は連続的にできるようになつている。
[0006] 即ち、連続的に第 1の設定利得から第 2の設定利得に変更する場合、第 1の差動 増幅器に供給する電流を連続的に減少させ、第 2の差動増幅器に供給する電流を 連続的に増加させる。この結果、利得を連続的に変化させることが可能となり、設定 利得切り換え時に可聴な段差のノイズを取り除くようになつている。
また、 CDプレーヤやヘッドホンステレオ等のオーディオ機器では、スピーカやへッ ドホン等の可聴アナログ信号発生装置を駆動するための電気信号出力部において、 電源投入時や、音楽の曲と曲の間の無音状態の時間において出力アナログ信号をミ ユートして不愉快なノイズを低減させることが行われている。
[0007] しかし、ミュート状態 (あるいはミュート信号出力状態とも 、う）と信号出力状態との切 り換えをマイコン等の制御デバイス力 のミュート指示信号によって制御する場合、ミ ユート信号レベルと入力される音声信号の信号グランドレベル (音声信号は交流信号 であって、無信号時の DCレベルを信号グランドレベルと呼ぶ）は必ずしも一致しない ため、ミュート指示信号の変化時に両者のレベル差に相当する段差が出力信号に現 れる。この様子を図 26および図 27を用いて説明する。
[0008] 図 26は、従来のミュート回路の構成図である。このミュート回路は、従来から行われ ている最も簡単な信号をミュートする方法の回路で表したものであり、入力信号 10とミ ユート信号 11とを、ミュート指示信号 13に従って選択するスィッチ 14を用いる事によ つて出力信号 12を得る構成となっている。
図 27は、図 26に示すミュート回路におけるミュート処理の動作を説明するためのタ イミングチャートであり、ミュート指示信号 13によって入力信号 10とミュート信号 11と が選択され、出力信号 12が得られる際の動作を表している。但し、入力信号 10は、 無音状態であり、ミュート信号 11はグランドレベルの状態であるとしている。
[0009] 例えば時刻 tlにおいて、ミュート指示信号 13がミュート状態力も信号出力状態に状 態変化が指示された場合、出力信号 12は、ミュート信号 11のレベルと入力信号 10 のレベルとの差で瞬時に変化し、これが 、わゆるボッ音と呼ばれる可聴な段差のノィ ズとなり聴感的に大変不愉快なものとなる。同様なノイズがミュート指示信号 13によつ て時刻 t2で信号出力状態からミュート状態に状態変化する場合にも発生する。
[0010] このノイズを低減するため、下記の特許文献 2のミューティング装置では、信号出力 とミュート信号に相当するグランドの間を、バイポーラトランジスタ素子を用いて接続し 、ミュート指示信号でベースを制御する場合に、制御線中に積分器を挿入し制御信 号の変化をなまらせることで出力信号力 Sミュート信号レベルと入力信号レベルの間を 緩やかに変遷してゆくようにして、ボッ音を低減させようとして 、る。
特許文献 1：特開平 9— 74322号公報
特許文献 2 :特開平 5— 325405号公報 ところで、上記特許文献 1の可変利得増幅 器においては、選択切り換えの制御信号は電圧が連続的に変化するようなアナログ 信号であり、制御信号の発生器と可変利得増幅器自体は共にアナログ回路によるも のである。これらを例えば半導体集積回路に作成した場合、プロセス変動の影響や 温度特性、電源電圧特性により、利得変更時や音源選択時の遷移時間のコントロー ルが容易ではない。このように、遷移時間を適正値とする事が困難となると、出力信 号が切り替わるときにボッ音が発生するという問題がある。
[0011] また、遷移時間のばらつきが大きい場合、例えば利得変更指示後に利得が適切に 変更されるまで時間がかかりすぎ、また、例えば音源変更後に音楽演奏の信号を出 力する場合、曲の頭が欠けることを避けるために音楽演奏をスタートするまでの間、 長い待ち時間を設けなければならなくなる。
また、上記特許文献 2のミューティング装置においては、制御信号をなまらせる度合 いが、その制御信号が経由する抵抗とコンデンサで定まるようになっており、抵抗値 やコンデンサ容量を例えば半導体集積回路に作成した場合、プロセス変動の影響を 受けるため、時定数のコントロールが容易ではない。
[0012] また、バイポーラトランジスタのベース電圧による可変抵抗性を利用しているので、 抵抗値自体の温度特性及び閾値の温度特性があり、このため出力信号のミュート状 態と信号出力状態との間の遷移時間のばらつきが大きい。
これらのように、次定数のコントロールが容易でな力つたり、出力信号のミュート状態 との信号出力状態との間の遷移時間のばらつきが大き力つたりすると、その時定数や 遷移時間を適正値とする事が困難となり、このため、出力信号のミュート状態と信号 出力状態とが切り替わるときにボッ音が発生するという問題がある。
[0013] 本発明は、このような課題に鑑みてなされたものであり、出力信号が切り替わるとき にボッ音が発生しないようにすることができる信号切換回路、信号切換方法、ミュート 回路、ミュート方法、ヘッドフォンアンプ、スピーカアンプを提供することを目的として いる。
発明の開示
[0014] 本発明による請求の範囲第 1項記載の信号切換回路は、指示信号に応じて第 1及 び第 2のアナログ信号の何れか一方を選択して出力する選択手段を有する信号切換 回路であって、前記指示信号が前記第 1のアナログ信号から前記第 2のアナログ信 号へ切り替えるように指示した時点から任意時間の間に、前記選択手段に前記第 1 及び第 2のアナログ信号を交互に繰り返して選択させるための制御信号を発生する 発生手段を備えたことを特徴とする。
[0015] これによつて、アナログ信号が可聴域の信号である場合、指示信号に応じた第 1及 び第 2のアナログ信号の出力状態を相互に切り換える際に、制御信号によって第 1及 び第 2のアナログ信号を交互に繰り返して選択する動作が、人の聴覚に相当する 20 kHzの通過域より遥かに高い周波数で行われたとすると、その交互に繰り返して選択 する動作によって出力される信号が、人には滑らかに変化してゆく聴感的信号として 聞こえるので、従来不快であった切り換え時の信号段差によるボッ音が無くなる。
[0016] また、本発明の請求の範囲第 2項記載の信号切換回路は、請求の範囲第 1項にお いて、前記制御信号は、前記指示信号が前記第 1のアナログ信号から前記第 2のァ ナログ信号へ切り替えるように指示した時点から任意時間の間に、前記第 1及び第 2 のアナログ信号が交互に繰り返して選択されている時間の比率を経過時間に応じて 変化させることを特徴とする。
[0017] これによつて、制御信号によって第 1及び第 2のアナログ信号を交互に繰り返して選 択する際の選択時間の比率が、時間経過に応じて変化することによって、一様に変 化してゆぐより滑らかな聴感的信号を得ることができる。
また、本発明の請求の範囲第 3項記載の信号切換回路は、請求の範囲第 1項又は 第 2項において、前記制御信号は、前記指示信号が前記第 1のアナログ信号から前 記第 2のアナログ信号へ切り替えるように指示した時点から任意時間の間に、前記第 1のアナログ信号が選択されている時間が前記第 2のアナログ信号が選択されている 時間よりも徐々に短くなるように、前記第 1及び第 2のアナログ信号が交互に選択され ている時間の比率を経過時間に応じて変化させることを特徴とする。
[0018] これによつて、信号切換時の信号段差による不快なボッ音を無くすことができる。
また、本発明の請求の範囲第 4項記載の信号切換回路は、請求の範囲第 1項一第 3項の何れかにおいて、前記選択手段が前記第 1及び第 2のアナログ信号を交互に 繰り返して選択する際の繰り返し周波数は、人の聴覚に対する通過帯域よりも高い周 波数であることを特徴とする。
[0019] これによつて、人の聴覚の通過帯域である 20kHzより高い周波数で信号の交互選 択が行われるので、人には滑らかに変化してゆく聴感的信号として聞こえる。これに よってボッ音が無くなる。
また、本発明の請求の範囲第 5項記載の信号切換回路は、請求の範囲第 1項一第 3項の何れかにお 、て、前記指示信号及び前記制御信号はディジタル信号であるこ とを特徴とする。
[0020] これによつて、ディジタル信号による正確な指示及び制御を行うことができる。
また、本発明の請求の範囲第 6項記載の信号切換回路は、前記制御信号が発生さ れて 、る時間は可変できることを特徴とする。
これによつて、制御の微調整などを行って信号切換を自由に行うことができる。 また、本発明の請求の範囲第 7項記載の信号切換回路は、請求の範囲第 1項一第 3項の何れかにおいて、前記選択手段から出力される第 1及び第 2のアナログ信号の 何れか一方を増幅する増幅手段を更に備えたことを特徴とする。
[0021] これによつて、選択後のアナログ信号をボッ音が無いように増幅することができる。
また、本発明の請求の範囲第 8項記載の信号切換回路は、請求の範囲第 1項一第 3項の何れかにおいて、前記選択手段は、前記第 1及び第 2のアナログ信号、これら 以外の 1つ以上のアナログ信号のうち、何れか 1つを選択して出力することを特徴と する。
これによつて、 3つ以上のアナログ信号のうち 1つを任意に選択することができる。
[0022] また、本発明の請求の範囲第 9項記載の信号切換回路は、請求の範囲第 1項にお いて、前記発生手段は、前記指示信号に応じてカウント値が最小値から徐々に最大 値となるようにカウントする力、この逆となるようにカウントするかの何れか一方のカウ ントを行、、このカウント値を複数ビットで表した第 1のディジタル信号を出力するカウ ンタ手段と、前記第 1のディジタル信号を、第 2のクロック信号の周期でパルス密度変 調した第 2のディジタル信号を出力する第 2の発生手段と、前記第 1のディジタル信 号を、第 3のクロック信号の周期でパルス幅変調した第 3のディジタル信号を出力す る第 3の発生手段と、前記第 2のディジタル信号と前記第 3のディジタル信号とを掛け 算と等価な論理演算を行って合成した第 4のディジタル信号を前記制御信号として 出力する合成手段とを備えて成ることを特徴とする。
[0023] これによつて、第 4のディジタル信号の表現する大きさ力 変化開始時又は変化終 了時に緩やかに変化を行うことができるため、この重み付けに応じて選択されるアナ ログ信号の出力状態の切り換えは、切り換え完了までの時間が短ぐかつ変化開始 時又は変化完了時に滑らかに割合変化を行うので、アナログ信号切換時に、聴感上 のボッ音を発生させな 、ようにすることができる。
[0024] また、本発明の請求の範囲第 10項記載の信号切換回路は、前記合成手段は、前 記第 2のディジタル信号が 1ビットの信号であり、前記第 3のディジタル信号が 2ビット の信号である場合に、前記第 2のディジタル信号に従って当該第 2のディジタル信号 及び前記第 3のディジタル信号の少なくとも一方を選択することを含む論理演算処理 を行うことを特徴とする。
[0025] これによつて、例えば 1ビットである出力信号のハイレベルとローレベルの信号レべ ルの占有割合が、変化開始時に緩やかに変化を行い、中ほどで変化を速め、再び 緩やかな変化となって変化を終了することができるため、変化完了までの時間が短く 、且つ変化開始時及び変化完了時に滑らかに表現される大きさの変化を行うディジ タル信号を発生することができる。
[0026] また、本発明の請求の範囲第 11項記載の信号切換方法は、指示信号に応じて第 1及び第 2のアナログ信号の何れか一方を選択する信号切換方法であって、前記指 示信号が前記第 1のアナログ信号から前記第 2のアナログ信号へ切り替えるように指 示した時点から任意時間の間に、前記第 1及び第 2のアナログ信号を交互に繰り返し て選択することを特徴とする。
[0027] これによつて、アナログ信号が可聴帯域の信号である場合に、第 1及び第 2のアナ ログ信号の出力状態を相互に切り換える際に、第 1及び第 2のアナログ信号を交互に 繰り返して選択するが、この選択が、人に聴覚に相当する 20kHzの通過帯域より遥 かに高い周波数で行われたとすると、その交互に繰り返される選択によって出力され る信号は、人には滑らかに変化してゆく聴感的信号として聞こえるので、従来不快で あった切り換え時の信号段差によるボッ音が無くなる。
[0028] また、本発明の請求の範囲第 12項記載の信号切換方法は、請求の範囲第 11項に おいて、前記制御信号は、前記指示信号が前記第 1のアナログ信号から前記第 2の アナログ信号へ切り替えるように指示した時点から任意時間の間に、前記第 1及び第
2のアナログ信号が交互に繰り返して選択されている時間の比率を経過時間に応じ て変化させることを特徴とする。
[0029] これによつて、制御信号によって第 1及び第 2のアナログ信号を交互に繰り返して選 択する際の選択時間の比率が、時間経過に応じて変化することによって、一様に変 化してゆぐより滑らかな聴感的信号を得ることができる。
また、本発明の請求の範囲第 13項記載の信号切換方法は、請求の範囲第 11項 又は第 12項において、前記制御信号は、前記指示信号が前記第 1のアナログ信号 力 前記第 2のアナログ信号へ切り替えるように指示した時点から任意時間の間に、 前記第 1のアナログ信号が選択されている時間が前記第 2のアナログ信号が選択さ れている時間よりも徐々に短くなるように、前記第 1及び第 2のアナログ信号が交互に 選択されている時間の比率を経過時間に応じて変化させることを特徴とする。
[0030] これによつて、信号切換時のボッ音を無くすことができる。
また、本発明の請求の範囲第 14項記載のミュート回路は、指示信号に応じてアナ ログ信号及びミュート信号の何れか一方を選択して出力する選択手段を有するミュー ト回路であって、前記指示信号が前記アナログ信号力 ミュート信号に切り替えるよう に指示した時点から任意時間の間に、前記選択手段に前記アナログ信号及び前記 ミュート信号を交互に繰り返して選択させるための制御信号を発生する発生手段を 備えたことを特徴とする。
[0031] これによつて、アナログ信号が可聴域の信号である場合に、指示信号に応じたアナ ログ信号とミュート信号との交互の切り換え時に、制御信号によるアナログ信号とミュ ート信号とを交互に繰り返される選択力 人の聴覚に相当する 20kHzの通過域より 遥かに高い周波数で行われたとすると、その交互に繰り返される選択によって出力さ れる信号は、人には滑らかに変化してゆく聴感的信号として聞こえるので、従来不快 であった切り換え時の信号段差によるボッ音が無くなる。
[0032] また、本発明の請求の範囲第 15項記載のミュート回路は、請求の範囲第 12項にお いて、前記制御信号は、前記指示信号が前記アナログ信号からミュート信号に切り替 えるように指示した時点から任意時間の間に、前記アナログ信号及び前記ミュート信 号が交互に繰り返して選択されている時間の比率を経過時間に応じて変化させるこ とを特徴とする。
これによつて、制御信号によるアナログ信号とミュート信号との交互に繰り返される 選択時間の比率が時間経過に応じて変化することによって、一様に変化してゆぐよ り滑らかな聴感的信号を得ることができる。
[0033] また、本発明の請求の範囲第 16項記載のミュート回路は、請求の範囲第 14項又は 第 15項において、前記制御信号は、前記指示信号が前記アナログ信号からミュート 信号に切り替えるように指示した時点から任意時間の間に、前記アナログ信号が選 択されている時間が前記ミュート信号が選択されている時間よりも徐々に短くなるよう に、前記アナログ信号及び前記ミュート信号が交互に繰り返して選択されている時間 の比率を経過時間に応じて変化させることを特徴とする。
[0034] これによつて、信号切換時の信号段差による不快なボッ音を無くすことができる。
また、本発明の請求の範囲第 17項記載のミュート回路は、前記発生手段は、前記 指示信号に応じてカウント値が最小値から徐々に最大値となるようにカウントする力、 この逆となるようにカウントするかの何れか一方のカウントを行 、、このカウント値を複 数ビットで表した第 1のディジタル信号を出力するカウンタ手段と、前記第 1のデイジ タル信号を、第 2のクロック信号の周期でパルス密度変調した第 2のディジタル信号 を出力する第 2の発生手段と、前記第 1のディジタル信号を、第 3のクロック信号の周 期でパルス幅変調した第 3のディジタル信号を出力する第 3の発生手段と、前記第 2 のディジタル信号と前記第 3のディジタル信号とを掛け算と等価な論理演算を行って 合成した第 4のディジタル信号を前記制御信号として出力する合成手段とを備えて 成ることを特徴とする。
[0035] これによつて、アナログ信号力もミュート信号への切換時に、聴感上のボッ音を発生 させな 、ようにすることができる。
また、本発明の請求の範囲第 18項記載のミュート回路は、請求の範囲第 17項にお いて、前記合成手段は、前記第 2のディジタル信号が 1ビットの信号であり、前記第 3 のディジタル信号が 2ビットの信号である場合に、前記第 2のディジタル信号に従って 当該第 2のディジタル信号及び前記第 3のディジタル信号の少なくとも一方を選択す ることを含む論理演算処理を行うことを特徴とする。
[0036] これによつて、例えば 1ビットである出力信号のハイレベルとローレベルの信号レべ ルの占有割合が、変化開始時に緩やかに変化を行い、中ほどで変化を速め、再び 緩やかな変化となって変化を終了することができるため、変化完了までの時間が短く 、且つ変化開始時及び変化完了時に滑らかに表現される大きさの変化を行うディジ タル信号を発生することができる。
[0037] また、本発明の請求の範囲第 19項記載のミュート方法は、指示信号に応じてアナ ログ信号及びミュート信号の何れか一方を選択するミュート方法であって、前記指示 信号が前記アナログ信号力 ミュート信号に切り替えるように指示した時点から任意 時間の間に、前記アナログ信号及びミュート信号を交互に繰り返して選択することを 特徴とする。
これによつて、交互に繰り返される選択によって出力される信号力 人には滑らかに 変化してゆく聴感的信号として聞こえるので、従来不快であった切り換え時の信号段 差によるボッ音が無くなる。
[0038] また、本発明の請求の範囲第 20項記載のミュート方法は、請求の範囲第 19項にお いて、前記制御信号は、前記指示信号が前記アナログ信号からミュート信号に切り替 えるように指示した時点から任意時間の間に、前記アナログ信号及び前記ミュート信 号が交互に繰り返して選択されている時間の比率を経過時間に応じて変化させるこ とを特徴とする。
これによつて、制御信号によるアナログ信号とミュート信号との交互に繰り返される 選択時間の比率が時間経過に応じて変化することによって、一様に変化してゆぐよ り滑らかな聴感的信号を得ることができる。
[0039] また、本発明の請求の範囲第 21項記載のミュート方法は、請求の範囲第 19項又は 第 20項において、前記制御信号は、前記指示信号が前記アナログ信号からミュート 信号に切り替えるように指示した時点から任意時間の間に、前記アナログ信号が選 択されている時間が前記ミュート信号が選択されている時間よりも徐々に短くなるよう に、前記アナログ信号及びミュート信号が交互に繰り返して選択されている時間の比 率を経過時間に応じて変化させることを特徴とする。
[0040] これによつて、信号切換時の信号段差による不快なボッ音を無くすことができる。
また、本発明の請求の範囲第 22項記載のヘッドフォンアンプは、請求の範囲第 1 項一第 10項の何れかに記載の信号切換回路を備えたことを特徴とする。
また、本発明の請求の範囲第 23項記載のヘッドフォンアンプは、請求の範囲第 14 項一第 18項の何れかに記載のミュート回路を備えたことを特徴とする。
[0041] また、本発明の請求の範囲第 24項記載のスピーカアンプは、請求の範囲第 1項一 第 10項の何れかに記載の信号切換回路を備えたことを特徴とする。 また、本発明の請求の範囲第 25項記載のスピーカアンプは、請求の範囲第 14項 一第 18項の何れかに記載のミュート回路を備えたことを特徴とする。
これらによって、ヘッドフォンアンプ又はスピーカアンプでの信号切換時の不快なボ ッ音を無くすことができる。
図面の簡単な説明
図 1は本発明の第 1の実施の形態に係るアナログ信号切換回路の構成を示す図で ある。図 2は第 1の実施の形態に係るアナログ信号切換回路における切り換え処理の 動作を説明するためのタイミングチャートである。図 3は第 1の実施の形態に係るアナ ログ信号切換回路において、制御信号に応じて第 1及び第 2のアナログ信号の出力 状態を交互に繰り返して変化させる場合の 3例を説明するためのタイミングチャートで ある。図 4は第 1の実施の形態に係る実施例 1によるアナログ信号切換回路の構成を 示す図である。図 5は第 1の実施の形態に係る実施例 2によるアナログ信号切換回路 の構成を示す図である。図 6は第 1の実施の形態に係る実施例 3によるアナログ信号 切換回路の構成を示す図である。図 7は第 1の実施の形態に係る実施例 4によるアナ ログ信号切換回路の構成を示す図である。図 8は第 1の実施の形態に係る実施例 5 によるアナログ信号切換回路の構成を示す図である。図 9は本発明の第 2の実施の 形態に係るミュート回路の構成を示す図である。図 10は第 2の実施の形態に係るミュ ート回路におけるミュート処理の動作を説明するためのタイミングチャートである。図 1 1は第 2の実施の形態に係るミュート回路において、制御信号に応じて入力信号とミ ユート信号とを繰り返して変化させる場合の 3例を説明するためのタイミングチャート である。図 12は第 2の実施の形態に係る実施例 1によるミュート回路の構成を示す図 である。図 13は第 2の実施の形態に係る実施例 2によるミュート回路の構成を示す図 である。図 14は本発明の第 3の実施の形態に係るディジタル信号発生回路の構成を 示す図である。図 15は本発明の第 3の実施の形態に係る実施例の各ディジタル信 号の様子を示す図である。図 16は第 3の実施の形態に係る実施例の信号合成回路 の処理動作を説明するためのフローチャートである。図 17は本発明の第 4の実施の 形態に係る実施例の各ディジタル信号の様子を示す図である。図 18は第 4の実施の 形態に係る実施例の信号合成回路の処理動作を説明するためのフローチャートであ る。図 19は本発明の第 5の実施の形態に係るディジタル信号発生回路にアナログ信 号切換回路を接続して構成した回路の図である。図 20は本発明の第 5の実施の形 態に係る実施例 1によるアナログ信号切換回路の構成を示す図である。図 21は第 5 の実施の形態に係る実施例 1によるアナログ信号切換回路のアナログ信号出力状態 を示す図である。図 22は本発明の第 5の実施の形態に係る実施例 2によるアナログ 信号切換回路の構成を示す図である。図 23は第 5の実施の形態に係る実施例 2によ るアナログ信号切換回路のアナログ信号出力状態を示す図である。図 24は従来の アナログ信号切換回路の構成を示す図である。図 25は従来のアナログ信号切換回 路におけるアナログ信号切り換え処理の動作を説明するためのタイミングチャートで ある。図 26は従来のミュート回路の構成を示す図である。図 27は従来のミュート回路 におけるミュート処理の動作を説明するためのタイミングチャートである。
発明を実施するための最良の形態
[0043] 次に、図面を参照して本発明の実施の形態について説明する。
(第 1の実施の形態）
図 1は、本発明の実施の形態に係るアナログ信号切換回路の構成を示す図である 図 1に示すアナログ信号切換回路 100において、第 1のアナログ信号 109と第 2の アナログ信号 110との何れかがスィッチ 111によって選択されることにより出力信号 1 13となる。そのスィッチ 111の制御を行う制御信号 118は、切換指示信号 112を受け る制御信号発生器 117で発生される。
[0044] その制御信号 118は、切換指示信号 112が第 2のアナログ信号 110から第 1のアナ ログ信号 109への切り換えを指示する場合は、出力信号 113を、第 1のアナログ信号 109と第 2のアナログ信号 110とを一回以上切り換えた状態の信号とした後に、第 1 のアナログ信号 109として安定させる。
また、制御信号 118は、切換指示信号 112が第 1のアナログ信号 109から第 2のァ ナログ信号 110への変化を指示する場合は、出力信号 113を、第 2のアナログ信号 1 10と第 1のアナログ信号 109とを一回以上切り換えた状態の信号とした後に、第 2の アナログ信号 110として安定させる。 [0045] 図 2は、図 1に示すアナログ信号切換回路 100におけるアナログ信号切り換え処理 の動作を説明するためのタイミングチャートである。つまり、その回路 100において切 換指示信号 112に応じて第 1のアナログ信号 109と第 2のアナログ信号 110とが選択 されて出力信号 113として出力される際の動作を説明するための図である。
時刻 tlにお 、て、切換指示信号 112が第 2のアナログ信号 110から第 1のアナログ 信号 109に切り換える指示状態に変化した場合、この例では、制御信号発生器 117 によって発生された制御信号 118が第 1のアナログ信号 109の出力と第 2のアナログ 信号 110の出力とを 4回繰り返した後に、第 1のアナログ信号 109の出力状態となつ て安定するようにスィッチ 111を制御する。
[0046] この制御によって、出力信号 113は第 1のアナログ信号 109のレベル L11と第 2の アナログ信号 110のレベル L12とを 4回繰り返した後に第 1のアナログ信号 109のレ ベノレ L 11となる。
時刻 t2において、切換指示信号 112が第 1のアナログ信号 109から第 2のアナログ 信号 110に切り換える指示状態に変化した場合、この例では、制御信号発生器 117 によって発生された制御信号 118が第 2のアナログ信号 110の出力と第 1のアナログ 信号 109の出力を 4回繰り返した後に、第 2のアナログ信号 110の出力状態となって 安定するようにスィッチ 111を制御する。
[0047] この制御によって、出力信号 113は第 2のアナログ信号 110のレベル L12と第 1の アナログ信号 109のレベル LI 1とを 4回繰り返した後に第 2のアナログ信号 110のレ ベノレ L 12となる。
ここで、人の聴覚は、およそ通過帯域が 20kHzのローノ スフィルターを有する状態 となっており、上記のように繰り返されるミュート状態と信号出力状態との変化が、 20k Hzより遥かに高い周波数で行われた場合は、図 2の最下段に破線で聴感的信号 11 9として聞くことができる。図示するように、滑らかに変化してゆく聴感的信号 119とし て聞こえてくるために従来不快であった信号段差によるボッ音はなくなる。
[0048] 更に、制御信号 118に応じて第 1のアナログ信号 109と第 2のアナログ信号 110とを 繰り返して変化させる場合に、両者の占有する時間の比率を経時的に変化させるこ とで、聴感的信号 119の変化をより滑らかにすることができる。 その制御信号 118に応じて第 1のアナログ信号 109と第 2のアナログ信号 110とを 繰り返して変化させる場合の例を図 3に示し、その説明を行う。
[0049] 制御信号 118Aの例では等間隔の時間 Tl、 Τ2、 Τ3、 Τ4、 Τ5、 Τ6、 Τ7、 Τ8、 Τ9 、 ΤΙΟにおいて、第 1のアナログ信号 109と第 2のアナログ信号 110とが出力される時 間長の比率が変化する。
T1では第 1のアナログ信号 109と第 2のアナログ信号 110の出力される時間の長さ の比が 1 :4であり、 Τ2では 2 : 3、 Τ3では 3 : 2、 Τ4では 4 : 1、 Τ5では全期間、第 1の アナログ信号 109が出力される。 Τ6では第 2のアナログ信号 110と第 1のアナログ信 号 109の出力される時間の長さの比が 1 :4であり、 Τ7では 2 : 3、 Τ8では 3 : 2、 Τ9で は 4 : 1、 T10では全期間第 2のアナログ信号 110が出力される。これにより各区間 T1 一 T10でのレベルは、一様に変化してゆき滑らかな聴感的信号 119が得られる。
[0050] 制御信号 118Bの例では、 T1一 T10の各区間はそれぞれ 5つの小区間に分割さ れており、第 1のアナログ信号 109と第 2のアナログ信号 110とが出力される小区間の 数の比（いわゆる密度）が変化する。 T1では第 1のアナログ信号 109と第 2のアナ口 グ信号 110の出力される小区間数の比が 1 :4であり、 Τ2では 2 : 3、 Τ3では 3 : 2、 Τ4 では 4 : 1、 Τ5では小区間全て、第 1のアナログ信号 109が出力される。
[0051] Τ6では第 2のアナログ信号 110と第 1のアナログ信号 109の出力される小区間の 数の比が 1 :4であり、 Τ7では 2 : 3、 Τ8では 3 : 2、 Τ9では 4 : 1、 T10では小区間全て 、第 2のアナログ信号 110が出力される。これにより各区間 T1一 T10でのレベルは、 一様に変化してゆき滑らかな聴感的信号 119が得られる。
制御信号 118Cの例では、制御信号 118Bの例と同じく T1一 T10までの各区間で の第 1のアナログ信号 109と第 2のアナログ信号 110の出力される時間の長さの比が 滑らかに変化する力 各区間 T1一 T10での第 1のアナログ信号 109と第 2のアナ口 グ信号 110の出力は分割することができ、この例では新たに向力つてゆく変化後状 態の信号が各区間の中央に位置され、その前と後ろとに 2分割された変化前状態の 信号が位置される。これにより各区間 T1一 T10でのレベルは、一様に変化してゆき 滑らかな聴感的信号 119が得られる。
[0052] このような制御信号 118A— 118Cの発生は、予め設定された ROM(Read Only Memory)などの記憶手段からの信号で発生することができる。また、ノイズシェーバー 等のディジタル論理回路で、ディジタル論理回路の入力信号を徐々にアップ又はダ ゥンさせながら得られる 1ビット信号出力を利用することもできる。
また、制御信号 118A— 118Cを、既知のクロック信号により動作される論理信号に 応じて発生する場合は、状態の変化が予め設定された既知の時間となるアナログ信 号切換回路とすることができ、これによつて、半導体集積回路として製造された場合 の製造条件、使用温度環境等の影響を受けない。
[0053] 具体的には、アナログ信号パスの出力選択の切り換えや増幅回路の設定利得の切 り換え、加算回路の加算信号切り換えのように、アナログ回路の出力状態が遷移する 場合、その遷移に対して上記のような実施の形態をとることによって、上記で説明した 通り滑らかに変化してゆく出力信号 113を得ることができる。
(第 1の実施の形態に係る実施例 1)
図 4は、本発明の第 1の実施の形態に係る実施例 1によるアナログ信号切換回路の 構成を示す図である。
[0054] 本実施例は、アナログ信号切換回路が半導体基板上に MOSトランジスタを用いて 集積されたケースであり、出力信号の選択切り換えを行う。第 1の入力信号 120と第 2 の入力信号 121が MOSトランジスタ Q101、 Q102、 Q103、 Q104からなるスィッチ によって選択され、出力信号 124を得る。
MOSトランジスタ Q 101— Q 104のオン Zオフを行う制御信号 SEL及び SEL— B は、切換指示信号 122を受けて制御信号発生器 123で発生される信号となっている 。この制御信号である SEL及び SEL— Bは逆相の関係にあり、切換指示信号 122が 第 2の入力信号 121の出力状態力も第 1の入力信号 120の出力状態への変化を指 示する場合は、出力信号 124を 1回以上の第 1の入力信号 120の出力と第 2の入力 信号 121の出力とを行った後に第 1の入力信号 120の出力状態として安定させる動 作を行う。
[0055] また、切換指示信号 122が第 1の入力信号 120の出力状態から第 2の入力信号 12 1の出力状態への変化を指示する場合は、出力信号 124を 1回以上の第 2の入力信 号 121の出力と第 1の入力信号 120の出力とを行った後に第 2の入力信号 121の出 力状態として安定させる動作を行う。
Q101と Q103は N型 MOSトランジスタで、 Q102と Q104は P型 MOSトランジスタ である。第 1の入力信号 120を出力する場合は、制御信号 SELが 0、制御信号 SEL — Bが 1となり、 MOSトランジスタ Q101と Q102がオンで、 Q103と Q104がオフとな る。
[0056] 第 2の入力信号 121を出力する場合は、制御信号 SELが 1、制御信号 SEL— Bが 0となり、 MOSトランジスタ Q101と Q102がオフで、 Q103と Q104がオンとなる。 (第 1の実施の形態に係る実施例 2)
図 5は、本発明の第 1の実施の形態に係る実施例 2によるアナログ信号切換回路の 構成を示す図である。
[0057] 本実施例は、アナログ信号切換回路が半導体基板上に MOSトランジスタを用いて 集積されたケースであり、出力信号の選択切り換えを行うための差動増幅器 129を用 いた反転増幅回路である。
この差動増幅器 129は、逆相の関係にある制御信号 SELと SEL— Bとによって第 1 の入力信号 125の反転信号出力状態と、第 2の入力信号 126の反転信号出力状態 との何れかの状態となる。制御信号 SEL及び SEL— Bは、切換指示信号 127を受け て制御信号発生器 128で発生される信号である。
[0058] 切換指示信号 127が、第 2の入力信号 126の反転信号出力状態から第 1の入力信 号 125の反転信号出力状態への変化を指示する場合は、出力信号 131を、第 1の 入力信号 125の反転信号と第 2の入力信号 126の反転信号とを一回以上切り換えた 状態の信号とした後に、第 1の入力信号 25の反転信号となって安定させる動作を行 また、切換指示信号 127が第 1の入力信号 125の反転信号出力状態力も第 2の入 力信号 126の反転信号出力状態への切り換えを指示する場合は、出力信号 131を、 第 2の入力信号 126の反転信号と第 1の入力信号 125の反転信号とを一回以上切り 換えた状態の信号とした後に、第 2の入力信号 126の反転信号出力状態となって安 定させる動作を行う。
[0059] 第 1の入力信号 125の反転信号を出力する場合は、制御信号 SELが 0、制御信号 SEL— Bが 1となり、差動増幅器 129が第 1の入力信号 125を反転して出力し、 MO Sトランジスタ Q106がオフとなり、 Q105がオンとなる。
第 2の入力信号 126の反転信号を出力する場合は、制御信号 SELが 1、制御信号 SEL— Bが 0となり、差動増幅器 129が第 2の入力信号 126を反転して出力し、 MO Sトランジスタ Q105がオフとなり、 Q106がオンとなる。
[0060] また、入力信号 125, 126の選択が 3つ以上の場合でも同様に、複数信号の中から 選択元となる信号と選択先となる信号との 2つの信号に対して、上記同様の制御を行 うこと〖こよって実現することができる。
(第 1の実施の形態に係る実施例 3)
図 6は、本発明の第 1の実施の形態に係る実施例 3によるアナログ信号切換回路の 構成を示す図である。
[0061] 本実施例は、アナログ信号切換回路が半導体基板上に MOSトランジスタを用いて 集積されたケースであり、アナログ信号の加算を行うための差動増幅器 141を用いた 反転加算回路である。
その差動増幅器 141は、 2つの独立した制御信号 SEL1と SEL2とによってそれぞ れ第 1の入力信号 139と、第 2の入力信号 140とを出力状態、遮断状態に切り換える 。制御信号 SEL1と SEL2が両方とも遮断状態を選択した場合、出力信号 143は信 号グランドレベル 142のレベルとなり、両方とも出力状態の場合、出力信号 143は第 1の入力信号 139と第 2の入力信号 140を加算して反転した信号となる。制御信号 S EL1及び SEL2は、切換指示信号 135, 136を受けて制御信号発生器 137及び 13 8で発生される信号である。
[0062] 一方の切換指示信号 136が遮断状態の時、他方の切換指示信号 135が第 1の入 力信号 139の遮断状態力も出力状態を指示した場合、出力信号 143を、第 1の入力 信号 39の反転信号状態と信号グランドレベル 142のレベル状態とを一回以上切り換 えた状態とした後に、第 1の入力信号 139の反転信号の出力状態となって安定させ る動作を行う。
[0063] また、その後、切換指示信号 136が第 2の入力信号 140の遮断状態力も出力状態 への変化を指示する場合は、出力信号 143を、第 1の入力信号 139と第 2の入力信 号 140とを加算した反転信号と第 1の入力信号 139の反転信号とを一回以上切り換 えた状態とした後に、第 1の入力信号 139と第 2の入力信号 140との加算信号を反転 した信号の出力状態となって安定させる動作を行う。
[0064] 第 1の入力信号 139の反転信号を出力する場合は、制御信号 SEL1が 1、差動増 幅器 141が第 1の入力信号 139を反転して出力し、 MOSトランジスタ Q107がオンと なる。
第 2の入力信号 140の反転信号を出力する場合は、制御信号 SEL2が 1、差動増 幅器 141が第 2の入力信号 140を反転して出力し、 MOSトランジスタ Q108がオンと なる。
[0065] また、入力信号が 3つ以上の場合でも、上記同様に、それぞれ独立した制御信号 発生器を用いることによって入力信号の制御を行うことができる。
(第 1の実施の形態に係る実施例 4)
図 7は、本発明の第 1の実施の形態に係る実施例 4によるアナログ信号切換回路の 構成を示す図である。
[0066] 本実施例は、アナログ信号切換回路が半導体基板上に MOSトランジスタを用いて 集積されたケースであり、アナログ信号の増幅を行うための差動増幅器 150を用いた 反転加算回路である。
その差動増幅器 150は、逆相の関係にある制御信号 SELと SEL—Bとによって入 力信号 149が第 1の設定利得に応じて増幅された反転信号出力状態と、第 2の設定 利得に応じて増幅された反転信号出力状態との何れかの状態となる。
[0067] ここでいう第 1の設定利得は、抵抗素子 153及び 155によって決定され、第 2の設 定利得は、抵抗素子 154及び 155によって決定される。制御信号 SEL及び SEL— B は切換指示信号 147を受けて制御信号発生器 148で発生される信号である。
切換指示信号 147が第 2の設定利得に応じて増幅された反転信号の出力状態か ら第 1の設定利得に応じて増幅された反転信号の出力状態への切り換えを指示する 場合は、出力信号 152を、第 1の設定利得に応じて増幅された反転信号と第 2の設 定利得に応じて増幅された反転信号とを一回以上切り換えた状態とした後に、第 1の 設定利得に応じて増幅された反転信号の出力状態として安定させる動作を行う。 [0068] また、切換指示信号 147が第 1の設定利得に応じて増幅された反転信号の出力状 態力 第 2の設定利得に応じて増幅された反転信号の出力状態への切り換えを指示 する場合は、出力信号 152を、第 2の設定利得に応じて増幅された反転信号と第 1の 設定利得に応じて増幅された反転信号とを一回以上切り換えた状態とした後に、第 1 の設定利得に応じて増幅された反転信号の出力状態として安定させる動作を行う。
[0069] 第 1の設定利得に応じて増幅された反転信号を出力する場合は、制御信号 SELが
0、制御信号 SEL— Bが 1となり、差動増幅器 150が、入力信号 149を第 1の設定利 得に応じて増幅した反転信号を出力し、 MOSトランジスタ Q110がオフとなり、 Q109 が才ンとなる。
第 2の設定利得に応じて増幅された反転信号を出力する場合は、制御信号 SELが
1、制御信号 SEL— Bが 0となり、差動増幅器 150が、入力信号 149を第 2の設定利 得に応じて増幅した反転信号を出力し、 MOSトランジスタ Q109がオフとなり、 QUO が才フとなる。
[0070] また、設定利得の選択が 3つ以上の場合でも同様に、複数設定の中から選択元と なる設定と選択先となる設定との 2つの設定に対して、上記同様に、それぞれ第 1の 設定利得と第 2の設定利得とに対して行う制御によって実現することができる。
(第 1の実施の形態に係る実施例 5)
図 8は、本発明の第 1の実施の形態に係る実施例 5によるアナログ信号切換回路の 構成を示す図である。
[0071] 本実施例は、アナログ信号グランドレベルを発生するアナログ信号切換回路と反転 増幅回路が半導体基板上に MOSトランジスタを用いて集積されたケースである。ァ ナログ信号グランドレベル電圧発生を発生するアナログ信号切換回路は、予め作ら れた DC (直流）レベル 158とグランドレベル 159とを MOSトランジスタ Q111及び Q1 12で選択し、これがアナログ信号グランドレベル 163として出力される。
[0072] 逆相の関係にある制御信号 SELと SEL—Bとによって DCレベル 158の出力状態と 、グランドレベル 159の出力状態との何れかの状態となる。制御信号 SEL及び SEL —Bは、切換指示信号 156を受けて制御信号発生器 157で発生される信号である。 この回路動作について説明する。通常用いられる DCレベル 158は、ある一定の D C電圧であり、グランドレベル 159は通常 OVである。反転増幅回路 160が動作時、 D Cレベル 158がアナログ信号グランドレベル 163として差動増幅器 160の非反転入 力端に接続される。
[0073] 音声信号は AC (交流)信号であって、出力信号 161が無信号時の DCレベルがァ ナログ信号グランドレベル 163、即ち DCレベル 156となる。反転増幅回路 160が動 作しない場合は、アナログ信号グランドレベル 163はグランドレベル 159となる。
従って、本実施例では、電源投入時や電源遮断時等における反転増幅回路の動 作開始、終了時にアナログ信号グランドレベル 163及び出力信号 161を、聴感上緩 やかに立ち上がる、又は立ち下がる状態に遷移させることができる。
[0074] 切換指示信号 156が、グランドレベル 159の出力状態力も DCレベル 158の出力状 態への切り換えを指示する場合は、アナログ信号グランドレベル 163を、グランドレべ ル 159の出力と DCレベル 158の出力とを一回以上切り換えた状態とした後に、 DC レベル 158の出力状態として安定させる動作を行う。
また、切換指示信号 156が、 DCレベル 158の出力状態からグランドレベル 159の 出力状態への切り換えを指示する場合は、アナログ信号グランドレベル 163を、ダラ ンドレベル 159の出力と DCレベル 158の出力とを一回以上切り換えた状態とした後 に、グランドレベル 159の出力状態として安定させる動作を行う。
[0075] DCレベル 158を出力する場合は、制御信号 SELが 0、制御信号 SEL— Bが 1とな り、アナログ信号グランドレベル 163に DCレベル 158を出力し、 MOSトランジスタ Q1 12力 S才フとなり、 Q111力 S才ンとなる。
グランドレベル 159を出力する場合は、制御信号 SELが 1、制御信号 SEL— Bが 0 となり、アナログ信号グランドレベル 163にグランドレベル 159を出力し、 MOSトラン ジスタ Q111がオフとなり、 Q112がオフとなる。
(第 2の実施の形態）
図 9は、本発明の第 2の実施の形態に係るミュート回路の構成を示す図である。
[0076] 図 9に示すミュート回路 20において、入力信号 30とミュート信号 31とがスィッチ 34 によって選択されていることによって出力信号 32を得る。そのスィッチ 34の制御を行 う制御信号 36は、ミュート指示信号 33を受けて制御信号発生器 35で発生される。こ の制御信号 36は、ミュート指示信号 33がミュート状態から信号出力状態への変化を 指示する場合は、出力信号 32を 1回以上の入力信号 30の出力とミュート信号 31の 出力を行った後に、入力信号 30を出力する状態として安定させる。
[0077] また、制御信号 36は、ミュート指示信号 33が信号出力状態からミュート状態への変 化を指示する場合は、出力信号 32を 1回以上のミュート信号 31の出力と入力信号 3 0の出力を行った後に、ミュート信号 31を出力する状態として安定させる。
図 10は、図 9に示すミュート回路 20におけるミュート処理の動作を説明するための タイミングチャートである。つまり、ミュート回路 20においてミュート指示信号 33により 入力信号 30とミュート信号 31とが選択されて出力信号 32として出力される際の動作 を説明するための図である。但し、入力信号 30は無音状態であり、ミュート信号 31は グランドレベルの状態であるとして 、る。
[0078] 時刻 tlにおいて、ミュート指示信号 33がミュート状態力も信号出力状態に状態変 化した場合、この例では制御信号発生器 35によって発生された制御信号 36が入力 信号 30の出力とミュート信号 31の出力を 4回繰り返した後に、入力信号 30の出力状 態となつて安定するようにスィッチ 34を制御し、出力信号 32は入力信号 30のレベル とミュート信号 31のレベルを 4回繰り返して出力した後に入力信号 30のレベルを出 力し続ける。
[0079] 時刻 t2において、ミュート指示信号 33が信号出力状態力もミュート出力状態に状 態変化した場合、この例では、制御信号発生器 35によって発生された制御信号 36 力 Sミュート信号 31の出力と入力信号 30の出力を 4回繰り返した後に、ミュート信号 31 の出力状態となって安定するようにスィッチ 34を制御し、出力信号 32はミュート信号 31のレベルと入力信号 30のレベルを 4回繰り返して出力した後にミュート信号 31の レベルを出力し続ける。
[0080] ここで、人の聴覚は、およそ通過帯域が 20kHzのローパスフィルターを有している 状態となっており、上記のように繰り返されるミュート状態と信号出力状態の変化が、 20kヘルツより遥かに高い周波数で行われた場合には、図 10の最下段に破線で聴 感的信号 37として聞くことができる。図示するように、滑らかに変化してゆく信号 37と して聞こえてくるために従来不快であった信号段差によるボッ音はなくなる。 [0081] 更に、制御信号 36に応じて入力信号 30とミュート信号 31とを繰り返して変化させる 場合に、時間的に両者の占有する時間の比率を経時的に変化させることで、聴感的 信号 37の変化をより滑らかにすることができる。
その制御信号 36に応じて入力信号 30とミュート信号 31とを繰り返して変化させる 場合の例を図 11に示し、その説明を行う。
[0082] 制御信号 1の例では等間隔の時間 Tl、 Τ2、 Τ3、 Τ4、 Τ5、 Τ6、 Τ7、 Τ8、 Τ9、 Τ1
0において、入力信号 30とミュート信号 31とが出力される時間の長さの比率が変化 する。
T1では入力信号 30とミュート信号 31の出力される時間の長さの比が 1 :4であり、 Τ 2では 2 : 3、丁3では3 : 2、 Τ4では 4 : 1、 Τ5では全期間、入力信号 30が出力される。 Τ6ではミュート信号 31と入力信号 30の出力される時間の長さの比が 1 :4であり、 Τ7 では 2 : 3、 Τ8では 3 : 2、 Τ9では 4 : 1、 T10では全期間ミュート信号 31が出力される。 これにより各区間 T1一 T10でのレベルは、一様に変化してゆき滑らかな聴感的信号 を得られる。
[0083] 制御信号 2の例では、 T1一 T10の各区間はそれぞれ 5つの小区間に分割されて おり、入力信号 30とミュート信号 31の出力される小区間の数の比（いわゆる密度）が 変化する。 T1では入力信号 30とミュート信号 31の出力される小区間数の比が 1 :4で あり、丁2では2 : 3、丁3では3 : 2、 Τ4では 4 : 1、 Τ5では小区間全て、入力信号 30が 出力される。
[0084] Τ6ではミュート信号 31と入力信号 30の出力される小区間の数の比が 1 :4であり、 Τ7では 2 : 3、 Τ8では 3 : 2、 Τ9では 4 : 1、 T10では小区間全て、ミュート信号 31が出 力される。これにより各区間 T1一 T10でのレベルは、一様に変化してゆき滑らかな聴 感的信号が得られる。
制御信号 3の例では、制御信号 1の例と同じく T1一 T10までの各区間での入力信 号 30とミュート信号 31の出力される時間の長さの比が滑らかに変化するが、各区間 T1一 T10での入力信号 30とミュート信号 31の出力は分割することができ、この例で は新たに向力つてゆく変化後状態の信号が各区間の中央に位置され、その前と後ろ に 2分割された変化前状態の信号が位置される。これにより各区間 T1一 T10でのレ ベルは、一様に変化してゆき滑らかな聴感的信号を得られる。
[0085] このような制御信号 1一 3の発生は、予め設定された ROMなどの記憶手段からの 信号で発生することができる。また、ノイズシェーバー等のディジタル論理回路で、デ イジタル論理回路の入力信号を徐々にアップ又はダウンさせながら得られる 1ビット信 号出力を利用することもできる。
また、制御信号 1一 3を、既知のクロックにより動作される論理信号に応じて発生さ れる場合には、状態の変化はあら力じめ設定された既知の時間となるミュート回路 20 とすることができ、半導体集積回路として製造された場合の製造条件、使用温度環境 等の影響を受けない。
(第 2の実施の形態に係る実施例 1)
図 12は、本発明の第 2の実施の形態に係る実施例 1によるミュート回路の構成を示 す図である。
[0086] 本実施例は、ミュート回路が半導体基板上に MOSトランジスタを用いて集積された ケースであり、入力信号 50とミュート信号となっているアナロググランドが MOSトラン ジスタ Ql、 Q2、 Q3からなるスィッチによって選択され、出力信号 52を得る。
MOSトランジスタ Ql、 Q2、 Q3のオン Zオフを行う制御信号 MUTE及び MUTE —Bは、ミュート指示信号 53を受けて制御信号発生器 55で発生される信号となって いる。この制御信号である MUTEおよび MUTE— Bは逆相の関係にあり、ミュート指 示信号 53がミュート状態力も信号出力状態への変化を指示する場合は、出力信号 5 2を 1回以上の入力信号の出力とミュート信号の出力を行った後に入力信号 50の出 力状態として安定させる動作を行う。
[0087] また、ミュート指示信号 53が信号出力状態からミュート状態への変化を指示する場 合は、出力信号 52を 1回以上のミュート信号の出力と入力信号の出力を行った後に ミュート信号の出力状態として安定させる動作を行う。
Q1と Q3は N型 MOSトランジスタで、 Q2は P型 MOSトランジスタである。入力信号 50を出力する場合は、制御信号 MUTEが 0、制御信号 MUTE— Bが 1となり、 MO Sトランジスタ Q1と Q2がオンで、 Q3がオフとなる。
[0088] ミュート信号を出力する場合は、制御信号 MUTEが 1、制御信号 MUTE B力 と なり、 MOSトランジスタ Qlと Q2がオフで、 Q3がオンとなる。アナロググランドは、入 力信号 50が無信号時の場合のレベルとすることも可能であり、また、通常最もインピ 一ダンスの低くすることによって、良好なミュート状態とすることが可能なミュート回路 搭載装置におけるグランドレベルとすることもできる。
(第 2の実施の形態に係る実施例 2)
図 13は、本発明の第 2の実施の形態に係る実施例 2によるミュート回路の構成を示 す図である。
[0089] 本実施例は、ミュート回路が半導体基板上に MOSトランジスタを用いて集積された ケースであり、入力信号 60は差動増幅器を用いたボルテージフォロア回路でバッフ ァリングされる力 この差動増幅器は逆相の関係にある制御信号 MUTEと MUTE— Bとによって出力状態と、出力を駆動しない状態 (いわゆるハイインピーダンス出力状 態）との何れかの状態となる。
[0090] ミュート信号となっているアナロググランドと出力信号 62をつなぐ N型 MOSトランジ スタ Q14のオン Zオフは、制御信号 MUTEで行われる。制御信号 MUTE及び MU TE—Bはミュート指示信号 63を受けて制御信号発生器 65で発生される信号である ミュート指示信号 63がミュート状態力も信号出力状態への変化を指示する場合は、 出力信号 62を 1回以上の入力信号 60の出力とミュート信号の出力を行った後に、入 力信号 60の出力状態となって安定させる動作を行う。
[0091] また、ミュート指示信号 63が信号出力状態からミュート状態への変化を指示する場 合は、出力信号 62を 1回以上のミュート信号の出力と入力信号 60の出力を行った後 にミュート信号の出力状態となって安定させる動作を行う。入力信号 60を出力する場 合は、制御信号 MUTEが 0、制御信号 MUTE— Bが 1となり、差動増幅器が入力信 号 60をバッファリングして出力し、 MOSトランジスタ Q14がオフとなる。
[0092] ミュート信号を出力する場合は、制御信号 MUTEが 1、制御信号 MUTE— Bが 0と なり、差動増幅器がハイインピーダンス出力状態となり、 MOSトランジスタ Q14がォ ンとなる。アナロググランドは入力信号 60が無信号時の場合のレベルとすることも可 能であり、また、通常最もインピーダンスの低くすることによって、良好なミュート状態と することが可能なミュート回路搭載装置におけるグランドレベルとすることもできる。差 動増幅器が正と負の両電源で駆動され信号力 soボルト基準で入力され、アナログダラ ンドも 0ボルトとすることもできる。
(第 3の実施の形態）
図 14は、本発明の第 3の実施の形態に係るディジタル信号発生回路の構成を示す 図である。
[0093] 図 14に示すディジタル信号発生回路 200は、カウンタ回路 201と、パルス密度変 調信号発生回路 202と、パルス幅変調信号発生回路 203と、信号合成回路 204とを 備えて構成されている。
カウンタ回路 201は、入力される制御信号 210がローレべルカ ハイレベルに変化 すると、第 1のクロック信号 211に応じてアップカウントを行い、このアップカウントに応 じて第 1のディジタル信号 212が最小のコード力も最大のコードに向かって徐々に大 きくなり最大のコードで停止する。但し、第 1のディジタル信号 212は、複数ビットの 2 のべき乗の重み付けが施された信号である。
[0094] また、カウンタ回路 201は、逆に制御信号 210がハイレベルからローレベルに変化 すると、第 1のクロック信号 211に応じてダウンカウントを行い、このダウンカウントに応 じて第 1のディジタル信号 212が最大のコード力も最小のコードに向かって徐々に小 さくなり最小のコードで停止する。
ノ ルス密度変調信号発生回路 202は、第 1のディジタル信号 212を入力信号とし、 第 2のクロック信号 213の周期で例えばディジタルデルタシグマ変調器などによりパ ルス密度変調した第 2のディジタル信号 214を出力する。この第 2のディジタル信号 2 14は、第 1のディジタル信号 212が最小のコードの場合は密度的に最小の状態とな り、最大のコードの場合は密度的に最大の状態となり、中間値コードの場合は当該中 間値コードに対応する密度状態となる。
[0095] パルス幅変調信号発生回路 203は、第 1のディジタル信号 212を入力信号とし、第 3のクロック信号 215の周期でパルス幅変調した第 3のディジタル信号 216を出力す る。この第 3のディジタル信号 216は、第 1のディジタル信号 212が最小のコードの場 合は最小幅の状態となり、最大のコードの場合は最大幅の状態となり、中間値コード の場合は当該中間値コードに対応する幅となる。
[0096] 信号合成回路 204は、第 2のディジタル信号 214と第 3のディジタル信号 216とを論 理演算によって合成し、これを第 4のディジタル信号 217として出力する。論理演算 によって合成する場合、例えば第 2のディジタル信号 214が複数ビットであり、第 3の ディジタル信号 216が 1ビットの場合は、第 3のディジタル信号 216の指示する時間 幅のみ第 2のディジタル信号 214を通過させ、これを第 4のディジタル信号 217として 出力させるようにする。
[0097] 一方、第 2のディジタル信号 214が 1ビットであり、第 3のディジタル信号 216が複数 ビットの場合は、第 2のディジタル信号 214の論理に従って第 3のディジタル信号 216 を選択的に通過させ、これを第 4のディジタル信号 217として出力させるようにする。 本実施の形態では、第 1一第 3の何れのディジタル信号 212, 214, 216も異なる 形態であるが、大きさとしては忠実に同じ大きさを表現している。つまり変化開始の部 分は、第 2のディジタル信号 214と第 3のディジタル信号 216とが小さな密度と狭い幅 の信号となっており、信号合成回路 204で掛け算と等価な論理演算を行って合成す れば、変化開始時は出力信号である第 4のディジタル信号 217の表現される大きさを 極めて小さくすることができる。
[0098] また、カウンタ回路 201から出力される第 1のディジタル信号 212が徐々に大きくな つてくると、第 2のディジタル信号 214の密度と第 3のディジタル信号 216の幅は徐々 に大きくなり、信号合成回路 204で掛け算と等価な論理演算を行って合成すれば、 出力信号である第 4のディジタル信号 217の表現される大きさが加速的に大きくなる この実施の形態の最も適切な実施例の説明と数式的な説明を次に行う。 (第 3の実施の形態に係る実施例）
図 15は、本発明の第 3の実施の形態に係る実施例の各ディジタル信号の様子を示 す図である。
[0099] 本実施例では、カウンタ回路 201のカウント値である第 1のディジタル信号 212は複 数ビットであり、その最小値を 0パーセント（％)、最大値を 100パーセント（％)で表現 し、これらのカウント値を（a)、（b)、（c)の各図において横軸にとっている。 図 15 (a)は、第 2のクロック信号 213の周期で更新される複数ビット信号である第 2 のディジタル信号 214の様子が示してあり、そのコードの時刻毎の平均的大きさの最 小値と最大値を 0%と 100%で表現し、縦軸にとってある。カウント値が 0%の時は、 第 2のディジタル信号 214のコードの大きさが 0%、カウント値が 100%の時はコード の大きさが 100%となる一次直線の関係となっている。
[0100] (b)は、 1ビット信号である第 3のディジタル信号 216の様子が示してあり、第 2のクロ ック信号 213の周期に対するハイレベルの幅の最小値と最大値を 0%と 100%で表 現し、縦軸にとってある。カウント値が 0%の時は第 3のディジタル信号 216のハイレ ベルの幅が 0%、カウント値が 100%の時は 100%となる一次直線の関係となってい る。
[0101] (c)は、複数ビット信号である第 4のディジタル信号 217の様子が示してあり、表現 できるコードと時間の積の大きさの最小値と最大値を 0パーセントと 100%で表現し、 縦軸にとっている。本例では第 2のクロック信号 213と第 3のクロック信号 215は同一 のものとする。ここで信号合成回路 204は、図 16のタイミングチャートに示されるよう に、第 3のディジタル信号 216がハイレベルの区間だけ第 2のディジタル信号 214を 通過させ第 4のディジタル信号 217として出力している。
[0102] 図 16の左半分では、比較的密度の小さな第 2のディジタル信号 214と比較的幅の 小さな第 3のディジタル信号 216が合成される様子を示してあり、右半分では比較的 密度の大きな第 2のディジタル信号 214と比較的幅の大きな第 3のディジタル信号 21 6が合成される様子を示してある。
数式的に説明すると、第 1のディジタル信号 212の大きさを Cとし、第 2のディジタル 信号 214の大きさを Dとし、第 3のディジタル信号 216のハイレベルの幅を Wとし、第 4のディジタル信号 217の大きさを Sとすると、
D = C
W=C
従って、 S = D XW=C X C = C2
となり、第 4のディジタル信号 217の大きさは Cに対して 2次の関数となる。即ち、 (c) に示すよう、変化開始時に緩やかに変化し、徐々に変化速度を上げる信号となる。 (第 4の実施の形態）
本発明の第 4の実施の形態に係るディジタル信号発生回路は、上記第 3の実施の 形態の図 14に示したディジタル信号発生回路 14と基本的に同様である。
[0103] ここで、第 2のディジタル信号 214が 1ビットであり、第 3のディジタル信号 216が 2ビ ットであるので、例えば信号合成回路 204によって、第 2のディジタル信号 214の極 性に従って第 3のディジタル信号 216の何れかのビットを通過させるという処理を含 む論理演算を行って合成し、この合成による第 4のディジタル信号 217を出力するこ とがでさる。
[0104] この形態では、第 1一第 3のディジタル信号 212, 214, 216の何れも相互に異なる 形態であるが、大きさとしては忠実に同じ大きさを表現している。つまり、変化開始の 部分は第 2のディジタル信号 214と第 3のディジタル信号 216とは、小さな密度と狭い 幅の信号となっている。
例えば信号合成回路 204によって、第 2のディジタル信号 214がハイレベルの時は 第 3のディジタル信号 216を、第 4のディジタル信号 217として出力させるという論理 演算を行えば、変化開始時はハイレベルとローレベルの割合はハイレベルが極めて /J、さくできる。
[0105] また、カウント値がしだいに大きくなつてくると、第 2のディジタル信号 214と第 3のデ イジタル信号 216の密度と幅はしだいに大きくなり、信号合成回路 204で同様な論理 演算を行えば、出力信号である第 4のディジタル信号 217はハイレベルの出力割合 が加速的に大きくなる。
更に、カウント値が大きくなりハイレベルの出力割合が 50%を越える場合は、逆に 第 2のディジタル信号 214がローレベルの場合、第 3のディジタル信号 216を第 4の ディジタル信号 217として出力させる。また、第 2のディジタル信号 214がハイレベル の場合はハイレベルを第 4のディジタル信号 217として出力させるという論理演算を 行う。
[0106] カウント値が最大値に近付くと、第 2のディジタル信号 214と第 3のディジタル信号 2 16のローレベルの密度と幅はしだいに小さくなり、出力信号である第 4のディジタル 信号 217のローレベルの出力割合が漸近的に小さくなる。 この実施の形態の最も適切な実施例の説明と数式的な説明を次に行う。
(第 4の実施の形態に係る実施例）
図 17は、本発明の第 4の実施の形態に係る実施例の各ディジタル信号の様子を示 す図である。
[0107] 本実施例では、カウンタ回路 201のカウント値である第 1のディジタル信号 212は複 数ビットであり、その最小値を 0パーセント（％)、最大値を 100パーセント（％)で表現 し、これらのカウント値を（a)、（b)、（c)の各図において横軸にとっている。
図 17 (a)は、第 2のクロック信号 213の周期で更新される 1ビット信号である第 2のデ イジタル信号 214の様子が示してあり、そのコードの時刻毎の平均的なハイレベルの 密度の最小値を 0%、最大値を 100%で表現し、縦軸にとってある。カウント値が 0% の時は第 2のディジタル信号 214のコードのハイレベルの密度力 0%、カウント値が 1 00%の時は同ハイレベルの密度が 100%となる一次直線の関係となっている。
[0108] (b)は、 2ビット信号である第 3のディジタル信号 216の様子が示してあり、第 2のクロ ック信号 213の周期に対するハイレベルの幅の最小値と最大値を 0%と 100%で表 現し、縦軸にとってある。カウント値が 0%の時は第 3のディジタル信号 216のビット 0 のハイレベルの幅力 S〇％、カウント値が 50%の時は同ハイレベルの幅が 0%、カウント 値が 100%の時は同ハイレベルの幅が 100%となっている。
[0109] また、カウント値が 0%の時は第 3のディジタル信号 216のビット 1のハイレベルの幅 力 0%、カウント値が 50%の時は同ハイレベルの幅が 100%、カウント値が 100%の 時は同ハイレベルの幅が 100%となっている。
(c)は、 1ビット信号である第 4のディジタル信号 217の様子が示してあり、ハイレべ ルの時間的割合の最小値と最大値を 0%と 100%で表現し、縦軸にとってある。ここ で信号合成回路 204は、図 18のタイミングチャートに示されるように、第 1のディジタ ル信号 212が 0%と 50%の間では、第 2のディジタル信号 214がハイレベルの区間 だけ第 3のディジタル信号 216を通過させ、第 2のディジタル信号 214がローレベル の場合はローレベルの信号を第 4のディジタル信号 217として出力している。
[0110] また、第 1のディジタル信号 212が 50%と 100%の間では、第 2のディジタル信号 2 14がローレベルの区間だけ第 3のディジタル信号 216を通過させ、第 2のディジタル 信号 214がハイレベルの場合はハイレベルの信号を第 4のディジタル信号 217として 出力している。
本実施例では、第 2のクロック信号 213と第 3のクロック信号 215とは同一のものとし 、図 18の左半分には、比較的ハイレベルの密度の小さな第 2のディジタル信号 214 と比較的幅の小さな第 3のディジタル信号 216とが合成される様子を示してあり、右 半分には、比較的ノ、ィレベルの密度の大きな第 2のディジタル信号 214と比較的幅 の大きな第 3のディジタル信号 216が合成される様子を示してある。
[0111] 数式的に説明すると、第 1のディジタル信号 212を Cとし、第 2のディジタル信号 21 4のハイレベルの密度を Dとし、第 3のディジタル信号 216のビット 0のハイレベルの幅 を WOとし、第 3のディジタル信号 216のビット 1のハイレベルの幅を W1とし、第 4のデ イジタル信号 217の大きさを Sとすると、第 1のディジタル信号 212が 0%から 50%の 領域では、
D = C
WO = 0
Wl = 2-C
従って、 S= (l— D) XW0 + D XW1 = 2 X C X C = 2 X C2
となり、第 4のディジタル信号 217の大きさは、 Cに対して 2次の関数となる。即ち、 図 17 (c)に示すよう、変化開始時に緩やかに変化し、徐々に変化速度を上げる信号 となる。
[0112] また、第 1のディジタル信号 212が 50%から 100%の領域では、
D = C
W0 = 2 X C-1
Wl = l
従って、 S= (l— D) XW0 + D XW1 =-2 X (C— 1)2+ 1
となり、第 4のディジタル信号 217の大きさは 1 (即ち 100%の点）を極値として上に 凸で Cに対して 2次の関数となる。即ち図 17 (c)に示すよう、変化終了時に緩やかに 変化速度を下げる信号となる。
(第 5の実施の形態） 図 19は、本発明の第 5の実施の形態に係るディジタル信号発生回路にアナログ信 号切換回路を接続して構成した回路の図である。
[0113] 図 19に示すアナログ信号切換回路 220は、上述したディジタル信号発生回路 200 力もの第 4のディジタル信号 217に応じて、第 1のアナログ信号 221と第 2のアナログ 信号 222との切り換えを行う。また、アナログ信号切換回路 220から出力される信号 をアナログ出力信号 223と称す。
このように、ディジタル信号発生回路 200からの第 4のディジタル信号 217に応じて 2つのアナログ信号 221, 222の出力状態を切り換えると、聴感的にボッ音が発生せ ずなめらかにアナログ信号出力状態を切り換えることができる。
(第 5の実施の形態に係る実施例 1)
図 20は、本発明の第 5の実施の形態に係る実施例 1によるアナログ信号切換回路 の構成を示す図である。
[0114] 図 20に示すアナログ信号切換回路 220— 1においては、上述にて説明したディジタ ル信号発生回路 200で出力される 2のべき乗の重み付けされた複数ビット (bitO、 bit 1、 bit2)の信号に応じたスィッチ 227— 1, 227-2, 227— 3のオン Zオフ動作によつ て、複数の 2のべき乗の逆数の重み付けをされた抵抗素子 RO, Rl, R2を個々に選 択するようになっており、抵抗素子 R4とオペアンプ 225で反転アナログを構成してい る。
[0115] 但し、第 5の実施の形態に係る第 1のアナログ信号出力状態というのは、ある一つの 抵抗素子についての接続状態に対応付けられ、また、第 2のアナログ信号出力状態 というのは、その一つの抵抗素子についての切断状態に対応付けられ、また、何れ か一方の選択を指示する制御信号というのは、ある一つの抵抗素子に対応するスィ ツチを制御する第 4のディジタル信号 217のある 1ビットに対応付けられる。
[0116] ミュート状態では、抵抗素子 R0— R2は一つも選択されず、無信号出力状態となる 。通常の信号出力状態では全ての抵抗素子 R0— R2が選択されアナログ出力信号 2 23が出力されるようにしてある。ミュート状態と通常の信号出力状態ではディジタル 信号発生回路 200から出力される第 4のディジタル信号 217のディジタルコートの大 きさに従ってゲインが変更されて出力が行われる。 [0117] 図 21は、図 20のアナログ信号切換回路 220— 1のアナログ信号出力状態を示す図 である。
図 21では、ミュート状態力 信号出力状態への変化、及び信号出力状態からミュー ト状態への切り換えの様子が示してある。縦軸には信号強度が取ってあり、時刻 tlの ミュート状態力 緩やかにゲインが大きくなり信号強度が増加し、通常出力レベルの 到達し、また、時刻 t2の通常出力レベルカゝらゲインが下がり信号強度が減少し緩や かにミュート状態に遷移する。これにより、聴感的に敏感な無音状態と有音状態との 間を移行する際に滑らかに信号強度が変化するため、ボッ音や、急激な音量変化が 発生せず聞き心地を良くすることができる。
(第 5の実施の形態に係る実施例 2)
図 22は、本発明の第 5の実施の形態に係る実施例 2によるアナログ信号切換回路 の構成を示す図である。
[0118] 図 22に示すアナログ信号切換回路 220— 2においては、上述にて説明したディジタ ル信号発生回路 200から出力される第 4のディジタル信号 217の 1ビットの信号 (bitO )に応じたスィッチ 228— 1のオン Zオフ動作、及び一端が設置されてミュート信号 22 9を出力するためのスィッチ 228—1のオン Zオフ動作によって、ミュート状態と信号出 力状態とを交互に選択し、この選択によってアナログ信号 223が出力されるになって いる。
[0119] 図 23は、図 22のアナログ信号切換回路 220— 2のアナログ信号出力状態を示す図 であり、ミュート状態力 通常の信号出力状態への変化、及び通常の信号出力状態 力 ミュート状態への切り換えの様子が示してある。
時刻 tlのミュート状態力 緩やかに出力電圧が上昇し、通常動作レベルの到達前 に減速しはじめ緩やかに通常動作レベルに落ち着く。また、通常動作レベル力 緩 やかに電圧が下がり、時刻 t2のミュートレベル到達前に減速しはじめ緩やかにミュー トレベルに落ち着く。これにより、聴感的に不快な、電圧段差によるボッ音が発生せ ず聞き心地を良くできる。
[0120] この他、更に第 5の実施の形態に係る内容を説明すると、カウンタ回路 201は、ディ ジタル回路で構成されるアップカウンタ、ダウンカウンタ、又は入力される制御信号に よってアップ、ダウンの方向が設定され、この設定によりアップ、ダウン両方が可能な カウンタ、またトグルフリップフロップを用いてカウント動作を行うもの、クロック信号を 受けて ROMゃノヽードロジックによって出力が選択あるいは設定されるもの、あるいは シフトレジスターでディジタル的な大きさを表現するもの等で、クロック信号に同期し た周期で内部情報を更新し、出力される量的情報が変化するものであれば良い。
[0121] 第 1のディジタル信号 212は、ビット毎に異なる重み付けされていても、例えばそれ 力 S2のべき乗の重み付けであっても、また一部あるいは全てのビットが同じ重み付けさ れていても良い。
第 3のディジタル信号 216は、無段階的に幅を設定されるものであっても、予め設 定される有限段階の幅しか取らず、各々の出力毎にその中から選択的に一つの幅が 設定されるものでも良い。
[0122] 第 1一第 3のクロック信号 211, 213, 215のうち幾つかは同一の信号であっても良 い。また、アナログ信号切換回路 220として実現されるものはミュート回路だけではな ぐアナログ信号パスの選択回路、ボリューム回路、加算回路等であっても良い。 更には、前述したアナログ信号切換回路 100又は当該アナログ信号切換回路 100 の制御信号発生器 117にディジタル信号発生回路 200を用いた回路を、ヘッドフォ ンアンプ又はスピーカアンプに搭載することによって、信号切り換え時のボッ音を無く すことができる。
[0123] 同様に、ミュート回路 20又は当該ミュート回路 20の制御信号発生器 35にディジタ ル信号発生回路 200を用いた回路を、ヘッドフォンアンプ又はスピーカアンプに搭載 することによって、信号切り換え時のボッ音を無くすことができる。
産業上の利用の可能性
[0124] 本信号切換回路において、アナログ信号が可聴域の信号である場合、指示信号に 応じた第 1及び第 2のアナログ信号の出力状態を相互に切り換える際に、制御信号 によって第 1及び第 2のアナログ信号を交互に繰り返して選択するようにした。この選 択動作力 人の聴覚に相当する 20kHzの通過域より遥かに高い周波数で行われた とすると、その交互に繰り返して選択する動作によって出力される信号力 人には滑 らかに変化してゆく聴感的信号として聞こえるようになる。 [0125] 従って、第 1及び第 2のアナログ信号の出力状態が相互に切り替わるときにボッ音 が発生しな 、ようにすることができると!/、う効果がある。
また、アナログ信号出力状態が 3状態以上ある場合、任意の切り換える元の状態と 任意の切り換える先の状態とで同等な回路及び方法をとることによって、任意の出力 状態間で出力状態が切り替わるときにボッ音が発生しないようにすることができるとい う効果を得ることちでさる。
[0126] また、ミュート回路及び方法において、指示信号の指示が変化した時に、当該変化 地点から任意時間の間に、アナログ信号及びミュート信号を交互に繰り返して選択す るための制御信号を発生させ、指示信号の指示が変化した時に、その制御信号に応 じてアナログ信号及びミュート信号の何れか一方を選択するようにした。
これによつて、アナログ信号が可聴帯域の信号である場合に、指示信号に応じたァ ナログ信号とミュート信号との切り替え時に、制御信号によるアナログ信号とミュート信 号との交互に繰り返される選択力 人の聴覚に相当する 20kHzの通過帯域より遥か に高い周波数で行われたとすると、その交互に繰り返される選択によって出力される 信号は、人には滑らかに変化してゆく聴感的信号として聞こえる。
[0127] 従って、出力信号のミュート状態と信号出力状態とが切り替わるときにボッ音が発生 しな 、ようにすることができると!/、う効果がある。
また、ディジタル信号発生回路において、変化完了までの時間が短ぐ滑らかに表 現される大きさで変化するディジタル信号を発生することができる。また、本ディジタ ル信号発生回路の出力信号を、アナログ信号切換回路の指示信号として用いること によって、アナログ信号切換回路に、変化完了までの時間が短ぐ切り換え時にボッ 音が発生しな 、ようにすることができる。

Claims

請求の範囲
[1] 指示信号に応じて第 1及び第 2のアナログ信号の何れか一方を選択して出力する選 択手段を有する信号切換回路であって、
前記指示信号が前記第 1のアナログ信号から前記第 2のアナログ信号へ切り替える ように指示した時点力 任意時間の間に、前記選択手段に前記第 1及び第 2のアナ ログ信号を交互に繰り返して選択させるための制御信号を発生する発生手段を備え たことを特徴とする信号切換回路。
[2] 前記制御信号は、前記指示信号が前記第 1のアナログ信号から前記第 2のアナログ 信号へ切り替えるように指示した時点から任意時間の間に、前記第 1及び第 2のアナ ログ信号が交互に繰り返して選択されている時間の比率を経過時間に応じて変化さ せることを特徴とする請求の範囲第 1項記載の信号切換回路。
[3] 前記制御信号は、前記指示信号が前記第 1のアナログ信号から前記第 2のアナログ 信号へ切り替えるように指示した時点から任意時間の間に、前記第 1のアナログ信号 が選択されている時間が前記第 2のアナログ信号が選択されている時間よりも徐々に 短くなるように、前記第 1及び第 2のアナログ信号が交互に選択されている時間の比 率を経過時間に応じて変化させることを特徴とする請求の範囲第 1項又は第 2項記 載の信号切換回路。
[4] 前記選択手段が前記第 1及び第 2のアナログ信号を交互に繰り返して選択する際の 繰り返し周波数は、人の聴覚に対する通過帯域よりも高い周波数であることを特徴と する請求の範囲第 1項一第 3項の何れかに記載の信号切換回路。
[5] 前記指示信号及び前記制御信号はディジタル信号であることを特徴とする請求の範 囲第 1項一第 3項の何れかに記載の信号切換回路。
[6] 前記制御信号が発生されている時間は可変できることを特徴とする請求の範囲第 1 項一第 3項の何れかに記載の信号切換回路。
[7] 前記選択手段から出力される第 1及び第 2のアナログ信号の何れか一方を増幅する 増幅手段を更に備えたことを特徴とする請求の範囲第 1項一第 3項の何れかに記載 の信号切換回路。
[8] 前記選択手段は、前記第 1及び第 2のアナログ信号、これら以外の 1つ以上のアナ口 グ信号のうち、何れか 1つを選択して出力することを特徴とする請求の範囲第 1項一 第 3項の何れかに記載の信号切換回路。
[9] 前記発生手段は、前記指示信号に応じてカウント値が最小値から徐々に最大値とな るようにカウントするか、この逆となるようにカウントするかの何れか一方のカウントを行 V、、このカウント値を複数ビットで表した第 1のディジタル信号を出力するカウンタ手 段と、前記第 1のディジタル信号を、第 2のクロック信号の周期でパルス密度変調した 第 2のディジタル信号を出力する第 2の発生手段と、前記第 1のディジタル信号を、第 3のクロック信号の周期でパルス幅変調した第 3のディジタル信号を出力する第 3の 発生手段と、前記第 2のディジタル信号と前記第 3のディジタル信号とを掛け算と等 価な論理演算を行って合成した第 4のディジタル信号を前記制御信号として出力す る合成手段とを備えて成ることを特徴とする請求の範囲第 1項記載の信号切換回路。
[10] 前記合成手段は、前記第 2のディジタル信号が 1ビットの信号であり、前記第 3のディ ジタル信号が 2ビットの信号である場合に、前記第 2のディジタル信号に従って当該 第 2のディジタル信号及び前記第 3のディジタル信号の少なくとも一方を選択すること を含む論理演算処理を行うことを特徴とする請求の範囲第 9項記載の信号切換回路
[11] 指示信号に応じて第 1及び第 2のアナログ信号の何れか一方を選択する信号切換方 法であって、
前記指示信号が前記第 1のアナログ信号から前記第 2のアナログ信号へ切り替える ように指示した時点力 任意時間の間に、前記第 1及び第 2のアナログ信号を交互に 繰り返して選択することを特徴とする信号切換方法。
[12] 前記制御信号は、前記指示信号が前記第 1のアナログ信号から前記第 2のアナログ 信号へ切り替えるように指示した時点から任意時間の間に、前記第 1及び第 2のアナ ログ信号が交互に繰り返して選択されている時間の比率を経過時間に応じて変化さ せることを特徴とする請求の範囲第 11項記載の信号切換方法。
[13] 前記制御信号は、前記指示信号が前記第 1のアナログ信号から前記第 2のアナログ 信号へ切り替えるように指示した時点から任意時間の間に、前記第 1のアナログ信号 が選択されている時間が前記第 2のアナログ信号が選択されている時間よりも徐々に 短くなるように、前記第 1及び第 2のアナログ信号が交互に選択されている時間の比 率を経過時間に応じて変化させることを特徴とする請求の範囲第 11項又は第 12項 記載の信号切換方法。
[14] 指示信号に応じてアナログ信号及びミュート信号の何れか一方を選択して出力する 選択手段を有するミュート回路であって、
前記指示信号が前記アナログ信号からミュート信号に切り替えるように指示した時 点から任意時間の間に、前記選択手段に前記アナログ信号及び前記ミュート信号を 交互に繰り返して選択させるための制御信号を発生する発生手段を備えたことを特 徴とするミュート回路。
[15] 前記制御信号は、前記指示信号が前記アナログ信号からミュート信号に切り替えるよ うに指示した時点から任意時間の間に、前記アナログ信号及び前記ミュート信号が 交互に繰り返して選択されている時間の比率を経過時間に応じて変化させることを特 徴とする請求の範囲第 12項記載のミュート回路。
[16] 前記制御信号は、前記指示信号が前記アナログ信号からミュート信号に切り替えるよ うに指示した時点から任意時間の間に、前記アナログ信号が選択されている時間が 前記ミュート信号が選択されている時間よりも徐々に短くなるように、前記アナログ信 号及び前記ミュート信号が交互に繰り返して選択されている時間の比率を経過時間 に応じて変化させることを特徴とする請求の範囲第 14項又は第 15項記載のミュート 回路。
[17] 前記発生手段は、前記指示信号に応じてカウント値が最小値から徐々に最大値とな るようにカウントするか、この逆となるようにカウントするかの何れか一方のカウントを行 V、、このカウント値を複数ビットで表した第 1のディジタル信号を出力するカウンタ手 段と、前記第 1のディジタル信号を、第 2のクロック信号の周期でパルス密度変調した 第 2のディジタル信号を出力する第 2の発生手段と、前記第 1のディジタル信号を、第 3のクロック信号の周期でパルス幅変調した第 3のディジタル信号を出力する第 3の 発生手段と、前記第 2のディジタル信号と前記第 3のディジタル信号とを掛け算と等 価な論理演算を行って合成した第 4のディジタル信号を前記制御信号として出力す る合成手段とを備えて成ることを特徴とする請求の範囲第 14項記載のミュート回路。
[18] 前記合成手段は、前記第 2のディジタル信号が 1ビットの信号であり、前記第 3のディ ジタル信号が 2ビットの信号である場合に、前記第 2のディジタル信号に従って当該 第 2のディジタル信号及び前記第 3のディジタル信号の少なくとも一方を選択すること を含む論理演算処理を行うことを特徴とする請求の範囲第 17項記載のミュート回路。
[19] 指示信号に応じてアナログ信号及びミュート信号の何れか一方を選択するミュート方 法であって、
前記指示信号が前記アナログ信号からミュート信号に切り替えるように指示した時 点から任意時間の間に、前記アナログ信号及びミュート信号を交互に繰り返して選択 することを特徴とするミュート方法。
[20] 前記制御信号は、前記指示信号が前記アナログ信号からミュート信号に切り替えるよ うに指示した時点から任意時間の間に、前記アナログ信号及び前記ミュート信号が 交互に繰り返して選択されている時間の比率を経過時間に応じて変化させることを特 徴とする請求の範囲第 19項記載のミュート方法。
[21] 前記制御信号は、前記指示信号が前記アナログ信号からミュート信号に切り替えるよ うに指示した時点から任意時間の間に、前記アナログ信号が選択されている時間が 前記ミュート信号が選択されている時間よりも徐々に短くなるように、前記アナログ信 号及びミュート信号が交互に繰り返して選択されている時間の比率を経過時間に応 じて変化させることを特徴とする請求の範囲第 19項又は第 20項記載のミュート方法
[22] 請求の範囲第 1項一第 10項の何れかに記載の信号切換回路を備えたことを特徴と するヘッドフォンアンプ。
[23] 請求の範囲第 14項一第 18項の何れかに記載のミュート回路を備えたことを特徴とす るヘッドフォンアンプ。
[24] 請求の範囲第 1項一第 10項の何れかに記載の信号切換回路を備えたことを特徴と するスピーカアンプ。
[25] 請求の範囲第 14項一第 18項の何れかに記載のミュート回路を備えたことを特徴とす るスピーカアンプ。
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