JP2009089289A - Ｄ級増幅器 - Google Patents

Abstract

【課題】 遅滞なくクリップの発生を防止することができるＤ級増幅器を提供する。
【解決手段】 パルス幅変調回路１は、入力信号Ｖｉｎによりパルス幅変調されたＰＷＭパルスＰＣを生成する。出力バッファ回路２は、入力パルスＰＤに応じて、負荷Ｌをスイッチング駆動する。固定パルス発生回路３は、ＰＷＭパルスＰＣの発生タイミングに同期したタイミングにおいて、所定のパルス幅を有する固定パルスＰＡおよびＰＢを発生する。入力制御回路４は、固定パルスＰＡまたはＰＢの発生タイミングにおいて、固定パルスＰＡまたはＰＢよりもパルス幅の広いＰＷＭパルスＰＣが発生する場合にはＰＷＭパルスＰＣを入力パルスＰＤとして出力バッファ回路２に供給し、そのようなパルス幅の広いＰＷＭパルスＰＣが発生しない場合には固定パルスＰＡまたはＰＢを入力パルスＰＤとして出力バッファ回路２に供給する。
【選択図】図１

Description

この発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅器に関する。

Ｄ級増幅器は、入力信号に応じてパルス幅変調されたＰＷＭ（Pulse Width Modulation；パルス幅変調）パルスを生成し、このＰＷＭパルスにより、負荷を駆動するアンプである。このＤ級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。この種のＤ級増幅器では、入力信号のレベルがパルス幅変調の最大変調度に対応した上限値を越えると、Ｄ級増幅器の出力信号が継続的にＬレベルまたはＨレベルを維持するクリップが生じる。このようなクリップを含むＤ級増幅器の出力信号は、そのまま負荷であるスピーカに与えられると、スピーカから耳障りな音となって出力される。このため、Ｄ級増幅器に関しては、クリップの防止策に関する技術が各種提案されている。例えば特許文献１では、Ｄ級増幅器の最終段である出力バッファ回路へのＰＷＭパルスの供給状況を監視し、この監視結果に基づいてクリップの発生を検知したときに、強制的にパルスを出力バッファ回路に与える構成（特許文献１の「背景技術」参照）、クリップの発生を検知したときに、入力信号と出力バッファ回路の出力信号との誤差の積分を行うパルス幅変調回路内の誤差積分器の積分処理を２次積分から１次積分に切り換えてクリップを回避する構成（特許文献１の「発明を実施するための最良の形態」参照）が開示されている。
特開２００６−５０５８９号公報

ところで、従来技術によるＤ級増幅器のクリップ防止策の多くは、特許文献１にも開示されているように、クリップの発生を検知したときに、Ｄ級増幅器の動作状態をクリップの発生を回避可能な状態に移行させるものであるため、クリップが発生してからクリップを回避するまでに遅延が生じ、Ｄ級増幅器の負荷の駆動波形に歪みが生じるという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、クリップの発生を遅滞なく防止することができるＤ級増幅器を提供することを目的とする。

この発明は、入力信号によりパルス幅変調されたＰＷＭパルスを生成するパルス幅変調回路と、入力パルスに応じて、負荷をスイッチング駆動する出力バッファ回路と、前記ＰＷＭパルスの発生タイミングに同期したタイミングにおいて、所定のパルス幅を有する固定パルスを発生する固定パルス発生回路と、前記固定パルスの発生タイミングにおいて前記固定パルスよりもパルス幅の広いＰＷＭパルスが発生する場合には前記ＰＷＭパルスを前記入力パルスとして前記出力バッファ回路に供給し、前記固定パルスの発生タイミングにおいて前記固定パルスよりもパルス幅の広いＰＷＭパルスが発生しない場合には前記固定パルスを前記入力パルスとして前記出力バッファ回路に供給する入力制御回路とを具備することを特徴とするＤ級増幅器を提供する。
かかる発明によれば、入力信号のレベルが適正範囲から外れ、ＰＷＭパルスが消失する場合には、直ちに固定パルスが入力パルスとして出力バッファ回路に与えられるため、遅滞なくクリップの発生を防止することができる。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。このＤ級増幅器は、大別してパルス幅変調回路１と、出力バッファ回路２と、固定パルス発生回路３と、入力制御回路４とにより構成されている。ここで、パルス幅変調回路１は、入力信号Ｖｉｎによりパルス幅変調されたＰＷＭパルスＰＣを生成する回路である。また、出力バッファ回路２は、入力パルスＰＤに応じて、スピーカやその入力部のフィルタ等からなる負荷Ｌをスイッチング駆動する回路である。また、固定パルス発生回路３は、ＰＷＭパルスＰＣの発生タイミングに同期したタイミングにおいて、所定のパルス幅を有する固定パルスＰＡおよびＰＢを発生する回路である。そして、入力制御回路４は、固定パルスＰＡまたはＰＢの発生タイミングにおいて固定パルスＰＡまたはＰＢよりもパルス幅の広いＰＷＭパルスＰＣが発生する場合にはＰＷＭパルスＰＣを入力パルスＰＤとして出力バッファ回路２に供給し、固定パルスＰＡまたはＰＢの発生タイミングにおいて固定パルスＰＡまたはＰＢよりもパルス幅の広いＰＷＭパルスＰＣが発生しない場合には固定パルスＰＡまたはＰＢを入力パルスＰＤとして出力バッファ回路２に供給する回路である。以下、これらのパルス幅変調回路１、出力バッファ回路２、固定パルス発生回路３および入力制御回路４の各々の構成について説明する。

パルス幅変調回路１は、誤差積分器１０と、三角波発生回路１１と、コンパレータ１２とにより構成されている。ここで、誤差積分器１０は、正相入力端子（＋入力端子）が接地された差動増幅器１０１と、この差動増幅器１０１の出力端子と逆相入力端子（−入力端子）との間に介挿された積分用キャパシタ１０２とを有する。また、差動増幅器１０１の逆相入力端子には、抵抗１０３を介して入力信号Ｖｉｎが与えられ、抵抗１０４を介して出力バッファ回路２の出力信号Ｖｏｕｔが与えられる。このような構成により、誤差積分器１０は、入力信号Ｖｉｎと出力バッファ回路２の出力信号Ｖｏｕｔとの誤差の積分を行い、積分値を示す積分値信号ＩＮを出力する。

三角波発生回路１１は、電圧０Ｖ〜電圧＋ＶＢまで一定レートで上昇する過程と電圧＋ＶＢ〜電圧０Ｖまで一定レートで下降する過程を交互に繰り返す三角波信号ＴＲＩを発生する回路である。コンパレータ１２は、積分値信号ＩＮと三角波信号ＴＲＩとのレベル比較を行い、積分値信号ＩＮの瞬時値が三角波信号ＴＲＩの瞬時値よりも高い期間はＨレベル、それ以外の期間はＬレベルとなるＰＷＭパルスＰＣを出力する。このコンパレータ１２により出力されるＰＷＭパルスＰＣの波形は、三角波信号ＴＲＩの高電位側のピークの発生タイミングを中心として、前後に同じ時間長だけＬレベルの状態を維持し、三角波信号ＴＲＩの低電位側のピークの発生タイミングを中心として、前後に同じ時間長だけＨレベルの状態を維持する波形となる。三角波信号ＴＲＩの一周期に対するＰＷＭパルスＰＣのＨレベルの期間またはＬレベルの期間の比率は、積分値信号ＩＮに依存する。

出力バッファ回路２は、インバータ２１〜２３により構成されている。ここで、インバータ２１は、各々のドレイン同士が接続された状態で電源ＶＤＤおよび接地間に介挿されたＰチャネル電界効果トランジスタ（以下、単にＰチャネルトランジスタという）２１ＰおよびＮチャネル電界効果トランジスタ（以下、単にＮチャネルトランジスタという）２１Ｎにより構成されている。このインバータ２１において、Ｐチャネルトランジスタ２１ＰおよびＮチャネルトランジスタ２１Ｎの両ドレインの接続点が出力端子となっており、この出力端子の信号が出力バッファ回路２の出力信号Ｖｏｕｔとして誤差積分器１０に帰還される。同様にインバータ２２は、各々のドレイン同士が接続された状態で電源ＶＤＤおよび接地間に介挿されたＰチャネルトランジスタ２２ＰおよびＮチャネルトランジスタ２２Ｎにより構成されている。図示は省略したが、インバータ２３も同様な構成となっている。負荷Ｌは、Ｐチャネルトランジスタ２１ＰおよびＮチャネルトランジスタ２１Ｎの両ドレインの接続点であるインバータ２１の出力端子と、Ｐチャネルトランジスタ２２ＰおよびＮチャネルトランジスタ２２Ｎの両ドレインの接続点であるインバータ２２の出力端子との間に介挿されている。

この出力バッファ回路２において、インバータ２１には、入力制御回路４を介して入力パルスＰＤが入力され、インバータ２２には、この入力パルスＰＤをインバータ２３によりレベル反転したパルスが入力される。従って、入力パルスＰＤがＬレベルである期間は、Ｐチャネルトランジスタ２１ＰおよびＮチャネルトランジスタ２２ＮがＯＮ、Ｐチャネルトランジスタ２２ＰおよびＮチャネルトランジスタ２１ＮがＯＦＦとなり、電源ＶＤＤ→Ｐチャネルトランジスタ２１Ｐ→負荷Ｌ→Ｎチャネルトランジスタ２２Ｎ→接地という経路を介して負荷Ｌへの通電が行われる。また、入力パルスＰＤがＨレベルである期間は、Ｐチャネルトランジスタ２２ＰおよびＮチャネルトランジスタ２１ＮがＯＮ、Ｐチャネルトランジスタ２１ＰおよびＮチャネルトランジスタ２２ＮがＯＦＦとなり、電源ＶＤＤ→Ｐチャネルトランジスタ２２Ｐ→負荷Ｌ→Ｎチャネルトランジスタ２１Ｎ→接地という経路を介して負荷Ｌへの通電が行われる。

固定パルス発生回路３は、コンパレータ３１および３２により構成されている。ここで、コンパレータ３１は、三角波信号ＴＲＩを三角波信号ＴＲＩの高電位側のピークレベル＋ＶＢよりもやや低い基準レベルＶＨと比較し、ＴＲＩ＞ＶＨの期間はＬレベル、他の期間はＨレベルとなる固定パルスＰＡを出力する。また、コンパレータ３２は、三角波信号ＴＲＩを三角波信号ＴＲＩの低電位側のピークレベル０Ｖよりもやや高い基準レベルＶＬと比較し、ＴＲＩ＜ＶＬの期間はＨレベル、他の期間はＬレベルとなる固定パルスＰＢを出力する。固定パルスＰＡおよびＰＢは、ＰＷＭパルスＰＣと同様、三角波信号ＴＲＩと何らかの基準レベルとの比較により発生されるものであるため、ＰＷＭパルスＰＣの発生タイミングと同期したタイミングにおいて発生される。より具体的には、固定パルスＰＡは、ＰＷＭパルスＰＣと同様、三角波信号ＴＲＩの高電位側のピークの発生タイミングを中心として、前後に同じ時間長だけＬレベルの状態を維持する。また、固定パルスＰＢは、ＰＷＭパルスＰＣと同様、三角波信号ＴＲＩの低電位側のピークの発生タイミングを中心として、前後に同じ時間長だけＨレベルの状態を維持する。

入力制御回路４は、ＡＮＤゲート４１およびＯＲゲート４２により構成されている。ここで、ＡＮＤゲート４１は、ＰＷＭパルスＰＣと固定パルスＰＡの論理積を出力する。また、ＯＲゲート４２は、ＡＮＤゲート４１の出力信号と固定パルスＰＢの論理和を出力する。このＯＲゲート４２の出力信号が上述した入力パルスＰＤとして出力バッファ回路２に与えられる。この入力制御回路４の機能は、上述した通りであるが、図示のＡＮＤゲート４１およびＯＲゲート４２がどのようにしてこの機能を果たすかは、説明の重複を避けるため、本実施形態の動作説明において明らかにする。

図２は、本実施形態によるＤ級増幅器の各部の波形を示す波形図である。以下、この図を参照し、本実施形態の動作を説明する。

上述したように、固定パルス発生回路３では、三角波信号ＴＲＩを基準レベルＶＨ、ＶＬと比較することにより、固定パルスＰＡおよびＰＢが発生される。ここで、固定パルスＰＡは、三角波信号ＴＲＩの高電位側のピークの発生タイミングを中心として、前後に同じ時間長だけＬレベルの状態を維持し、固定パルスＰＢは、三角波信号ＴＲＩの低電位側のピークの発生タイミングを中心として、前後に同じ時間長だけＨレベルの状態を維持する。

パルス幅変調回路１では、誤差積分器１０から出力される積分値信号ＩＮと三角波信号ＴＲＩとのレベル比較がコンパレータ１２により行われ、ＰＷＭパルスＰＣが発生される。入力信号Ｖｉｎのレベルが適正範囲内にある場合、積分値信号ＩＮは、三角波信号ＴＲＩの高電位側のピークレベル＋ＶＢと低電位側のピークレベル０Ｖとの間の値となる。この場合、三角波信号ＴＲＩが積分値信号ＩＮを横切って変化するため、三角波信号ＴＲＩの高電位側のピークの発生タイミングを中心として、前後に同じ時間長だけＬレベルの状態を維持し、三角波信号ＴＲＩの低電位側のピークの発生タイミングを中心として、前後に同じ時間長だけＨレベルの状態を維持するＰＷＭパルスＰＣがコンパレータ１２により発生される。

ここで、積分値信号ＩＮのレベルが三角波信号ＴＲＩの高電位側のピークレベル＋ＶＢより僅かに低い場合、Ｌレベルの期間の幅が狭いＰＷＭパルスＰＣがコンパレータ１２から出力される。そして、ＰＷＭパルスＰＣのＬレベルの期間が固定パルスＰＡのＬレベルの期間よりも長い場合には、ＰＷＭパルスＰＣがＡＮＤゲート４１を通過する。そして、固定パルスＰＢがＬレベルである場合には、ＰＷＭパルスＰＣがＯＲゲート４２を通過し、入力パルスＰＤとして出力バッファ回路２に供給される（期間Ａ参照）。

しかし、積分値信号ＩＮのレベルが三角波信号ＴＲＩの高電位側のピークレベル＋ＶＢを越えると、三角波信号ＴＲＩは積分値信号ＩＮのレベルを横切らなくなるため、ＰＷＭパルスＰＣは、固定パルスＰＡがＬレベルとなる期間にＬレベルにならず、Ｈレベルを維持する。この場合、固定パルスＰＡがＡＮＤゲート４１を通過する。そして、固定パルスＰＢがＬレベルである場合には、固定パルスＰＡがＯＲゲート４２を通過し、入力パルスＰＤとして出力バッファ回路２に供給される（期間Ｂ参照）。

一方、積分値信号ＩＮのレベルが三角波信号ＴＲＩの低電位側のピークレベル０Ｖより僅かに高いと、Ｈレベルの期間の幅が狭いＰＷＭパルスＰＣがコンパレータ１２から出力される。このとき、固定パルスＰＡはＨレベルであるため、ＰＷＭパルスＰＣはＡＮＤゲート４１を通過する。そして、ＰＷＭパルスＰＣのＨレベルの期間が固定パルスＰＢのＨレベルの期間よりも長い場合には、ＰＷＭパルスＰＣがＯＲゲート４２を通過し、入力パルスＰＤとして出力バッファ回路２に供給される（期間Ｃ参照）。

しかし、積分値信号ＩＮのレベルが三角波信号ＴＲＩの高電位側のピークレベル０Ｖよりも低くなると、三角波信号ＴＲＩは積分値信号ＩＮのレベルを横切らなくなるため、ＰＷＭパルスＰＣは、固定パルスＰＢがＨレベルとなる期間にＨレベルにならず、Ｌレベルを維持する。従って、ＡＮＤゲート４１の出力信号はＬレベルとなる。この場合、固定パルスＰＢがＯＲゲート４２を通過し、入力パルスＰＤとして出力バッファ回路２に供給される（期間Ｄ参照）。

以上のように、本実施形態によれば、入力信号のレベルが適正範囲から外れ、ＰＷＭパルスＰＣが消失する場合には、直ちに固定パルスＰＡまたはＰＢが入力パルスＰＤとして出力バッファ回路２に与えられるため、遅滞なくクリップの発生を防止することができる。従って、負荷Ｌの駆動波形に歪みが生じるのを防止することができる。

以上、この発明の一実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態では、三角波信号ＴＲＩをそのピークレベルと近いレベルの基準レベルＶＨ、ＶＬと比較することにより固定パルスＰＡ、ＰＢを生成したが、このようなレベル比較以外の手段により固定パルスＰＡ、ＰＢを生成してもよい。例えば、三角波発生回路１１が、充電用の定電流源と放電用の定電流源とを交互にキャパシタに接続し、キャパシタの充電電圧を三角波信号ＴＲＩとして出力するものである場合には、キャパシタに接続する定電流源を充電用のものから放電用のものに切り換えるタイミングをＬレベルの維持期間の中央に持つような固定パルスＰＡ（負パルス）と、キャパシタに接続する定電流源を放電用のものから充電用のものに切り換えるタイミングをＨレベルの維持期間の中央に持つような固定パルスＰＢ（正パルス）とを発生するようにしてもよい。

（２）上記実施形態では、入力信号Ｖｉｎが適正範囲から外れ、三角波信号ＴＲＩが積分値信号ＩＮを横切らなくなると、ＰＷＭパルスＰＣの発生頻度が固定パルスＰＡおよびＰＢの発生頻度よりも少なくなる。そこで、ＰＷＭパルスＰＣをカウントするカウンタと、固定パルスＰＡまたはＰＢをカウントするカウンタとを設けるとともに、パルス幅変調回路１の前段に入力信号Ｖｉｎを増幅する利得制御増幅器を設け、前者のカウンタのカウント値が後者のカウンタのカウント値よりも顕著に低くなったとき、利得制御増幅器の利得を下げて、入力信号Ｖｉｎのレベルを適正範囲内に制御するようにしてもよい。

この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。 同Ｄ級増幅器の各部の波形を示す波形図である。

符号の説明

１……パルス幅変調回路、２……出力バッファ回路、３……固定パルス発生回路、４……入力制御回路、１０……誤差積分器、１１……三角波発生回路、１２，３１，３２……コンパレータ、１０１……差動増幅器、１０２……キャパシタ、１０３，１０４……抵抗、４１……ＡＮＤゲート、４２……ＯＲゲート、２１〜２３……インバータ、Ｌ……負荷、２１Ｐ，２２Ｐ……Ｐチャネルトランジスタ、２１Ｎ，２２Ｎ……Ｎチャネルトランジスタ。

Claims (2)

1. 入力信号によりパルス幅変調されたＰＷＭパルスを生成するパルス幅変調回路と、
   入力パルスに応じて、負荷をスイッチング駆動する出力バッファ回路と、
   前記ＰＷＭパルスの発生タイミングに同期したタイミングにおいて、所定のパルス幅を有する固定パルスを発生する固定パルス発生回路と、
   前記固定パルスの発生タイミングにおいて前記固定パルスよりもパルス幅の広いＰＷＭパルスが発生する場合には前記ＰＷＭパルスを前記入力パルスとして前記出力バッファ回路に供給し、前記固定パルスの発生タイミングにおいて前記固定パルスよりもパルス幅の広いＰＷＭパルスが発生しない場合には前記固定パルスを前記入力パルスとして前記出力バッファ回路に供給する入力制御回路と
   を具備することを特徴とするＤ級増幅器。
2. 前記パルス幅変調回路は、前記入力信号と前記出力バッファ回路の出力信号との誤差を積分し、積分結果を示す積分値信号を出力する誤差積分器と、所定周波数の三角波信号を発生する三角波発生回路と、前記三角波信号と前記積分値信号とを比較することにより前記ＰＷＭパルスを出力するコンパレータとを具備し、
   前記固定パルス発生回路は、前記三角波信号を横切る範囲内のレベルであって、前記三角波信号のピークのレベルの近傍の基準レベルと前記三角波信号を比較することにより、前記固定パルスを出力することを特徴とする請求項１に記載のＤ級増幅器。
   

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