JP2011211389A - 増幅回路、増幅回路のクリップ検出方法 - Google Patents
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Abstract
【課題】クリップ発生の有無を正確に検出可能な増幅回路を提供する。
【解決手段】本発明に係るD級増幅回路100は、インダクタンス成分を有する負荷50が接続される出力端子Coutと、入力信号INに基づいて2値の駆動信号OUTPを生成し、その生成した駆動信号OUTPを出力端子Coutに対して供給する駆動部70と、駆動信号OUTPにクリップが発生しているか否かを検出するクリップ検出部40と、を備える。クリップ検出部40は、駆動信号OUTPの上限値を超える第1パルス、または、駆動信号OUTPの下限値を下回る第2パルスが、所定の時間長Txにわたって発生しない場合は、クリップの発生を検出する。
【選択図】 図3
【解決手段】本発明に係るD級増幅回路100は、インダクタンス成分を有する負荷50が接続される出力端子Coutと、入力信号INに基づいて2値の駆動信号OUTPを生成し、その生成した駆動信号OUTPを出力端子Coutに対して供給する駆動部70と、駆動信号OUTPにクリップが発生しているか否かを検出するクリップ検出部40と、を備える。クリップ検出部40は、駆動信号OUTPの上限値を超える第1パルス、または、駆動信号OUTPの下限値を下回る第2パルスが、所定の時間長Txにわたって発生しない場合は、クリップの発生を検出する。
【選択図】 図3
Description
本発明は、増幅回路、増幅回路のクリップ検出方法に関する。
従来、音声信号などの入力信号を振幅が一定なパルス幅変調信号に変換し、そのパルス幅変調信号を電力増幅するD級増幅回路が広く知られている。このD級増幅回路は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。この種のパワーアンプでは、入力信号のレベルが適正範囲を超える場合に、出力信号波形にクリップが生じる。そのような出力信号が、負荷であるスピーカに供給されると、耳障りな音となってスピーカから出力されるので、その発生を防止する必要がある。
例えば特許文献1には、入力信号に応じたパルス幅変調信号を生成するPWM回路と、PWM回路から出力されるパルス幅変調信号に応じて、負荷(スピーカ)を駆動するための2値の出力信号(駆動信号)を生成する増幅部と、を含むD級増幅器が開示されている。そして、特許文献1には、PWM回路からの出力パルスが、一定期間にわたってハイレベルまたはローレベルを維持した場合に、クリップの発生を検出するという技術が開示されている。
しかしながら、上述の特許文献1に開示された技術は、D級増幅器からの出力信号の状態を監視してクリップの有無を検出するものではないので、クリップ検出の精度を十分に確保することは困難であるという問題がある。
以上の事情を考慮して、本発明は、クリップ発生の有無を正確に検出可能な増幅回路を提供することを目的とする。
以上の事情を考慮して、本発明は、クリップ発生の有無を正確に検出可能な増幅回路を提供することを目的とする。
以上の課題を解決するために、本発明に係る増幅回路は、インダクタンス成分を有する負荷が接続される出力端子と、入力信号に基づいて負荷を駆動するための駆動信号を生成し、その生成した駆動信号を前記出力端子に対して供給する増幅部と、駆動信号にクリップが発生しているか否かを検出するクリップ検出部と、を備え、クリップ検出部は、駆動信号の上限値を超える第1パルス、または、駆動信号の下限値を下回る第2パルスが所定の時間長にわたって発生しない場合は、クリップの発生を検出することを特徴とする。
本発明においては、駆動信号が供給される出力端子は、インダクタンス成分を有する負荷に接続されるので、駆動信号の値がハイレベルの値に変化すると、負荷に生じる誘導起電力によって、駆動信号の上限値を超える第1パルスが発生する一方、駆動信号の値がローレベルの値に遷移すると、負荷に生じる誘導起電力によって、駆動信号の下限値を下回る第2パルスが発生する。クリップが発生しなければ、駆動信号は、ハイレベルからローレベルへの反転と、ローレベルからハイレベルへの反転とを交互に繰り返すので、第1パルスと第2パルスとが交互に出現することになる。一方、クリップが発生した場合は、駆動信号は、ハイレベルまたはローレベルに維持されるので、第1パルスまたは第2パルスが出現しない状態が所定期間にわたって継続する。本発明は、この点に着目したものであり、クリップ検出部は、第1パルスまたは第2パルスが所定の時間長にわたって発生しない場合は、クリップが発生していると判断する。本発明では、駆動信号(増幅回路の出力信号)の状態に基づいて、クリップ発生の有無を検出するので、クリップ検出の精度を十分に確保できるという利点がある。
本発明に係る増幅回路の具体的な態様として、クリップ検出部は、第1パルスの発生を検知する第1パルス検知部(例えば図1に示す第2比較器42)と、第2パルスの発生を検知する第2パルス検知部(例えば図1に示す第1比較器41)と、第1パルスおよび第2パルスのうちの何れか一方が検知されてから所定の時間長が経過するまでの期間において、第1パルスおよび第2パルスのうちの何れか他方が検知されない場合は、クリップの発生を検出する検出部(例えば図1に示す制御部46)と、を含む。前述したように、クリップが発生すると、第1パルスまたは第2パルスが発生しない状態が継続するので、第1パルスおよび第2パルスのうちの何れか一方が検知されてから所定の時間長が経過するまでの期間において、第1パルスおよび第2パルスのうちの何れか他方が検知されなければ、クリップが発生していると判断することができる。
また、本発明は、増幅回路のクリップ検出方法として捉えることもできる。本発明に係るクリップ検出方法は、インダクタンス成分を有する負荷が接続される出力端子と、入力信号に基づいて負荷を駆動するための駆動信号を生成し、その生成した駆動信号を出力端子に対して供給する増幅部と、を備えた増幅回路のクリップ検出方法であって、駆動信号の上限値を超える第1パルス、または、駆動信号の下限値を下回る第2パルスが、所定の時間長にわたって発生しない場合は、クリップの発生を検出することを特徴とする。以上のクリップ検出方法によっても本発明に係る増幅回路と同様の効果が得られる。
図1は、本発明の実施形態に係るD級増幅回路100の概略構成を示すブロック図である。図1に示すように、D級増幅回路100は、増幅部10と減衰装置20と帰還部30とクリップ検出部40とを具備する。増幅部10は、入力信号(例えばアナログの音声信号)INを増幅して駆動信号OUTPを生成する手段である。駆動信号OUTPは、負荷(例えばスピーカ)50を駆動するための2値の信号である。減衰装置20は、必要に応じて入力信号INを減衰させる手段である。帰還部30は、増幅部10のゲインを制御するゲイン制御信号Gを生成し、当該ゲイン制御信号Gを増幅部10に帰還させる手段である。クリップ検出部40は、駆動信号OUTPにクリップが発生しているか否かを検出する手段である。なお、駆動信号OUTPのクリップとは、駆動信号OUTPが、ハイレベルまたはローレベルの値に維持されて反転不能な状態となる現象を意味する。
図1に示すように、増幅部10は、変調部60と駆動部70とを備える。変調部60は、入力信号INを振幅が一定なパルス幅変調信号に変調する手段であり、入力信号補正部62と積分器64と三角波発生部66とコンパレータ68とを含んで構成される。入力信号補正部62は、帰還部30から帰還されるゲイン制御信号Gに応じて、減衰装置20から出力される入力信号INのレベルを補正し、補正後の信号INAを積分器64へ出力する手段である。
積分器64は、当該積分器64に入力される信号INAの時間積分値を求め、その求めた時間積分値を積分信号Xとしてコンパレータ68に出力する。三角波発生部66は、一定の振幅の三角波信号TRを生成する手段である。三角波発生部からの三角波信号TRはコンパレータ68に出力される。
コンパレータ68は、積分信号Xと三角波信号TRとに基づいて、パルス幅変調信号PWを生成する手段である。本実施形態では、コンパレータ68の正入力端子(図示省略)には積分信号Xが入力される一方、負入力端子(図示省略)には三角波信号TRが入力される。積分信号Xのレベルが三角波信号TRのレベルを上回るとコンパレータ68の出力レベルはハイレベルとなり、積分信号Xのレベルが三角波信号TRのレベルを下回るとコンパレータ68の出力レベルはローレベルとなる。このようにして得られる方形波が、パルス幅変調信号PWとして駆動部70に出力される。なお、減衰装置20が動作していない状態では、方形波のデューティ比は、入力信号INに応じたものとなり、入力信号INが供給されないとき(無入力のとき)、方形波のデューティ比は50%になるという具合である。
駆動部70は、変調部60から出力されるパルス幅変調信号PWに応じて、駆動信号OUTPを生成する手段である。駆動部70は、パルス幅変調信号PWに応じて、正側電源電位(プラスの電源電位)VDDおよび負側電源電位(マイナスの電源電位)VSSのうちの何れか一方を駆動信号OUTPとして出力する。図2は、駆動部70の構成の一例を示す図である。図2に示すように、駆動部70は、正側電源電位VDDが供給される給電線71と、負側電源電位VSSが供給される給電線72と、給電線71と給電線72とを連結する経路上に相互に直列に接続されるNチャネル型の第1トランジスタTr1およびPチャネル型の第2トランジスタTr2とを含んで構成される。第1トランジスタTr1および第2トランジスタTr2の各々のゲートには、変調部60からのパルス幅変調信号PWが供給される。パルス幅変調信号PWがハイレベルの場合は、第1トランジスタTr1がオン状態、第2トランジスタTr2がオフ状態に遷移する。これにより、第1トランジスタTr1と第2トランジスタTr2との間に介在するノードNDと、給電線71とが導通し、給電線71に供給される正側電源電位VDDが駆動信号OUTPとして出力される。一方、パルス幅変調信号PWがローレベルの場合は、第1トランジスタTr1がオフ状態、第2トランジスタTr2がオン状態に遷移する。これにより、ノードNDと給電線72とが導通し、給電線72に供給される負側電源電位VSSが駆動信号OUTPとして出力される。このようにして駆動部70から出力される駆動信号OUTPの波形は方形波となり、そのデューティ比は、パルス幅変調信号PWのデューティ比に応じたものとなる。
なお、図2の態様では、第1トランジスタTr1はNチャネル型のトランジスタで構成され、第2トランジスタTr2はPチャネル型のトランジスタで構成されているが、これに限らず、例えば第1トランジスタTr1がPチャネル型のトランジスタで構成され、第2トランジスタTr2がNチャネル型のトランジスタで構成されてもよい。要するに、駆動部70は、パルス幅変調信号PWに応じて、正側電源電位VDDおよび負側電源電位VSSのうちの何れか一方を駆動信号OUTPとして出力するものであればよく、その構成は任意である。
駆動部70から出力された駆動信号OUTPは、インダクタンス成分を有する負荷50が接続された出力端子Coutに対して供給される。これにより、負荷50が駆動されるという具合である。図1に示すように、負荷50は、コイルLと抵抗Rとを含んで構成される。コイルLのインピーダンスは、周波数が高いほど大きくなるので、コイルLと抵抗Rとはローパスフィルタとしても機能する。これにより、駆動信号OUTPが復調され、元の入力信号INを増幅した波形のアウトプット信号OUTが得られるという具合である。
図1に示すように、クリップ検出部40は、第1比較器41と第2比較器42と論理和ゲート(ORゲート)43とホールド回路44とインバータ45と制御部46とを含んで構成される。第1比較器41の正入力端子には負側電源電位VSSが供給される一方、その負入力端子には、駆動部70から出力された駆動信号OUTPが供給される。駆動信号OUTPのレベルが負側電源電位VSSのレベルを下回る場合は、第1比較器41の出力信号CO-がハイレベルとなる一方、駆動信号OUTPのレベルが負側電源電位VSSのレベルを上回る場合は、出力信号CO-はローレベルとなる。
また、第2比較器42の正入力端子には駆動信号OUTPが供給される一方、その負入力端子には正側電源電位VDDが供給される。駆動信号OUTPのレベルが正側電源電位VDDのレベルを上回る場合は、第2比較器42の出力信号CO+のレベルがハイレベルとなる一方、駆動信号OUTPのレベルが正側電源電位VDDのレベルを下回る場合は、出力信号CO+のレベルはローレベルとなる。
論理和ゲート43には、第1比較器41の出力信号CO-と第2比較器42の出力信号CO+とが入力される。論理和ゲート43は、出力信号CO-およびCO+のうちの何れかがハイレベルの場合は、ハイレベルの出力信号COをホールド回路44に出力する一方、出力信号CO-およびCO+の両方がローレベルの場合は、ローレベルの出力信号COをホールド回路44へ出力する。
ホールド回路44は、論理和ゲート43からの出力信号COを保持するための回路である。ホールド回路44からの出力信号COFは、インバータ45で反転されて制御部46へ供給される。制御部46は、インバータ45からの反転信号COSに基づいて、クリップ発生の有無を検出する。制御部46は、クリップが発生していることを検出した場合は、入力信号INのレベルを減衰するように減衰装置20を制御する。クリップ検出部40の具体的な動作については後述する。
次に、本実施形態に係るD級増幅回路100の具体的な動作を説明する。図3は、負荷50にて生成されるアウトプット信号OUTの波形の一例を示す図である。この例において、期間T1では、D級増幅回路100に対して入力信号INが供給されない状態、つまり無入力である。このため、期間T1におけるアウトプット信号OUTのレベルはゼロとなる。また、期間T1の直後の期間T2では、アウトプット信号OUTのレベルはマイナスとなり、期間T2の直後の期間T3では、マイナス側のクリップが発生している。さらに、期間T3よりも後の期間T4では、アウトプット信号OUTのレベルはプラスとなり、期間T4の直後の期間T5では、プラス側のクリップが発生しているという具合である。なお、アウトプット信号OUTのクリップとは、アウトプット信号OUTが、所定期間にわたって上限値または下限値に固定される現象を意味する。以下、各期間(T1〜T5)におけるD級増幅回路100の動作を説明する。
まず、図4を参照しながら、期間T1におけるD級増幅回路100の動作を説明する。前述したように、無入力のときは、変調部60で生成されるパルス幅変調信号PWのデューティ比は50%となるので、駆動部70から出力端子Coutへ供給される駆動信号OUTPのデューティ比も50%となる。つまり、期間T1の全時間長のうち、駆動信号OUTPがハイレベルの値(正側電源電位VDD)に維持される時間長の割合は50%となる。
ここで、駆動信号OUTPが供給される出力端子Coutは、コイルLを含む負荷50に接続されるので、駆動信号OUTPの波形が立ち上がると(駆動信号OUTPの値がハイレベルの正側電源電位VDDに変化すると)、コイルLに生じる誘導起電力によって、駆動信号OUTPの値は一時的に上限値(正側電源電位VDD)を超える。駆動信号OUTPの変化(立ち上がり)は瞬時に行われるので、駆動信号OUTPの値は、立ち上がりのタイミングで上限値を超えた後、瞬時にハイレベルの値(正側電源電位VDD)に戻るという具合である。以下では、駆動信号OUTPの値がハイレベルの正側電源電位VDDに変化するタイミングで発生するパルス(駆動信号OUTPの上限値を超えるパルス)を「第1パルス」と呼ぶ。
同様に、駆動信号OUTPの波形が立ち下がると(駆動信号OUTPの値がローレベルの負側電源電位VSSに変化すると)、コイルLに生じる誘導起電力によって、駆動信号OUTPの値は、その立ち下がりのタイミングで下限値(負側電源電位VSS)を下回った後、瞬時にローレベル側の値(負側電源電位VSS)に戻るという具合である。以下では、駆動信号OUTPの値がローレベルの負側電源電位VSSに変化するタイミングで発生するパルス(駆動信号OUTPの下限値を下回るパルス)を「第2パルス」と呼ぶ。
図4に示すように、期間T1において、駆動信号OUTPは、ハイレベルからローレベルへの反転と、ローレベルからハイレベルへの反転とを交互に繰り返すので、第1パルスと第2パルスとが交互に出現する。
同様に、駆動信号OUTPの波形が立ち下がると(駆動信号OUTPの値がローレベルの負側電源電位VSSに変化すると)、コイルLに生じる誘導起電力によって、駆動信号OUTPの値は、その立ち下がりのタイミングで下限値(負側電源電位VSS)を下回った後、瞬時にローレベル側の値(負側電源電位VSS)に戻るという具合である。以下では、駆動信号OUTPの値がローレベルの負側電源電位VSSに変化するタイミングで発生するパルス(駆動信号OUTPの下限値を下回るパルス)を「第2パルス」と呼ぶ。
図4に示すように、期間T1において、駆動信号OUTPは、ハイレベルからローレベルへの反転と、ローレベルからハイレベルへの反転とを交互に繰り返すので、第1パルスと第2パルスとが交互に出現する。
本実施形態では、駆動信号OUTPの値が上限値を上回ると、図1に示す第2比較器42の出力信号CO+がハイレベルになる一方、図1に示す第1比較器41の出力信号CO-はローレベルになるので、論理和ゲート43は、ハイレベルの出力信号COをホールド回路44へ出力する。すなわち、第1パルスが発生すると、第2比較器42の出力信号CO+はハイレベルになって、論理和ゲート43からの出力信号COもハイレベルになる。本実施形態では、第2比較器42は、第1パルスの発生を検知するための手段として機能する。
また、駆動信号OUTPの値が下限値を下回ると、第1比較器41の出力信号CO-がハイレベルになる一方、第2比較器42の出力信号CO+はローレベルになるので、論理和ゲート43は、ハイレベルの出力信号COをホールド回路44へ出力する。すなわち、第2パルスが発生すると、第1比較器41の出力信号CO-はハイレベルになって、論理和ゲート43からの出力信号COもハイレベルになる。本実施形態では、第1比較器41は、第2パルスの発生を検知するための手段として機能する。
また、駆動信号OUTPの値が下限値を下回ると、第1比較器41の出力信号CO-がハイレベルになる一方、第2比較器42の出力信号CO+はローレベルになるので、論理和ゲート43は、ハイレベルの出力信号COをホールド回路44へ出力する。すなわち、第2パルスが発生すると、第1比較器41の出力信号CO-はハイレベルになって、論理和ゲート43からの出力信号COもハイレベルになる。本実施形態では、第1比較器41は、第2パルスの発生を検知するための手段として機能する。
ホールド回路44は、論理和ゲート43からハイレベルの出力信号COが供給されると(第1パルスまたは第2パルスが発生すると)、ホールド回路44の出力信号COFのレベルを上限値LV_Hに設定し、当該出力信号COFのレベルが所定の時間長Txにわたって閾値レベルLV_th以上を維持するように機能する。つまり、第1パルスと第2パルスとの間隔が所定の時間長Txを下回る場合は、ホールド回路44の出力信号COFのレベルは閾値レベルLV_th以上に維持される。一方、第1パルスと第2パルスとの間隔が所定の時間長Txを上回る場合、言い換えれば、第1パルスおよび第2パルスのうちの何れか一方が発生してから所定の時間長Txを経過するまでの期間において、第1パルスおよび第2パルスのうちの何れか他方が発生しない場合は、ホールド回路44の出力信号COFのレベルは閾値レベルLV_thを下回るという具合である。
ホールド回路44の出力信号COFのレベルが閾値レベルLV_th以上である限りにおいて、当該出力信号COFの信号レベルはハイレベルであり、インバータ45から出力される反転信号COSはローレベルとなる。制御部46は、インバータ45からの反転信号COSがローレベルの場合は、クリップが発生していないと判断する。一方、ホールド回路44の出力信号COFのレベルが閾値レベルLV_thを下回る場合は、当該出力信号COFの信号レベルはローレベルであり、インバータ45から出力される反転信号COSはハイレベルとなる。制御部46は、インバータ45からの反転信号COSがハイレベルの場合は、クリップが発生していると判断する。
図4の期間T1では、第1パルスと第2パルスとの間隔は、所定の時間長Txを下回るので、図4に示すように、当該期間T1におけるホールド回路44の出力信号COFのレベルは、閾値レベルLV_th以上に維持される。したがって、インバータ45からの反転信号COSはローレベルに維持されるので、制御部46は、駆動信号OUTPにクリップが発生していないと判断する。
次に、図4を参照しながら、期間T2におけるD級増幅回路100の動作を説明する。図4に示すように、期間T2において駆動信号OUTPがローレベルの値に維持される時間長(第2パルスが発生してから第1パルスが発生するまでの時間長)は、期間T2において駆動信号OUTPがハイレベルの値に維持される時間長(第1パルスが発生してから第2パルスが発生するまでの時間長)よりも長くなるように設定される。これにより、期間T2におけるアウトプット信号OUTのレベルはマイナスとなる(図2参照)。期間T2においても、第1パルスと第2パルスとの間隔は、所定の時間長Txを下回るので、図4に示すように、当該期間T2におけるホールド回路44の出力信号COFのレベルは、閾値レベルLV_th以上に維持される。したがって、インバータ45からの反転信号COSはローレベルに維持されるので、制御部46は、駆動信号OUTPにクリップが発生していないと判断する。
次に、図4を参照しながら、期間T3におけるD級増幅回路100の動作を説明する。期間T3では、入力信号INのレベルが適正範囲を超えることで、駆動信号OUTPの波形にクリップが生じる。より具体的には、図4に示すように、駆動信号OUTPの値は、期間T3の全期間にわたってローレベルの値に維持される。これにより、期間T3におけるアウトプット信号OUTにもクリップが生じるという具合である(図2参照)。
図4に示すように、期間T3の直前に第2パルスが発生してから(駆動信号OUTPがローレベルに変化してから)所定の時間長Txが経過するまでの期間において、駆動信号OUTPがハイレベルに変化して第1パルスが発生することはない。そして、所定の時間長Txが経過すると、ホールド回路44の出力信号COFは閾値レベルLV_thを下回るのでローレベルとなり、インバータ45からの反転信号COSはハイレベルとなる。これにより、制御部46は、駆動信号OUTPにクリップが発生していると判断し、入力信号INのレベルを減衰するように減衰装置20を制御する。
次に、図5を参照しながら、期間T4におけるD級増幅回路100の動作を説明する。図5に示すように、期間T4において駆動信号OUTPがハイレベルの値に維持される時間長(第1パルスが発生してから第2パルスが発生するまでの時間長)は、期間T4において駆動信号OUTPがローレベルの値に維持される時間長(第2パルスが発生してから第1パルスが発生するまでの時間長)よりも長くなるように設定される。これにより、期間T4におけるアウトプット信号OUTのレベルはプラスとなる(図2参照)。前述の期間T1およびT2と同様に、期間T4における第1パルスと第2パルスとの間隔は、所定の時間長Txを下回るので、図5に示すように、当該期間T4におけるホールド回路44の出力信号COFのレベルは閾値レベルLV_th以上に維持される。したがって、インバータ45からの反転信号COSはローレベルに維持されるので、制御部46は、駆動信号OUTPにクリップが発生していないと判断する。
次に、図5を参照しながら、期間T5におけるD級増幅回路100の動作を説明する。期間T5では、入力信号INのレベルが適正範囲を超えることで、駆動信号OUTPの波形にクリップが生じる。より具体的には、図5に示すように、駆動信号OUTPの値は、期間T5の全期間にわたってハイレベルの値に維持される。これにより、期間T5におけるアウトプット信号OUTにもクリップが生じるという具合である(図2参照)。
図5に示すように、期間T5の直前に第1パルスが発生してから(駆動信号OUTPがハイレベルに変化してから)所定の時間長Txが経過するまでの期間において、駆動信号OUTPがローレベルに変化して第2パルスが発生することはない。そして、所定の時間長Txが経過すると、ホールド回路44の出力信号COFは閾値レベルLV_thを下回るのでローレベルとなり、インバータ45からの反転信号COSはハイレベルとなる。これにより、制御部46は、駆動信号OUTPにクリップが発生していると判断し、入力信号INのレベルを減衰するように減衰装置20を制御する。
以上に説明したように、本実施形態においては、2値の駆動信号OUTPが供給される出力端子Coutは、コイルLを含む(インダクタンス成分を有する)負荷50に接続されるので、駆動信号OUTPの値がハイレベルの値に遷移したときは、コイルLに生じる誘導起電力によって、駆動信号OUTPの上限値を超える第1パルスが発生する一方、駆動信号OUTPの値がローレベルの値に遷移したときは、コイルLに生じる誘導起電力によって、駆動信号OUTPの下限値を下回る第2パルスが発生する。クリップが発生しなければ、駆動信号OUTPは、ハイレベルからローレベルへの反転と、ローレベルからハイレベルへの反転とを交互に繰り返すので、第1パルスと第2パルスとが交互に出現することになる。一方、クリップが発生した場合は、駆動信号OUTPは、ハイレベルまたはローレベルの値に維持されるので、第1パルスまたは第2パルスが出現しない状態が所定期間にわたって継続する。
本実施形態は、かかる点に着目したものであり、クリップ検出部40は、第1パルスまたは第2パルスが所定の時間長Txにわたって発生しない場合は、クリップの発生を検出する。より具体的には、クリップ検出部40は、第1パルスおよび第2パルスのうちの何れか一方が発生してから所定の時間長Txが経過するまでの期間において、第1パルスおよび第2パルスのうちの何れか他方が発生しない場合は、クリップが発生していると判断する。すなわち、本実施形態では、駆動信号OUTP(D級増幅回路100の出力信号)の状態に基づいてクリップ発生の有無を検出するので、クリップ検出の精度を十分に確保できるという利点がある。
なお、上述した所定の時間長Txは、クリップ発生の有無を正確に検出するという目的を達成できる範囲内において任意の値に設定可能である。
また、減衰装置20の形式は任意である。例えば電位制御減衰器(VCA:Voltage Controlled Attenuator)を採用することもできるし、抵抗分割方式による電子ボリューム等を用いることもできる。
さらに、上述の実施形態において、増幅部10は、トランジスタ(Tr1,Tr2)のスイッチング動作を利用して、入力信号INを電力増幅するD級動作を行っているが、これに限らず、増幅部10における増幅動作は任意である。
また、上述の実施形態では、入力信号INはアナログの音声信号であるが、これに限らず、入力信号INの形式は任意である。例えば入力信号INをデジタルの音声信号とすることも可能である。
また、減衰装置20の形式は任意である。例えば電位制御減衰器(VCA:Voltage Controlled Attenuator)を採用することもできるし、抵抗分割方式による電子ボリューム等を用いることもできる。
さらに、上述の実施形態において、増幅部10は、トランジスタ(Tr1,Tr2)のスイッチング動作を利用して、入力信号INを電力増幅するD級動作を行っているが、これに限らず、増幅部10における増幅動作は任意である。
また、上述の実施形態では、入力信号INはアナログの音声信号であるが、これに限らず、入力信号INの形式は任意である。例えば入力信号INをデジタルの音声信号とすることも可能である。
10……増幅部、20……減衰装置、30……帰還部、40……クリップ検出部、41……第1比較器、42……第2比較器、43……論理和ゲート、44……ホールド回路、45……インバータ、46……制御部、50……負荷、60……変調部、62……入力信号補正部、64……積分器、66……三角波発生部、68……コンパレータ、70……駆動部、71,72……給電線、100……D級増幅回路、Cout……出力端子、OUTP……駆動信号、OUT……アウトプット信号、Tr1……第1トランジスタ、Tr2……第2トランジスタ、VDD……正側電源電位、VSS……負側電源電位。
Claims (3)
- インダクタンス成分を有する負荷が接続される出力端子と、
入力信号に基づいて前記負荷を駆動するための駆動信号を生成し、その生成した駆動信号を前記出力端子に対して供給する増幅部と、
前記駆動信号にクリップが発生しているか否かを検出するクリップ検出部と、を備え、
前記クリップ検出部は、前記駆動信号の上限値を超える第1パルス、または、前記駆動信号の下限値を下回る第2パルスが、所定の時間長にわたって発生しない場合は、クリップの発生を検出する、
ことを特徴とする増幅回路。 - 前記クリップ検出部は、
前記第1パルスの発生を検知する第1パルス検知部と、
前記第2パルスの発生を検知する第2パルス検知部と、
前記第1パルスおよび前記第2パルスのうちの何れか一方が検知されてから前記所定の時間長が経過するまでの期間において、前記第1パルスおよび前記第2パルスのうちの何れか他方が検知されない場合は、クリップの発生を検出する検出部と、を含む、
ことを特徴とする請求項1に記載の増幅回路。 - インダクタンス成分を有する負荷が接続される出力端子と、
入力信号に基づいて前記負荷を駆動するための駆動信号を生成し、その生成した駆動信号を前記出力端子に対して供給する増幅部と、を備えた増幅回路のクリップ検出方法であって、
前記駆動信号の上限値を超える第1パルス、または、前記駆動信号の下限値を下回る第2パルスが、所定の時間長にわたって発生しない場合は、クリップの発生を検出する、
ことを特徴とするクリップ検出方法。
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JP2010075652A JP2011211389A (ja) | 2010-03-29 | 2010-03-29 | 増幅回路、増幅回路のクリップ検出方法 |
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Cited By (2)
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JP2016127214A (ja) * | 2015-01-08 | 2016-07-11 | 株式会社リコー | 光源駆動装置、光源装置、距離測定装置、移動体装置、レーザ加工機及び光源駆動方法 |
JP2022047255A (ja) * | 2020-09-11 | 2022-03-24 | 株式会社東芝 | クリップ検出回路 |
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2010
- 2010-03-29 JP JP2010075652A patent/JP2011211389A/ja active Pending
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