JP5578062B2 - Ｄ級増幅回路 - Google Patents

Description

本発明は、音響機器のパワーアンプ等に好適なＤ級増幅回路に関する。

Ｄ級増幅回路の出力信号のクリップを防止する技術が従来から提案されている。例えば特許文献１には、正逆２相の入力信号が供給される各入力端の間に介挿されたスイッチを制御するクリップ防止制御部を搭載したＤ級増幅回路が開示されている。クリップ防止制御部は、クリップの発生時に周期的かつ断続的にスイッチをオン状態に制御することで入力信号を減衰させる。

特開２０１０−１８７３９９号公報

しかし、特許文献１の技術のもとでは、クリップ防止制御部の作動中に入力信号のレベルが低下しても入力信号の減衰が即座には停止せず、出力信号にクリップを発生させない適正範囲内のレベルの入力信号が減衰される可能性がある。また、クリップ防止制御部の作動中に入力信号の音量を調整した場合でも実際には殆ど音量が変化しないという問題もある。以上の事情を考慮して、本発明は、入力信号をレベルに応じて適切に減衰させるとともにレベルの減衰時にも音量を明確に変化させることを目的とする。

前述の課題を解決するために、本発明のＤ級増幅回路は、第１入力端および第２入力端の各々に互いに逆相で供給される入力信号に応じてパルス幅変調された出力信号を生成する増幅部（例えば増幅部２０）と、第１入力端から増幅部に至る第１入力経路（例えば入力経路１６a）と第２入力端から増幅部に至る第２入力経路（例えば入力経路１６b）との間に介挿された第１トランジスタ（例えばトランジスタＴR1）と、入力信号のレベル（典型的には入力信号のレベルの絶対値）が所定値を上回る範囲で増加するほど第１トランジスタの両端間に流れる電流が増加するように、所定値に対応する制御電圧を第１トランジスタの制御端子に印加する電圧印加回路（例えば電圧印加回路３２）とを具備する。

以上の構成では、入力信号のレベルの絶対値が所定値を上回る範囲で増加するほど第１トランジスタの両端間に流れる電流が増加する（すなわち入力信号の減衰率が増加する）から、入力信号の減衰時にも音量を変化させることが可能である。また、入力信号のレベルに応じて第１トランジスタの両端間の抵抗（電流）が変化するから、入力信号のレベルが低下した場合に第１トランジスタによる入力信号の減衰を迅速に停止させることが可能である。

より好適な態様において、電圧印加回路は、電流を生成する電流源（例えば電流源３２２）と、基準電圧を生成する電圧源（例えば電圧源３２４）と、電流源と電圧源との間にダイオード接続の状態で介挿されるとともに制御端子が第１トランジスタの制御端子に接続された第２トランジスタ（例えばトランジスタＴR2）とを含む。以上の態様では、第１トランジスタのオン／オフの境界となる入力信号のレベルを電圧源の基準電圧に応じて適宜に設定することが可能である。

より好適な態様において、電流源は、増幅部の出力信号のクリップの発生（実際にクリップが発生したことまたはクリップの発生が近いこと）が検知された場合に電流を生成し、クリップの発生が検知されない場合には電流の生成を停止する。以上の態様では、クリップの発生が検知されない場合に電流源による電流の生成が停止するから、電流源が定常的に電流を生成する場合と比較して消費電力が削減される。

より好適な態様のＤ級増幅回路は、第１入力経路と第２入力経路との間に第１トランジスタに対して並列に配置されたスイッチ（例えばスイッチ４２）と、増幅部の出力信号のクリップの発生（実際にクリップが発生したことまたはクリップの発生が近いこと）が検知された場合に、入力信号が減衰するようにスイッチを断続的にオン状態に制御する制御回路（例えば制御回路４５）とを具備する。以上の態様では、第１トランジスタによる入力信号の減衰に加えてスイッチの制御による入力信号の減衰が実行されるから、出力信号のクリップを高度に防止することが可能である。

より好適な態様のＤ級増幅回路は、第１入力経路と第１トランジスタとの間に介挿された第１抵抗（例えば抵抗ＲCL1）と、第２入力経路と第１トランジスタとの間に介挿された第２抵抗（例えば抵抗ＲCL2）とを具備する。以上の構成によれば、減衰前後の入力信号のレベルの関係を第１抵抗および第２抵抗の抵抗値に応じて調整することが可能である。

本発明の実施形態に係るＤ級増幅回路の回路図である。 Ｄ級増幅回路の第１減衰部のトランジスタの電気特性を示すグラフである。 第１減衰部の動作の説明図である。 第１減衰部の作用の前後における入力信号のレベルを示すグラフである。 第１減衰部および第２減衰部の作用の前後における入力信号のレベルを示すグラフである。 駆動負荷の両端間の電圧の波形図である。 変形例における第１減衰部の回路図である。 変形例の第１減衰部の作用の前後における入力信号のレベルを示すグラフである。 変形例におけるＤ級増幅回路の部分的な回路図である。 変形例における第１減衰部の回路図である。

図１は、本発明の実施形態に係るＤ級増幅回路１００の回路図である。Ｄ級増幅回路１００は、増幅部２０と第１減衰部３０と第２減衰部４０と制御回路４５とを具備する。増幅部２０は、入力端１２pおよび１２nの各々に供給される正逆２相の入力信号ＳpおよびＳnに応じてパルス幅変調された正逆２相の出力信号ＱpおよびＱnを生成して出力端１４pおよび１４nの各々から出力する。入力信号ＳpおよびＳnは差動形式のアナログ信号であり、出力信号ＱpおよびＱnは差動形式の２値信号である。入力端１２pと出力端１４nとの間には抵抗Ｒa1，Ｒa2およびＲa3が直列に介挿され、入力端１２nと出力端１４pとの間には抵抗Ｒb1，Ｒb2およびＲb3が直列に介挿される。出力端１４pおよび１４nの間に接続されたスピーカ等の駆動負荷（図示略）は、出力信号ＱpおよびＱnの差分信号により駆動される。

増幅部２０は、誤差積分器２２とＰＷＭ（Pulse Width Modulation）回路２４と出力バッファ回路２６とを具備する。入力端１２pに供給された正相の入力信号Ｓpは、抵抗Ｒa1およびＲa2を含む入力経路１６aを介して誤差積分器２２の正相側の入力端１３pに供給され、入力端１２nに供給された逆相の入力信号Ｓnは、抵抗Ｒb1およびＲb2を含む入力経路１６bを介して誤差積分器２２の逆相側の入力端１３nに供給される。また、誤差積分器２２の入力端１３pには抵抗Ｒa3を介して出力端１４nから逆相の出力信号Ｑnが帰還され、誤差積分器２２の入力端１３nには抵抗Ｒb3を介して出力端１４pから正相の出力信号Ｑpが帰還される。誤差積分器２２は、入力信号ＳpおよびＳnと出力信号ＱpおよびＱnとの誤差を積分した結果に応じた正逆２相の積分値信号ＵpおよびＵnを生成する。誤差積分器２２の具体的な構成は任意であるが、図１には、演算増幅器（全差動増幅器）２２１と４個の容量Ｃ1〜Ｃ4と２個の抵抗Ｒ1およびＲ2とで構成される２次の積分回路が例示されている。

図１のＰＷＭ回路２４は、誤差積分器２２が生成する積分値信号ＵpおよびＵnのレベルに応じたパルス幅の２相のパルスＷpおよびＷnを生成する。図１に例示されたＰＷＭ回路２４は、比較回路２４２および２４４と三角波発生器２４６と論理回路２４８とで構成される。三角波発生器２４６は、所定周期の三角波信号ＳTRを生成する。比較回路２４２は、三角波信号ＳTRのレベルが積分値信号Ｕnを上回る期間でローレベルとなりそれ以外の期間でハイレベルとなる信号を出力する。同様に、比較回路２４４は、三角波信号ＳTRのレベルが積分値信号Ｕpを上回る期間でローレベルとなりそれ以外の期間でハイレベルとなる信号を出力する。論理回路２４８は、２個のインバータ２５２および２５４と２個のＮＡＮＤ回路２５６および２５８とで構成される。ＮＡＮＤ回路２５６は、比較回路２４４の出力をインバータ２５２で反転した信号と比較回路２４２の出力との否定論理積をパルスＷnとして出力し、ＮＡＮＤ回路２５８は、比較回路２４２の出力をインバータ２５４で反転した信号と比較回路２４４の出力との否定論理積をパルスＷpとして出力する。

出力バッファ回路２６は、インバータ２６２および２６４を含む。インバータ２６２および２６４の各々は、Ｐチャネル型のトランジスタとＮチャネル型のトランジスタとを電源＋ＶBおよび接地の間に直列に介挿した構成である。インバータ２６２は、ＰＷＭ回路２４から供給されるパルスＷnのレベルを反転して出力信号Ｑnを生成し、インバータ２６４は、ＰＷＭ回路２４から供給されるパルスＷpのレベルを反転して出力信号Ｑpを生成する。

図１の第１減衰部３０は、入力端１２pから増幅部２０の入力端１３pに至る入力経路１６aと入力端１２nから増幅部２０の入力端１３nに至る入力経路１６bとの間に介挿される。第１減衰部３０は、入力信号Ｓ（Ｓp，Ｓn）のレベルの絶対値が所定値を上回る範囲で増加するほど減衰率が増加するように入力信号Ｓのレベルを減衰させる手段（すなわち、入力信号Ｓをソフトクリップする手段）であり、図１に示すようにトランジスタＴR1と電圧印加回路３２とを含む。

トランジスタＴR1は、入力経路１６aおよび１６bの間に介挿されたＮチャネル型の電界効果型トランジスタ（ＭＯＳＦＥＴ）である。すなわち、入力経路１６a上の抵抗Ｒa1およびＲa2の接続点にトランジスタＴR1の電極ｅ1（ソースおよびドレインの一方）が接続され、入力経路１６b上の抵抗Ｒb1およびＲb2の接続点にトランジスタＴR1の電極ｅ2（ソースおよびドレインの他方）が接続される。

図２は、トランジスタＴR1の電気特性を示すグラフである。図２の横軸はトランジスタＴR1のゲート−ソース間の電圧ＶGSを意味し、図２の縦軸はトランジスタＴR1の電極ｅ1と電極ｅ2との間に流れる電流（ドレイン−ソース間の電流）ＩDを意味する。図２に示すように、トランジスタＴR1は、電圧ＶGSが閾値電圧ＶTHを下回る状態ではオフ状態を維持するが（ＩD＝０）、電圧ＶGSが閾値電圧ＶTHを上回るとオン状態に遷移して抵抗が低下し、電圧ＶGSの自乗に対応した電流ＩDが流れる。

図１の電圧印加回路３２は、トランジスタＴR1のゲート（制御端子）に制御電圧ＶCを印加する。図１に例示された電圧印加回路３２は、トランジスタＴR2と電流源３２２と電圧源３２４とを含む。トランジスタＴR2は、駆動能力（チャネル幅やチャネル長等のサイズ）や閾値電圧ＶTH等の電気特性がトランジスタＴR1と実質的に共通するＮチャネル型の電界効果型トランジスタである。

電流源３２２は所定の電流Ｉ0（例えばＩ0＝１μＡ）を生成し、電圧源３２４は所定の基準電圧ＶREFを生成する。トランジスタＴR2は、ソースおよびドレインの一方とゲートとが接続（すなわちダイオード接続）された状態で電流源３２２と電圧源３２４との間に介挿される。したがって、トランジスタＴR2の閾値電圧ＶTHだけ基準電圧ＶREFを上回る制御電圧ＶCがトランジスタＴR1のゲートに印加される。

図３は、第１減衰部３０の動作の説明図である。図３の電圧ＶGS1は、トランジスタＴR1のゲートと電極ｅ1との間の電圧（ゲート−ソース間の電圧ＶGS）を意味し、図３の電圧ＶGS2は、トランジスタＴR1のゲートと電極ｅ2との間の電圧（ゲート−ソース間の電圧ＶGS）を意味する。

トランジスタＴR1の電圧ＶGS1およびＶGS2の双方が閾値電圧ＶTHを下回る範囲内で入力信号Ｓ（Ｓp，Ｓn）のレベルが変動する場合（すなわち入力信号Ｓのレベルの絶対値が基準電圧ＶREFを下回る場合）、トランジスタＴR1はオフ状態を維持する。すなわち、入力信号Ｓのレベルが適正範囲内で変動する場合には、第１減衰部３０による入力信号ＳpおよびＳnの減衰は停止する。

他方、トランジスタＴR1のゲートと電極ｅ2との間の電圧ＶGS2がトランジスタＴR1の閾値電圧ＶTHを上回るほど入力信号Ｓnの電圧が低下した場合（すなわち、入力信号Ｓのレベルの絶対値が基準電圧ＶREFを上回る場合）、トランジスタＴR1はオン状態に遷移する。以上のように入力信号Ｓnの低下に起因してトランジスタＴR1がオン状態に遷移すると、図３に矢印Ａ1で示すように、入力経路１６aからトランジスタＴR1の電極ｅ1およびｅ2を経由して入力経路１６bに至るように電流ＩDが流れる。したがって、入力信号Ｓnのレベルが上昇するとともに入力信号Ｓpのレベルが低下する。すなわち、入力信号Ｓは減衰（ソフトクリップ）する。

トランジスタＴR1のゲートと電極ｅ1との間の電圧ＶGS1がトランジスタＴR1の閾値電圧ＶTHを上回るほど入力信号Ｓpの電圧が低下した場合にも同様に、トランジスタＴR1はオン状態に遷移する。したがって、図３に矢印Ａ2で示すように、入力経路１６bからトランジスタＴR1の電極ｅ2およびｅ1を経由して入力経路１６aに至るように電流ＩDが流れ、入力信号Ｓpのレベルが上昇するとともに入力信号Ｓnのレベルが低下する。すなわち、入力信号Ｓは減衰（ソフトクリップ）する。

図４は、入力端１２pおよび１２nの各々に供給される時点の入力信号Ｓのレベルの絶対値（以下「入力レベル」という）と増幅部２０（誤差積分器２２）に入力される時点の入力信号Ｓのレベルの絶対値（以下「出力レベル」という）との関係を示すグラフである。なお、図４では便宜的に第１減衰部３０の作用のみに着目し、第２減衰部４０および増幅部２０による作用を無視している。

電圧ＶGS（ＶGS1，ＶGS2）が増加するほど電流ＩDは増加するから、図４に示すように、入力レベルが基準電圧ＶREFを上回る範囲で増加するほど入力信号ＳpおよびＳnの減衰率（入力レベルに対して出力レベルが低減される度合）は増加する。すなわち、入力レベルが基準電圧ＶREFを上回る範囲で増加するほど入力信号Ｓのゲインは連続的に低下する。図４に鎖線で示すように、入力レベルが基準電圧ＶREFを上回る範囲における入力レベルと出力レベルとの関係は、トランジスタＴR1の電気特性（駆動能力や閾値電圧ＶTH）に応じて変化する。電圧源３２４が生成する基準電圧ＶREFは、出力信号ＱpおよびＱnにクリップが発生しないように適切な電圧に設定される。第１減衰部３０では、入力信号Ｓのレベルに応じてトランジスタＴR1の両端間の抵抗（電流ＩD）が変化するから、入力信号Ｓのレベルが低下した場合には、トランジスタＴR1の両端間の抵抗を増大（電流ＩDを減少）させて入力信号Ｓの減衰を迅速に停止させることが可能である。

図１の第２減衰部４０は、第１減衰部３０と同様に入力信号Ｓ（Ｓp，Ｓn）を減衰させる。具体的には、第２減衰部４０は、第１減衰部３０のトランジスタＴR1に対して並列となるように入力経路１６aおよび１６bの間に介挿されたスイッチ４２で構成される。スイッチ４２は、例えば電界効果型トランジスタで構成される。

制御回路４５は、スイッチ４２をオン状態およびオフ状態の何れかに制御する。スイッチ４２がオン状態に制御されると入力経路１６aおよび１６bが導通するから、入力信号Ｓは減衰する。具体的には、制御回路４５は、三角波信号ＳTRと比較して充分に短い周期でスイッチ４２を断続的にオン状態に制御する（オン状態およびオフ状態の一方から他方に反復的に変化させる）ことで入力信号Ｓを減衰させる。

図１に示すように、制御回路４５は、クリップ検知部４５２と制御信号生成部４５４とを含む。クリップ検知部４５２は、出力信号ＱpおよびＱnにクリップが発生することまたはクリップの発生が近いこと（以下では「クリップの発生」と総称する）を検出する。具体的には、クリップ検知部４５２は、誤差積分器２２が生成する積分値信号ＵpおよびＵnのレベルを所定の基準値と比較し、積分値信号ＵpおよびＵnの少なくとも一方のレベルがその基準値を上回る場合にクリップの発生を検知する。制御信号生成部４５４は、クリップ検知部４５２がクリップを検知した場合に、スイッチ４２を周期的かつ断続的にオン状態に制御する制御信号ＣTLを生成してスイッチ４２に供給する。制御信号ＣTLの供給で入力信号Ｓが減衰するから、出力信号ＱpおよびＱnのクリップが解消または防止される。

図５は、入力レベルと出力レベルとの関係を示すグラフである。なお、図５では増幅部２０の作用を便宜的に無視している。第１減衰部３０および第２減衰部４０の双方を作動させる実施形態の特性が実線で図示され、第１減衰部３０を省略して第２減衰部４０のみを作動させた構成（以下「対比例」という）の特性が破線で図示されている。また、図６は、Ｄ級増幅回路１００の出力端１４pおよび１４nにローパスフィルタを介してスピーカ等の駆動負荷（図示略）を接続した場合における駆動負荷の両端間の電圧の波形図である。図６では入力信号Ｓを正弦波とした場合が便宜的に想定され、対比例の特性が破線で併記されている。

図５から理解されるように、対比例では、入力レベルが所定値を上回る範囲では入力レベルが増加しても出力レベルは一定に固定される。したがって、図６に破線で示すように、第２減衰部４０の作動中は、入力レベルを変化させた場合（例えば利用者が音量を増加させた場合）でも出力レベルは変化しない。他方、実施形態では、第１減衰部３０による減衰率が入力レベルに応じて連続的に変化するから、図５に示すように、所定値を上回る範囲内（すなわち第１減衰部３０や第２減衰部４０を作動させる範囲内）での入力レベルの変化に対しても出力レベルは変化する。したがって、実施形態では、所定値を上回る範囲内で入力レベルを上昇させた場合（音量：大）と低下させた場合（音量：小）とで出力レベルが相違する。すなわち、入力信号Ｓの減衰時（第１減衰部３０の作用時）にも音量を変化させることが可能である。したがって、実施形態によれば、対比例と比較して充分な音量感を実現することが可能である。

＜変形例＞
以上に例示した実施形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様は適宜に併合される。

（１）前述の実施形態では、出力信号Ｑ（Ｑp，Ｑn）のクリップの発生の有無に関わらず第１減衰部３０の電流源３２２を動作させたが、クリップの発生が検出された場合（すなわち第２減衰部４０が作動する場合）に電流源３２２が電流Ｉ0を生成し、クリップの発生が検出されない場合には電流源３２２が電流Ｉ0の生成を停止してもよい。この構成によれば、電流源３２２が定常的に動作する構成と比較して消費電力が低減されるという利点がある。

（２）図７に示すように、第１減衰部３０のトランジスタＴR1に抵抗（ＲCL1，ＲCL2）を付加してもよい。抵抗ＲCL1は、入力経路１６aとトランジスタＴR1の電極ｅ1との間に介挿され、抵抗ＲCL2は、入力経路１６bとトランジスタＴR1の電極ｅ2との間に介挿される。図７の構成によれば、トランジスタＴR1のオン抵抗に対する抵抗ＲCL1やＲCL2（固定値）の影響が増加するから、図８に示すように、第１減衰部３０の動作時における入力レベルと出力レベルとの関係が直線に近付く。また、図８に鎖線で併記したように、図７の抵抗ＲCL1やＲCL2の抵抗値を適宜に選定することで入力レベルと出力レベルとの関係を調整することが可能である。

（３）図９に示すように、複数の第１減衰部３０を並列に配置してもよい。トランジスタＴR1の電気特性（駆動能力，閾値電圧ＶTH）や制御電圧ＶCは第１減衰部３０毎に相違する。したがって、第１減衰部３０が動作し始める入力レベルや、入力レベルに対するトランジスタＴR1の抵抗の変化の特性は第１減衰部３０毎に相違する。また、図７の抵抗ＲCL1やＲCL2を図９の各第１減衰部３０のトランジスタＴR1に付加した構成では、抵抗ＲCL1やＲCL2の抵抗値が第１減衰部３０毎に相違する。図９の構成によれば、入力レベルと出力レベルとの関係を入力レベルに応じて多段階に調整することが可能である。

（４）トランジスタＴR1のゲートに供給される制御電圧ＶCは出力信号Ｑのクリップの抑制の必要性に応じて適宜に選定される。例えば、第２減衰部４０を動作させるレベル（出力信号Ｑにクリップが発生するレベル）に入力レベルが到達した時点で第１減衰部３０も動作を開始するように制御電圧ＶC（基準電圧ＶREF）を設定してもよい。

（５）第１減衰部３０のトランジスタＴR1およびＴR2は、図１０に示すようにＰチャネル型でもよい。また、前述の実施形態ではトランジスタＴR1とＴR2とで電気特性（駆動能力や閾値電圧ＶTH）を一致させたが、図３や図１０におけるトランジスタＴR1とＴR2とで電気特性を相違させてもよい。また、ベースを制御端子とするバイポーラトランジスタを図３や図１０のトランジスタＴR1およびＴR2として利用してもよい。

（６）前述の実施形態では、積分値信号ＵpおよびＵnに応じてクリップ検知部４５２がクリップの発生を検知したが、出力信号Ｑのクリップの発生（クリップの発生が近いことを含む）を検知する方法は任意である。例えば、出力信号Ｑにクリップが発生した場合には誤差積分器２２の演算増幅器２２１に仮想短絡（バーチャルショート）が成立しなくなることを考慮して、演算増幅器２２１の両入力端間の電圧が所定値を上回る場合（すなわち仮想短絡が不成立の場合）にクリップの発生を検知してもよい。

１００……Ｄ級増幅回路、１２p，１２n……入力端、１４p，１４n……出力端、１６a，１６b……入力経路、２０……増幅部、２２……誤差積分器、２２１……演算増幅器、２４……ＰＷＭ回路、２４２，２４４……比較回路、２４６……三角波発生器、２５２，２５４，２６２，２６４……インバータ、２５６，２５８……ＮＡＮＤ回路、２６……出力バッファ回路、３０……第１減衰部、ＴR1，ＴR2……トランジスタ、３２……電圧印加回路、３２２……電流源、３２４……電圧源、４０……第２減衰部、４２……スイッチ、４５……制御回路、４５２……クリップ検知部、４５４……制御信号生成部。

Claims (5)

1. 第１入力端および第２入力端の各々に互いに逆相で供給される入力信号に応じてパルス幅変調された出力信号を生成する増幅部と、
   前記第１入力端から前記増幅部に至る第１入力経路と前記第２入力端から前記増幅部に至る第２入力経路との間に介挿された第１トランジスタと、
   前記入力信号のレベルが所定値を上回る範囲で増加するほど前記第１トランジスタの両端間に流れる電流が増加するように、前記所定値に対応する制御電圧を前記第１トランジスタの制御端子に印加する電圧印加回路と
   を具備することを特徴とするＤ級増幅回路。
2. 前記電圧印加回路は、
   電流を生成する電流源と、
   基準電圧を生成する電圧源と、
   前記電流源と前記電圧源との間にダイオード接続の状態で介挿されるとともに制御端子が前記第１トランジスタの制御端子に接続された第２トランジスタとを含む
   ことを特徴とする請求項１に記載のＤ級増幅回路。
3. 前記電流源は、前記増幅部の出力信号のクリップの発生が検知された場合に前記電流を生成し、前記クリップの発生が検知されない場合には前記電流の生成を停止する
   ことを特徴とする請求項２のＤ級増幅回路。
4. 前記第１入力経路と前記第２入力経路との間に前記第１トランジスタに対して並列に配置されたスイッチと、
   前記増幅部の出力信号のクリップの発生が検知された場合に、前記入力信号が減衰するように前記スイッチを断続的にオン状態に制御する制御回路と
   を具備することを特徴とする請求項１から請求項３の何れかのＤ級増幅回路。
5. 前記第１入力経路と前記第１トランジスタとの間に介挿された第１抵抗と、
   前記第２入力経路と前記第１トランジスタとの間に介挿された第２抵抗と
   を具備することを特徴とする請求項１から請求項４の何れかに記載のＤ級増幅回路。
   

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