KR20120070534A

KR20120070534A - 클래스-ｄ 증폭기 회로

Info

Publication number: KR20120070534A
Application number: KR1020110139331A
Authority: KR
Inventors: 가쯔야 히라노; 히로또시 쯔찌야
Original assignee: 야마하 가부시키가이샤
Priority date: 2010-12-21
Filing date: 2011-12-21
Publication date: 2012-06-29
Also published as: CN102545804B; KR101340219B1; US8502602B2; JP2012134743A; JP5578062B2; US20120154044A1; CN102545804A

Abstract

클래스-D 증폭기 회로는, 서로 역의 위상을 갖고 제1 입력단과 제2 입력단에 공급되는 입력 신호에 따라 펄스 폭 변조된 출력 신호를 생성하는 증폭기, 제1 입력단으로부터 증폭기까지 연장된 제1 입력 경로와 제2 입력단으로부터 증폭기까지 연장된 제2 입력 경로 사이에 개재된 제1 트랜지스터, 및 입력 신호의 레벨들이 미리 결정된 값보다 높은 범위 내에서의 입력 신호의 레벨들의 증가에 따라 제1 트랜지스터의 양단 간에 흐르는 전류가 증가하도록, 미리 결정된 값에 대응하는 제어 전압을 제1 트랜지스터의 제어 단자에 인가하는 전압 인가 회로를 포함한다.

Description

클래스-Ｄ 증폭기 회로{CLASS-D AMPLIFIER CIRCUIT}

본 발명은 오디오 장치 등의 전력 증폭기에 적당한 클래스-D 증폭기 회로에 관한 것이다.

클래스-D 증폭기 회로의 출력 신호의 클리핑(clipping)을 방지하기 위한 기술이 제안되어 있다. 예를 들어, 일본 공개 특허 공보 제2010-187399호는 정상 위상과 역 위상을 갖는 2개의 입력 신호를 수신하는 입력단들 사이에 개재된 스위치를 제어하는 클리핑 방지 컨트롤러를 포함하는 클래스-D 증폭기 회로를 개시한다. 클리핑 방지 컨트롤러는, 클리핑이 발생할 때 스위치가 주기적으로 그리고 간헐적으로 턴온되도록 스위치를 제어함으로써 입력 신호들을 감쇠시킨다.

그러나, 일본 공개 특허 공보 제2010-187399호에서는, 클리핑 방지 컨트롤러의 동작 동안 입력 신호들의 레벨들이 감소하더라도, 입력 신호들의 감쇠가 즉각적으로 정지할 수 없어서, 출력 신호에 클리핑이 발생하지 않는 적절한 범위의 레벨들을 갖는 입력 신호들이 감쇠된다. 또한, 클리핑 방지 컨트롤러의 동작 동안 입력 신호의 음향 볼륨이 조정되더라도, 실제로, 출력 신호의 음향 볼륨은 거의 변화하지 않는다.

전술한 상황을 고려하여, 본 발명의 목적은 입력 신호들을 레벨들에 따라 적절하게 감쇠시키고, 레벨이 감쇠될 때 음향 볼륨을 확실하게 변화시키는 것이다.

본 발명에 따르면, 그 목적을 달성하기 위해, 서로 역의 위상을 갖고 제1 입력단과 제2 입력단에 공급되는 입력 신호에 따라 펄스 폭 변조된 출력 신호를 생성하는 증폭기, 제1 입력단으로부터 증폭기까지 연장된 제1 입력 경로와 제2 입력단으로부터 증폭기까지 연장된 제2 입력 경로 사이에 개재된 제1 트랜지스터, 및 입력 신호의 레벨들이 미리 결정된 값보다 높은 범위 내에서의 입력 신호의 레벨들의 증가에 따라 제1 트랜지스터의 양단 간에 흐르는 전류가 증가하도록, 미리 결정된 값에 대응하는 제어 전압을 제1 트랜지스터의 제어 단자에 인가하는 전압 인가 회로를 포함하는 클래스-D 증폭기 회로가 제공된다.

바람직하게, 전압 인가 회로는, 전류를 생성하는 전류원, 기준 전압을 생성하는 전압원, 및 전류원과 전압원 사이에 다이오드 접속 상태로 개재되고, 제1 트랜지스터의 제어 단자에 접속된 제어 단자를 갖는 제2 트랜지스터를 포함한다.

바람직하게, 전류원은, 증폭기의 출력 신호의 클리핑의 발생이 검출되면, 전류를 생성하고, 클리핑의 발생이 검출되지 않으면, 전류의 생성을 정지한다.

바람직하게, 클래스-D 증폭기 회로는 제1 입력 경로와 제2 입력 경로 사이에 배치되며 제1 트랜지스터와 병렬로 배치된 스위치, 및 증폭기의 출력 신호의 클리핑의 발생이 검출되면, 입력 신호를 감쇠시키기 위해 스위치가 간헐적으로 턴 온되도록, 스위치를 제어하는 제어 회로를 더 포함한다.

바람직하게, 클래스-D 증폭기 회로는 제1 입력 경로와 제1 트랜지스터 사이에 개재된 제1 저항, 및 제2 입력 경로와 제1 트랜지스터 사이에 개재된 제2 저항을 더 포함한다.

본 발명의 전술한 목적 및 효과는 첨부 도면을 참조하여 그 바람직한 실시예의 상세한 설명으로부터 더 명백해질 것이다.

도 1은 본 발명의 실시예에 따른 클래스-D 증폭기 회로의 회로도이다.
도 2는 클래스-D 증폭기 회로의 제1 감쇠기의 트랜지스터의 전기적 특성을 도시하는 그래프이다.
도 3은 제1 감쇠기의 동작의 설명도이다.
도 4는 제1 감쇠기의 동작 전후의 입력 신호의 레벨을 도시하는 그래프이다.
도 5는 제2 감쇠기의 동작 전후의 입력 신호의 레벨을 도시하는 그래프이다.
도 6은 구동 부하의 양단 간의 전압의 파형도이다.
도 7은 변형예에 따른 제1 감쇠기의 회로도이다.
도 8은 변형예에 따른 제1 감쇠기의 동작 전후의 입력 신호의 레벨을 도시하는 그래프이다.
도 9는 변형예에 따른 클래스-D 증폭기 회로의 부분 회로도이다.
도 10은 다른 변형예에 따른 제1 감쇠기의 회로도이다.
도 11은 다른 변형예에 따른 클래스-D 증폭기 회로의 회로도이다.

도 1은 본 발명의 실시예에 따른 클래스-D 증폭기 회로(100)의 회로도이다. 클래스-D 증폭기 회로(100)는 증폭기(20), 제1 감쇠기(30), 제2 감쇠기(40), 및 제어 회로(45)를 포함한다. 증폭기(20)는, 정상 위상과 역 위상을 갖고 입력단(12p)과 입력단(12n)에 각각 공급된 2개의 입력 신호 Sp와 Sn에 따라, 정상 위상과 역 위상을 갖는 2개의 펄스 폭 변조 출력 신호 Qp와 Qn을 생성하고, 출력단(14p)과 출력단(14n)으로부터 출력 신호 Qp와 Qn을 각각 출력한다. 입력 신호 Sp와 Sn은 차동 아날로그 신호이고, 출력 신호 Qp와 Qn은 차동 바이너리 신호이다. 입력단(12p)과 출력단(14n) 사이에는 저항 Ra1, Ra2, 및 Ra3이 직렬로 개재되고, 입력단(12n)과 출력단(14p) 사이에는 저항 Rb1, Rb2, 및 Rb3이 직렬로 개재된다. 출력단(14p)과 출력단(14n) 사이에 접속된 스피커 등과 같은 구동 부하(도시 생략)는 출력 신호 Qp와 Qn의 차동 신호에 의해 구동된다.

증폭기(20)는 에러 적분기(22), 펄스 폭 변조(PWM) 회로(24), 및 출력 버퍼 회로(26)를 포함한다. 입력단(12p)에 공급된 정상 위상 입력 신호 Sp는, 저항 Ra1과 Ra2를 포함하는 입력 경로(16a)를 통해 에러 적분기(22)의 정상 위상 측 입력단(13p)에 공급된다. 입력단(12n)에 공급된 역 위상 입력 신호 Sn은, 저항 Rb1과 Rb2를 포함하는 입력 경로(16b)를 통해 에러 적분기(22)의 역 위상 측 입력단(13n)에 공급된다. 역 위상 출력 신호 Qn은 출력단(14n)으로부터 저항 Ra3을 통해 에러 적분기(22)의 입력단(13p)에 궤환된다. 정상 위상 출력 신호 Qp는 출력단(14p)으로부터 저항 Rb3을 통해 에러 적분기(22)의 입력단(13n)에 궤환된다. 에러 적분기(22)는 입력 신호 Sp와 Sn 및 출력 신호 Qp와 Qn의 에러의 적분 결과에 따라 정상 위상과 역 위상을 갖는 2개의 적분값 신호 Up와 Un을 생성한다. 에러 적분기(22)의 구체적인 구성은 임의적이지만, 도 1은 연산 증폭기(완전 차동 증폭기)(221), 4개의 캐패시터 C1 내지 C4, 및 2개의 저항 R1과 R2를 포함하는 2차 적분 회로를 예시한다.

도 1의 PWM 회로(24)는 에러 적분기(22)에 의해 생성된 적분값 신호 Up와 Un의 레벨에 따라 펄스 폭을 갖는 2개의 위상 펄스 Wp와 Wn을 생성한다. 도 1에 도시된 PWM 회로(24)는 비교 회로(242, 244), 삼각파 생성기(246), 및 로직 회로(248)를 포함한다. 삼각파 생성기(246)는 소정의 주기를 갖는 삼각파 신호 STR을 생성한다. 비교 회로(242)는, 삼각파 신호 STR의 레벨이 적분값 신호 Un보다 높은 기간에 로우 레벨이고, 그 이외의 기간에 하이 레벨인 신호를 출력한다. 마찬가지로, 비교 회로(244)는, 삼각파 신호 STR의 레벨이 적분값 신호 Up보다 높은 기간에 로우 레벨이고, 그 이외의 기간에 하이 레벨인 신호를 출력한다. 로직 회로(248)는 2개의 인버터(252, 254), 및 2개의 NAND 회로(256, 258)를 포함한다. NAND 회로(256)는 인버터(252)로부터의 비교 회로(244)의 출력의 반전 신호와 비교 회로(242)의 출력의 네거티브 논리곱을 펄스 Wn으로서 출력하고, NAND 회로(258)는 인버터(254)로부터의 비교 회로(242)의 출력의 반전 신호와 비교 회로(244)의 출력의 네거티브 논리곱을 펄스 Wp로서 출력한다.

출력 버퍼 회로(26)는 인버터(262)와 인버터(264)를 포함한다. 인버터(262)와 인버터(264) 각각은 전원 +VB와 접지 사이에 직렬로 개재된 P-채널 트랜지스터와 N-채널 트랜지스터를 포함한다. 인버터(262)는 PWM 회로(24)로부터 공급된 펄스 Wn의 레벨을 반전하여 출력 신호 Qn을 생성하고, 인버터(264)는 PWM 회로(24)로부터 공급된 펄스 Wp의 레벨을 반전하여 출력 신호 Qp를 생성한다.

도 1의 제1 감쇠기(30)는, 입력단(12p)으로부터 증폭기(20)의 입력단(13p)까지 연장된 입력 경로(16a)와, 입력단(12n)으로부터 증폭기(20)의 입력단(13n)까지 연장된 입력 경로(16b) 사이에 개재된다. 제1 감쇠기(30)는, 입력 신호들 S의 레벨들의 절대값들이 소정의 값보다 높은 범위에서 입력 신호들의 레벨들의 절대값들이 증가함에 따라 감쇠 속도가 증가하도록, 입력 신호들 S(Sp와 Sn)의 레벨들을 감쇠시키고(즉, 제1 감쇠기(30)는 입력 신호들 S에 대해 소프트 클리핑을 행하는 수단임), 도 1에 도시된 트랜지스터 TR1 및 전압 인가 회로(32)를 포함한다.

트랜지스터 TR1은 입력 경로(16a)와 입력 경로(16b) 사이에 개재된 N-채널 전계-효과 트랜지스터(MOSFET)이다. 즉, 트랜지스터 TR1의 전극 e1(소스와 드레인 중 하나)은 입력 경로(16a)에 있어서의 저항 Ra1과 저항 Ra2의 접속 노드에 접속되고, 트랜지스터 TR1의 전극 e2(소스와 드레인 중 다른 하나)는 입력 경로(16b)에 있어서의 저항 Rb1과 저항 Rb2의 접속 노드에 접속된다.

도 2는 트랜지스터 TR1의 전기적 특성을 도시하는 그래프이다. 도 2에서, 수평 축은 트랜지스터 TR1의 게이트-소스 전압 VGS를 나타내고, 수직 축은 트랜지스터 TR1의 전극 e1과 전극 e2 간에 흐르는 전류(드레인-소스 전류) ID를 나타낸다. 도 2에 도시된 바와 같이, 트랜지스터 TR1은, 전압 VGS가 임계값 VTH보다 낮은 경우, OFF 상태(ID=0)를 유지하고, 전압 VGS가 임계값 VTH를 초과하는 경우, ON 상태로 천이하여 저항이 감소하고 전압 VGS의 제곱에 대응하는 전류 ID가 흐른다.

도 1의 전압 인가 회로(32)는 제어 전압 VC를 트랜지스터 TR1의 게이트(제어 단자)에 인가한다. 도 1에 도시된 전압 인가 회로(32)는 트랜지스터 TR2, 전류원(322), 및 전압원(324)을 포함한다. 트랜지스터 TR2는 트랜지스터 TR1과 실질적으로 동일한 구동 능력(채널 폭 및 채널 길이 등의 사이즈) 및 임계값 VTH 등의 전기적 특성을 갖는 N-채널 전계-효과 트랜지스터이다.

전류원(322)은 소정의 전류 I0(예를 들면, I0 = 1㎂)를 생성하고, 전압원(324)은 소정의 기준 전압 VREF를 생성한다. 트랜지스터 TR2는, 그의 게이트가 그의 소스와 드레인 중 하나에 접속된 상태(즉, 다이오드 접속 상태)로 전류원(322)과 전압원(324) 사이에 개재된다. 그러므로, 기준 전압 VREF보다 트랜지스터 TR2의 임계 전압 VTH만큼 높은 제어 전압 VC가 트랜지스터 TR1의 게이트에 인가된다.

도 3은 제1 감쇠기(30)의 동작의 설명도이다. 도 3의 전압 VGS1은 트랜지스터 TR1의 게이트와 전극 e1 간의 전압(게이트-소스 전압 VGS)을 의미하고, 도 3의 전압 VGS2는 트랜지스터 TR1의 게이트와 전극 e2 간의 전압(게이트-소스 전압 VGS)을 의미한다.

전압 VGS1과 전압 VGS2 둘 모두가 임계 전압 VTH보다 낮은 범위 내에서, 입력 신호들 S(Sp와 Sn)의 레벨들이 변화하는 경우(즉, 입력 신호들의 레벨들의 절대값들이 기준 전압 VREF보다 낮은 경우), 트랜지스터 TR1은 OFF 상태를 유지한다. 다시 말해서, 입력 신호들 S의 레벨들이 적당한 범위 내에서 변화하는 경우, 제1 감쇠기(30)에 의한 입력 신호 Sp와 입력 신호 Sn의 감쇠는 정지한다.

한편, 트랜지스터 TR1의 게이트와 전극 e2 간의 전압 VGS2가 트랜지스터 TR1의 임계 전압 VTH로부터 증가함에 따라 입력 신호 Sn의 전압이 감소하는 경우(즉, 입력 신호들 S의 레벨들의 절대값들이 기준 전압 VREF보다 높은 경우), 트랜지스터 TR1은 ON 상태로 천이한다. 전술한 바와 같이, 트랜지스터 TR1이 입력 신호 Sn의 저하에 기인하여 ON 상태로 천이하면, 도 3의 화살표 A1로 도시된 바와 같이, 입력 경로(16a)로부터 트랜지스터 TR1의 전극 e1과 전극 e2를 통해 입력 경로(16b)까지 전류 ID가 흐른다. 그러므로, 입력 신호 Sn의 레벨이 증가하고 입력 신호 Sp의 레벨이 감소한다. 다시 말해서, 입력 신호들 S의 감쇠(소프트 클리핑)가 행해진다.

트랜지스터 TR1의 게이트와 전극 e1 간의 전압 VGS1이 트랜지스터 TR1의 임계 전압 VTH로부터 증가함에 따라 입력 신호 Sp의 전압이 감소하는 경우에도, 마찬가지로, 트랜지스터 TR1은 ON 상태로 천이한다. 그러므로, 도 3의 화살표 A2로 도시된 바와 같이, 입력 경로(16b)로부터 트랜지스터 TR1의 전극 e2와 전극 e1을 통해 입력 경로(16a)까지 전류 ID가 흘러서, 입력 신호 Sp의 레벨이 증가하고 입력 신호 Sn의 레벨이 감소한다. 다시 말해서, 입력 신호들 S의 감쇠(소프트 클리핑)가 행해진다.

도 4는 입력 신호들 S가 입력단(12p)과 입력단(12n)에 각각 공급될 때 입력 신호들 S의 레벨들의 절대값들(이하, '입력 레벨들'이라고 칭함)과, 입력 신호들 S가 증폭기(20)(에러 적분기(22))에 입력될 때 입력 신호들 S의 레벨들의 절대값들(이하, '출력 레벨들'이라고 칭함) 사이의 관계를 도시하는 그래프이다. 도 4에 있어서, 편의상, 제1 감쇠기(30)의 작용만을 주목하고, 제2 감쇠기(40) 및 증폭기(20)의 작용은 무시한다.

도 4에 도시된 바와 같이, 전압 VGS(VGS1 또는 VGS2)가 증가함에 따라 전류 ID가 증가하므로, 입력 레벨들이 기준 전압 VREF보다 높은 범위 내에서 입력 레벨들이 증가함에 따라 입력 신호 Sp와 입력 신호 Sn의 감쇠 속도(입력 레벨들에 대한 출력 레벨들의 저하의 정도)가 증가한다. 다시 말해서, 입력 레벨들이 기준 전압 VREF보다 높은 범위 내에서 입력 레벨들이 증가함에 따라, 입력 신호들 S의 이득이 계속해서 감소한다. 도 4에 점선으로 도시된 바와 같이, 입력 레벨들이 기준 전압 VREF보다 높은 범위 내에서 입력 레벨들과 출력 레벨들 간의 관계는 트랜지스터 TR1의 전기적 특성(구동 능력 및 임계 전압 VTH)에 따라 변화한다. 전압원(324)이 생성하는 기준 전압 VREF은, 출력 신호 Qp와 출력 신호 Qn에 클리핑이 발생하지 않도록 적당한 전압으로 설정된다. 제1 감쇠기(30)에서는, 입력 신호들 S의 레벨들에 따라 트랜지스터 TR1의 양단 간의 저항(전류 ID)이 변화하기 때문에, 입력 신호들 S의 레벨들이 감소하는 경우, 트랜지스터 TR1의 양단 간의 저항을 증가시키는 것(전류 ID를 감소시키는 것)이 가능하여, 입력 신호들 S의 감쇠를 신속하게 정지시킬 수 있다.

도 1의 제2 감쇠기(40)는, 제1 감쇠기(30)와 마찬가지로, 입력 신호들 S(Sp와 Sn)를 감쇠시킨다. 구체적으로, 제2 감쇠기(40)는, 입력 경로(16a)와 입력 경로(16b) 사이에 제1 감쇠기(30)의 트랜지스터 TR1과 병렬로 개재된 스위치(42)를 포함한다. 스위치(42)는, 예를 들면, 전계-효과 트랜지스터로 구성된다.

제어 회로(45)는 스위치(42)를 ON 상태와 OFF 상태 사이에서 제어한다. 스위치(42)가 ON 상태로 되도록 스위치(42)가 제어되면, 입력 경로(16a)와 입력 경로(16b)는 서로 접속되어, 입력 신호들 S이 감쇠된다. 구체적으로, 제어 회로(45)는 스위치(42)를 삼각파 신호 STR에 비해 충분히 짧은 인터벌로 간헐적으로 제어하여, 스위치(42)가 ON 상태로 되도록 하여(ON 상태와 OFF 상태 사이에서 반복적으로 스위칭됨), 입력 신호들 S을 감쇠시킨다.

도 1에 도시된 바와 같이, 제어 회로(45)는 클리핑 검출기(452)와 제어 신호 생성기(454)를 포함한다. 클리핑 검출기(452)는 출력 신호 Qp와 Qn의 클리핑의 발생 또는 클리핑의 발생에 가까운 컨디션(이하, 일반적으로 '클리핑의 발생'이라고 칭함)을 검출한다. 구체적으로, 클리핑 검출기(452)는 에러 적분기(22)에 의해 생성된 적분값 신호 Up와 Un의 레벨들을 소정의 기준값과 비교하여, 적분값 신호 Up와 Un 중 적어도 하나의 레벨이 기준값보다 높은 경우, 클리핑의 발생을 검출한다. 클리핑 검출기(452)가 클리핑의 발생을 검출하는 경우, 제어 신호 생성기(454)는, 스위치(42)가 주기적으로 그리고 간헐적으로 ON 상태로 되도록, 스위치(42)를 제어하기 위한 제어 신호 CTL을 생성한다. 제어 신호 CTL의 공급에 의해 입력 신호들 S이 감쇠되기 때문에, 출력 신호 Qp와 Qn의 클리핑이 제거되거나 방지된다.

도 5는 입력 레벨들과 출력 레벨들 사이의 관계를 도시하는 그래프이다. 도 5에 있어서, 편의상, 증폭기(20)의 작용이 무시된다. 제1 감쇠기(30)와 제2 감쇠기(40) 둘 모두가 동작하는 실시예의 특성은 실선으로 도시되고, 제1 감쇠기(30)가 생략되고 제2 감쇠기(40)만 동작하는 구성(이하, '비교예'라고 칭함)의 특성은 파선으로 도시된다. 도 6은 스피커 등의 구동 부하(도시 생략)가 로우 패스 필터를 통해 클래스-D 증폭기 회로(100)의 출력단들(14p와 14n)에 접속되는 경우, 구동 부하의 양단 간의 전압의 파형도이다. 도 6에 있어서, 편의상, 입력 신호들이 사인파인 경우를 상정하고, 비교예의 특성은 파선으로 도시된다.

도 5로부터 이해되는 바와 같이, 비교예에 있어서, 입력 레벨들이 소정의 값보다 높은 범위 내에서, 입력 레벨들이 증가하더라도, 출력 레벨들은 일정하게 고정된다. 그러므로, 도 6에 파선으로 도시된 바와 같이, 제2 감쇠기(40)의 동작 동안, 입력 레벨들이 변화하는 경우(예를 들면, 유저가 음향 볼륨을 높이는 경우)에도, 출력 레벨들은 변화하지 않는다. 한편, 실시예에 있어서는, 도 5에 도시된 바와 같이, 입력 레벨들에 따라 제1 감쇠기(30)에 의한 감쇠 속도가 계속해서 변화하기 때문에, 입력 레벨들이 소정의 값보다 높은 범위(즉, 제1 감쇠기(30) 또는 제2 감쇠기(40)가 동작하는 범위) 내에서 입력 레벨들이 변화하는 경우에도, 출력 레벨들은 변화한다. 그러므로, 실시예에 있어서, 입력 레벨들이 소정의 값보다 높은 범위 내에서 입력 레벨들이 증가하는 경우(음향 볼륨: 하이)의 출력 레벨들은, 입력 레벨들이 소정의 값보다 높은 범위 내에서 입력 레벨들이 감소하는 경우(음향 볼륨: 로우)의 출력 레벨들과 상이하다. 다시 말해서, 입력 신호들 S가 감쇠하는(제1 감쇠기(30)가 동작하는) 경우에도, 음향 볼륨을 변화시킬 수 있다. 그러므로, 실시예에 따르면, 비교예에 비해, 충분한 음향 볼륨 감각을 실현할 수 있다.

<변형예(들)>

전술한 실시예는 다양하게 변형될 수 있다. 구체적인 변형예들은 다음과 같다. 하기의 변형예들 중에서 임의로 선택된 2개 이상이 적당하게 조합될 수 있다.

첫째, 전술한 실시예에서, 제1 감쇠기(30)의 전류원(322)은 출력 신호들 Q(Qp와 Qn)의 클리핑의 발생 및 미발생에 상관없이 동작한다. 그러나, 클리핑의 발생이 검출되는(즉, 제2 감쇠기(40)가 동작하는) 경우, 전류원(322)은 전류 I0을 생성할 수 있고, 클리핑의 발생이 검출되지 않는 경우, 전류원(322)은 전류 I0의 생성을 정지할 수 있다. 이 구성에 따르면, 전류원(322)이 계속적으로 동작하는 구성에 비해, 전력 소비를 감소시킬 수 있다.

전술한 경우, 더 구체적으로는, 도 11에 도시된 바와 같이, 전압 인가 회로(32)는 전류원(322)의 전류의 생성을 제어하기 위한 트랜지스터 TR3을 더 포함한다. 클리핑의 발생이 클리핑 검출기(452)에 의해 검출되는 경우, 제어 신호 생성기(454)는 트랜지스터 TR3을 턴 온하도록 제어하기 위해 제어 신호 CTL2를 생성하고, 제어 신호 CTL2를 트랜지스터 TR3의 게이트에 공급한다. 전류원(322)은 제어 신호 CTL2의 공급에 기초하여 전류를 생성한다. 한편, 클리핑의 발생이 클리핑 검출기(452)에 의해 검출되지 않는 경우, 제어 신호 생성기(454)는 트랜지스터 TR3을 턴 오프하도록 제어하기 위해 제어 신호 CTL2를 생성하고, 제어 신호 CTL2를 트랜지스터 TR3의 게이트에 공급한다. 전류원(322)은 제어 신호 CTL2의 공급에 기초하여 전류를 생성하지 않는다. 그러므로, 전류원이 계속적으로 전류를 생성하는 경우에 비해, 전력 소비를 감소시킬 수 있다.

둘째, 도 7에 도시된 바와 같이, 저항 RCL1과 저항 RCL2가 제1 감쇠기(30)의 트랜지스터 TR1에 부가될 수 있다. 저항 RCL1은 입력 경로(16a)와 트랜지스터 TR1의 전극 e1 사이에 개재될 수 있고, 저항 RCL2는 입력 경로(16b)와 트랜지스터 TR1의 전극 e2 사이에 개재될 수 있다. 도 7의 구성에 따르면, 트랜지스터 TR1의 ON 저항에 대한 저항 RCL1 또는 RCL2(고정 값)의 영향이 증가하기 때문에, 도 8에 도시된 바와 같이, 제1 감쇠기(30)의 동작 동안 입력 레벨들과 출력 레벨들 사이의 관계는 직선에 근접한다. 도 8에 점선으로 도시된 바와 같이, 도 7의 저항 RCL1 또는 RCL2의 저항값을 적당하게 선택하는 것이 가능하여, 입력 레벨들과 출력 레벨들 사이의 관계를 조정할 수 있다.

셋째, 도 9에 도시된 바와 같이, 복수의 제1 감쇠기(30)가 병렬로 배치될 수 있다. 트랜지스터 TR1의 전기적 특성(구동 능력 및 임계 전압 VTH)과 제어 전압 VC는 각각의 제1 감쇠기(30)마다 상이하다. 그러므로, 각각의 제1 감쇠기(30)가 동작을 시작하는 입력 레벨들과, 입력 레벨들에 대한 트랜지스터 TR1의 저항 변화의 특성은 각각의 제1 감쇠기(30)마다 상이하다. 또한, 도 7의 저항 RCL1과 저항 RCL2를 각각의 제1 감쇠기(30)의 트랜지스터 TR1에 부가함으로써 얻어지는 구성에 있어서, 저항 RCL1과 RCL2의 저항값들은 각각의 제1 감쇠기(30)마다 상이하다. 도 9의 구성에 따르면, 입력 레벨들과 출력 레벨들 사이의 관계를 입력 레벨들에 따른 다중 레벨들로 조정할 수 있다.

넷째, 트랜지스터 TR1의 게이트에 공급되는 제어 전압 VC는 출력 신호들 Q의 클리핑의 제어를 위한 필요에 따라 적당하게 선택될 수 있다. 예를 들어, 제어 전압 VC(기준 전압 VREF)는, 입력 레벨들이 제2 감쇠기(40)를 동작시키는 레벨(출력 신호들 Q의 클리핑이 발생하는 레벨)에 도달할 때 제1 감쇠기(30)가 동작을 개시하도록 설정될 수 있다.

다섯째, 제1 감쇠기(30)의 트랜지스터 TR1과 TR2는 도 10에 도시된 바와 같이 P-채널 타입일 수 있다. 또한, 전술한 실시예에서, 트랜지스터 TR1과 트랜지스터 TR2의 전기적 특성(구동 능력 및 임계 전압 VTH)은 동일하다. 그러나, 도 3 또는 도 10의 트랜지스터 TR1과 TR2의 전기적 특성은 상이할 수 있다. 또한, 제어 단자로서 베이스를 갖는 바이폴라 트랜지스터들이 도 3 또는 도 10의 트랜지스터 TR1과 TR2로서 이용될 수 있다.

여섯째, 전술한 실시예에서, 클리핑 검출기(452)는 적분값 신호 Up와 Un에 따라 클리핑의 발생을 검출한다. 그러나, 출력 신호들 Q의 클리핑의 발생(클리핑의 발생에 가까운 때라는 것을 포함함)을 검출하는 방법은 임의적이다. 예를 들어, 출력 신호들 Q에 클리핑이 발생하는 경우에 에러 적분기(22)의 연산 증폭기(221)에 가상 쇼트 회로가 설정되지 않는다는 것을 고려하면, 연산 증폭기(221)의 두 입력단 간의 전압이 소정의 값보다 높은 경우(즉, 가상 쇼트 회로가 설정되지 않는 경우), 클리핑의 발생이 검출될 수 있다.

여기서, 전술한 실시예의 상세한 사항을 요약하면 다음과 같다. 클래스-D 증폭기 회로는, 서로 역의 위상을 갖고 제1 입력단과 제2 입력단에 공급되는 입력 신호들에 따라 펄스 폭 변조된 출력 신호들을 생성하는 증폭기(예를 들면, 증폭기(20)), 제1 입력단으로부터 증폭기까지 연장된 제1 입력 경로(예를 들면, 입력 경로(16a))와 제2 입력단으로부터 증폭기까지 연장된 제2 입력 경로(예를 들면, 입력 경로(16b)) 사이에 개재된 제1 트랜지스터(예를 들면, 트랜지스터 TR1), 및 입력 신호들의 레벨들이 소정의 값보다 높은 범위 내에서의 입력 신호들의 레벨들(전형적으로, 입력 신호들의 레벨들의 절대값들)의 증가에 따라 제1 트랜지스터의 양단 간에 흐르는 전류가 증가하도록, 소정의 값에 대응하는 제어 전압을 제1 트랜지스터의 제어 단자에 인가하는 전압 인가 회로(예를 들면, 전압 인가 회로(32))를 포함한다.

이 구성에 있어서, 입력 신호들의 레벨들의 절대값들이 소정의 값보다 높은 범위 내에서 입력 신호들의 레벨들의 절대값들이 증가함에 따라, 제1 트랜지스터의 양단 간에 흐르는 전류가 증가한다(즉, 입력 신호들의 감쇠 속도가 증가한다). 그러므로, 입력 신호들이 감쇠되는 경우라도, 음향 볼륨을 변경시킬 수 있다. 또한, 제1 트랜지스터의 양단 간의 저항(전류)이 입력 신호들의 레벨들에 따라 변화하기 때문에, 입력 신호들의 레벨들이 감소하더라도, 입력 신호들의 감쇠를 제1 트랜지스터에 의해 신속하게 정지시킬 수 있다.

전압 인가 회로는 전류를 생성하는 전류원(예를 들면, 전류원(322)), 기준 전압을 생성하는 전압원(예를 들면, 전압원(324)), 및 전류원과 전압원 사이에 다이오드 접속 상태로 개재되고, 제1 트랜지스터의 제어 단자에 접속된 제어 단자를 갖는 제2 트랜지스터(예를 들면, 트랜지스터 TR2)를 포함할 수 있다. 이 구성에 따르면, 전압원의 기준 전압에 따라, 제1 트랜지스터가 턴 온 또는 오프하는 입력 신호들의 레벨들을 적절하게 설정할 수 있다.

또한, 전류원은, 증폭기의 출력 신호의 클리핑의 발생(실제 클리핑의 발생 또는 클리핑의 발생에 가까운 때라는 것)이 검출되면, 전류를 생성할 수 있고, 클리핑의 발생이 검출되지 않으면, 전류의 생성을 정지한다. 이 구성에 따르면, 클리핑의 발생이 검출되지 않으면, 전류원의 전류의 생성을 정지한다. 그러므로, 전류원이 계속적으로 전류를 생성하는 경우에 비해, 전력 소비를 감소시킬 수 있다.

또한, 클래스-D 증폭기 회로는 제1 입력 경로와 제2 입력 경로 사이에 제1 트랜지스터와 병렬로 개재된 스위치(예를 들면, 스위치(42)), 및 증폭기의 출력 신호의 클리핑의 발생(실제 클리핑의 발생 또는 클리핑의 발생에 가까운 때라는 것)이 검출되면, 입력 신호들을 감쇠시키기 위해 스위치가 간헐적으로 턴 온되도록, 스위치를 제어하는 제어 회로(예를 들면, 제어 회로(45))를 더 포함할 수 있다. 이 구성에 따르면, 제1 트랜지스터에 의한 입력 신호들의 감쇠에 추가하여, 스위치의 제어에 의한 입력 신호들의 감쇠가 행해진다. 그러므로, 출력 신호들의 클리핑을 고도로 방지할 수 있다.

클래스-D 증폭기 회로는 제1 입력 경로와 제1 트랜지스터 사이에 개재된 제1 저항(예를 들면, 저항 RCL1), 및 제2 입력 경로와 제1 트랜지스터 사이에 개재된 제2 저항(예를 들면, 저항 RCL2)을 더 포함할 수 있다. 이 구성에 따르면, 제1 저항과 제2 저항의 저항값들에 따라 입력 신호들의 비감쇠 레벨들과 감쇠 레벨들 사이의 관계를 조정할 수 있다.

본 발명은 바람직한 특정 실시예들에 대해 예시되고 설명되었지만, 당업자는 각종 변형 및 수정이 본 발명의 교시를 바탕으로 만들어질 수 있다는 것을 명백히 알 것이다. 그러한 변형 및 수정은 첨부된 청구항들에 의해 정의되는 본 발명의 사상, 범위, 및 의도 내에 속하는 것이 명백하다.

본 출원은 2010년 12월 21일자로 출원된 일본 특허 출원 제2010-284721호에 기초하며, 그 내용이 본 명세서에 참조로 포괄된다.

100: 클래스-D 증폭기 회로
20: 증폭기
30: 제1 감쇠기
32: 전압 인가 회로
40: 제2 감쇠기
45: 제어 회로
TR1: (제1) 트랜지스터
TR2: (제2) 트랜지스터
RCL1: (제1) 저항
RCL2: (제2) 저항

Claims

클래스-D 증폭기 회로로서,
서로 역의 위상을 갖고 제1 입력단과 제2 입력단에 공급되는 입력 신호에 따라 펄스 폭 변조된 출력 신호를 생성하는 증폭기,
상기 제1 입력단으로부터 상기 증폭기까지 연장된 제1 입력 경로와 상기 제2 입력단으로부터 상기 증폭기까지 연장된 제2 입력 경로 사이에 개재된 제1 트랜지스터, 및
상기 입력 신호의 레벨들이 미리 결정된 값보다 높은 범위 내에서의 상기 입력 신호의 레벨들의 증가에 따라 상기 제1 트랜지스터의 양단 간에 흐르는 전류가 증가하도록, 상기 미리 결정된 값에 대응하는 제어 전압을 상기 제1 트랜지스터의 제어 단자에 인가하는 전압 인가 회로를 포함하는, 클래스-D 증폭기 회로.
제1항에 있어서,
상기 전압 인가 회로는,
전류를 생성하는 전류원,
기준 전압을 생성하는 전압원, 및
상기 전류원과 상기 전압원 사이에 다이오드 접속 상태로 개재되고, 상기 제1 트랜지스터의 상기 제어 단자에 접속된 제어 단자를 갖는 제2 트랜지스터를 포함하는, 클래스-D 증폭기 회로.
제2항에 있어서,
상기 전류원은, 상기 증폭기의 상기 출력 신호의 클리핑의 발생이 검출되면, 전류를 생성하고, 상기 클리핑의 발생이 검출되지 않으면, 전류의 생성을 정지하는, 클래스-D 증폭기 회로.
제1항에 있어서,
상기 제1 입력 경로와 상기 제2 입력 경로 사이에 배치되며 상기 제1 트랜지스터와 병렬로 배치된 스위치, 및
상기 증폭기의 상기 출력 신호의 클리핑의 발생이 검출되면, 상기 입력 신호를 감쇠시키기 위해 상기 스위치가 간헐적으로 턴 온되도록, 상기 스위치를 제어하는 제어 회로를 더 포함하는, 클래스-D 증폭기 회로.
제1항에 있어서,
상기 제1 입력 경로와 상기 제1 트랜지스터 사이에 개재된 제1 저항, 및
상기 제2 입력 경로와 상기 제1 트랜지스터 사이에 개재된 제2 저항을 더 포함하는, 클래스-D 증폭기 회로.