JPH0856131A - 増幅回路 - Google Patents
増幅回路Info
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- JPH0856131A JPH0856131A JP6210593A JP21059394A JPH0856131A JP H0856131 A JPH0856131 A JP H0856131A JP 6210593 A JP6210593 A JP 6210593A JP 21059394 A JP21059394 A JP 21059394A JP H0856131 A JPH0856131 A JP H0856131A
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- circuit
- voltage
- amplifier circuit
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Abstract
(57)【要約】
【目的】 電源電圧や負荷が変動したときに、その変動
に見合った最大出力電圧を取り出し、出力段の電力損失
を最小に抑え、効率を向上させるようにした増幅回路を
提供する 【構成】 電源電圧＋Ｖｃｃが負荷電圧Ｖｏｕｔの絶対
値に所定電圧Ｖｒｅｆを加算した電圧よりも大きいとき
は、コンパレータＣＰ１よりの比較出力によって利得制
御回路７は一定の利得で動作するが、負荷電圧Ｖｏｕｔ
の絶対値に所定電圧Ｖｒｅｆを加算した電圧が電源電圧
＋Ｖｃｃと等しくなると、コンパレータＣＰ１よりの比
較出力で、利得制御回路７の利得が低下し、負荷５の最
大出力電圧が制限される。
に見合った最大出力電圧を取り出し、出力段の電力損失
を最小に抑え、効率を向上させるようにした増幅回路を
提供する 【構成】 電源電圧＋Ｖｃｃが負荷電圧Ｖｏｕｔの絶対
値に所定電圧Ｖｒｅｆを加算した電圧よりも大きいとき
は、コンパレータＣＰ１よりの比較出力によって利得制
御回路７は一定の利得で動作するが、負荷電圧Ｖｏｕｔ
の絶対値に所定電圧Ｖｒｅｆを加算した電圧が電源電圧
＋Ｖｃｃと等しくなると、コンパレータＣＰ１よりの比
較出力で、利得制御回路７の利得が低下し、負荷５の最
大出力電圧が制限される。
Description
【０００１】
【０００１】
【０００２】
【産業上の利用分野】本発明は入力信号が所定レベルを
越えると徐々に該入力信号のレベルを制限して、入力信
号をソフトクリップさせるようにした増幅回路に関す
る。
越えると徐々に該入力信号のレベルを制限して、入力信
号をソフトクリップさせるようにした増幅回路に関す
る。
【０００３】
【０００２】
【０００４】
【従来の技術】オーディオアンプやスイッチング電源の
ドライブアンプなどにおいては、ソフトクリップ回路が
広く採用されている。
ドライブアンプなどにおいては、ソフトクリップ回路が
広く採用されている。
【０００５】図１０はかかるソフトクリップ回路を備え
た従来のＳＥＰＰ電力増幅回路の構成例を示し、同図に
おいて、１は入力信号、２は入力信号１を所定レベルに
制限するリミッタ、３、４はそれぞれリミッタ２よりの
正負の出力がベースに供給される１対の相補型電力増幅
用トランジスタ、Ｒｅ１、Ｒｅ２はそれぞれトランジス
タ３、４のエミッタ抵抗、５はＲ３、Ｒ４を介してトラ
ンジスタ３、４の共通エミッタに接続された負荷、±Ｖ
ｃｃはそれぞれトランジスタ３、４のコレクタに電源電
圧を供給する電源である。
た従来のＳＥＰＰ電力増幅回路の構成例を示し、同図に
おいて、１は入力信号、２は入力信号１を所定レベルに
制限するリミッタ、３、４はそれぞれリミッタ２よりの
正負の出力がベースに供給される１対の相補型電力増幅
用トランジスタ、Ｒｅ１、Ｒｅ２はそれぞれトランジス
タ３、４のエミッタ抵抗、５はＲ３、Ｒ４を介してトラ
ンジスタ３、４の共通エミッタに接続された負荷、±Ｖ
ｃｃはそれぞれトランジスタ３、４のコレクタに電源電
圧を供給する電源である。
【０００６】
【０００３】また、リミッタ２は図１１ａあるいは図１
１ｂに示すように構成されている。図１１ａにおいて、
Ｒ１は入力信号１に直列接続された抵抗、Ｄ１、Ｄ２は
それぞれ入力信号１に対してカソードとアノードが逆方
向に並列接続された１対のダイオードである。
１ｂに示すように構成されている。図１１ａにおいて、
Ｒ１は入力信号１に直列接続された抵抗、Ｄ１、Ｄ２は
それぞれ入力信号１に対してカソードとアノードが逆方
向に並列接続された１対のダイオードである。
【０００７】また、図１１ｂにおいて、Ｒ２は入力信号
１に直列接続された抵抗、ＺＤ１、ＺＤ２はそれぞれ入
力信号１に対してカソードとアノードが逆方向に直列接
続された１対のツェナーダイオードであり、該ツェナー
ダイオードはブレークダウン電圧は３〜４Ｖ程度の素子
を用いる。
１に直列接続された抵抗、ＺＤ１、ＺＤ２はそれぞれ入
力信号１に対してカソードとアノードが逆方向に直列接
続された１対のツェナーダイオードであり、該ツェナー
ダイオードはブレークダウン電圧は３〜４Ｖ程度の素子
を用いる。
【０００８】
【０００４】以上の構成において、まずリミッタ２の作
用について説明する。
用について説明する。
【０００９】図１１ａあるいは図１１ｂに示すリミッタ
には、それぞれダイオードおよびツェナーダイオードを
有しており、その入出力電圧特性は図１２ａ、１２ｂに
示すように所定の入力電圧（ダイオードの場合は約０．
６Ｖ、ツェナーダイオードの場合は３〜４Ｖ程度）を越
えると出力電圧が徐々に立ち上がる特性を有している。
には、それぞれダイオードおよびツェナーダイオードを
有しており、その入出力電圧特性は図１２ａ、１２ｂに
示すように所定の入力電圧（ダイオードの場合は約０．
６Ｖ、ツェナーダイオードの場合は３〜４Ｖ程度）を越
えると出力電圧が徐々に立ち上がる特性を有している。
【００１０】また、抵抗Ｒ１、Ｒ２はダイオードＤ１、
Ｄ２あるいはツェナーダイオードＺＤ１、ＺＤ２との合
成インピーダンスにより立ち上がり電圧を設定するもの
である。
Ｄ２あるいはツェナーダイオードＺＤ１、ＺＤ２との合
成インピーダンスにより立ち上がり電圧を設定するもの
である。
【００１１】
【０００５】したがって、図１３ａに示すように前記立
ち上がり電圧によって定まる所定レベルＶｌｉｍｉｔを
越えた入力信号１がリミッタ２に入力されると、リミッ
タ出力は図１３ｂのように急峻にクリップされずになだ
らかにクリップされる。
ち上がり電圧によって定まる所定レベルＶｌｉｍｉｔを
越えた入力信号１がリミッタ２に入力されると、リミッ
タ出力は図１３ｂのように急峻にクリップされずになだ
らかにクリップされる。
【００１２】このソフトクリップされた入力信号がトラ
ンジスタ３、４のベースに入力されることにより、負荷
５の出力電圧も所定レベルＶａを越えた出力信号Ｖｏｕ
ｔに対してはソフトクリップされた電圧が得られるの
で、高調波成分が低減されてクリップされた出力電圧が
得られる。
ンジスタ３、４のベースに入力されることにより、負荷
５の出力電圧も所定レベルＶａを越えた出力信号Ｖｏｕ
ｔに対してはソフトクリップされた電圧が得られるの
で、高調波成分が低減されてクリップされた出力電圧が
得られる。
【００１３】
【０００６】ここで、リミッタ２により入力信号１を制
限する所定レベルは、図１４に示すように、電源電圧±
Ｖｃｃが最低電圧（例えば±３０Ｖ）となるときを想定
し、この最低電圧がトランジスタ３、４に電源電圧±Ｖ
ｃｃとして印加されたときに入力信号１を所定レベルに
制限するようにして、入力信号１をソフトクリップし、
負荷５に加わる出力電圧Ｖｏｕｔの最大電圧Ｖｏｕｔｍ
ａｘ（例えば±２８Ｖ）を図１４のように設定してい
る。
限する所定レベルは、図１４に示すように、電源電圧±
Ｖｃｃが最低電圧（例えば±３０Ｖ）となるときを想定
し、この最低電圧がトランジスタ３、４に電源電圧±Ｖ
ｃｃとして印加されたときに入力信号１を所定レベルに
制限するようにして、入力信号１をソフトクリップし、
負荷５に加わる出力電圧Ｖｏｕｔの最大電圧Ｖｏｕｔｍ
ａｘ（例えば±２８Ｖ）を図１４のように設定してい
る。
【００１４】なお、図１４は正側信号のみを示している
が、負側についても同様である。
が、負側についても同様である。
【００１５】
【０００７】
【００１６】
【発明が解決しようとする課題】かかる従来の増幅回路
にあっては、図１４に示すように、電源電圧±Ｖｃｃが
変動したり、負荷５が変動した場合においても、リミッ
タ２は入力信号１を一定の所定レベルで制限するので、
負荷５の最大出力電圧Ｖｏｕｔｍａｘは一定となってい
る。
にあっては、図１４に示すように、電源電圧±Ｖｃｃが
変動したり、負荷５が変動した場合においても、リミッ
タ２は入力信号１を一定の所定レベルで制限するので、
負荷５の最大出力電圧Ｖｏｕｔｍａｘは一定となってい
る。
【００１７】
【０００８】したがって、電源電圧±Ｖｃｃや負荷５の
変動に適合した最大出力電圧を取り出すことができない
ので、出力段における最大出力を取り出すことができ
ず、出力段の電力損失が増大し、効率が低下するという
問題がある。
変動に適合した最大出力電圧を取り出すことができない
ので、出力段における最大出力を取り出すことができ
ず、出力段の電力損失が増大し、効率が低下するという
問題がある。
【００１８】
【０００９】そこで本発明の目的は、電源電圧や負荷が
変動したときに、その変動に見合った最大出力電圧を取
り出し、出力段の電力損失を最小に抑え、効率を向上さ
せるようにした増幅回路を提供するものである。
変動したときに、その変動に見合った最大出力電圧を取
り出し、出力段の電力損失を最小に抑え、効率を向上さ
せるようにした増幅回路を提供するものである。
【００１９】
【００１０】
【００２０】
【課題を解決するための手段】前記課題を解決するため
の成された本発明は、入力信号が所定レベルを越えると
徐々に該入力信号のレベルを制限するリミッタを介して
トランジスタの制御端子に供給され、該トランジスタの
出力端子に接続された負荷より出力信号を得るようにし
たソフトクリップ回路を備える増幅回路において、前記
トランジスタに電源電圧を供給する電源と、前記電源の
電源電圧に応じて前記トランジスタの制御端子に供給さ
れる前記リミッタの出力を制御する出力制御回路とを備
えたことを特徴とする。
の成された本発明は、入力信号が所定レベルを越えると
徐々に該入力信号のレベルを制限するリミッタを介して
トランジスタの制御端子に供給され、該トランジスタの
出力端子に接続された負荷より出力信号を得るようにし
たソフトクリップ回路を備える増幅回路において、前記
トランジスタに電源電圧を供給する電源と、前記電源の
電源電圧に応じて前記トランジスタの制御端子に供給さ
れる前記リミッタの出力を制御する出力制御回路とを備
えたことを特徴とする。
【００２１】
【００１１】
【００２２】
【作用】出力制御回路は電源電圧や負荷の変動により変
動する電源電圧に応じてトランジスタの制御端子に供給
されるリミッタ出力を制御し、電源電圧や負荷の変動に
応じたレベルのリミッタ出力をトランジスタの制御端子
に供給する。
動する電源電圧に応じてトランジスタの制御端子に供給
されるリミッタ出力を制御し、電源電圧や負荷の変動に
応じたレベルのリミッタ出力をトランジスタの制御端子
に供給する。
【００２３】
【００１２】
【００２４】
【実施例】以下、本発明の実施例を図面と共に説明す
る。図１は本発明をＳＥＰＰ電力増幅回路に適合させた
実施例を示し、図１０と同一部分は同一符号を付記す
る。
る。図１は本発明をＳＥＰＰ電力増幅回路に適合させた
実施例を示し、図１０と同一部分は同一符号を付記す
る。
【００２５】６は電源電圧＋Ｖｃｃと負荷５に加わる電
圧とを比較する比較回路、７はリミッタ２とトランジス
タ３、４のベース間に接続され、比較回路６よりの比較
出力に応じてリミッタ２よりの出力信号の利得を制御す
る利得制御回路である。
圧とを比較する比較回路、７はリミッタ２とトランジス
タ３、４のベース間に接続され、比較回路６よりの比較
出力に応じてリミッタ２よりの出力信号の利得を制御す
る利得制御回路である。
【００２６】ここで、リミッタ２は例えば図１１ａある
いは図１１ｂに示す回路により構成される。
いは図１１ｂに示す回路により構成される。
【００２７】
【００１３】比較回路６はコンパレータＣＰ１を有し、
比較電圧として電源電圧＋Ｖｃｃと負荷５の電圧Ｖｏｕ
ｔに所定電圧Ｖｒｅｆ１（例えば２Ｖ）を重疂した電圧
が入力され、この比較出力に応じて利得制御回路７の利
得が制御される。
比較電圧として電源電圧＋Ｖｃｃと負荷５の電圧Ｖｏｕ
ｔに所定電圧Ｖｒｅｆ１（例えば２Ｖ）を重疂した電圧
が入力され、この比較出力に応じて利得制御回路７の利
得が制御される。
【００２８】
【００１４】利得制御回路７は図２に示すように構成さ
れ、リミッタ２とトランジスタ３、４のベース間に抵抗
Ｒ３が直列接続され、トランジスタ３、４側の抵抗Ｒ１
の一端と接地間にＦＥＴＱ１が接続され、そのゲートに
コンパレータＣＰ１よりの比較出力が印加される。
れ、リミッタ２とトランジスタ３、４のベース間に抵抗
Ｒ３が直列接続され、トランジスタ３、４側の抵抗Ｒ１
の一端と接地間にＦＥＴＱ１が接続され、そのゲートに
コンパレータＣＰ１よりの比較出力が印加される。
【００２９】ＦＥＴＱ１のインピーダンスは、コンパレ
ータＣＰ１の前記２入力電圧が等しいときに、該コンパ
レータＣＰ１の比較出力によりオンとなり、インピーダ
ンスが最小となって、利得制御回路７の減衰率が最大と
なる。
ータＣＰ１の前記２入力電圧が等しいときに、該コンパ
レータＣＰ１の比較出力によりオンとなり、インピーダ
ンスが最小となって、利得制御回路７の減衰率が最大と
なる。
【００３０】また、電源電圧＋Ｖｃｃが＋ＶｃｃにＶｒ
ｅｆ１を加えた電圧より大きいときにはコンパレータＣ
Ｐ１の比較出力によりオフ状態となっており、インピー
ダンスが最大となって、減衰率が最小となる。
ｅｆ１を加えた電圧より大きいときにはコンパレータＣ
Ｐ１の比較出力によりオフ状態となっており、インピー
ダンスが最大となって、減衰率が最小となる。
【００３１】
【００１５】以上の構成において、電源電圧＋Ｖｃｃが
負荷電圧Ｖｏｕｔの絶対値に所定電圧Ｖｒｅｆ１を加算
した電圧よりも大きいときは、コンパレータＣＰ１より
の比較出力によって利得制御回路７は一定の利得（一定
の減衰率）となっており、リミッタ２の出力は利得制御
回路７を通してトランジスタ３、４のベースに供給さ
れ、負荷電圧Ｖｏｕｔが得られる。
負荷電圧Ｖｏｕｔの絶対値に所定電圧Ｖｒｅｆ１を加算
した電圧よりも大きいときは、コンパレータＣＰ１より
の比較出力によって利得制御回路７は一定の利得（一定
の減衰率）となっており、リミッタ２の出力は利得制御
回路７を通してトランジスタ３、４のベースに供給さ
れ、負荷電圧Ｖｏｕｔが得られる。
【００３２】そして、負荷電圧Ｖｏｕｔの絶対値に所定
電圧Ｖｒｅｆ１を加算した電圧が電源電圧＋Ｖｃｃと等
しくなると、コンパレータＣＰ１よりの比較出力によっ
て利得制御回路７の利得が低下し、利得制御回路７を通
したリミッタ２よりの出力は一定レベルに制限される。
電圧Ｖｒｅｆ１を加算した電圧が電源電圧＋Ｖｃｃと等
しくなると、コンパレータＣＰ１よりの比較出力によっ
て利得制御回路７の利得が低下し、利得制御回路７を通
したリミッタ２よりの出力は一定レベルに制限される。
【００３３】したがって、入力信号１がリミッタ２の所
定レベルＶｌｉｍｉｔを越えると、該入力信号１はソフ
トクリップされ、このソフトクリップされた信号は利得
制御回路７により所定の一定利得で出力される。このと
き負荷電圧Ｖｏｕｔが電源電圧±ＶｃｃよりもＶｒｅｆ
１だけ小さい電圧に達すると、利得制御回路７の利得が
低下して、トランジスタ３、４の入力電圧が制限され
る。
定レベルＶｌｉｍｉｔを越えると、該入力信号１はソフ
トクリップされ、このソフトクリップされた信号は利得
制御回路７により所定の一定利得で出力される。このと
き負荷電圧Ｖｏｕｔが電源電圧±ＶｃｃよりもＶｒｅｆ
１だけ小さい電圧に達すると、利得制御回路７の利得が
低下して、トランジスタ３、４の入力電圧が制限され
る。
【００３４】これにより、負荷電圧Ｖｏｕｔの最大出力
電圧Ｖｏｕｔｍａｘが電源電圧±Ｖｃｃの大きさに応じ
て設定されることになる。
電圧Ｖｏｕｔｍａｘが電源電圧±Ｖｃｃの大きさに応じ
て設定されることになる。
【００３５】
【００１６】図３は上記実施例において、電源電圧＋Ｖ
ｃｃや負荷５が変動したときの負荷５の正側における最
大出力電圧Ｖｏｕｔｍａｘを示し、前述のようにコンパ
レータＣＰ１により負荷電圧ＶｏｕｔにＶｒｅｆ１を加
算した電圧とＶｃｃが比較され、その比較出力でリミッ
タ出力の利得を制御しているので、最大出力電圧Ｖｏｕ
ｔｍａｘは電源電圧＋ＶｃｃよりもＶｒｅｆ１だけ小さ
い電圧に制限され、この電源電圧＋Ｖｃｃに応じた最大
出力電圧Ｖｏｕｔｍａｘが得られる。
ｃｃや負荷５が変動したときの負荷５の正側における最
大出力電圧Ｖｏｕｔｍａｘを示し、前述のようにコンパ
レータＣＰ１により負荷電圧ＶｏｕｔにＶｒｅｆ１を加
算した電圧とＶｃｃが比較され、その比較出力でリミッ
タ出力の利得を制御しているので、最大出力電圧Ｖｏｕ
ｔｍａｘは電源電圧＋ＶｃｃよりもＶｒｅｆ１だけ小さ
い電圧に制限され、この電源電圧＋Ｖｃｃに応じた最大
出力電圧Ｖｏｕｔｍａｘが得られる。
【００３６】
【００１７】なお、上記実施例においては正側の電源電
圧＋Ｖｃｃと負荷電圧Ｖｏｕｔにおうじて利得制御する
構成を示したが、負側の電源電圧−Ｖｃｃや正負両方の
電源電圧±Ｖｃｃで利得制御するようにしてもよい。
圧＋Ｖｃｃと負荷電圧Ｖｏｕｔにおうじて利得制御する
構成を示したが、負側の電源電圧−Ｖｃｃや正負両方の
電源電圧±Ｖｃｃで利得制御するようにしてもよい。
【００３７】
【００１８】図４は本発明の他の実施例を示し、比較回
路６におけるコンパレータＣＰ１の入力として、電源電
圧＋Ｖｃｃと所定基準電圧Ｖｒｅｆ２とを比較するよう
にしたものである。
路６におけるコンパレータＣＰ１の入力として、電源電
圧＋Ｖｃｃと所定基準電圧Ｖｒｅｆ２とを比較するよう
にしたものである。
【００３８】かかる構成においては、電源電圧＋Ｖｃｃ
がＶｒｅｆ２と比較され、２つの電圧が等しくなると、
利得制御回路７の利得が制限される。
がＶｒｅｆ２と比較され、２つの電圧が等しくなると、
利得制御回路７の利得が制限される。
【００３９】
【００１９】図５は本発明の他の実施例を示し、８、９
は電源電圧±Ｖｃｃに応じて制限すべきレベルが制御さ
れるリミッタ制御回路であり、該リミッタ制御回路８、
９は例えば図６ａ、ｂのように構成されている。
は電源電圧±Ｖｃｃに応じて制限すべきレベルが制御さ
れるリミッタ制御回路であり、該リミッタ制御回路８、
９は例えば図６ａ、ｂのように構成されている。
【００４０】図６ａにおいては、正側の電源電圧＋Ｖｃ
ｃに対して、＋Ｖｃｃと接地間に分圧抵抗Ｒ４、Ｒ５が
直列接続され、抵抗Ｒ５にコンデンサＣ１が並列接続さ
れ、入力信号１と抵抗Ｒ５およびコンデンサＣ１間にリ
ミッタ用のダイオードＤ１が直列接続されている。
ｃに対して、＋Ｖｃｃと接地間に分圧抵抗Ｒ４、Ｒ５が
直列接続され、抵抗Ｒ５にコンデンサＣ１が並列接続さ
れ、入力信号１と抵抗Ｒ５およびコンデンサＣ１間にリ
ミッタ用のダイオードＤ１が直列接続されている。
【００４１】なお、負側の電源電圧−Ｖｃｃに対して
は、正側と同様に分圧抵抗Ｒ６、Ｒ７、コンデンサＣ２
およびダイオードＤ２により構成されている。
は、正側と同様に分圧抵抗Ｒ６、Ｒ７、コンデンサＣ２
およびダイオードＤ２により構成されている。
【００４２】
【００２０】また図６ｂにおいては、図６ａと同様に分
圧抵抗Ｒ４、Ｒ５およびＲ６、Ｒ７とコンデンサＣ１、
Ｃ２を有し、抵抗Ｒ５およびコンデンサＣ１間にリミッ
タ用のツェナーダイオードＺＤ１が直列接続され、抵抗
Ｒ７およびコンデンサＣ２間にリミッタ用のツェナーダ
イオードＺＤ２が直列接続されている。
圧抵抗Ｒ４、Ｒ５およびＲ６、Ｒ７とコンデンサＣ１、
Ｃ２を有し、抵抗Ｒ５およびコンデンサＣ１間にリミッ
タ用のツェナーダイオードＺＤ１が直列接続され、抵抗
Ｒ７およびコンデンサＣ２間にリミッタ用のツェナーダ
イオードＺＤ２が直列接続されている。
【００４３】
【００２１】以上の構成において、正側の電源電圧＋Ｖ
ｃｃについて動作を説明するが、負側においても同様で
ある。
ｃｃについて動作を説明するが、負側においても同様で
ある。
【００４４】電源電圧＋Ｖｃｃは分圧抵抗Ｒ４、Ｒ５に
より分圧され、Ｒ５の両端に発生する分圧電圧はコンデ
ンサＣ１で平滑され、その平滑電圧がダイオードＤ１あ
るいはツェナーダイオードＺＤ１に重疂される。
より分圧され、Ｒ５の両端に発生する分圧電圧はコンデ
ンサＣ１で平滑され、その平滑電圧がダイオードＤ１あ
るいはツェナーダイオードＺＤ１に重疂される。
【００４５】すなわち、この重疂された電圧分だけリミ
ッタとして機能するツェナーダイオードやダイオードに
おける制限される入力信号レベルが上昇する。例えば、
分圧抵抗Ｒ４、Ｒ５の比を９：１に設定すれば、Ｒ５に
は＋Ｖｃｃ／１０が発生するので、＋Ｖｃｃが３０Ｖの
ときには３Ｖ、＋Ｖｃｃが４０Ｖのときには４Ｖ分だけ
入力信号の制限レベルが上昇し、負荷電圧Ｖｏｕｔもこ
れに伴い増大する。
ッタとして機能するツェナーダイオードやダイオードに
おける制限される入力信号レベルが上昇する。例えば、
分圧抵抗Ｒ４、Ｒ５の比を９：１に設定すれば、Ｒ５に
は＋Ｖｃｃ／１０が発生するので、＋Ｖｃｃが３０Ｖの
ときには３Ｖ、＋Ｖｃｃが４０Ｖのときには４Ｖ分だけ
入力信号の制限レベルが上昇し、負荷電圧Ｖｏｕｔもこ
れに伴い増大する。
【００４６】
【００２２】図７乃至図９はそれぞれ本発明の他の実施
例を示し、パルス増幅回路（スイッチング電源回路）に
適用した実施例を示している。
例を示し、パルス増幅回路（スイッチング電源回路）に
適用した実施例を示している。
【００４７】各実施例において、Ｑ２、Ｑ３はプッシュ
プル構成のドライブ用トランジスタ、Ｔ１はＱ２、Ｑ３
のエミッタ出力が１次側電圧として印加されるトラン
ス、１０、１１はそれぞれゲート・ソース間にトランス
Ｔ１の２次側電圧が印加されるスイッチング用のＦＥ
Ｔ、Ｔ２はＦＥＴ１０、１１の共通ソースより出力され
るパルス出力が１次側電圧として印加されるトランスで
あり、該トランスＴ２の２次側電圧がダイオードＤ３、
コンデンサＣ３よりなる整流回路により整流されて直流
電圧が出力され、負荷５に対して電源電圧として供給さ
れる。なお、入力信号１は一定周波数の信号である。
プル構成のドライブ用トランジスタ、Ｔ１はＱ２、Ｑ３
のエミッタ出力が１次側電圧として印加されるトラン
ス、１０、１１はそれぞれゲート・ソース間にトランス
Ｔ１の２次側電圧が印加されるスイッチング用のＦＥ
Ｔ、Ｔ２はＦＥＴ１０、１１の共通ソースより出力され
るパルス出力が１次側電圧として印加されるトランスで
あり、該トランスＴ２の２次側電圧がダイオードＤ３、
コンデンサＣ３よりなる整流回路により整流されて直流
電圧が出力され、負荷５に対して電源電圧として供給さ
れる。なお、入力信号１は一定周波数の信号である。
【００４８】なお、各図に示すパルス増幅回路は周知で
あるので、その動作については省略する。
あるので、その動作については省略する。
【００４９】
【００２３】次に、図７乃至図９における本発明にかか
る構成について説明すると、図７においては、比較回路
６のコンパレータＣＰ１がスイッチングＦＥＴ１０のド
レインに供給する電源電圧＋Ｖｃｃと、トランスＴ２の
２次側電圧（ＦＥＴ１０、１１の共通ソース電圧）とを
比較し、その比較出力で利得制御回路７の利得を制御し
ている。
る構成について説明すると、図７においては、比較回路
６のコンパレータＣＰ１がスイッチングＦＥＴ１０のド
レインに供給する電源電圧＋Ｖｃｃと、トランスＴ２の
２次側電圧（ＦＥＴ１０、１１の共通ソース電圧）とを
比較し、その比較出力で利得制御回路７の利得を制御し
ている。
【００５０】また、図８においては、電源電圧＋Ｖｃｃ
を分圧抵抗Ｒ９、Ｒ１０で分圧した電圧と、電源電圧＋
Ｖｃｃから抵抗Ｒ８とツエナーダイオードＺＤ３により
得られる基準電圧Ｖｒｅｆ２とをコンパレータＣＰ１で
比較し、利得制御回路７の利得を制御している。
を分圧抵抗Ｒ９、Ｒ１０で分圧した電圧と、電源電圧＋
Ｖｃｃから抵抗Ｒ８とツエナーダイオードＺＤ３により
得られる基準電圧Ｖｒｅｆ２とをコンパレータＣＰ１で
比較し、利得制御回路７の利得を制御している。
【００５１】また、図９においては、スイッチングＦＥ
Ｔ１０、１１の各ドレインに供給する電源電圧±Ｖｃｃ
によりリミッタ制御回路８、９を制御している。
Ｔ１０、１１の各ドレインに供給する電源電圧±Ｖｃｃ
によりリミッタ制御回路８、９を制御している。
【００５２】上記各実施例の動作については、前述と同
様であるので省略する。
様であるので省略する。
【００５３】
【００２４】本発明をパルス増幅回路に適用したときに
は、電源電圧がスイッチングされるが、このスイッチン
グされた電源電圧の大きさに応じて最大出力電圧が設定
され、かつソフトクリップされるので、電源の利用効率
がを落とすことなく、スイッチンク電源および電流波形
に含まれる高次高調波を大幅に低減させることができ
る。
は、電源電圧がスイッチングされるが、このスイッチン
グされた電源電圧の大きさに応じて最大出力電圧が設定
され、かつソフトクリップされるので、電源の利用効率
がを落とすことなく、スイッチンク電源および電流波形
に含まれる高次高調波を大幅に低減させることができ
る。
【００５４】
【００２５】
【００５５】
【発明の効果】以上のように本発明によれば、電源電圧
や負荷が変動したときに、その変動に見合った最大出力
電圧を取り出し、出力段の電力損失を最小に抑え、効率
を向上させることができる。
や負荷が変動したときに、その変動に見合った最大出力
電圧を取り出し、出力段の電力損失を最小に抑え、効率
を向上させることができる。
【００５６】
【００２６】また、パルス増幅回路に適用したときに
は、スイッチンク電源および電流波形に含まれる高次高
調波を大幅に低減させることができる。
は、スイッチンク電源および電流波形に含まれる高次高
調波を大幅に低減させることができる。
【図面の簡単な説明】
【図１】本発明にかかる増幅回路の実施例を示す図であ
る。
る。
【図２】図１における利得制御回路の実施例を示す図で
ある。
ある。
【図３】本発明にかかる増幅回路の出力波形を示す図で
ある。
ある。
【図４】本発明にかかる増幅回路の他の実施例を示す図
である。
である。
【図５】本発明にかかる増幅回路の他の実施例を示す図
である。
である。
【図６】図５におけるリミッタ制御回路の実施例を示す
図である。
図である。
【図７】本発明にかかる増幅回路の他の実施例を示す図
である。
である。
【図８】本発明にかかる増幅回路の他の実施例を示す図
である。
である。
【図９】本発明にかかる増幅回路の他の実施例を示す図
である。
である。
【図１０】従来の増幅回路を示す図である。
【図１１】図１あるいは図１０のリミッタの実施例を示
す図である。
す図である。
【図１２】図１０の素子の入出力特性を示す図である。
【図１３】図１０の入力電圧と出力電圧の特性を示す図
である。
である。
【図１４】図１０図に示す従来の増幅回路の出力波形を
示す図である。
示す図である。
１ 入力信号 ２ リミッタ ３、４ トランジスタ ５ 負荷 ６ 比較回路 ７ 利得制御回路 ８、９ リミッタ制御回路 １０、１１ スイッチング用ＦＥＴ ±Ｖｃｃ 電源 ＣＰ１ コンパレータ Ｖｒｅｆ１ 基準電圧 Ｖｒｅｆ２ 基準電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｇ 5/16 Ｄ
Claims (8)
- 【請求項１】 入力信号が所定レベルを越えると徐々に
該入力信号のレベルを制限するリミッタを介してトラン
ジスタの制御端子に供給され、該トランジスタの出力端
子に接続された負荷より出力信号を得るようにしたソフ
トクリップ回路を備える増幅回路において、 前記トランジスタに電源電圧を供給する電源と、 前記電源の電源電圧に応じて前記トランジスタの制御端
子に供給される前記リミッタの出力を制御する出力制御
回路とを備えたことを特徴とするソフトクリップ回路を
備える増幅回路。 - 【請求項２】 請求項１記載の増幅回路において、前記
リミッタは、 入力信号に直列接続された抵抗と、 入力信号に対して互いに極性が逆方向に並列接続された
１対のダイオードとを備えたことを特徴とするソフトク
リップ回路を備える増幅回路。 - 【請求項３】 請求項１記載の増幅回路において、前記
リミッタは、 入力信号に直列接続された抵抗と、 入力信号に対して互いに極性が逆方向に直列接続された
１対のツェナーダイオードとを備えたことを特徴とする
ソフトクリップ回路を備える増幅回路。 - 【請求項４】 請求項１記載の増幅回路において、前記
出力制御回路は、 前記負荷に加わる電圧を検出する負荷電圧検出回路と、 前記負荷電圧検出回路よりの負荷電圧と前記電源電圧と
を比較する比較回路と、前記リミッタとトランジスタの
制御端子間に接続され、前記比較回路よりの比較出力に
応じてリミッタ出力の利得を制御する利得制御回路とを
備えたことを特徴とするソフトクリップ回路を備える増
幅回路。 - 【請求項５】 請求項１記載の増幅回路において、前記
出力制御回路は、 所定の基準電圧と、 前記基準電圧と前記電源電圧とを比較する比較回路と、 前記リミッタとトランジスタの制御端子間に接続され、
前記比較回路よりの比較出力に応じてリミッタ出力の利
得を制御する利得制御回路とを備えたことを特徴とする
ソフトクリップ回路を備える増幅回路。 - 【請求項６】 請求項１記載の増幅回路において、前記
出力制御回路は、 前記電源電圧を所定比に分圧する分圧回路と、 該分圧回路の分圧電圧を平滑するコンデンサとを備え、 該コンデンサの電圧を前記リミッタに重疂するように構
成されたことを特徴とするソフトクリップ回路を備える
増幅回路。 - 【請求項７】 請求項１記載の増幅回路において、該増
幅回路はＳＥＰＰ電力増幅回路であることを特徴とする
ソフトクリップ回路を備える増幅回路。 - 【請求項８】 請求項１記載の増幅回路において、該増
幅回路はパルス増幅回路であることを特徴とするソフト
クリップ回路を備える増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210593A JPH0856131A (ja) | 1994-08-11 | 1994-08-11 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210593A JPH0856131A (ja) | 1994-08-11 | 1994-08-11 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0856131A true JPH0856131A (ja) | 1996-02-27 |
Family
ID=16591897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6210593A Pending JPH0856131A (ja) | 1994-08-11 | 1994-08-11 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0856131A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301570A (ja) * | 2007-05-29 | 2008-12-11 | Chugoku Electric Power Co Inc:The | 電圧変動抑制装置 |
| JP2011155333A (ja) * | 2010-01-26 | 2011-08-11 | Yamaha Corp | 信号処理回路 |
| JP2012134743A (ja) * | 2010-12-21 | 2012-07-12 | Yamaha Corp | Ｄ級増幅回路 |
| JP5106421B2 (ja) * | 2006-12-27 | 2012-12-26 | パナソニック株式会社 | ポーラ変調送信装置 |
| JP2013137019A (ja) * | 2011-12-02 | 2013-07-11 | J Eberspecher Gmbh & Co Kg | 排気音の能動的設計 |
-
1994
- 1994-08-11 JP JP6210593A patent/JPH0856131A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5106421B2 (ja) * | 2006-12-27 | 2012-12-26 | パナソニック株式会社 | ポーラ変調送信装置 |
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| JP2012134743A (ja) * | 2010-12-21 | 2012-07-12 | Yamaha Corp | Ｄ級増幅回路 |
| JP2013137019A (ja) * | 2011-12-02 | 2013-07-11 | J Eberspecher Gmbh & Co Kg | 排気音の能動的設計 |
| US9386366B2 (en) | 2011-12-02 | 2016-07-05 | Eberspächer Exhaust Technology GmbH & Co. KG | Active design of exhaust sounds |
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