JP2017175746A - 電流検出回路及びそれを備えたｄｃｄｃコンバータ - Google Patents

Abstract

【課題】製造コストの増大を抑制することが可能な電流検出回路及びそれを備えたＤＣＤＣコンバータを提供すること。
【解決手段】一実施の形態によれば、電流検出回路１０は、ソース及びゲートが、駆動回路１２のハイサイド側に設けられたトランジスタＴｒ１のソース及びゲートにそれぞれ接続されたトランジスタＭＮ１と、トランジスタＴｒ１のドレイン電圧とトランジスタＭＮ１のドレイン電圧との電位差を増幅するオペアンプＡ１と、トランジスタＭＮ１に流れる電流が流れる電流経路上に設けられ、ゲートにオペアンプＡ１の出力電圧が供給されるトランジスタＭＮ２と、を備え、トランジスタＭＮ１に流れる電流の値からトランジスタＴｒ１に流れる電流の値が検出される。
【選択図】図１

Description

本発明は、電流検出回路及びそれを備えたＤＣＤＣコンバータに関し、例えば低コスト化が可能な電流検出回路及びそれを備えたＤＣＤＣコンバータに関する。

特許文献１には、駆動回路に流れる電流を検出する電流検出回路の構成が開示されている。

具体的には、電流検出回路は、駆動回路のハイサイド側に設けられたＮチャネル型のドライブトランジスタに流れる電流を検出する回路であって、ドレイン及びゲートがそれぞれドライブトランジスタのドレイン及びゲートに接続されたセンストランジスタと、センストランジスタのソース電圧とドライブトランジスタのソース電圧との電位差を増幅するオペアンプと、センストランジスタに直列接続され、ゲートにオペアンプの出力電圧が供給されるトランジスタと、を少なくとも有する。

ここで、センストランジスタのゲート−ソース間電圧及びドレイン−ソース間電圧は、それぞれドライブトランジスタのゲート−ソース間電圧及びドレイン−ソース間電圧と同じ値を示す。そのため、センストランジスタには、ドライブトランジスタに流れる電流に比例する電流（例えば１０００分の１の電流）が流れる。この電流検出回路は、センストランジスタに流れる電流を検出することによって、駆動回路に流れる電流（より詳しくはドライブトランジスタのドレイン及びソース間に流れる電流）を精度良く検出することができる。

米国特許第６３７７０３４号明細書

ここで、特許文献１に開示された電流検出回路の構成では、駆動回路に設けられたドライブトランジスタのスイッチング周波数が高い場合、オペアンプの入力端子に供給される電圧が接地電圧及び入力電圧間を高速に変化することになるため、オペアンプには非常に高速な動作が求められてしまう。そのため、特許文献１に開示された電流検出回路では、高速動作に対応可能な高価なオペアンプが必要になり、その結果、製造コストが増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、電流検出回路は、第１端子と制御端子とが、駆動回路のハイサイド側に設けられた第１ドライブトランジスタの端子のうち、前記駆動回路の外部に出力電圧が出力される外部出力端子側に設けられた第１端子と、制御端子と、にそれぞれ接続された、前記第１ドライブトランジスタと同一導電型の第１センストランジスタと、前記第１ドライブトランジスタの端子のうち、前記駆動回路の外部から入力電圧が供給される外部入力端子側に設けられた第２端子、の電圧と、前記第１センストランジスタの第２端子の電圧と、の電位差を増幅する第１オペアンプと、前記第１センストランジスタに流れる電流が流れる第１電流経路上に設けられ、制御端子に前記第１オペアンプの出力電圧が供給される第１電流制御トランジスタと、を備え、前記第１センストランジスタに流れる電流の値から前記第１ドライブトランジスタに流れる電流の値が検出される。

また、一実施の形態によれば、電流検出回路は、ソース及びゲートが、駆動回路のハイサイド側に設けられたＮチャネル型の第１ドライブトランジスタのソース及びゲートにそれぞれ接続されたＮチャネル型の第１センストランジスタと、前記第１ドライブトランジスタのドレイン電圧と、前記第１センストランジスタのドレイン電圧と、の電位差を増幅する第１オペアンプと、前記第１センストランジスタに流れる電流が流れる第１電流経路上に設けられ、ゲートに前記第１オペアンプの出力電圧が供給される第１電流制御トランジスタと、を備え、前記第１センストランジスタに流れる電流の値から前記第１ドライブトランジスタに流れる電流の値が検出される。

前記一実施の形態によれば、製造コストの増大を抑制することが可能な電流検出回路及びそれを備えたＤＣＤＣコンバータを提供することができる。

実施の形態１にかかる電流検出回路の構成例を示す図である。 図１に示す電流検出回路が搭載されたＤＣＤＣコンバータの構成例を示す図である。 図２に示すＤＣＤＣコンバータの動作を示すタイミングチャートである。 図１に示す電流検出回路の第１変形例を示す図である。 図１に示す電流検出回路の第２変形例を示す図である。 図１に示す電流検出回路の第３変形例を示す図である。 実施の形態２にかかる電流検出回路の構成例を示す図である。 図７に示す電流検出回路に設けられた合成部の具体的構成を示す図である。 図８に示す合成部の動作を示すタイミングチャートである。 図７に示す電流検出回路が搭載されたＤＣＤＣコンバータの構成例を示す図である。 図１０に示すＤＣＤＣコンバータの動作を示すタイミングチャートである。 図７に示す電流検出回路の第１変形例を示す図である。 図７に示す電流検出回路の第２変形例を示す図である。 図７に示す電流検出回路の第３変形例を示す図である。 実施の形態３にかかるＤＣＤＣコンバータの構成例を示す図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる電流検出回路１０を示すブロック図である。本実施の形態にかかる電流検出回路１０は、駆動回路のハイサイド側に設けられたＮチャネル型のドライブトランジスタのドレイン−ソース間に流れる電流を検出する回路である。以下、具体的に説明する。

図１に示すように、電流検出回路１０は、トランジスタＭＮ１〜ＭＮ３，ＭＰ１〜ＭＰ４と、オペアンプ（第１オペアンプ）Ａ１と、抵抗素子Ｒ１と、レギュレータＲＧ１と、を備える。なお、図１には、駆動回路１２に設けられた構成要素の一部であるトランジスタＴｒ１、トランジスタＴｒ２及びインダクタＬ１も示されている。

駆動回路１２は、入力電圧Ｖｉｎを駆動して出力電圧Ｖｏｕｔを出力する回路であって、例えばピーク電流モード制御方式が採用された降圧型のＤＣＤＣコンバータの出力段に設けられる。

駆動回路１２において、トランジスタＴｒ１は、駆動回路１２のハイサイド側に設けられたドライブトランジスタ（第１ドライブトランジスタ）であって、高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＴｒ２は、駆動回路１２のローサイド側に設けられたドライブトランジスタ（第２ドライブトランジスタ）であって、高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。

より詳細には、トランジスタＴｒ１では、ドレイン（第２端子）が入力端子ＩＮに接続され、ソース（第１端子）がインダクタＬ１の一端（ノードＮ１）に接続され、ゲート（制御端子）に制御部（不図示）からのパルス信号Ｐ１が供給される。トランジスタＴｒ２では、ドレイン（第２端子）がノードＮ１に接続され、ソース（第１端子）が接地電圧端子ＧＮＤに接続され、ゲート（制御端子）に制御部（不図示）からのパルス信号Ｐ２が供給される。なお、入力端子ＩＮには、外部から入力電圧Ｖｉｎが供給され、接地電圧端子ＧＮＤには、接地電圧ＧＮＤが供給されている。また、インダクタの他端（ノードＮ２）は、出力端子ＯＵＴに接続される。出力端子ＯＵＴから、外部（負荷）に向けて出力電圧Ｖｏｕｔが出力される。

駆動回路１２では、トランジスタＴｒ１，Ｔｒ２のオンオフがデッドタイムを挟んで相補的に制御される。例えば、まず、トランジスタＴｒ１がオンし、トランジスタＴｒ２がオフすることにより、入力端子ＩＮからトランジスタＴｒ１及びインダクタＬ１を介して出力端子ＯＵＴに向けて電流が流れる。このとき、インダクタＬ１には、電流エネルギーが蓄えられる。その後、トランジスタＴｒ１がオフし、トランジスタＴｒ２がオンすることにより、入力端子ＩＮからトランジスタＴｒ１を介してインダクタＬ１に向けて流れていた電流が遮断される。インダクタＬ１は、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーを出力端子ＯＵＴに向けて放出する。それにより、接地電圧端子ＧＮＤからトランジスタＴｒ２を介して出力端子ＯＵＴに向けて電流が流れる。このような動作を繰り返すことで、駆動回路１２は、入力電圧Ｖｉｎをパルス信号のデューティ比に応じたレベル分だけ降圧した出力電圧Ｖｏｕｔを出力する。

電流検出回路１０において、トランジスタ（第１センストランジスタ）ＭＮ１は、トランジスタＴｒ１と同じく高耐圧のＮチャネルＭＯＳトランジスタにより構成される。例えばトランジスタＭＮ１のトランジスタサイズはトランジスタＴｒ１のトランジスタサイズの１／１０００倍である。

トランジスタＭＮ１は、入力電圧Ｖｉｎよりも高い電圧ＶｉｎＸが供給される高電圧端子ＩＮＸと、トランジスタＴｒ１のソース（ノードＮ１）と、の間の電流経路（第１電流経路）上に設けられ、ゲートにパルス信号Ｐ１が供給される。

オペアンプＡ１は、入力電圧Ｖｉｎが低電位側電源電圧として供給され、入力電圧Ｖｉｎより高い電圧（第１電圧）Ｖｈｉｇｈが高電位側電源電圧として供給されることにより動作し、トランジスタＴｒ１のドレイン電圧（即ち、入力電圧Ｖｉｎ）とトランジスタＭＮ１のドレイン電圧との電位差を増幅する。

ここで、オペアンプＡ１は、トランジスタＴｒ１のソース電圧とトランジスタＭＮ１のソース電圧との電位差を増幅するのではなく、トランジスタＴｒ１のドレイン電圧とトランジスタＭＮ１のドレイン電圧との電位差を増幅している。それにより、トランジスタＴｒ１のオンオフが高速に切り替わっている場合でも、オペアンプＡ１の入力端子に供給される電圧は高速に変化しないため、オペアンプＡ１に高速な動作が求められることはない。それにより、電流検出回路１０は、高速動作に対応可能な高価なオペアンプを用いなくて良いため、製造コストの増大を抑制することができる。

また、オペアンプＡ１に供給される高電位側電源電圧（電圧Ｖｈｉｇｈ）及び低電位側電源電圧（入力電圧Ｖｉｎ）の電位差がオペアンプＡ１を構成する各トランジスタの耐圧以下となるように調整される。具体的には、レギュレータＲＧ１によって生成される電圧Ｖｈｉｇｈの値を制御することによって調整される。そのため、オペアンプＡ１は、高耐圧のトランジスタにより構成される場合に限られず、低耐圧のトランジスタにより構成されることも可能である。それにより、オペアンプＡ１の精度や動作速度を向上させることができる。

オペアンプＡ１の出力電圧は、トランジスタ（第１電流制御トランジスタ）ＭＮ２のゲートに供給される。トランジスタＭＮ２は、低耐圧のＮチャネルＭＯＳトランジスタにより構成され、高電圧端子ＩＮＸとノードＮ１との間の電流経路上においてトランジスタＭＮ１に直列に設けられている。それにより、トランジスタＴｒ１のドレイン電圧がトランジスタＭＮ１のドレイン電圧にミラーされる。

ここで、トランジスタＭＮ１のゲート−ソース間電圧及びドレイン−ソース間電圧がそれぞれトランジスタＴｒ１のゲート−ソース間電圧及びドレイン−ソース間電圧と同じ値を示す。そのため、トランジスタＭＮ１のドレイン−ソース間には、トランジスタＴｒ１のドレイン−ソース間に流れる電流に比例した電流（本例では１／１０００倍の電流）が精度良く流れる。

トランジスタＭＮ３は、高耐圧のＮチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ２に直列に設けられている。また、トランジスタＭＮ３のゲートにはレギュレータＲＧ１からの電圧Ｖｈｉｇｈが供給される。なお、トランジスタＭＮ３は、トランジスタＭＮ２に耐圧を超える電圧が印加されるのを防ぐために設けられている。したがって、トランジスタＭＮ２が高耐圧のトランジスタにより構成されている場合には、トランジスタＭＮ３は設けられていなくてもよい。

トランジスタＭＰ２は、低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ１〜ＭＮ３に直列に設けられている。トランジスタＭＰ４は、低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ２とは別の電流経路である高電圧端子ＩＮＸと接地電圧端子ＧＮＤとの間の電流経路上に設けられている。また、トランジスタＭＰ４のゲートは、トランジスタＭＰ２のドレイン及びゲートに接続されている。したがって、トランジスタＭＰ４のドレイン−ソース間には、トランジスタＭＰ２のドレイン−ソース間に流れる電流に比例する電流が流れる。つまり、トランジスタＭＰ２，ＭＰ４はカレントミラー回路を構成している。

トランジスタＭＰ１は、高耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ２とともにトランジスタＭＮ１〜ＭＮ３に直列に設けられている。トランジスタＭＰ３は、高耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ４に直列に設けられている。また、トランジスタＭＰ３のゲートは、トランジスタＭＰ１のドレインおよびゲートに接続されている。したがって、トランジスタＭＰ３のドレイン−ソース間には、トランジスタＭＰ１のドレイン−ソース間に流れる電流に比例する電流が流れる。つまり、トランジスタＭＰ１，ＭＰ３はカレントミラー回路を構成している。なお、トランジスタＭＰ１，ＭＰ３は、それぞれトランジスタＭＰ２，ＭＰ４に耐圧を超える電圧が印可されるのを防ぐために設けられている。したがって、トランジスタＭＰ２，ＭＰ４が高耐圧のトランジスタにより構成されている場合には、トランジスタＭＰ１，ＭＰ３は設けられていなくてもよい。

抵抗素子Ｒ１は、トランジスタＭＰ３，ＭＰ４に直列に設けられている。ここで、抵抗素子Ｒ１には、トランジスタＭＮ１に流れる電流に比例する電流が流れ、トランジスタＭＮ１には、トランジスタＴｒ１に流れる電流に比例する電流が流れる。したがって、抵抗素子Ｒ１には、トランジスタＴｒ１に流れる電流に比例する電流が流れることになる。そのため、抵抗素子Ｒ１に流れる電流の値と抵抗素子Ｒ１の抵抗値とに基づいて生成される電圧（トランジスタＭＰ３のドレインと抵抗素子Ｒ１との間のノードＮ４の電圧）から、トランジスタＴｒ１に流れる電流の値を求めることができる。このノードＮ４の電圧は、検出結果Ｖｃｓとして電流検出回路１０の外部に出力される。

このように、本実施の形態にかかる電流検出回路１０では、オペアンプＡ１が、トランジスタＴｒ１のソース電圧とトランジスタＭＮ１のソース電圧との電位差を増幅するのではなく、トランジスタＴｒ１のドレイン電圧とトランジスタＭＮ１のドレイン電圧との電位差を増幅している。それにより、トランジスタＴｒ１のオンオフが高速に切り替わっている場合でも、オペアンプＡ１の入力端子に供給される電圧は高速に変化しないため、オペアンプＡ１に高速な動作が求められることはない。それにより、本実施の形態にかかる電流検出回路１０は、高速動作に対応可能な高価なオペアンプを用いなくて良いため、製造コストの増大を抑制することができる。

また、本実施の形態にかかる電流検出回路１０では、オペアンプＡ１に供給される高電位側電源電圧（電圧Ｖｈｉｇｈ）及び低電位側電源電圧（入力電圧Ｖｉｎ）との電位差が、当該オペアンプＡ１を構成する各トランジスタの耐圧以下となるように調整される。そのため、オペアンプＡ１は、高耐圧のトランジスタにより構成される場合に限られず、低耐圧のトランジスタにより構成されることも可能である。それにより、オペアンプＡ１の精度や動作速度を向上させることができる。

（電流検出回路１０の適用事例）
図２は電流検出回路１０が搭載された降圧型のＤＣＤＣコンバータ１の構成例を示す図である。また、図３は、ＤＣＤＣコンバータ１の動作を示すタイミングチャートである。なお、ＤＣＤＣコンバータ１には、出力電圧の制御方式の一つであるピーク電流モード制御方式が採用されている。

図２に示すように、ＤＣＤＣコンバータ１は、電流検出回路１０と、駆動回路１２と、制御部１１と、を備える。駆動回路１２は、トランジスタＴｒ１，Ｔｒ２と、インダクタＬ１と、容量素子Ｃ１と、抵抗素子Ｒ１１，Ｒ１２と、を有する。制御部１１は、エラーアンプＥＡ１と、容量素子Ｃ２，Ｃ３と、抵抗素子Ｒ３と、コンパレータＣＭＰ１と、ラッチ回路ＬＡＴ１と、バッファＢＦ１と、インバータＩＮＶ１と、を有する。

駆動回路１２において、容量素子Ｃ１は、出力端子ＯＵＴと接地電圧端子ＧＮＤとの間に設けられている。抵抗素子Ｒ１１，Ｒ１２は、出力端子ＯＵＴと接地電圧端子ＧＮＤとの間に直列に設けられている。なお、抵抗素子Ｒ１１，Ｒ１２間のノードＮ３の電圧Ｖｆｂは、出力電圧Ｖｏｕｔを抵抗素子Ｒ１１，Ｒ１２で分圧したものであって、制御部１１にフィードバックされる。駆動回路１２のその他の構成については、既に説明した通りである。また、駆動回路１２の動作についても、既に説明した通りである。

電流検出回路１０は、上述の通り、駆動回路１２のハイサイド側に設けられたトランジスタＴｒ１に流れる電流を検出し、検出結果Ｖｃｓを出力する。検出結果Ｖｃｓは、制御部１１にフィードバックされる。

制御部１１において、エラーアンプＥＡ１は、基準電圧Ｖｒｅｆと、駆動回路１２からフィードバックされた電圧Ｖｆｂと、の電位差を増幅し、電圧Ｖｃを生成する。電圧Ｖｃは、エラーアンプＥＡ１の出力端子と接地電圧端子ＧＮＤとの間に設けられた容量素子Ｃ２や、エラーアンプＥＡ１の出力端子と接地電圧端子ＧＮＤとの間に直列に設けられた容量素子Ｃ３及び抵抗素子Ｒ３等、によって積分される。

例えば、出力電圧Ｖｏｕｔが低下して、電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなった場合には、エラーアンプＥＡ１の出力電圧Ｖｃは、電圧Ｖｆｂ及び基準電圧Ｖｒｅｆの電位差に比例する速さで上昇する。他方、出力電圧Ｖｏｕｔが上昇して、電圧Ｖｆｂが基準電圧Ｖｒｅｆより高くなった場合には、エラーアンプＥＡ１の出力電圧Ｖｃは、電圧Ｖｆｂ及び基準電圧Ｖｒｅｆの電位差に比例する速さで低下する。図３の例では、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの電位差が小さいため、エラーアンプＥＡ１の出力電圧Ｖｃは一定の値を示している。

コンパレータＣＭＰ１は、エラーアンプＥＡ１の出力電圧（コンパレータＣＭＰ１にとっての基準電圧）Ｖｃと、電流検出回路１０の検出結果Ｖｃｓと、を比較して比較結果ＶＲを出力する。ラッチ回路ＬＡＴ１では、セット端子Ｓにクロック信号ＣＬＫが供給され、リセット端子ＲにコンパレータＣＭＰ１の比較結果ＶＲが供給され、出力端子Ｑから信号Ｖｂｕｃｋが出力される。バッファＢＦ１は、信号Ｖｂｕｃｋをそのままパルス信号Ｐ１として出力する。インバータＩＮＶ１は、信号Ｖｂｕｃｋを反転させてパルス信号Ｐ２として出力する。

図３を参照すると、トランジスタＴｒ１がオフしている場合、検出結果Ｖｃｓの電位が０Ｖを示すため、コンパレータＣＭＰ１はＬレベルの比較結果ＶＲを出力する。このとき、ラッチ回路ＬＡＴ１は、クロック信号ＣＬＫの立ち上がりに同期して信号Ｖｂｕｃｋを立ち上げる。それにより、トランジスタＴｒ１がオンし、トランジスタＴｒ２がオフする。トランジスタＴｒ１がオンすると、トランジスタＴｒ１のドレイン−ソース間に電流が流れるため、その電流の流れる時間の経過に比例して検出結果Ｖｃｓの電位が上昇する。そして、検出結果Ｖｃｓが電圧Ｖｃに達すると、コンパレータＣＭＰ１は、比較結果ＶＲをＬレベルからＨレベルに切り替えて出力する。このとき、ラッチ回路ＬＡＴ１は、比較結果ＶＲの立ち上がりに同期して信号Ｖｂｕｃｋを立ち下げる。それにより、トランジスタＴｒ１がオンし、トランジスタＴｒ２がオンする。トランジスタＴｒ１がオフすると、検出結果Ｖｃｓの電位が０Ｖを示すため、コンパレータＣＭＰ１の比較結果ＶＲはすぐにＨレベルからＬレベルに切り替わる。このような動作が繰り返されることにより、ＤＣＤＣコンバータ１は、入力電圧Ｖｉｎを所望のレベルに降圧して出力電圧Ｖｏｕｔとして出力する。

このＤＣＤＣコンバータ１は、例えば車両に搭載される。近年では、車両に搭載されるＤＣＤＣコンバータには高速なスイッチング動作が求められているため、高速なスイッチング動作の影響を受けない電流検出回路１０の適用は特に有効である。さらに、電流検出回路１０は低耐圧トランジスタで構成されたオペアンプＡ１を用いることで高精度な動作を実現することができるため、この場合、精度のばらつきが小さいことを前提にしてＤＣＤＣコンバータ１を設計することが可能である。それにより、ＤＣＤＣコンバータ１は、ループの帯域を増加させることができる。

続いて、以下では電流検出回路１０のいくつかの変形例について説明する。

（電流検出回路１０の第１変形例）
図４は、電流検出回路１０の第１変形例を電流検出回路１０ａとして示す図である。
図４に示す電流検出回路１０ａでは、図１に示す電流検出回路１０と比較して、トランジスタＭＮ１のドレインと接地電圧端子ＧＮＤとの間に、トランジスタＭＮ１のソースからドレインに流れ込む電流を放出するための電流経路（第３電流経路）がさらに設けられている。

より具体的には、トランジスタＭＮ１のドレインと接地電圧端子ＧＮＤとの間に、トランジスタＭＮ１のドレインから接地電圧端子ＧＮＤに向けて定電流を流す定電流源（第１定電流源）ＣＣ１が設けられている。電流検出回路１０ａのその他の構成については、電流検出回路１０の場合と同様であるため、その説明を省略する。

ここで、オペアンプＡ１のオフセット電圧の影響により、トランジスタＭＮ１のドレイン電圧がソース電圧よりも低くなってしまう場合がある。仮にトランジスタＭＮ１のソースからドレインに流れ込む電流を放出するための電流経路が設けられていなければ、トランジスタＭＮ１のソースからドレインに電流が流れなくなってしまうため、オフセット電圧を考慮した電流検出ができなくなってしまう。

それに対し、電流検出回路１０ａは、トランジスタＭＮ１のソースからドレインに流れ込む電流を放出するための電流経路を設けている。それにより、電流検出回路１０ａは、オフセット電圧の影響でトランジスタＭＮ１のドレイン電圧がソース電圧よりも低い場合でも、トランジスタＭＮ１のソースからドレインに電流を流すことができるため、オフセット電圧を考慮した電流検出を行うことができる。

（電流検出回路１０の第２変形例）
図５は、電流検出回路１０の第２変形例を電流検出回路１０ｂとして示す図である。
図５に示す電流検出回路１０ｂは、図１に示す電流検出回路１０と比較して、抵抗素子（第１抵抗素子）Ｒ２及びスイッチ素子（第１スイッチ素子）ＳＷ１をさらに備える。

抵抗素子Ｒ２及びスイッチ素子ＳＷ１は、オペアンプＡ１の２つの入力端子間に直列に設けられている。スイッチ素子ＳＷ１のオンオフは、パルス信号Ｐ１の反転信号Ｐ１Ｂによって制御される。つまり、スイッチ素子ＳＷ１は、トランジスタＴｒ１，ＭＮ１と相補的にオンオフが制御される。例えば、抵抗素子Ｒ２の抵抗値は、トランジスタＭＮ１のオン時の抵抗値と同じ値を示す。電流検出回路１０ｂのその他の構成については、電流検出回路１０の場合と同様であるため、その説明を省略する。

ここで、トランジスタＭＮ１がオフしても、スイッチ素子ＳＷ１がオンするため、オペアンプＡ１に対する抵抗素子による負荷が一定に保たれる。それにより、電流検出回路１０ｂは、トランジスタＭＮ１のオンオフ切り替え後のオペアンプＡ１のセトリング時間を抑制することができるため、高速動作を実現することができる。

なお、抵抗素子Ｒ２及びスイッチ素子ＳＷ１の代わりに、トランジスタＭＮ１と相補的にオンオフが制御されるトランジスタが設けられてもよい。このトランジスタは、例えばトランジスタＭＮ１と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成される。

（電流検出回路１０の第３変形例）
図６は、電流検出回路１０の第３変形例を電流検出回路１０ｃとして示す図である。
図６に示す電流検出回路１０ｃは、図１に示す電流検出回路１０と比較して、トランジスタＭＮ１のドレインと接地電圧端子ＧＮＤとの間に定電流源ＣＣ１を含む電流経路をさらに備えるとともに、オペアンプＡ１の２つの入力端子間に直列に設けられた抵抗素子Ｒ２及びスイッチ素子ＳＷ１をさらに備える。つまり、電流検出回路１０ｃは、電流検出回路１０ａにおいて追加された構成要素と、電流検出回路１０ｂにおいて追加された構成要素と、を共に備える。

それにより、電流検出回路１０ｃは、オフセット電圧の影響でトランジスタＭＮ１のドレイン電圧がソース電圧よりも低い場合でも、トランジスタＭＮ１のソースからドレインに電流を流すことができるため、オフセット電圧を考慮した電流検出を行うことができる。また、電流検出回路１０ｃは、トランジスタＭＮ１のオンオフ切り替え後のオペアンプＡ１のセトリング時間を抑制することができるため、高速動作を実現することができる。

＜実施の形態２＞
図７は、実施の形態２にかかる電流検出回路２０の構成例を示す図である。本実施の形態にかかる電流検出回路２０は、駆動回路のハイサイド側に設けられたトランジスタＴｒ１に流れる電流を検出するとともに、駆動回路のローサイド側に設けられたトランジスタＴｒ２に流れる電流を検出することで、インダクタＬ１に流れる電流を検出している。以下、具体的に説明する。

図７に示すように、電流検出回路２０は、トランジスタＭＮ１〜ＭＮ５，ＭＰ１〜ＭＰ８と、オペアンプＡ１，Ａ２と、合成部ＭＸ１と、抵抗素子Ｒ２と、スイッチ素子ＳＷ１と、定電流源ＣＣ１と、レギュレータＲＧ１と、を備える。なお、図７には、駆動回路２２に設けられた構成要素の一部であるトランジスタＴｒ１、トランジスタＴｒ２及びインダクタＬ１も示されている。

駆動回路２２は、入力電圧Ｖｉｎを駆動して出力電圧Ｖｏｕｔを出力する回路であって、例えば平均電流モード制御方式が採用された昇降圧型のＤＣＤＣコンバータの出力段に設けられる。駆動回路２２におけるトランジスタＴｒ１，Ｔｒ２及びインダクタＬ１の構成については、駆動回路１２におけるトランジスタＴｒ１，Ｔｒ２及びインダクタＬ１の構成と同様であるため、その説明を省略する。

電流検出回路２０の回路構成のうち、駆動回路２２のハイサイド側に設けられたトランジスタＴｒ１に流れる電流を検出する回路の構成については、電流検出回路１０ｃの構成と同様である。そのため、以下では、電流検出回路２０の回路構成のうち、駆動回路２２のローサイド側に設けられたトランジスタＴｒ２に流れる電流を検出する回路の構成について説明する。

電流検出回路２０において、トランジスタ（第２センストランジスタ）ＭＮ４は、トランジスタＴｒ２と同じく高耐圧のＮチャネルＭＯＳトランジスタにより構成される。例えばトランジスタＭＮ４のトランジスタサイズはトランジスタＴｒ２のトランジスタサイズの１／１０００倍である。

トランジスタＭＮ４は、電源電圧ＶＤＤが供給される電源電圧端子（以下、電源電圧端子ＶＤＤ）と、トランジスタＴｒ２のドレイン（ノードＮ１）と、の間の電流経路（第２電流経路）上に設けられ、ゲートにパルス信号Ｐ２が供給される。

オペアンプ（第２オペアンプ）Ａ２は、トランジスタＴｒ２のソース電圧（即ち、接地電圧ＧＮＤ）とトランジスタＭＮ４のソース電圧との電位差を増幅する。なお、オペアンプＡ２は、低耐圧のトランジスタにより構成されている。

ここで、オペアンプＡ２は、トランジスタＴｒ２のドレイン電圧とトランジスタＭＮ４のドレイン電圧との電位差を増幅するのではなく、トランジスタＴｒ２のソース電圧とトランジスタＭＮ４のソース電圧との電位差を増幅している。それにより、トランジスタＴｒ２のオンオフが高速に切り替わっている場合でも、オペアンプＡ２の入力端子に供給される電圧が高速に変化しないため、オペアンプＡ２に高速な動作が求められることはない。それにより、電流検出回路２０は、高速動作に対応可能な高価なオペアンプを用いなくて良いため、製造コストの増大を抑制することができる。

オペアンプＡ２の出力電圧は、トランジスタ（第２電流制御トランジスタ）ＭＮ５のゲートに供給される。トランジスタＭＮ５は、低耐圧のＮチャネルＭＯＳトランジスタにより構成され、電源電圧端子ＶＤＤとノードＮ１との間の電流経路上においてトランジスタＭＮ４に直列に設けられている。それにより、トランジスタＴｒ２のソース電圧がトランジスタＭＮ４のソース電圧にミラーされる。

ここで、トランジスタＭＮ４のゲート−ソース間電圧及びドレイン−ソース間電圧がそれぞれトランジスタＴｒ２のゲート−ソース間電圧及びドレイン−ソース間電圧と同じ値を示す。そのため、トランジスタＭＮ４のドレイン−ソース間には、トランジスタＴｒ２のドレイン−ソース間に流れる電流に比例した電流（本例では１／１０００倍の電流）が精度良く流れる。

トランジスタＭＰ５，ＭＰ６は、何れも低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＮ５に直列に設けられている。トランジスタＭＰ７，ＭＰ８は、何れも低耐圧のＰチャネルＭＯＳトランジスタにより構成され、トランジスタＭＰ５，ＭＰ６とは別の電流経路である電源電圧端子ＶＤＤと合成部ＭＸ１との間の電流経路上に直列に設けられている。また、トランジスタＭＰ５，ＭＰ７のそれぞれのゲートには、バイアス電圧Ｖｂｉａｓが供給される。さらに、トランジスタＭＰ８のゲートは、トランジスタＭＰ６のゲート及びトランジスタＭＰ５のドレインに接続されている。したがって、トランジスタＭＰ７，ＭＰ８には、トランジスタＭＰ５，ＭＰ６に流れる電流に比例する電流が流れる。つまり、トランジスタＭＰ５〜ＭＰ８はカレントミラー回路を構成している。

合成部ＭＸ１は、トランジスタＭＰ３，ＭＰ４に流れる電流（ノードＮ４の電流）と、トランジスタＭＰ７，ＭＰ８に流れる電流（ノードＮ５の電流）と、を合成した電流を電圧に変換して検出結果Ｖｃｓとして出力する。

（合成部ＭＸ１の具体的構成例）
図８は、合成部ＭＸ１の具体的構成を示す図である。
図８に示すように、合成部ＭＸ１は、スイッチ素子ＳＷ２１〜ＳＷ２５と、抵抗素子Ｒ２１〜Ｒ２３と、容量素子Ｃ２１と、を備える。なお、抵抗素子Ｒ２１〜Ｒ２３の抵抗値は同じ値を示すものとする。

スイッチ素子ＳＷ２１及び抵抗素子Ｒ２１は、トランジスタＭＰ７のドレイン（ノードＮ５）と接地電圧端子ＧＮＤとの間に直列に設けられている。スイッチ素子ＳＷ２１のオンオフは、パルス信号Ｐ２の反転信号Ｐ２Ｂによって制御される。スイッチ素子ＳＷ２２は、ノードＮ５と、合成部ＭＸ１の出力端子（ノードＮ６）と、の間に設けられている。スイッチ素子ＳＷ２２のオンオフは、パルス信号Ｐ２によって制御される。スイッチ素子ＳＷ２３は、ノードＮ４とノードＮ６との間に設けられている。スイッチ素子ＳＷ２３のオンオフは、パルス信号Ｐ１によって制御される。抵抗素子Ｒ２２及びスイッチ素子ＳＷ２５は、ノードＮ６と接地電圧端子ＧＮＤとの間に直列に設けられている。スイッチ素子ＳＷ２５のオンオフは、パルス信号ＰＳＬによって制御される。スイッチ素子ＳＷ２４及び抵抗素子Ｒ２３は、トランジスタＭＰ３のドレイン（ノードＮ４）と接地電圧端子ＧＮＤとの間に直列に設けられている。スイッチ素子ＳＷ２４のオンオフは、パルス信号Ｐ１の反転信号Ｐ１Ｂによって制御される。容量素子Ｃ２１は、ノードＮ６と接地電圧端子ＧＮＤとの間に設けられている。

図９は、合成部ＭＸ１のスイッチング動作を示すタイミングチャートである。
図９に示すように、パルス信号Ｐ１は、パルス信号Ｐ２が立ち下がった後、所定期間（デッドタイムと称す）経過後に立ち上がる。同様に、パルス信号Ｐ２は、パルス信号Ｐ１が立ち下がった後、デッドタイム経過後に立ち上がる。それにより、トランジスタＴｒ１，Ｔｒ２が瞬間的に同時にオンするのを防ぐことができる。

パルス信号Ｐ１，Ｐ２は、デッドタイムを挟んで相補的にＨレベル及びＬレベルが切り替わっている。パルス信号Ｐ１Ｂ，Ｐ２Ｂは、それぞれパルス信号Ｐ１，Ｐ２の反転信号である。パルス信号ＰＳＬは、デッドタイム期間中にＬレベルを示し、それ以外ではＨレベルを示す。

例えば、パルス信号Ｐ１がＨレベルを示し、パルス信号Ｐ２がＬレベルを示す場合、トランジスタＴｒ１に電流が流れ、トランジスタＴｒ２に電流が流れない。そのため、ノードＮ４から合成部ＭＸ１に電流が供給され、ノードＮ５から合成部ＭＸ１に電流が供給されない。ここで、合成部ＭＸ１では、スイッチ素子ＳＷ２１，ＳＷ２３，ＳＷ２５がオンし、スイッチ素子ＳＷ２２，ＳＷ２４がオフしている。そのため、ノードＮ４から供給された電流は、スイッチ素子ＳＷ２３、抵抗素子Ｒ２２及びスイッチ素子ＳＷ２５を介して、接地電圧端子ＧＮＤに流れる。そして、抵抗素子Ｒ２２に流れるノードＮ４からの電流の値と抵抗素子Ｒ２２の抵抗値とに基づいて生成されるノードＮ６の電圧が、検出結果Ｖｃｓとして出力される。

なお、スイッチ素子ＳＷ２１がオンしているため、電流が流れていないノードＮ５には、抵抗素子Ｒ２１が接続された状態となっている。そのため、次回スイッチ素子ＳＷ２１がオフしてスイッチ素子ＳＷ２２がオンした場合でも、ノードＮ５に対する抵抗素子による負荷を一定にすることができる。

また、例えば、パルス信号Ｐ２がＨレベルを示し、パルス信号Ｐ１がＬレベルを示す場合、トランジスタＴｒ２に電流が流れ、トランジスタＴｒ１に電流が流れない。そのため、ノードＮ５から合成部ＭＸ１に電流が供給され、ノードＮ４から合成部ＭＸ１に電流が供給されない。ここで、合成部ＭＸ１では、スイッチ素子ＳＷ２２，ＳＷ２４，ＳＷ２５がオンし、スイッチ素子ＳＷ２１，ＳＷ２３がオフしている。そのため、ノードＮ５から供給された電流は、スイッチ素子ＳＷ２２、抵抗素子Ｒ２２及びスイッチ素子ＳＷ２５を介して、接地電圧端子ＧＮＤに流れる。そして、抵抗素子Ｒ２２に流れるノードＮ５からの電流の値と抵抗素子Ｒ２２の抵抗値とに基づいて生成されるノードＮ６の電圧が、検出結果Ｖｃｓとして出力される。

なお、スイッチ素子ＳＷ２４がオンしているため、電流が流れていないノードＮ４には、抵抗素子Ｒ２３が接続された状態となっている。そのため、次回スイッチ素子ＳＷ２４がオフしてスイッチ素子ＳＷ２３がオンした場合でも、ノードＮ４に対する抵抗素子による負荷を一定にすることができる。

このように、本実施の形態にかかる電流検出回路２０では、電流検出回路１０の場合と同様に、オペアンプＡ１がトランジスタＴｒ１のドレイン電圧とトランジスタＭＮ１のドレイン電圧との電位差を増幅している。それにより、トランジスタＴｒ１のオンオフが高速に切り替わっている場合でも、オペアンプＡ１の入力端子に供給される電圧が高速に変化しないため、オペアンプＡ１に高速な動作が求められることはない。また、本実施の形態にかかる電流検出回路２０では、オペアンプＡ２がトランジスタＴｒ２のソース電圧とトランジスタＭＮ４のソース電圧との電位差を増幅している。それにより、トランジスタＴｒ２のオンオフが高速に切り替わっている場合でも、オペアンプＡ２の入力端子に供給される電圧が高速に変化しないため、オペアンプＡ２に高速な動作が求められることはない。それにより、電流検出回路２０は、オペアンプＡ１，Ａ２に高価なオペアンプを用いなくて良いため、製造コストの増大を抑制することができる。

また、本実施の形態にかかる電流検出回路２０では、電流検出回路１０の場合と同様に、オペアンプＡ１に供給される高電位側電源電圧（電圧Ｖｈｉｇｈ）と低電位側電源電圧（入力電圧Ｖｉｎ）との電位差が、当該オペアンプＡ１を構成する各トランジスタの耐圧以下となるように調整される。そのため、オペアンプＡ１は、高耐圧のトランジスタにより構成される場合に限られず、低耐圧のトランジスタにより構成されることも可能である。それにより、オペアンプＡ１の精度や動作速度を向上させることができる。なお、オペアンプＡ２は、低耐圧のトランジスタにより構成されているため、高精度かつ高速な動作が可能である。

本実施の形態では、電流検出回路２０の回路構成のうちトランジスタＴｒ１に流れる電流を検出する回路の構成が、電流検出回路１０ｃの構成と同様である場合を例に説明したが、これに限られない。電流検出回路２０の回路構成のうちトランジスタＴｒ１に流れる電流を検出する回路の構成は、電流検出回路１０、１０ａ，１０ｂの何れかの構成と同様であってもよい。

（電流検出回路２０の適用事例）
図１０は、電流検出回路２０が搭載された昇降圧型のＤＣＤＣコンバータ２の構成例を示す図である。また、図１１は、ＤＣＤＣコンバータ２の動作を示すタイミングチャートである。なお、ＤＣＤＣコンバータ２には、出力電圧の制御方式の一つである平均電流モード制御方式が採用されている。

図１０に示すように、ＤＣＤＣコンバータ２は、電流検出回路２０と、駆動回路２２と、制御部２１と、を備える。駆動回路２２は、トランジスタＴｒ１〜Ｔｒ４と、インダクタＬ１と、容量素子Ｃ１と、抵抗素子Ｒ１１，Ｒ１２と、を有する。制御部２１は、エラーアンプＥＡ１，ＥＡ２と、容量素子Ｃ２〜Ｃ５と、抵抗素子Ｒ３，Ｒ５と、レベルダウン回路ＬＤ１と、コンパレータＣＭＰ２１，ＣＭＰ２２と、バッファＢＦ１，ＢＦ２と、インバータＩＮＶ１，ＩＶＮ２と、を有する。

駆動回路２２において、トランジスタ（第３ドライブトランジスタ）Ｔｒ３は、インダクタＬ１の他端（ノードＮ２）と出力端子ＯＵＴとの間に設けられ、ゲートに制御部２１からのパルス信号Ｐ３が供給される。トランジスタＴｒ４（第４ドライブトランジスタ）は、インダクタＬ１の他端と接地電圧端子ＧＮＤとの間に設けられ、ゲートに制御部２１からのパルス信号Ｐ４が供給される。駆動回路２２のその他の構成については、駆動回路１２の場合と同様であるため、その説明を省略する。

駆動回路２２の降圧動作では、トランジスタＴｒ３がオンに固定され、トランジスタＴｒ４がオフに固定されたうえで、トランジスタＴｒ１，Ｔｒ２のオンオフがデッドタイムを挟んで相補的に制御される。

駆動回路２２の降圧動作では、まず、トランジスタＴｒ１がオンし、トランジスタＴｒ２がオフすることにより、入力端子ＩＮからトランジスタＴｒ１及びインダクタＬ１を介して出力端子ＯＵＴに向けて電流が流れる。このとき、インダクタＬ１には、電流エネルギーが蓄えられる。その後、トランジスタＴｒ１がオフし、トランジスタＴｒ２がオンすることにより、入力端子ＩＮからトランジスタＴｒ１を介してインダクタＬ１に向けて流れていた電流が遮断される。インダクタＬ１は、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーを出力端子ＯＵＴに向けて放出する。それにより、接地電圧端子ＧＮＤからトランジスタＴｒ２を介して出力端子ＯＵＴに向けて電流が流れる。このような動作を繰り返すことで、駆動回路２２は、入力電圧Ｖｉｎをパルス信号Ｐ１，Ｐ２のデューティ比に応じたレベル分だけ降圧した出力電圧Ｖｏｕｔを出力する。

また、駆動回路２２の昇圧動作では、トランジスタＴｒ１がオンに固定され、トランジスタＴｒ２がオフに固定されたうえで、トランジスタＴｒ３，Ｔｒ４のオンオフがデッドタイムを挟んで相補的に制御される。

駆動回路２２の昇圧動作では、まず、トランジスタＴｒ４がオンし、トランジスタＴｒ３がオフすることにより、入力端子ＩＮからインダクタＬ１及びトランジスタＴｒ４を介して接地電圧端子ＧＮＤに向けて電流が流れる。このとき、インダクタＬ１には、電流エネルギーが蓄えられる。その後、トランジスタＴｒ４がオフし、トランジスタＴｒ３がオンすることにより、インダクタＬ１からトランジスタＴｒ４を介して接地電圧端子ＧＮＤに向けて流れていた電流が遮断される。インダクタＬ１は、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーを出力端子ＯＵＴに向けて放出する。このような動作を繰り返すことで、駆動回路２２は、入力電圧Ｖｉｎをパルス信号Ｐ３，Ｐ４のデューティ比に応じたレベル分だけ昇圧した出力電圧Ｖｏｕｔを生成する。

さらに、駆動回路２２の昇降圧動作では、上記した昇圧及び降圧の動作が組み合わせて行われる。

電流検出回路２０は、上述の通り、駆動回路２２のハイサイド側に設けられたトランジスタＴｒ１に流れる電流を検出するとともに、駆動回路２２のローサイド側に設けられたトランジスタＴｒ２に流れる電流を検出することで、インダクタＬ１に流れる電流を検出し、検出結果Ｖｃｓを出力する。この検出結果Ｖｃｓは、制御部２１にフィードバックされる。

制御部２１において、エラーアンプＥＡ１は、基準電圧Ｖｒｅｆと、駆動回路２２からフィードバックされた電圧Ｖｆｂと、の電位差を増幅し、電圧Ｖｃを生成する。電圧Ｖｃは、エラーアンプＥＡ１の出力端子と接地電圧端子ＧＮＤとの間に設けられた容量素子Ｃ２や、エラーアンプＥＡ１の出力端子と接地電圧端子ＧＮＤとの間に直列に設けられた容量素子Ｃ３及び抵抗素子Ｒ３等、によって積分される。

例えば、出力電圧Ｖｏｕｔが低下して、電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなった場合には、エラーアンプＥＡ１の出力電圧Ｖｃは、電圧Ｖｆｂ及び基準電圧Ｖｒｅｆの電位差に比例する速さで上昇する。他方、出力電圧Ｖｏｕｔが上昇して、電圧Ｖｆｂが基準電圧Ｖｒｅｆより高くなった場合には、エラーアンプＥＡ１の出力電圧Ｖｃは、電圧Ｖｆｂ及び基準電圧Ｖｒｅｆの電位差に比例する速さで低下する。図１１の例では、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの電位差が小さいため、エラーアンプＥＡ１の出力電圧Ｖｃは一定の値を示している。

エラーアンプＥＡ２は、エラーアンプＥＡ１の出力電圧（エラーアンプＥＡ２にとっての基準電圧）Ｖｃと、電流検出回路２０の検出結果Ｖｃｓと、の電位差を増幅し、電圧ＶＲ１を生成する。電圧ＶＲ１は、エラーアンプＥＡ２の出力端子と接地電圧端子ＧＮＤとの間に設けられた容量素子Ｃ４や、エラーアンプＥＡ２の出力端子と接地電圧端子ＧＮＤとの間に直列に設けられた容量素子Ｃ５及び抵抗素子Ｒ５等、によって積分される。

例えば、インダクタＬ１に流れる電流が低下して、検出結果Ｖｃｓが電圧Ｖｃより低くなった場合には、エラーアンプＥＡ２の出力電圧ＶＲ１は、検出結果Ｖｃｓ及び電圧Ｖｃの電位差に比例する速さで上昇する。他方、インダクタＬ１に流れる電流が増加して、検出結果Ｖｃｓが電圧Ｖｃより高くなった場合には、エラーアンプＥＡ２の出力電圧ＶＲ１は、検出結果Ｖｃｓ及び電圧Ｖｃの電位差に比例する速さで低下する。図１１の例では、検出結果Ｖｃｓの緩やかな上昇に伴って、エラーアンプＥＡ２の出力電圧ＶＲ１は上昇速度を弱めながら緩やかに上昇している。

レベルダウン回路ＬＤ１は、電圧ＶＲ１を所定電圧だけ低下させて電圧ＶＲ２として出力する。

コンパレータＣＭＰ２１は、電圧ＶＲ１と三角波Ｖｒｒとを比較して比較結果Ｖｂｕｃｋを出力する。バッファＢＦ１は、比較結果Ｖｂｕｃｋをそのままパルス信号Ｐ１として出力する。インバータＩＮＶ１は、比較結果Ｖｂｕｃｋを反転させてパルス信号Ｐ２として出力する。

コンパレータＣＭＰ２２は、電圧ＶＲ２と三角波Ｖｒｒとを比較して比較結果Ｖｂｏｏｓｔを出力する。インバータＩＮＶ２は、比較結果Ｖｂｏｏｓｔを反転させてパルス信号Ｐ３として出力する。バッファＢＦ２は、比較結果Ｖｂｏｏｓｔをそのままパルス信号Ｐ４として出力する。

ここで、図１１を参照すると、トランジスタＴｒ１がオンし、かつ、トランジスタＴｒ２がオフしている場合、インダクタＬ１に流れる電流が増加するため、電流検出回路２０の検出結果Ｖｃｓが上昇する。他方、トランジスタＴｒ２がオンし、かつ、トランジスタＴｒ１がオフしている場合、インダクタＬ１に流れる電流が減少するため、電流検出回路２０の検出結果Ｖｃｓが低下する。この検出結果Ｖｃｓは、上昇及び低下を繰り返しながら全体としては緩やかに上昇している。それに伴い、エラーアンプＥＡ２の出力電圧ＶＲ１及び電圧ＶＲ２は上昇速度を弱めながら緩やかに上昇している。

図１１の例では、三角波Ｖｒｒが電圧ＶＲ１の付近を上下しており、電圧ＶＲ２よりも常に高い値を示している。したがって、コンパレータＣＭＰ２１の比較結果ＶｂｕｃｋはＨレベル及びＬレベルの切り替わりを繰り返すのに対し、コンパレータＣＭＰ２２の比較結果ＶｂｏｏｓｔはＬレベルに固定されている。つまり、図１１の例では、昇圧動作は行われておらず、降圧動作のみが行われている。

例えば、電圧ＶＲ１が三角波Ｖｒｒより高い場合には、コンパレータＣＭＰ２１がＨレベルの比較結果Ｖｂｕｃｋを出力するため、トランジスタＴｒ１はオンし、トランジスタＴｒ２はオフする。それにより、インダクタＬ１に流れる電流が増加するため、その電流の流れる時間の経過に比例して検出結果Ｖｃｓの電位が上昇する。他方、電圧ＶＲ１が三角波Ｖｒｒ以下の場合には、コンパレータＣＭＰ２１がＬレベルの比較結果Ｖｂｕｃｋを出力するため、トランジスタＴｒ１はオフし、トランジスタＴｒ２はオンする。それにより、インダクタＬ１に流れる電流が減少するため、その電流の流れる時間の経過に比例して検出結果Ｖｃｓの電位が低下する。このような動作が繰り返されることにより、ＤＣＤＣコンバータ２は、入力電圧Ｖｉｎを所望のレベルに降圧（又は昇圧）して出力電圧Ｖｏｕｔとして出力する。

このＤＣＤＣコンバータ２は、例えば車両に搭載される。近年では、車両に搭載されるＤＣＤＣコンバータには高速なスイッチング動作が求められているため、高速なスイッチング動作の影響を受けない電流検出回路２０の適用は特に有効である。さらに、電流検出回路２０は低耐圧トランジスタで構成されたオペアンプＡ１，Ａ２を用いることで高精度な動作を実現することができるため、この場合、精度のばらつきが小さいことを前提にしてＤＣＤＣコンバータ２を設計することが可能である。それにより、ＤＣＤＣコンバータ２は、ループの帯域を増加させることができる。

続いて、以下では電流検出回路２０のいくつかの変形例について説明する。

（電流検出回路２０の第１変形例）
図１２は、電流検出回路２０の第１変形例を電流検出回路２０ａとして示す図である。
図１２に示す電流検出回路２０ａでは、図１０に示す電流検出回路２０と比較して、オペアンプＡ２の２つの入力端子のうち接地電圧端子ＧＮＤに接続される一方の入力端子に対して、接地電圧ＧＮＤより高い電圧を供給する電圧供給部がさらに設けられている。

電圧供給部は、トランジスタＭＮ６及び定電流源（第２定電流源）ＣＣ２を有する。

トランジスタＭＮ６は、例えばトランジスタＭＮ４と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ６は、オペアンプＡ２の一方の入力端子（非反転入力端子）と、接地電圧端子ＧＮＤと、の間に設けられ、ゲートに電源電圧ＶＤＤが供給されることで常にオンした状態となっている。つまり、トランジスタＭＮ６は、抵抗素子（第２抵抗素子）として機能する。

定電流源ＣＣ２は、電源電圧端子ＶＤＤと、オペアンプＡ２の一方の入力端子と、の間に設けられ、オペアンプＡ２の一方の入力端子に定電流を供給する。それにより、オペアンプＡ２の一方の入力端子には、接地電圧ＧＮＤよりも所定電圧高い電圧が供給される。電流検出回路２０ａのその他の構成については、電流検出回路２０の場合と同様であるため、その説明を省略する。

ここで、オペアンプＡ２のオフセット電圧の影響により、本来であればトランジスタＭＮ４のソース電圧がドレイン電圧よりも低くなるはずの場合がある。しかしながら、仮に電圧供給部が設けられていなければ、オペアンプＡ２の他方の入力端子（反転入力端子）の電圧は、一方の入力端子（非反転入力端子）に供給される接地電圧ＧＮＤよりも低いマイナスの電圧になることができないため、トランジスタＭＮ４のソース電圧が想定されるよりも低くならず、その結果、オフセット電圧の影響を考慮した電流検出ができなくなってしまう。

それに対し、電流検出回路２０ａは、電圧供給部を用いてオペアンプＡ２の一方の入力端子に接地電圧ＧＮＤよりも高い電圧を供給している。それにより、電流検出回路２０ａは、オフセット電圧の影響に応じて想定通りにトランジスタＭＮ４のソース電圧をドレイン電圧よりも低くすることができるため、オフセット電圧を考慮した電流検出を行うことができる。

（電流検出回路２０の第２変形例）
図１３は、電流検出回路２０の第２変形例を電流検出回路２０ｂとして示す図である。
図１３に示す電流検出回路２０ｂは、図７に示す電流検出回路２０と比較して、トランジスタ（スイッチトランジスタ）ＭＮ７をさらに備える。

トランジスタＭＮ７は、例えばトランジスタＭＮ４と同じサイズの高耐圧のＮチャネルＭＯＳトランジスタにより構成されている。トランジスタＭＮ７は、オペアンプＡ２の２つの入力端子間に設けられている。トランジスタＭＮ７のオンオフは、パルス信号Ｐ２の反転信号Ｐ２Ｂによって制御される。つまり、トランジスタＭＮ７は、トランジスタＴｒ２，ＭＮ４と相補的にオンオフが制御される。なお、トランジスタＭＮ７のオン時の抵抗値は、トランジスタＭＮ４のオン時の抵抗値と同じ値を示す。電流検出回路２０ｂのその他の構成については、電流検出回路２０の場合と同様であるため、その説明を省略する。

ここで、トランジスタＭＮ４がオフしても、トランジスタＭＮ７がオンするため、オペアンプＡ２に対する抵抗素子による負荷が一定に保たれる。それにより、電流検出回路２０ｂは、トランジスタＭＮ４のオンオフ切り替え後のオペアンプＡ２のセトリング時間を抑制することができるため、高速動作を実現することができる。

（電流検出回路２０の第３変形例）
図１４は、電流検出回路２０の第３変形例を電流検出回路２０ｃとして示す図である。
図１４に示す電流検出回路２０ｃは、図７に示す電流検出回路２０と比較して、オペアンプＡ２の一方の入力端子に接地電圧ＧＮＤより高い電圧を供給する電圧供給部をさらに備えるとともに、オペアンプＡ２の２つの入力端子間に設けられたトランジスタＭＮ７をさらに備える。つまり、電流検出回路２０ｃは、電流検出回路２０ａにおいて追加された構成要素と、電流検出回路２０ｂにおいて追加された構成要素と、を共に備える。

それにより、電流検出回路２０ｃは、オフセット電圧の影響に応じて想定通りにトランジスタＭＮ４のソース電圧をドレイン電圧よりも低くすることができるため、オフセット電圧を考慮した電流検出を行うことができる。また、電流検出回路２０ｃは、トランジスタＭＮ４のオンオフ切り替え後のオペアンプＡ２のセトリング時間を抑制することができるため、高速動作を実現することができる。

＜実施の形態３＞
本実施の形態では、電流検出回路２０の他の適用事例について説明する。
図１５は、電流検出回路２０が搭載された昇降圧型のＤＣＤＣコンバータ３の構成例を示す図である。

図１５に示すように、ＤＣＤＣコンバータ３は、電流検出回路２０と、駆動回路２２と、制御部３１と、を備える。電流検出回路２０及び駆動回路２２については既に説明した通りであるため、以下では、制御部３１について説明する。

制御部３１は、ＰＩＤ制御器１１１と、ＰＩ制御器１１２と、ＰＷＭ生成部１１３と、フィルタ１１５と、昇圧降圧判定部（判定部）１１６と、減算器１１７，１１８と、記憶部１１９と、乗算器１２０と、選択回路１２１と、抵抗素子１２２と、減算器１２３と、加算器１２４と、除算器１２５と、バッファＢＦ１，ＢＦ２と、インバータＩＮＶ１，ＩＮＶ２と、を備える。

減算器１１７は、基準電圧Ｖｒｅｆと、駆動回路２２からフィードバックされた電圧Ｖｆｂと、の差分を差分信号ｅとして出力する。

ＰＩＤ制御器１１１は、出力電圧Ｖｏｕｔをフィードバック制御する回路であって、減算器１１７から出力された差分信号ｅのＰＩＤ制御（比例制御、積分制御及び微分制御）を行って制御信号Ｓとして出力する。

なお、ＰＩＤ制御器１１１において、差分信号ｅに対する比例制御、積分制御及び微分制御は、それぞれ以下の式（１）、式（２）及び式（３）に基づいて行われる。ここで、ＫＰは基準比例定数、ＫＩは積分定数、ＫＤは微分定数を示し、ｔは時刻を示す。

比例制御：ＫＰ×ｅ（ｔ） ・・・（１）
積分制御：ＫＩ×∫ｅ（ｔ）ｄｔ ・・・（２）
微分制御：ＫＤ×ｄ／ｄｔ・ｅ（ｔ） ・・・（３）

そして、ＰＩＤ制御器１１１は、差分信号ｅを比例制御、積分制御及び微分制御した結果を加算したうえで、制御信号Ｓとして出力する。

フィルタ１１５は、電流検出回路２０の検出結果Ｖｃｓのノイズ成分を除去する。

減算器１１８は、ＰＩＤ制御器１１１から出力された制御信号Ｓと、電流検出回路２０の検出結果Ｖｃｓをフィルタ１１５によってフィルタリングしたものと、の差分を差分信号ｅｉとして出力する。

ＰＩ制御器１１２は、インダクタＬ１に流れる平均的な電流をフィードバック制御する回路であって、減算器１１８から出力された差分信号ｅｉのＰＩ制御（比例制御及び積分制御）を行って制御信号Ｄとして出力する。

ここで、降圧時、即ち、入力電圧Ｖｉｎ≧出力電圧Ｖｏｕｔの時、インダクタＬ１に流れる平均電流は、入力電圧Ｖｉｎに比例する。したがって、何も対策しなければ、インダクタＬ１に流れる電流をフィードバック制御するための電流ループの帯域も入力電圧に比例してしまい、電流ループの広帯域化が困難になってしまう。

そこで、発明者は、降圧時に制御信号Ｄが入力電圧Ｖｉｎに反比例することに着目し、降圧時、基準比例定数ＫＰに対して制御信号Ｄを乗じるとともに誤差成分Ｅｒｒを除した比例定数を用いて差分信号ｅｉを比例制御する構成を採用した。それにより、ＤＣＤＣコンバータ３では、降圧時、電流ループの帯域の入力電圧依存性が相殺されるため、入力電圧Ｖｉｎのレベルに依らず安定した出力電圧Ｖｏｕｔの生成が可能となる。なお、昇圧時には、電流ループの帯域は入力電圧依存性を持たない。

具体的には、昇圧降圧判定部１１６は、ＰＩ制御器１１２から出力される制御信号Ｄに基づいて、駆動回路２２が昇圧中か降圧中かを判定する。除算器１２５は、制御信号Ｄを誤差成分Ｅｒｒで除した結果Ｄ／Ｅｒｒを出力する。なお、誤差成分Ｅｒｒは、減算器１２３により算出された差分信号ｅと出力電圧Ｖｏｕｔの目標電圧Ｖｓｅｔとの差分（Ｖｓｅｔ−ｅ）と、検出結果Ｖｃｓから求められるインダクタＬ１に流れる電流Ｉｏｕｔとドライブラインの寄生抵抗Ｒｐとにより生成された電圧（Ｉｏｕｔ×Ｒｐ）とを、加算器１２４を用いて加算した結果である。

乗算器１２０は、除算器１２５の出力Ｄ／Ｅｒｒと、記憶部１１９に格納された基準比例定数ＫＰと、を乗算した結果ＫＰ×Ｄ／Ｅｒｒを出力する。選択回路１２１は、昇圧降圧判定部１１６の判定結果に基づいて、基準比例定数ＫＰ及び乗算結果ＫＰ×Ｄ／Ｅｒｒの何れかを選択して出力する。例えば、昇圧降圧判定部１１６により昇圧中（又は昇降圧中）と判定された場合、選択回路１２１は、基準比例定数ＫＰを選択して出力する。他方、昇圧降圧判定部１１６により降圧中と判定された場合、選択回路１２１は、乗算結果ＫＰ×Ｄ／Ｅｒｒを選択して出力する。

選択回路１２１の出力結果は、ＰＩ制御器１１２の比例制御で比例定数として用いられる。即ち、ＰＩ制御器１１２は、昇圧時には、基準比例定数ＫＰを比例定数として用いて差分信号ｅｉを比例制御し、降圧時には、乗算結果ＫＰ×Ｄ／Ｅｒｒを比例定数として用いて差分信号ｅｉを比例制御する。

なお、ＰＩ制御器１１２において、差分信号ｅｉに対する比例制御及び積分制御は、それぞれ以下の式（４）及び式（５）に基づいて行われる。

比例制御（昇圧時）：ＫＰ×ｅｉ（ｔ）
（降圧時）：ＫＰ×Ｄ／Ｅｒｒ×ｅｉ（ｔ） ・・・（４）
積分制御：ＫＩ×∫ｅｉ（ｔ）ｄｔ ・・・（５）

そして、ＰＩ制御器１１２は、差分信号ｅｉを比例制御及び積分制御した結果を加算したうえで、制御信号Ｄとして出力する。

ＰＷＭ生成部１１３は、制御信号Ｄに応じたデューティ比のパルス信号Ｖｂｕｃｋ，Ｖｂｏｏｓｔを生成する。バッファＢＦ１は、パルス信号Ｖｂｕｃｋをそのままパルス信号Ｐ１として出力する。インバータＩＮＶ１は、パルス信号Ｖｂｕｃｋを反転させてパルス信号Ｐ２として出力する。インバータＩＮＶ２は、パルス信号Ｖｂｏｏｓｔを反転させてパルス信号Ｐ３として出力する。

このように、本実施の形態に係るＤＣＤＣコンバータ３は、降圧時、入力電圧Ｖｉｎに反比例する制御信号Ｄ及び誤差成分Ｅｒｒを乗じた比例定数を用いて差分信号ｅｉ（電流ループ）を比例制御する。それにより、ＤＣＤＣコンバータ３は、降圧時、電流ループの帯域の入力電圧依存性を相殺することができるため、入力電力の全範囲に亘って電流ループを広帯域化することができる。また、電流ループの広帯域化に伴って、出力電圧Ｖｏｕｔをフィードバック制御するための電圧ループの広帯域化も可能となる。その結果、ＤＣＤＣコンバータ３は、入力電圧Ｖｉｎのレベルに依らず安定した出力電圧Ｖｏｕｔを生成することができる。換言すると、Ｌｉｎｅ Ｔｒａｎｓｉｅｎｔ特性及びＬｏａｄ Ｔｒａｎｓｉｅｎｔ特性を向上させることができる。

本実施の形態では、ＤＣＤＣコンバータ３が昇降圧型である場合を例に説明したが、これに限られず、少なくとも降圧する機能を有していれば良い。

また、ＰＩＤ制御器１１１は、比例制御及び積分制御のみを行うＰＩ制御器に置き換えられてもよい。

また、ＰＩ制御器１１２は、比例制御及び積分制御に加えて微分制御を行うＰＩＤ制御器に置き換えられてもよい。

さらに、ＰＩ制御器１１２では、降圧時、Ｄ／Ｅｒｒを乗じた比例定数を用いて比例制御が行われるだけでなく、Ｄ／Ｅｒｒを乗じた積分定数を用いて積分制御が行われてもよい。さらに、ＰＩ制御器１１２がＰＩＤ制御器に置き換えられた場合には、降圧時、Ｄ／Ｅｒｒを乗じた微分定数を用いて微分制御が行われてもよい。

以上のように、上記実施の形態１〜３にかかる電流検出回路１０，２０では、オペアンプＡ１が、トランジスタＴｒ１のソース電圧とトランジスタＭＮ１のソース電圧との電位差を増幅するのではなく、トランジスタＴｒ１のドレイン電圧とトランジスタＭＮ１のドレイン電圧との電位差を増幅している。それにより、トランジスタＴｒ１のオンオフが高速に切り替わっている場合でも、オペアンプＡ１の入力端子に供給される電圧が高速に変化しないため、オペアンプＡ１に高速な動作が求められることはない。それにより、上記実施の形態１〜３にかかる電流検出回路１０，２０は、オペアンプＡ１に高価なオペアンプを用いなくて良いため、製造コストの増大を抑制することができる。

また、上記実施の形態１〜３にかかる電流検出回路１０，２０では、オペアンプＡ１に供給される高電位側電源電圧（電圧Ｖｈｉｇｈ）及び低電位側電源電圧（入力電圧Ｖｉｎ）との電位差が、当該オペアンプＡ１を構成する各トランジスタの耐圧以下となるように調整される。そのため、オペアンプＡ１は、高耐圧のトランジスタにより構成される場合に限られず、低耐圧のトランジスタにより構成されることも可能である。それにより、オペアンプＡ１の精度や動作速度を向上させることができる。

さらに、上記実施の形態２，３にかかる電流検出回路２０では、オペアンプＡ２がトランジスタＴｒ２のソース電圧とトランジスタＭＮ４のソース電圧との電位差を増幅している。それにより、トランジスタＴｒ２のオンオフが高速に切り替わっている場合でも、オペアンプＡ２の入力端子に供給される電圧が高速に変化しないため、オペアンプＡ２に高速な動作が求められることはない。それにより、上記実施の形態２，３にかかる電流検出回路２０は、オペアンプＡ２に高価なオペアンプを用いなくて良いため、製造コストの増大を抑制することができる。

上記実施の形態１〜３では、電流検出回路がＤＣＤＣコンバータに搭載される場合を例に説明したが、これに限られず、例えば車両のソレノイドドライバやモータ制御装置に搭載されてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１〜３ ＤＣＤＣコンバータ
１０ 電流検出回路
１０ａ〜１０ｃ 電流検出回路
１１ 制御部
１２ 駆動回路
２０ 電流検出回路
２０ａ〜２０ｃ 電流検出回路
２１ 制御部
２２ 駆動回路
３１ 制御部
１１１ ＰＩＤ制御器
１１２ ＰＩ制御器
１１３ ＰＷＭ生成部
１１５ フィルタ
１１６ 昇圧降圧判定部
１１７，１１８ 減算器
１１９ 記憶部
１２０ 乗算器
１２１ 選択回路
１２３ 減算器
１２４ 加算器
１２５ 除算器
Ａ１，Ａ２ オペアンプ
ＢＦ１，ＢＦ２ バッファ
Ｃ１〜Ｃ５ 容量素子
Ｃ２１ 容量素子
ＣＣ１，ＣＣ２ 定電流源
ＣＭＰ１ コンパレータ
ＣＭＰ２１，ＣＭＰ２２ コンパレータ
ＥＡ１，ＥＡ２ エラーアンプ
ＩＮＶ１，ＩＮＶ２ インバータ
Ｌ１ インダクタ
ＬＡＴ１ ラッチ回路
ＬＤ１ レベルダウン回路
ＭＮ１〜ＭＮ７ トランジスタ
ＭＰ１〜ＭＰ８ トランジスタ
ＭＸ１ 合成部
Ｒ１〜Ｒ３，Ｒ５ 抵抗素子
Ｒ１１，Ｒ１２ 抵抗素子
Ｒ２１〜Ｒ２３ 抵抗素子
ＲＧ１ レギュレータ
Ｒｐ 寄生抵抗
ＳＷ１ スイッチ素子
ＳＷ２１〜ＳＷ２５ スイッチ素子
Ｔｒ１〜Ｔｒ４ トランジスタ

Claims (18)

1. 第１端子と制御端子とが、駆動回路のハイサイド側に設けられた第１ドライブトランジスタの端子のうち、前記駆動回路の外部に出力電圧を出力する外部出力端子側に設けられた第１端子と、制御端子と、にそれぞれ接続された、前記第１ドライブトランジスタと同一導電型の第１センストランジスタと、
   前記第１ドライブトランジスタの端子のうち、前記駆動回路の外部から入力電圧が供給される外部入力端子側に設けられた第２端子、の電圧と、前記第１センストランジスタの第２端子の電圧と、の電位差を増幅する第１オペアンプと、
   前記第１センストランジスタに流れる電流が流れる第１電流経路上に設けられ、制御端子に前記第１オペアンプの出力電圧が供給される第１電流制御トランジスタと、を備え、
   前記第１センストランジスタに流れる電流の値から前記第１ドライブトランジスタに流れる電流の値が検出される、電流検出回路。
2. 前記第１オペアンプは、前記駆動回路の入力電圧が低電位側電源電圧として供給され、前記入力電圧より高い第１電圧が高電位側電源電圧として供給されることにより動作する、請求項１に記載の電流検出回路。
3. 前記第１電圧と前記入力電圧との差電圧は、前記第１オペアンプを構成するトランジスタの耐圧以下である、請求項２に記載の電流検出回路。
4. 前記第１電圧を生成するレギュレータをさらに備えた、
   請求項３に記載の電流検出回路。
5. 前記第１センストランジスタの第１端子から第２端子に流れ込む電流を放出する第３電流経路が前記第１電流経路とは別にさらに設けられている、請求項１に記載の電流検出回路。
6. 前記第１センストランジスタの第２端子と接地電圧端子との間に設けられた第１定電流源をさらに備えた、
   請求項１に記載の電流検出回路。
7. 前記第１オペアンプの一方の入力端子と他方の入力端子との間に設けられた第１抵抗素子と、
   前記第１抵抗素子に直列接続され、前記第１センストランジスタと相補的にオンオフが制御される第１スイッチ素子と、
   をさらに備えた、請求項１に記載の電流検出回路。
8. 前記第１抵抗素子の抵抗値は、前記第１センストランジスタのオン時の抵抗値と略同一である、請求項７に記載の電流検出回路。
9. 前記駆動回路は、
   ローサイド側に設けられ、パルス信号により前記第１ドライブトランジスタとデッドタイムを挟んで相補的にオンオフが制御される第２ドライブトランジスタと、
   前記第１及び前記第２ドライブトランジスタと前記外部出力端子との間に設けられたインダクタと、をさらに有し、
   前記駆動回路と、
   前記第１ドライブトランジスタに流れる電流の値を検出する請求項１に記載の電流検出回路と、
   前記電流検出回路の検出結果と基準電圧とを比較する第１コンパレータと、
   前記第１コンパレータの比較結果に応じたデューティ比の前記パルス信号を生成するパルス信号生成部と、
   を備えた、ＤＣＤＣコンバータ。
10. 前記駆動回路は、
    ローサイド側に設けられ、前記第１ドライブトランジスタとデッドタイムを挟んで相補的にオンオフが制御される第２ドライブトランジスタと、
    前記第１及び前記第２ドライブトランジスタと前記外部出力端子との間に設けられたインダクタと、をさらに有し、
    前記電流検出回路は、
    第２端子と制御端子とが、前記第２ドライブトランジスタの端子のうち、前記外部出力端子側に設けられた第２端子と、制御端子と、にそれぞれ接続された、前記第２ドライブトランジスタと同一導電型の第２センストランジスタと、
    前記第２ドライブトランジスタの端子のうち、接地電圧端子側に設けられた第１端子、の電圧と、前記第２センストランジスタの第１端子の電圧と、の電位差を増幅する第２オペアンプと、
    前記第２センストランジスタに流れる電流が流れる第２電流経路上に設けられ、制御端子に前記第２オペアンプの出力電圧が供給される第２電流制御トランジスタと、をさらに備え、
    前記第１及び前記第２センストランジスタのそれぞれに流れる電流の値から前記インダクタに流れる電流が検出される、請求項１に記載の電流検出回路。
11. 前記第２オペアンプの２つの入力端子のうち前記第２ドライブトランジスタの第１端子とともに前記接地電圧端子に接続される一方の入力端子に対して、前記接地電圧端子に供給される接地電圧よりも所定電圧高い電圧を供給する電圧供給部をさらに備えた、
    請求項１０に記載の電流検出回路。
12. 前記第２オペアンプの２つの入力端子のうち前記第２ドライブトランジスタの第１端子とともに前記接地電圧端子に接続される一方の入力端子と、前記接地電圧端子と、の間に設けられた第２抵抗素子と、
    前記第２抵抗素子と前記第２オペアンプの一方の入力端子との間に電流を供給する第２定電流源と、
    をさらに備えた、請求項１０に記載の電流検出回路。
13. 前記第２抵抗素子は、前記第２センストランジスタと同一導電型及び同一サイズのオン状態のトランジスタである、請求項１２に記載の電流検出回路。
14. 前記第２オペアンプの一方の入力端子と他方の入力端子との間に設けられ、前記第２センストランジスタと相補的にオンオフが制御されるスイッチトランジスタをさらに備えた、
    請求項１０に記載の電流検出回路。
15. 前記駆動回路は、
    前記インダクタと、
    降圧時に第１パルス信号に基づいてオンオフが制御されることにより、前記外部入力端子から前記インダクタを介して前記外部出力端子に向けて流れる電流を制御する前記第１ドライブトランジスタと、
    降圧時に前記第１ドライブトランジスタとデッドタイムを挟んで相補的にオンオフが制御されることにより、接地電圧端子から前記インダクタを介して前記外部出力端子に向けて流れる電流を制御する前記第２ドライブトランジスタと、
    昇圧時に第２パルス信号に基づいてオンオフが制御されることにより、前記外部入力端子から前記インダクタを介して前記接地電圧端子に向けて流れる電流を制御する第３ドライブトランジスタと、
    昇圧時に前記第３ドライブトランジスタとデッドタイムを挟んで相補的にオンオフが制御されることにより、前記外部入力端子から前記インダクタを介して前記外部出力端子に向けて流れる電流を制御する第４ドライブトランジスタと、
    を有し、
    前記駆動回路と、
    前記インダクタに流れる電流の値を検出する請求項１０に記載の電流検出回路と、
    前記電流検出回路の検出結果と基準電圧との差分を増幅するエラーアンプと、
    前記エラーアンプの出力結果に応じたデューティ比の前記第１及び前記第２パルス信号を生成するパルス信号生成部と、
    を備えた、ＤＣＤＣコンバータ。
16. ソース及びゲートが、駆動回路のハイサイド側に設けられたＮチャネル型の第１ドライブトランジスタのソース及びゲートにそれぞれ接続されたＮチャネル型の第１センストランジスタと、
    前記第１ドライブトランジスタのドレイン電圧と、前記第１センストランジスタのドレイン電圧と、の電位差を増幅する第１オペアンプと、
    前記第１センストランジスタに流れる電流が流れる第１電流経路上に設けられ、ゲートに前記第１オペアンプの出力電圧が供給される第１電流制御トランジスタと、を備え、
    前記第１センストランジスタに流れる電流の値から前記第１ドライブトランジスタに流れる電流の値が検出される、電流検出回路。
17. 前記第１オペアンプは、前記駆動回路の入力電圧が低電位側電源電圧として供給され、前記入力電圧より高い第１電圧が高電位側電源電圧として供給されることにより動作する、請求項１６に記載の電流検出回路。
18. 前記駆動回路は、
    ローサイド側に設けられ、前記第１ドライブトランジスタとデッドタイムを挟んで相補的にオンオフが制御される第２ドライブトランジスタと、
    前記第１及び前記第２ドライブトランジスタと外部出力端子との間に設けられたインダクタと、をさらに有し、
    前記電流検出回路は、
    ドレイン及びゲートが、前記第２ドライブトランジスタのドレイン及びゲートにそれぞれ接続されたＮチャネル型の第２センストランジスタと、
    前記第２ドライブトランジスタのソース電圧と、前記第２センストランジスタのソース電圧と、の電位差を増幅する第２オペアンプと、
    前記第２センストランジスタに流れる電流が流れる第２電流経路上に設けられ、ゲートに前記第２オペアンプの出力電圧が供給される第２電流制御トランジスタと、をさらに備え、
    前記第１及び前記第２センストランジスタのそれぞれに流れる電流の値から前記インダクタに流れる電流が検出される、請求項１６に記載の電流検出回路。

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