JP2006033974A - 電源回路 - Google Patents

Abstract

【課題】出力電力が所定の値より小さい場合の効率を改善することができる電源回路を提供する。
【解決手段】入力電圧がドレインに印加され、入力電圧より高いゲート電圧でオンする第１のＮ型ＭＯＳＦＥＴと、第１のＮ型ＭＯＳＦＥＴと直列接続されるとともに、ダイオードと並列接続される第２のＮ型ＭＯＳＦＥＴと、第１のＮ型ＭＯＳＦＥＴと並列接続されるスイッチング素子と、第１のＮ型ＭＯＳＦＥＴのゲート電圧を得るための昇圧電圧を発生する昇圧電圧発生回路と、昇圧電圧に基づいて第１のＮ型ＭＯＳＦＥＴを第２のＮ型ＭＯＳＦＥＴとスイッチングすることによって、出力電圧を得る第１のモード、または昇圧電圧に関わらずスイッチング素子をスイッチングするとともに第１のＮ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴをオフすることによって、出力電圧を得る第２のモードを選択的に実行する制御回路と、を備えた。
【選択図】 図１

Description

本発明は、電源回路に関する。

電池やアダプタなどから入力される入力電圧を、一定の出力電圧に変換して出力する電源回路には、出力電圧より低い入力電圧を昇圧して出力電圧とする昇圧型、出力電圧より高い入力電圧を降圧して出力電圧とする降圧型、入力電圧の大きさに応じて昇圧または降圧を行い、出力電圧とする昇降圧型がある。
この昇降圧型の電源回路として、Ｈブリッジを用いた電源回路が知られている（例えば、特許文献１参照）。

Ｈブリッジを用いた昇降圧電源回路では、Ｈブリッジとして接続された１次側または２次側のＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳとする）のスイッチングに基づいて降圧または昇圧を行う。なお、電源回路の効率を上げるため、このＨブリッジに使用されるＮＭＯＳは、オン抵抗の低いことが要求される。そのため、これらのＮＭＯＳには、ＤＭＯＳ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳ）構造のＮＭＯＳが用いられる。ＤＭＯＳ構造では、耐圧以下の範囲で出来るだけ高いゲート電圧を印加することでオン抵抗を非常に小さくすることが出来る。

図１１は、従来の電源回路の構成を示すブロック図である。従来の電源回路は、チャージポンプ回路２０２、２０４、プリ回路２１０、２１２、２１４、２１６、制御回路２２０、インバータ２０６、２０８、コイルＬとＨブリッジを形成するＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２、ＨブリッジにおけるコイルＬより紙面下側のＮＭＯＳＮＬ１、ＮＬ２に対する駆動電圧を発生する下側駆動レギュレータ２０５、を備えている。また、出力電圧となる電圧ＶＤＤの端子にはコンデンサＣ２０の非接地側の電極が接続される。なお、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２はＤＭＯＳ構造のＮＭＯＳである。

なお、図１１に示す電源回路においてコイルＬ、コンデンサＣ２０以外は、例えば集積化されている。
チャージポンプ回路２０２は、ＮＭＯＳＮＨ１、ＮＭＯＳＮＬ１へのゲート電圧を発生するためのものであり、電圧ＶＣＣ、電圧ＶＤＤ、クロックＣＬＫに基づいて電圧ＶＧ１（例えば、ＶＣＣ＋２ＶＤＤ）を発生して出力する。
チャージポンプ回路２０４は、ＮＭＯＳＮＨ２、ＮＭＯＳＮＬ２へのゲート電圧を発生するためのものであり、電圧ＶＤＤ、クロックＣＬＫに基づいて電圧ＶＧ２（例えば、３ＶＤＤ）を発生して出力する。
プリ回路２１０は、制御回路２２０の出力に応じて、電圧ＶＧ１をＮＭＯＳＮＨ１のゲートに印加する。
プリ回路２１２は、制御回路２２０の出力に応じて、電圧ＶＧ２をＮＭＯＳＮＨ２のゲートに印加する。
プリ回路２１４は、インバータ２０６の出力に応じて、電圧ＶＧＲをＮＭＯＳＮＬ１のゲートに印加する。
プリ回路２１６は、インバータ２０８の出力に応じて、電圧ＶＧＲをＮＭＯＳＮＬ２のゲートに印加する。

制御回路２２０は、チャージポンプ回路２０２、２０４が各々電圧ＶＧ１および電圧ＶＧ２を発生するためのクロックＣＬＫを、当該チャージポンプ回路２０２、２０４に出力するとともに、ＮＭＯＳＮＨ１、ＮＬ１のオン、オフするタイミングを電圧ＶＤＤの大きさに応じて変化させるＳ１０信号、および、ＮＭＯＳＮＨ２、ＮＬ２のオン、オフするタイミングを電圧ＶＤＤの大きさに応じて変化させるＳ２０信号を出力する。

下側駆動レギュレータ２０５は、チャージポンプ回路２０２の出力電圧ＶＧ１を所定の電圧ＶＧＲ（例えば、３．５Ｖ）に変更し、プリ回路２１４、２１６に出力する。
インバータ２０６は、制御回路２２０から出力されるＳ１０信号を反転させ、プリ回路２１４に出力する。
インバータ２０８は、制御回路２２０から出力されるＳ２０信号を反転させ、プリ回路２１６に出力する。

また、ＮＭＯＳＮＨ１のドレインは電圧ＶＣＣが印加され、ソースはＮＭＯＳＮＬ１のドレインと接続されている。ＮＭＯＳＮＬ１のソースは、接地（ＶＳＳ）される。ＮＭＯＳＮＨ２のドレインは電圧ＶＤＤが印加され、ＮＭＯＳＮＨ２のソースはＮＭＯＳＮＬ２のドレインと接続されている。ＮＭＯＳＮＬ２のソースは、接地（ＶＳＳ）される。
コイルＬは、ＳＷ１端子とＳＷ２端子間に接続される。

以上の構成の電源回路とすることで、外部から入力される電圧ＶＣＣよりも高い電圧ＶＤＤを発生しようとする場合は、電圧ＶＣＣを昇圧し、電圧ＶＣＣよりも低い電圧ＶＤＤを発生しようとする場合は、電圧ＶＣＣを降圧することができる。

図１２（ａ）、（ｂ）は、電圧ＶＣＣを昇圧し、電圧ＶＣＣより高い電圧ＶＤＤを得る昇圧モードを説明するための図である。昇圧モードでは、電池などから入力される電圧ＶＣＣ（例えば、１．５Ｖ）を昇圧して、電圧ＶＣＣより高い電圧ＶＤＤ（例えば、２．５Ｖ）を発生する。このとき、Ｈブリッジの１次側のＮＭＯＳＮＨ１は常にオンとなり、ＮＭＯＳＮＬ１は常にオフとなる。そして、２次側のＮＭＯＳＮＨ２とＮＬ２が適宜のタイミングでオン、オフのスイッチング動作を行う。
以下、図１２（ａ）、（ｂ）を用いて昇圧モードについて説明する。

≪ｔａ〜ｔｂ間≫
ＮＭＯＳＮＨ１とＮＭＯＳＮＨ２がオンとなり、図１２（ａ）のＶＣＣ端子→ＮＭＯＳＮＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＮＭＯＳＮＨ２→ＶＤＤ端子の経路で電流が流れ、コンデンサＣ２０に電荷が蓄積される。よって電圧ＶＤＤは昇圧される。

≪ｔｂ〜ｔｃ間≫
ＮＭＯＳＮＨ１とＮＭＯＳＮＬ２がオンとなり、図１２（ａ）のＶＣＣ端子→ＮＭＯＳＮＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＮＭＯＳＮＬ２→接地端子（ＶＳＳ）の経路で電流が流れる。電圧ＶＤＤは、コンデンサＣ２０に蓄積された電荷が保持されている間では、一定の電圧となる。なお、コンデンサＣ２０が電荷を保持出来る期間を経過した場合や、電圧ＶＤＤに負荷が接続されている場合には、電圧ＶＤＤは徐々に降圧される。

≪ｔｃ〜ｔｄ間≫
再度、ＮＭＯＳＮＨ１とＮＭＯＳＮＨ２がオンとなる。このとき、電圧ＶＤＤが電圧ＶＣＣ以上であっても、切り替わりからしばらくの間、コイルＬはＳＷ１端子側からＳＷ２端子側に電流を流し続けようとする。そのため、ＳＷ１端子側からＳＷ２端子側に電流が流れ、電圧ＶＤＤは昇圧される。
以下、同様にＮＭＯＳＮＨ２とＮＭＯＳＮＬ２とを適宜のタイミングでスイッチングを繰り返すことによって、電圧ＶＣＣより高い一定の電圧ＶＤＤ（例えば２．５Ｖ）を得ることができる。

図１３（ａ）、（ｂ）は、電圧ＶＣＣを降圧し、電圧ＶＣＣより低い電圧ＶＤＤを得る降圧モードを説明するための図である。降圧モードでは、アダプタなどから入力される電圧ＶＣＣ（例えば１０Ｖ）を降圧して、電圧ＶＣＣより低い電圧ＶＤＤ（例えば、２．５Ｖ）を発生する。このとき、Ｈブリッジの２次側のＮＭＯＳＮＨ２は常にオンとなり、ＮＭＯＳＮＬ２は常にオフとなる。そして、１次側のＮＭＯＳＮＨ１とＮＬ１が適宜のタイミングでオン、オフのスイッチング動作を行う。
以下、図１３（ａ）、（ｂ）に示す時刻ｔｅ〜ｔｈの各期間の動作について説明する。

≪ｔｅ〜ｔｆ間≫
ＮＭＯＳＮＨ１とＮＭＯＳＮＨ２がオンとなり、図１３（ａ）のＶＣＣ端子→ＮＭＯＳＮＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＮＭＯＳＮＨ２→ＶＤＤ端子の実線で示す経路で電流が流れ、コンデンサＣ２０に電圧が保持される。よって電圧ＶＤＤは昇圧される。

≪ｔｆ〜ｔｇ間≫
ＮＭＯＳＮＬ１とＮＭＯＳＮＨ２がオンとなる。切り替わりからしばらくの間、コイルＬはＳＷ１端子側からＳＷ２端子側に電流を流し続けようとする。よって、図１３（ａ）の破線で示すように接地端子（ＶＳＳ）→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＶＤＤ端子という経路の電流が流れ、緩やかに電圧ＶＤＤは昇圧される。その後、コイルＬの電流値は減少していき、やがてコイルＬにＳＷ２端子側からＳＷ１端子側への電流が流れるようになる。つまり、図１３（ａ）のＶＤＤ端子→ＮＭＯＳＮＨ２→ＳＷ２端子→コイルＬ→ＳＷ１端子→ＮＭＯＳＮＬ１→接地端子（ＶＳＳ）の、破線と逆向きの経路で電流が流れるので、電圧ＶＤＤは降圧される。

≪ｔｇ〜ｔｈ間≫
再度、ＮＭＯＳＮＨ１がオン、ＮＭＯＳＮＨ２がオンとなる。切り替わりからしばらくの間、コイルＬはＳＷ２端子側からＳＷ１端子側に電流を流し続けようとする。よって、実線と逆向きの経路、すなわち、図１３（ａ）のＶＤＤ端子→ＮＭＯＳＮＨ２→ＳＷ２端子→コイルＬ→ＳＷ１端子→ＮＭＯＳＮＨ１→ＶＣＣ端子の経路の電流が流れ、電圧ＶＤＤは緩やかに降圧される。その後、コイルＬの電流値は減少していき、やがてコイルＬにＳＷ１端子側からＳＷ２端子側への実線で示す経路の電流が流れるようになり電圧ＶＤＤは昇圧される。

以下、同様にＮＭＯＳＮＨ１とＮＭＯＳＮＬ１とを適宜のタイミングでスイッチングを繰り返すことによって、電圧ＶＣＣより低い所定の電圧ＶＤＤ（例えば２．５Ｖ）を得ることができる。
なお、この昇圧モードと降圧モードにおける、スイッチングのタイミングは、制御回路２２０で制御されている。

ところで、これらのＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２は、前述のようにオン抵抗が非常に小さいＤＭＯＳ構造のＮＭＯＳが使用されている。オン抵抗が無視できるとすると、ＮＭＯＳＮＨ１がオンした時のソース電圧は電圧ＶＣＣとなり、ＮＭＯＳＮＨ２がオンした時のソース電圧は電圧ＶＤＤとなる。したがって、これらのＮＭＯＳをオンさせるにはゲートに電圧ＶＣＣ、電圧ＶＤＤよりも十分高い電圧（例えば、ＶＣＣ、ＶＤＤより４Ｖ以上高いゲート電圧）を印加することが必要となる。そのため、従来の電源回路は、１次側にチャージポンプ回路２０２、２次側にチャージポンプ回路２０２とは独立したチャージポンプ回路２０４を備えている。このように独立したチャージポンプ回路２０２、２０４をＨブリッジの１次側と、２次側に備えているのは、ＮＭＯＳＮＨ１、ＮＨ２がオンしたときのゲート・ソース間電圧が、電圧ＶＣＣに依存しないようにするためである。

チャージポンプ回路２０２は、電圧ＶＣＣと電圧ＶＤＤから電圧ＶＧ１（例えば、ＶＣＣ＋２ＶＤＤ）を発生する。よって、電圧ＶＤＤを２．５Ｖとすると、ＮＭＯＳＮＨ１がオンした時のゲート・ソース間電圧は、ＶＣＣ＋２ＶＤＤ−ＶＣＣ＝２ＶＤＤ＝５Ｖとなる。
チャージポンプ回路２０４は、電圧ＶＤＤから電圧ＶＧ２（例えば、３ＶＤＤ）を発生する。ＮＭＯＳＮＨ２がオンした時のゲート・ソース間電圧は、３ＶＤＤ−ＶＤＤ＝２ＶＤＤ＝５Ｖとなる。

このように、チャージポンプ回路２０２、２０４で発生する電圧ＶＧ１および電圧ＶＧ２を、ＮＭＯＳＮＨ１、ＮＨ２のゲートにそれぞれ印加すると、ＮＭＯＳＮＨ１、ＮＨ２がオンしたときのゲート・ソース間の電圧は、常に５Ｖとなる。よって、チャージポンプ回路２０２、２０４を備えた電源回路は、入力電圧の大きさに関わらず、ＮＭＯＳＮＨ１、ＮＨ２を安定してオン、オフすることができる。
以下、図面を利用して、チャージポンプ回路２０２およびチャージポンプ回路２０４の構成および動作を説明する。

図１４は、チャージポンプ回路２０２の構成の一例を示すブロック図である。また、図１５は、チャージポンプ回路２０２の動作を説明するためのタイムチャートである。
チャージポンプ回路２０２は、図１４に示すように、ＰＭＯＳＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５と、ＮＭＯＳＮ１、Ｎ２と、ダイオードＤ１、Ｄ２、Ｄ３と、コンデンサＣ１、Ｃ２、Ｃ３と、を備えている。

なお、ＰＭＯＳＰ４とＮＭＯＳＮ１、および、ＰＭＯＳＰ５とＮＭＯＳＮ２はインバータである。
ＰＭＯＳＰ１、Ｐ２、Ｐ３は、ＶＣＣ端子とＶＧ１端子の間に直列に接続され、ＰＭＯＳＰ１、Ｐ２間にはＣＰ１Ｃ端子、ＰＭＯＳＰ２、Ｐ３間にはＣＰ２Ｃ端子が接続されている。また、ＰＭＯＳＰ１、Ｐ２、Ｐ３のソース−ドレイン間には、逆流防止用のダイオードＤ１、Ｄ２、Ｄ３がそれぞれ並列に接続されている。
ＰＭＯＳＰ４、Ｐ５のソースはＶＤＤ端子と接続され、ＮＭＯＳＮ１、Ｎ２のソースは接地（ＶＳＳ）される。また、ＰＭＯＳＰ４のドレインはＮＭＯＳＮ１のドレインと接続されるとともに、ＣＰ１端子と接続される。ＰＭＯＳＰ５のドレインは、ＮＭＯＳＮ２のドレインと接続されるとともに、ＣＰ２端子と接続される。
コンセンサＣ１は、ＣＰ１Ｃ端子とＣＰ１端子の間に接続され、コンデンサＣ２は、ＣＰ２Ｃ端子とＣＰ２端子の間に接続される。また、コンデンサＣ３は、ＶＧ１端子と接地（ＶＳＳ）間に接続される。
なお、ＰＭＯＳＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５のゲートには、制御回路２２０からのＣＬＫに応じて、ゲートをオンさせる電圧がそれぞれ印加される。

次に、図１５のタイムチャートを用いて、チャージポンプ回路２０２の昇圧の動作を説明する。

≪ｔ０〜ｔ１間≫
クロックＣＬＫが“ＨＩＧＨ”なので、ＰＭＯＳＰ１、Ｐ３がオンとなり、ＰＭＯＳＰ２がオフとなる。また、ＰＭＯＳＰ４がオフ、ＮＭＯＳＮ１がオンとなるのでＣＰ１端子は“ＬＯＷ”（ＶＳＳ）となり、ＰＭＯＳＰ５がオン、ＮＭＯＳＮ２がオフとなるのでＣＰ２端子は“ＨＩＧＨ”（ＶＤＤ）となる。
従って、ＶＣＣ端子→ＰＭＯＳＰ１→ＣＰ１Ｃ端子→コンデンサＣ１→ＣＰ１端子→ＮＭＯＳＮ１→接地端子（ＶＳＳ）の経路の電流が流れ、コンデンサＣ１には電圧ＶＣＣの電荷が蓄えられる。よって、ＣＰ１Ｃ端子の電圧はＶＣＣとなる。

≪ｔ１〜ｔ２間≫
クロックＣＬＫが“ＬＯＷ”なので、ＰＭＯＳＰ１、Ｐ３がオフ、ＰＭＯＳＰ２がオンとなる。また、ＰＭＯＳＰ４がオン、ＮＭＯＳＮ１がオフとなるのでＣＰ１端子は“ＨＩＧＨ”となり、ＰＭＯＳＰ５がオフ、ＮＭＯＳＮ２がオンとなるのでＣＰ２端子は“ＬＯＷ”となる。
従って、ＶＤＤ端子→ＰＭＯＳＰ４→ＣＰ１端子→コンデンサＣ１→ＣＰ１Ｃ端子→ＰＭＯＳＰ２→ＣＰ２Ｃ端子→コンデンサＣ２→ＣＰ２端子→ＮＭＯＳＮ２→接地端子（ＶＳＳ）の経路の電流が流れる。また、ＣＰ１端子の電圧が“ＬＯＷ”（ＶＳＳ）から“ＨＩＧＨ”（ＶＤＤ）に変化することによって、ＣＰ１Ｃ端子の電圧はＶＣＣ＋ＶＤＤとなる。また、ＣＰ２Ｃ端子の電圧はＣＰ１Ｃ端子と等しいのでＶＣＣ＋ＶＤＤとなる。

≪ｔ２〜ｔ３間≫
クロックＣＬＫが“ＨＩＧＨ”となるので、ＰＭＯＳＰ３がオン、ＰＭＯＳＰ２がオフ、ＰＭＯＳＰ５がオン、ＮＭＯＳＮ２がオフとなり、ＶＤＤ端子→ＰＭＯＳＰ５→ＣＰ２端子→コンデンサＣ２→ＣＰ２Ｃ端子→ＰＭＯＳＰ３→ＶＧ１端子→コンデンサＣ３→接地端子（ＶＳＳ）の経路の電流が流れる。ＣＰ２端子の電圧が“ＬＯＷ”から“ＨＩＧＨ”に変化することによって、ＣＰ２Ｃ端子の電圧はＶＣＣ＋２ＶＤＤとなる。よってコンデンサＣ３にはＶＣＣ＋２ＶＤＤの電荷が蓄えられる。
以下、同様にクロックＣＬＫの“ＨＩＧＨ”と“ＬＯＷ”が繰り返され、出力ＶＧ１の電圧はＶＣＣ＋２ＶＤＤになる。

図１６は、チャージポンプ回路２０４の構成の一例を示すブロック図である。
チャージポンプ回路２０４は、図１６に示すように、ＰＭＯＳＰ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０と、ＮＭＯＳＮ３、Ｎ４と、ダイオードＤ４、Ｄ５、Ｄ６と、コンデンサＣ４、Ｃ５、Ｃ６と、を備えている。
なお、ＰＭＯＳＰ９とＮＭＯＳＮ３、および、ＰＭＯＳＰ１０とＮＭＯＳＮ４はインバータである。
ＰＭＯＳＰ６、Ｐ７、Ｐ８は、ＶＣＣ端子とＶＧ１端子の間に直列に接続され、ＰＭＯＳＰ３、Ｐ４間にはＣＰ３Ｃ端子、ＰＭＯＳＰ７、Ｐ８間にはＣＰ４Ｃ端子が接続されている。また、ＰＭＯＳＰ６、Ｐ７、Ｐ８のソース−ドレイン間には、逆流防止用のダイオードＤ４、Ｄ５、Ｄ６がそれぞれ並列に接続されている。
ＰＭＯＳＰ９、Ｐ１０のソースはＶＤＤ端子と接続され、ＮＭＯＳＮ３、Ｎ４のソースは接地（ＶＳＳ）される。また、ＰＭＯＳＰ９のドレインはＮＭＯＳＮ３のドレインと接続されるとともに、ＣＰ３端子と接続される。ＰＭＯＳＰ１０のドレインは、ＮＭＯＳＮ４のドレインと接続されるとともに、ＣＰ４端子と接続される。

コンセンサＣ４は、ＣＰ３Ｃ端子とＣＰ３端子の間に接続され、コンデンサＣ５は、ＣＰ４Ｃ端子とＣＰ４端子の間に接続される。また、コンデンサＣ６は、ＶＧ２端子と接地（ＶＳＳ）間に接続される。
なお、ＰＭＯＳＰ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０のゲートには、制御回路２２０からのクロックＣＬＫに応じて、ゲートをオンさせる電圧がそれぞれ印加される。
この、チャージポンプ回路２０４は、チャージポンプ回路２０２の入力の電圧ＶＣＣを電圧ＶＤＤに変えただけである。よって、チャージポンプ回路２０２と同様の動作を行うことで、ＶＤＤ＋２ＶＤＤ＝３ＶＤＤが電圧ＶＧ２として出力される。

以上、説明したように、従来の電源回路はチャージポンプ回路２０２、２０４を用いてＤＭＯＳ構造のＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＨ２を駆動し、電圧ＶＣＣを降圧した電圧ＶＤＤを得る降圧モード、または電圧ＶＣＣを昇圧した電圧ＶＤＤを得る昇圧モードを行っていた。
特開２００４−１２０９４０号公報

図１１に示す従来の昇降圧型の電源回路では、出力電圧を得る際の効率を上げるため、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２の４個に対してＤＭＯＳ構造のＮＭＯＳを使用している。ＤＭＯＳ構造では、耐圧以下のできるだけ高いゲート電圧を印加することでオン抵抗を非常に小さくできるが、入力電圧または出力電圧をそのまま印加して駆動することができず、入力電圧および出力電圧より高い昇圧電圧が必要である。そこでチャージポンプ回路２０２の昇圧動作によって発生した電圧ＶＧ１を、プリ回路２１０、２１４を介して、ＮＭＯＳＮＨ１、ＮＬ１のゲートに印加することでＮＭＯＳＮＨ１、ＮＬ１を駆動していた。また、チャージポンプ回路２０４の昇圧動作によって発生した電圧ＶＧ２を、プリ回路２１２、２１６を介して、ＮＭＯＳＮＨ２、ＮＬ２のゲートに印加することでＮＭＯＳＮＨ２、ＮＬ２を駆動していた。

従って、従来の電源回路では、電源回路における電力消費量の大きさにかかわらず、ＤＭＯＳ構造の４個のＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２、および、チャージポンプ回路２０２、２０４を駆動して電力を消費していた。

電源回路内で、例えば５ｍＷの電力が消費される場合、電源回路の入力側における電力（以下、入力電力と称す）が１００ｍＷとすると、電源回路の出力側における電力（以下、出力電力と称す）は９５ｍＷとなる。このときの効率（η１）は、
η１＝９５／１００×１００＝９５（％）
である。ところが、電源回路内で同様に５ｍＷの電力が消費され、入力電力が、例えば１５ｍＷの場合、出力電力は１０ｍＷとなる。このときの効率（η２）は、
η２＝１０／１５×１００≒６６．７（％）
であり、η１に比べて悪化する。

このように、従来の昇降圧型の電源回路では、出力電力が所定の値より小さい場合（例えば、後者の１０ｍＷ）にも、チャージポンプ回路２０２、２０４、およびＤＭＯＳ構造のＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２を駆動して電力を消費するので、出力電力が所定の値より大きい場合（例えば、前者の９５ｍＷ）に比べて効率が悪化するという問題点があった。

本発明は、後者のように出力電力が所定の値より小さい場合の効率を改善することができる電源回路を提供することを目的とする。

本発明に係る主たる発明は、入力電圧がドレインに印加され、前記入力電圧より高いゲート電圧でオンする第１のＮ型ＭＯＳＦＥＴと、前記第１のＮ型ＭＯＳＦＥＴと直列接続されるとともに、ダイオードと並列接続される第２のＮ型ＭＯＳＦＥＴと、前記第１のＮ型ＭＯＳＦＥＴと並列接続されるスイッチング素子と、前記第１のＮ型ＭＯＳＦＥＴの前記ゲート電圧を得るための昇圧電圧を発生する昇圧電圧発生回路と、前記昇圧電圧に基づいて前記第１のＮ型ＭＯＳＦＥＴを前記第２のＮ型ＭＯＳＦＥＴとスイッチングすることによって、前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴの接続点からコイルを介して前記入力電圧を降圧した前記出力電圧を得る第１のモード、または、前記昇圧電圧に関わらず前記スイッチング素子をスイッチングするとともに、前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴをオフすることによって、前記接続点から前記コイルを介して前記入力電圧を降圧した前記出力電圧を得る第２のモードを選択的に実行する制御回路と、を備えたことを特徴とする。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、通常の消費電力の第１のモード、または第１のモードより消費電力の小さい第２のモードを選択的に実行することで電源回路の効率を改善することができる。

＝＝＝全体構成＝＝＝
図１は、本発明の電源回路の構成を示すブロック図である。本発明の電源回路は、チャージポンプ回路２、４、プリ回路１０、１２、１４、１６、制御回路２０、インバータ６、８、コイルＬとＨブリッジを形成するＮＭＯＳＮＨ１（請求項１の『第１のＮ型ＭＯＳＦＥＴ』）、ＮＭＯＳＮＨ２（請求項５の『第１のＮ型ＭＯＳＦＥＴ』）、ＮＭＯＳＮＬ１（請求項１の『第２のＮ型ＭＯＳＦＥＴ』）、ＮＭＯＳＮＬ２（請求項５の『第２のＮ型ＭＯＳＦＥＴ』）、ＨブリッジにおけるコイルＬより紙面下側のＮＭＯＳＮＬ１、ＮＬ２に対する駆動電圧を発生する下側駆動レギュレータ５、を備えている。

また、チャージポンプ回路２０２、２０４を使用せずにオン、オフできるスイッチング素子、例えばエンハンスメント型のＰ型ＭＯＳＦＥＴ（以下、ＰＭＯＳとする）ＰＨ１（請求項１の『スイッチング素子』）および、エンハンスメント型のＮＭＯＳＮＬ３（請求項５の『スイッチング素子』）を備えている。

なお、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２は、ＤＭＯＳ構造のＮＭＯＳであり、耐圧以下の範囲で、出来るだけ高いゲート電圧を印加することでオン抵抗を非常に小さくすることができる。また、ＰＭＯＳＰＨ１、ＮＭＯＳＮＬ３以外に、チャージポンプ回路２０２、２０４を使用せずにオン、オフできるスイッチング素子、例えば、ＤＭＯＳ構造のＰＭＯＳ、ＮＭＯＳ、あるいは、バイポーラトランジスタ（ＰＮＰ型、ＮＰＮ型）を用いてもよい。

なお、図１に示す電源回路においてコイルＬ、コンデンサＣ１０、ショットキーダイオードＤＨ１、ＤＬ２以外は、例えば集積化されている。
チャージポンプ回路２（請求項１の『昇圧電圧発生回路』）は、電圧ＶＣＣ、電圧ＶＤＤ、クロックＣＬＫに基づいて電圧ＶＧ１（例えば、ＶＣＣ＋２ＶＤＤ）を発生して出力する。
チャージポンプ回路４（請求項５の『昇圧電圧発生回路』）は、電圧ＶＤＤ、クロックＣＬＫに基づいて電圧ＶＧ２（例えば、３ＶＤＤ）を発生して出力する。

プリ回路１０は、ＮＭＯＳＮＨ１を駆動するための回路であり、制御回路２０から出力されるＳ１信号およびモード選択信号に応じて、電圧ＶＧ１をＮＭＯＳＮＨ１のゲートに印加する。
プリ回路１２は、ＮＭＯＳＮＨ２を駆動するための回路であり、制御回路２０から出力されるＳ２信号およびモード選択信号に応じて、電圧ＶＧ２をＮＭＯＳＮＨ２のゲートに印加する。

プリ回路１４は、ＮＭＯＳＮＬ１を駆動するための回路であり、インバータ６の出力信号およびモード選択信号に応じて、電圧ＶＧＲをＮＭＯＳＮＬ１のゲートに印加する。
プリ回路１６は、ＮＭＯＳＮＬ２を駆動するための回路であり、インバータ８の出力信号およびモード選択信号に応じて、電圧ＶＧＲをＮＭＯＳＮＬ２のゲートに印加する。

ここで、モード選択信号は、通常モードと省電力モードを選択するための信号である。例えば、モード選択信号が“ＨＩＧＨ”の場合、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２がオン、オフすることで昇降圧を行う通常モードが選択され、モード選択信号が“ＬＯＷ”の場合、ＰＭＯＳＰＨ１、ＮＭＯＳＮＬ３がオン、オフすることで昇降圧を行う省電力モードが選択される。また、Ｓ１信号はＮＭＯＳＮＨ１、ＮＬ１をスイッチングするための信号であり、Ｓ２信号はＮＨ２、ＮＬ２をスイッチングするための信号である。また、Ｓ３信号はＰＭＯＳＰＨ１をスイッチングするための信号であり、Ｓ４信号はＮＭＯＳＮＬ３をスイッチングするための信号である。

制御回路２０は、電圧ＶＧ１および電圧ＶＧ２を発生するためのクロックＣＬＫをチャージポンプ回路２およびチャージポンプ回路４に出力する。また、制御回路２０は、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２を用いて昇圧または降圧を行う通常モード（『第１のモード』）、または、チャージポンプ回路２０２、２０４を使用せずオン、オフできるＰＭＯＳＰＨ１およびＮＭＯＳＮＬ３と、ショットキーダイオードＤＨ１、ＤＬ２を用いて昇圧または降圧を行う省電力モード（『第２のモード』）をモード選択信号に応じて選択するモード選択回路３０（『選択回路』）を備えている。

下側駆動レギュレータ５は、チャージポンプ回路２の出力電圧ＶＧ１を所定の電圧ＶＧＲ（例えば、３．５Ｖ）に変更し、プリ回路１４、１６に出力する。
インバータ６は、制御回路２０から出力されるＳ１信号を反転させ、プリ回路１４に出力する。
インバータ８は、制御回路２０から出力されるＳ２信号を反転させ、プリ回路１６に出力する。

また、ＮＭＯＳＮＨ１のドレインには電圧ＶＣＣが印加され、ソースはＮＭＯＳＮＬ１のドレインと接続されている。ＮＭＯＳＮＬ１のソースは、接地（ＶＳＳ）される。ＮＭＯＳＮＨ２のドレインは電圧ＶＤＤが印加され、ＮＭＯＳＮＨ２のソースはＮＭＯＳＮＬ２のドレインと接続されている。ＮＭＯＳＮＬ２のソースは、接地（ＶＳＳ）される。さらに、ＰＭＯＳＰＨ１はＮＭＯＳＮＨ１と並列接続され、ＮＭＯＳＮＬ３はＮＭＯＳＮＬ２と並列接続されている。また、出力電圧となる電圧ＶＤＤの端子にはコンデンサＣ１０の非接地側の電極が接続され、ＮＭＯＳＮＬ１には、外付けのショットキーダイオードＤＬ２が並列接続され、ＮＭＯＳＮＨ２には外付けのショットキーダイオードＤＨ１が並列接続されている。
コイルＬは、ＳＷ１端子とＳＷ２端子間に接続される。

以上の構成の電源回路で、通常モードまたは省電力モードが選択的に実行される。
通常モードでは、チャージポンプ２から出力される電圧ＶＧ１がＳ１信号およびモード選択信号に応じてＮＭＯＳＮＨ１に印加され、下側駆動レギュレータ５から出力される電圧ＶＧＲがＳ１信号およびモード選択信号に応じて、ＮＭＯＳＮＬ１に印加される。また、チャージポンプ４から出力される電圧ＶＧ２がＳ２信号およびモード選択信号に応じてＮＭＯＳＮＨ２に印加され、下側駆動レギュレータ５から出力される電圧ＶＧＲがＳ２信号およびモード選択信号に応じてＮＭＯＳＮＬ２に印加される。そして、電圧ＶＣＣが電圧ＶＤＤより低く、昇圧を行うことで電圧ＶＤＤを得る場合では、ＮＭＯＳＮＨ１が常にオン、ＮＭＯＳＮＬ１が常にオフとなりＮＭＯＳＮＨ２、ＮＬ２が適宜のタイミングで交互にオン、オフする。一方、電圧ＶＣＣが電圧ＶＤＤより高く、降圧を行うことで電圧ＶＤＤを得る場合では、ＮＭＯＳＮＨ２が常にオン、ＮＭＯＳＮＬ２が常にオフとなり、ＮＭＯＳＮＨ１とＮＭＯＳＮＬ１が適宜のタイミングで交互にオン、オフする。

一方、省電力モードでは、昇圧モードを実行する場合にＰＭＯＳＰＨ１がＳ３信号によって常にオンとなり、ＮＭＯＳＮＬ３がＳ４信号に応じて適宜のタイミングでオン、オフする。また降圧を実行する場合にＰＭＯＳＰＨ１がＳ３信号に応じて適宜のタイミングでオン、オフし、ＮＭＯＳＮＬ３がＳ４信号によってオフする。

このように、本発明の電源回路では、制御回路２０から出力されるＳ１信号、Ｓ２信号によって、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２がオン、オフする通常モード、またはＳ３信号、Ｓ４信号によってＰＭＯＳＰＨ１、ＮＭＯＳＮＬ３がオン、オフする省電力モードがモード選択信号に応じて選択的に実行される。

＝＝＝プリ回路１０の構成＝＝＝
図２は、プリ回路１０の構成を示すブロック図である。プリ回路１０は、制御回路２０の出力のＳ１信号を反転するインバータ２１と、インバータ２１の出力とモード選択信号の論理積の否定を出力するＮＡＮＤ回路２３と、ＮＡＮＤ回路２３の出力を電圧ＶＧ１の電圧レベルに応じた大きさに変更して出力するレベルシフト回路２２と、ＰＭＯＳＭＰ１と、ＮＭＯＳＭＮ１と、を備えている。なお、ＰＭＯＳＭＰ１とＮＭＯＳＭＮ１はインバータである。

ＰＭＯＳＭＰ１のソースはチャージポンプ回路２の出力と接続され、ドレインはＮＭＯＳＭＮ１のドレインと接続されるとともにプリ回路１０の出力となっている。ＮＭＯＳＭＮ１のソースは接地（ＶＳＳ）される。なお、ＰＭＯＳＭＰ１およびＮＭＯＳＭＮ１のゲートにはレベルシフト回路２２から出力される電圧が印加される。

次に、プリ回路１０の動作について説明する。

≪モード選択信号が“ＨＩＧＨ”の場合≫
モード選択信号が“ＨＩＧＨ”で、Ｓ１信号が“ＨＩＧＨ”すなわちインバータ２１の出力が“ＬＯＷ”の場合は、ＮＡＮＤ回路２３の出力が“ＨＩＧＨ”となる。そして、レベルシフト回路２２で変換された“ＨＩＧＨ”を示す電圧によってＮＭＯＳＭＮ１がオンとなり、ＰＭＯＳＭＰ１がオフとなる。したがって、この場合、プリ回路１０の出力は“ＬＯＷ”となり、ＮＭＯＳＮＨ１はオフとなる。

また、モード選択信号が“ＨＩＧＨ”でＳ１信号が“ＬＯＷ”すなわちインバータ２１の出力が“ＨＩＧＨ”の場合は、ＮＡＮＤ回路２３の出力が“ＬＯＷ”となる。そして、レベルシフト回路２２で変換された“ＬＯＷ”を示す電圧によってＮＭＯＳＭＮ１がオフとなり、ＰＭＯＳＭＰ１がオンとなる。したがって、この場合、プリ回路１０の出力は“ＨＩＧＨ”となり、ＮＭＯＳＮＨ１はオンとなる。

≪モード選択信号が“ＬＯＷ”の場合≫
モード選択信号が“ＬＯＷ”の場合、Ｓ１信号の“ＨＩＧＨ”または“ＬＯＷ”にかかわらずＮＡＮＤ回路２３の出力が“ＨＩＧＨ”となる。そして、レベルシフト回路２２で変換された“ＨＩＧＨ”を示す電圧によってＰＭＯＳＭＰ１がオフ、ＮＭＯＳＭＮ１がオンとなる。したがって、この場合、プリ回路１０の出力は、“ＬＯＷ”となり、ＮＭＯＳＮＨ１はオフとなる。
なお、プリ回路１２、１４、１６は、プリ回路１０と同様の構成とする。

以上の構成のプリ回路１０、１２、１４、１６とすることで、省電力モードの時、すなわちモード選択信号が“ＬＯＷ”の時にはＮＭＯＳＮＨ１、ＮＬ１、ＮＨ２、ＮＬ２は全てオフとなる。また、通常モードの時、すなわちモード選択信号が“ＨＩＧＨ”の時にはＮＭＯＳＮＨ１、ＮＬ１、ＮＨ２、ＮＬ２は、Ｓ１信号またはＳ２信号に応じてオン、オフする。

＝＝＝制御回路２０の構成＝＝＝
図３は、制御回路２０の構成を示すブロック図である。制御回路２０は、エラーアンプ４２、コンパレータ４４、４６、昇圧用発振器４８、降圧用発振器５０、コンデンサＣ１２、抵抗Ｒ２、Ｒ３、Ｒ４、モード選択回路３０を備えている。
抵抗Ｒ２および抵抗Ｒ３は、電圧ＶＤＤと接地（ＶＳＳ）間に直列に接続され、電圧ＶＤＤを抵抗分割する。例えば、電圧ＶＤＤが２．５Ｖで抵抗Ｒ２、Ｒ３が等しい抵抗値である場合、抵抗Ｒ２および抵抗Ｒ３の接続点に現れる電圧は１．２５Ｖとなる。

エラーアンプ４２の−（反転入力）端子には、抵抗Ｒ２と抵抗Ｒ３の接続部の電圧が印加されるとともに、エラーアンプ４２の出力が、直列接続された抵抗Ｒ４と積分用コンデンサＣ１２を介して帰還される。エラーアンプ４２の＋（非反転入力）端子には、基準電圧Ｖｒｅｆとして、例えば１．２５Ｖが印加される。そして、エラーアンプ４２は、基準電圧Ｖｒｅｆと、出力段から抵抗Ｒ４と積分用コンデンサＣ１２を介して帰還された帰還電圧と、を比較し、その誤差を増幅した誤差信号を出力する。

コンパレータ４４の−（反転入力）端子には、誤差信号が入力され、＋（非反転入力）端子には、降圧用発振器５０から出力される降圧用三角波が入力される。そして、コンパレータ４４は、誤差信号と降圧用三角波との大小比較を行い、その結果を出力する。
コンパレータ４６の−（反転入力）端子には、昇圧用発振器４８から出力される昇圧用三角波が入力され、＋（非反転入力）端子には誤差信号が入力される。そして、コンパレータ４６は、誤差信号と昇圧用三角波との大小比較を行い、その結果を出力する
モード選択回路３０は、モード選択信号に応じて通常モードまたは省電力モードを選択する。通常モードが選択された場合には、コンパレータ４４の出力がＳ１信号としてモード選択回路３０から出力され、コンパレータ４６の出力がＳ２信号としてモード選択回路３０から出力される。
一方、省電力モードが選択された場合には、コンパレータ４４の出力がＳ３信号としてモード選択回路３０から出力され、コンパレータ４６の出力がＳ４信号としてモード選択回路３０から出力される。

図４は、昇圧用発振器４８から出力される昇圧用三角波と、降圧用発振器５０から出力される降圧用三角波と、誤差信号と、の関係の一例を説明するための図である。図４に示すように昇圧用発振器４８で発生される昇圧用三角波と降圧用発振器５０で発生される降圧用三角波は電圧レベルが異なる。

≪誤差信号が降圧用三角波と交差する値の場合：降圧モード≫
コンパレータ４４は、誤差信号が降圧用三角波より大である期間に“ＬＯＷ”に相当する電圧を、また誤差信号が降圧用三角波より小である期間に“ＨＩＧＨ”に相当する電圧を出力する。この“ＨＩＧＨ”と“ＬＯＷ”の期間の比に応じてＮＭＯＳＮＨ１、ＮＭＯＳＮＬ１、またはＰＭＯＳＰＨ１は、スイッチング動作を行う。
このスイッチング動作において、電圧ＶＤＤが高くなると誤差信号の電圧レベルが低くなり、コンパレータ４４の出力の“ＨＩＧＨ”の期間が長くなる。したがって、ＮＭＯＳＮＨ１またはＰＭＯＳＰＨ１のオフする期間が長くなり電圧ＶＤＤは低くなる。一方、電圧ＶＤＤが低くなると誤差信号の電圧レベルが高くなり、コンパレータ４４の出力の“ＨＩＧＨ”の期間が短くなる。したがって、ＮＭＯＳＮＨ１またはＰＭＯＳＰＨ１のオフする期間が短くなり電圧ＶＤＤは高くなる。
また、誤差信号は、常に昇圧用三角波より小となる。よってコンパレータ４６は“ＬＯＷ”に相当する電圧を出力する。

≪誤差信号が昇圧用三角波と交差する値の場合：昇圧モード≫
コンパレータ４６は、誤差信号が昇圧用三角波より大である期間に“ＨＩＧＨ”に相当する電圧を出力し、誤差信号が昇圧用三角波より小である期間に“ＬＯＷ”に相当する電圧を出力する。この“ＨＩＧＨ”と“ＬＯＷ”の期間の比に応じてＮＭＯＳＮＨ２、ＮＬ２、またはＮＭＯＳＮＨ３は、スイッチング動作を行う。
また、誤差信号は、常に降圧用三角波より大となる。よってコンパレータ４４は“ＬＯＷ”に相当する電圧を出力する。

＝＝＝モード選択回路３０の一例＝＝＝
図５は、モード選択回路３０の構成の一例を示す図である。
図５に示すモード選択回路３０では、モード選択信号として外部（例えばマイコン）から入力される外部コマンドを用いる。例えば、出力電力が大きい場合（例えば９５ｍＷ）、外部コマンドに通常モードを示す“ＨＩＧＨ”が入力され、出力電力が小さい場合（例えば１０ｍＷ）、外部コマンドに省電力モードを示す“ＬＯＷ”が入力される。
モード選択回路３０は、コンパレータ４４の出力信号と外部コマンドの信号との論理和をＳ３信号として出力するＯＲ回路３２と、外部コマンドの信号を反転するインバータ３６と、コンパレータ４６の出力とインバータ３６の出力との論理積をＳ４信号として出力するＡＮＤ回路３４と、を有している。

次に、モード選択回路３０の動作について説明する。
コンパレータ４４からの出力は、Ｓ１信号としてＮＭＯＳＮＨ１、ＮＬ１に出力されるとともに、ＯＲ回路３２に入力される。また、外部コマンドもＯＲ回路３２に入力され、コンパレータ４４からの出力と外部コマンドとの論理和がＳ３信号として出力される。このとき、外部コマンドが通常モードを示す“ＨＩＧＨ”の場合、コンパレータ４４の出力にかかわらず、Ｓ３信号は“ＨＩＧＨ”となる。よって、ＰＭＯＳＰＨ１はオフとなる。一方、外部コマンドが省電力モードを示す“ＬＯＷ”の場合、ＰＭＯＳＰＨ１は、コンパレータ４４の出力に応じて、オン、オフする。

次に、コンパレータ４６からの出力は、Ｓ２信号としてＮＭＯＳＮＨ２、ＮＬ２に出力されるとともに、ＡＮＤ回路３４に入力される。また、外部コマンドがインバータ３６を介してＡＮＤ回路３４に入力される。そして、コンパレータ４６からの出力とインバータ３６の出力との論理積がＳ４信号として出力される。このとき、外部コマンドが通常モードを示す“ＨＩＧＨ”の場合、コンパレータ４６の出力にかかわらず、Ｓ４信号は“ＬＯＷ”となる。よって、ＮＭＯＳＮＬ３はオフとなる。一方、外部コマンドが省電力モードを示す“ＬＯＷ”の場合、ＮＭＯＳＮＬ３は、コンパレータ４６の出力に応じて、オン、オフする。
この外部コマンドによる通常モードまたは省電力モードの選択はユーザーが手動で選択するようにしてもよい。

なお、制御回路２０は電圧ＶＧ１、ＶＧ２を発生するためのクロックＣＬＫをチャージポンプ回路２、４に出力している。モード選択回路３０で省電力モードが選択された場合に、このクロックＣＬＫの出力を止めるようにすることで、チャージポンプ回路２、４の動作を停止させることができ、効率をさらに改善することができる。

＝＝＝通常モードの動作＝＝＝
通常モードでは、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２のスイッチングが行われ、ＰＭＯＳＰＨ１、ＮＭＯＳＮＬ３はオフとなる。
以下、昇圧および降圧を行う場合について説明する。

≪昇圧モード≫
入力される電圧ＶＣＣより高い電圧ＶＤＤを出力する場合、昇圧モードを実行する。このとき制御回路２０から出力されるＳ１信号によってＮＭＯＳＮＨ１は常にオン、ＮＭＯＳＮＬ１は常にオフとなる。
一方、Ｓ２信号によってＮＭＯＳＮＨ２、ＮＬ２は、交互にオン、オフのスイッチングを行う。よって電圧ＶＤＤは昇圧される。

≪降圧モード≫
入力される電圧ＶＣＣより低い電圧ＶＤＤを出力する場合、降圧モードを実行する。このとき制御回路２０から出力されるＳ２信号によってＮＭＯＳＮＨ２は常にオン、ＮＭＯＳＮＬ２は常にオフとなる。なお、通常モードなのでＰＭＯＳＰＨ１、ＮＭＯＳＮＬ３は常にオフとなる。
一方、Ｓ１信号によってＮＭＯＳＮＨ１、ＮＬ１は、交互にオン、オフのスイッチングを行う。よって電圧ＶＤＤは降圧される。

＝＝＝省電力モードの動作＝＝＝
省電力モードでは、４つあるプリ回路１０、１２、１４、１６の出力すべてが“ＬＯＷ”となり、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２はオフとなる。そしてＳ３信号およびＳ４信号によってＰＭＯＳＰＨ１またはＮＭＯＳＮＬ３のスイッチングが行われる。以下、図６および図７を用いて昇圧および降圧を行う場合について説明する。

≪昇圧モード≫
図６（ａ）、（ｂ）は、省電力モードにおいて入力電圧を昇圧した出力電圧を得る場合について説明するための図である。このときＰＭＯＳＰＨ１はＳ３信号によって常にオンとなり、ＮＭＯＳＮＬ３は、Ｓ４信号によって適宜のタイミングでオン、オフするスイッチング動作を行う。以下、図６を用いて省電力モードの昇圧モードについて説明する。

図６（ｂ）のｔａ′からｔｂ′の期間では、ＮＭＯＳＮＬ３がオフとなり、図６（ａ）のＶＣＣ端子→ＰＭＯＳＰＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ショットキーダイオードＤＨ１→ＶＤＤ端子の破線で示す経路で電流が流れ、コンデンサＣ１０に電荷が蓄積される、よって電圧ＶＤＤは昇圧される。
次に、図６（ｂ）のｔｂ′からｔｃ′の期間では、ＮＭＯＳＮＬ３がオンとなり、図６（ａ）のＶＣＣ端子→ＰＭＯＳＰＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＮＭＯＳＮＬ３→接地端子（ＶＳＳ）の実線で示す経路で電流が流れる。電圧ＶＤＤは、コンデンサＣ１０に蓄積された電荷が保持されている間では、一定の電圧となる。なお、コンデンサＣ１０が電荷を保持出来る期間を経過した場合や、電圧ＶＤＤに負荷が接続されている場合には、電圧ＶＤＤは徐々に降圧される。
続いて、図６（ｂ）のｔｃ′からｔｄ′の期間では、ＮＭＯＳＮＬ３がオフとなる。このとき、電圧ＶＤＤが電圧ＶＣＣ以上であっても、切り替わりからしばらくの間、コイルＬはＳＷ１端子からＳＷ２端子に電流を流そうとする。そのため、ＳＷ１端子側からＳＷ２端子側に電流が流れ電圧ＶＤＤは昇圧する。
以下、同様にＮＭＯＳＮＬ２を所定のタイミングでスイッチングを繰り返すことによって、電圧ＶＣＣを昇圧した電圧ＶＤＤ（例えば２．５Ｖ）を得ることができる。

≪降圧モード≫
図７（ａ）、（ｂ）は、省電力モードにおいて入力電圧を降圧した出力電圧を得る場合について説明するための図である。このときＮＭＯＳＮＬ３はＳ４信号によって常にオフとなり、ＰＭＯＳＰＨ１は、Ｓ３信号によって適宜のタイミングでオン、オフするスイッチング動作を行う。以下、図７を用いて省電力モードの降圧モードについて説明する。

図７（ｂ）のｔｅ′からｔｆ′の期間ではＰＭＯＳＰＨ１がオンとなり、図７（ａ）のＶＣＣ端子→ＰＭＯＳＰＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ショットキーダイオードＤＨ１→ＶＤＤ端子の実線の経路で電流が流れコンデンサＣ１０に電圧が保持される。よって電圧ＶＤＤは昇圧される。

次に図７（ｂ）のｔｆ′からｔｇ′の期間では、ＰＭＯＳＰＨ１がオフとなる。この切り替わりからしばらくの間、コイルＬはＳＷ１端子側からＳＷ２端子側に電流を流し続けようとする。よって、図７（ａ）の破線で示すように接地端子（ＶＳＳ）→ショットキーダイオードＤＬ２→ＳＷ１端子→コイルＬ→ＳＷ２端子→ショットキーダイオードＤＨ１→電圧ＶＤＤの経路の電流が流れ、緩やかに電圧ＶＤＤは昇圧される。その後、電圧ＶＤＤの昇圧は止まり、電圧端子ＶＤＤ側に設けられた負荷に流れる電流、および、ショットキーダイオードＤＨ１、ＤＬ２の漏れ電流によって電圧ＶＤＤは降圧される。

図７（ｂ）のｔｇ′からｔｈ′の期間では、再度ＰＭＯＳＰＨ１がオンする。従って図７（ａ）のＶＣＣ端子→ＰＭＯＳＰＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ショットキーダイオードＤＨ１→ＶＤＤ端子の実線の経路で電流が流れ、電圧ＶＤＤは昇圧される。

以下、同様に所定のタイミングでＰＭＯＳＰＨ１のスイッチングを繰り返すことによって、電圧ＶＣＣを降圧した電圧ＶＤＤ（例えば２．５Ｖ）を得ることができる。

図８は、通常モードと省電力モードについての、出力電力の大きさと効率の関係の一例を示す図である。横軸は電源回路からの出力電力の大きさであり、縦軸は電源回路の効率である。出力電力が図中のａより大きい場合には通常モードのほうが省電力モードより効率が良いが、出力電力がａより小さい場合には省電力モードのほうが通常モードより効率が良くなる。したがって、ａを基準として通常モードと省電力モードを切り替えることで、出力電力がａより小さい場合にも電源回路の効率を改善することができる。

以上、説明したように、出力電力が、例えば図８のaより大きい場合にはチャージポンプ回路２、４およびＤＭＯＳ構造のＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２を駆動することで昇圧または降圧を行う通常モードを実行し、出力電力が、例えば図８のaより小さい場合にはＰＭＯＳＰＨ１、ＮＭＯＳＮＬ３、および外付けのショットキーダイオードＤＬ２、ＤＨ１によって昇圧または降圧を行う省電力モードを実行する。このように、出力電力の大きさで通常モードまたは省電力モードを選択して実行することで、図８のａより小さい出力電力における電源回路の効率を改善することができる。

＝＝＝その他の実施の形態＝＝＝
図９（ａ）、（ｂ）は、本発明の第２の実施の形態におけるモード選択方法を説明するための図である。この第２の実施の形態では、電圧ＶＤＤから出力される負荷電流とセンス抵抗によって発生する電圧の大きさに応じてモード選択信号を発生する。なお図９（ａ）はアンプを使用する場合の一例であり、図９（ｂ）はアンプを使用しない場合の一例である。以下、センス抵抗ＲＳの抵抗値をＲＳ、負荷Ｚに流れる負荷電流をＩＯＵＴとする。また、Ｖｒｅｆ１、Ｖｒｅｆ３は所定の基準電圧である。

図９（ａ）に示すアンプ７０の＋端子には電圧“ＶＤＤ−ＲＳ×ＩＯＵＴ”が印加され、アンプ７０の−端子には電圧ＶＤＤが印加される。そしてアンプ７０は、その差電圧を増幅する。また、コンパレータ７２の＋（非反転入力）端子にはアンプ７０から出力される電圧が印加され、コンパレータ７２の−（反転入力）端子には基準電圧Ｖｒｅｆ１が印加される。そしてコンパレータ７２はその両入力の大小比較の結果を出力する。インバータ７４はコンパレータ７２の出力を反転しモード選択信号として出力する。なお、アンプ７０、コンパレータ７２、インバータ７４は、検出回路３１を構成する。

次に、図９（ａ）に示す回路のモード選択信号発生の動作について説明する。
アンプ７０で、センス抵抗ＲＳの両端の電圧の差電圧が増幅される。アンプ７０の出力電圧は、コンパレータ７２で基準電圧Ｖｒｅｆ１と大小が比較される。比較の結果、アンプ７０の出力電圧の方が基準電圧Ｖｒｅｆ１より大きい場合、すなわち負荷電流ＩＯＵＴによってセンス抵抗ＲＳに発生する電圧が所定の値より小さい場合には、コンパレータ７２の出力は“ＨＩＧＨ”となる。そして、コンパレータ７２の出力がインバータ７４を介することでモード選択信号は、省電力モードを示す“ＬＯＷ”となる。

逆にアンプ７０の出力電圧の方が基準電圧Ｖｒｅｆ１より小さい場合、すなわち負荷電流ＩＯＵＴによってセンス抵抗ＲＳに発生する電圧が所定の値より大きい場合には、コンパレータ７２の出力は“ＬＯＷ”となる。そして、コンパレータ７２の出力がインバータ７４を介することでモード選択信号は、通常モードを示す“ＨＩＧＨ”となる
また、アンプ７０を使用しない場合は、図９（ｂ）に示す構成でモード選択信号を発生することができる。
コンパレータ７６の＋（非反転入力）端子には電圧“ＶＤＤ−Ｖｒｅｆ３”が印加され、コンパレータ７６の−（反転入力）端子には電圧“ＶＤＤ−ＲＳ×ＩＯＵＴ”が印加される。
電圧“ＶＤＤ−Ｖｒｅｆ３”が電圧“ＶＤＤ−ＲＳ×ＩＯＵＴ”より大きい場合、すなわち負荷電流ＩＯＵＴによってセンス抵抗ＲＳに発生する電圧が基準電圧Ｖｒｅｆ３より大きい場合には、コンパレータ７６の出力すなわちモード選択信号は、通常モードを示す“ＨＩＧＨ”となる。
一方、電圧“ＶＤＤ−Ｖｒｅｆ３”が電圧“ＶＤＤ−ＲＳ×ＩＯＵＴ”より小さい場合、すなわち負荷電流ＩＯＵＴによってセンス抵抗ＲＳに発生する電圧が基準電圧Ｖｒｅｆ３より小さい場合には、コンパレータ７６の出力すなわちモード選択信号は、省電力モードを示す“ＬＯＷ”となる。
このように負荷電流を検出するセンス抵抗ＲＳに発生する電圧（『発生電圧』）の大きさに応じて、通常モードまたは省電力モードを自動的に選択することができる。

次に、図１０は、本発明の第３の実施の形態におけるモード選択方法を説明するための図である。この第３の実施の形態では、ＮＭＯＳＮＬ２またはＮＭＯＳＮＬ３がオンとなるときに発生する電圧（『オン電圧』）の大きさに応じて、通常モードまたは省電力モードを自動的に選択する。

同図に示すアンプ８０は、ＳＷ２端子とＧＮＤ端子の電圧が印加され、その差電圧を増幅する。コンパレータ８２の＋（非反転入力）端子にはアンプ８０の出力電圧が印加され、−（反転入力）端子には所定の基準電圧Ｖｒｅｆ２が印加される。そして、コンパレータ８２は、その両入力の大小比較を行いその比較結果を出力する。タイミング制御ラッチ回路８４は、ＮＭＯＳＮＬ２またはＮＭＯＳＮＬ３がオンしているときにコンパレータ８２の出力を保持する。なお、アンプ８０、コンパレータ８２、タイミング制御ラッチ回路８４は、検出回路３２を構成する。

また、基準電圧Ｖｒｅｆ２は、省電力モードの時と通常モードの時では値が異なる基準電圧である。基準電圧の値を切り替えることで切り替えタイミングにヒステリシス特性を持たせている。ヒステリシス特性とは、一方のモードに切り替わったら他方のモードに戻りづらくなる特性である。
次に、モード選択回路３２の動作について説明する。

≪省電力モードから通常モードへの切り替え≫
省電力モードで昇圧を行う場合は、ＮＭＯＳＮＬ３がスイッチングし、ＮＭＯＳＮＬ２がオフとなっている。このとき省電力モードから通常モードに切り替える基準電圧Ｖｒｅｆ２は、“ＮＭＯＳＮＬ３のオン抵抗×Ｉｔｈ（切り替え電流）”によって設定される。

例えば、ＮＭＯＳＮＬ３のオン抵抗が１０Ωで、Ｉｔｈが１ｍＡ、アンプ８０のゲインを１０、基準電圧Ｖｒｅｆ２を１００ｍＶとすると、ＮＭＯＳＮＬ３に１ｍＡ以上の電流が流れたときに、アンプ８０の出力が１００ｍＶ以上になり、コンパレータ８２の出力は“ＨＩＧＨ”となる。
コンパレータ８２の出力は、ＮＭＯＳＮＬ３がオンしている期間にタイミング制御ラッチ回路８４で保持される。そしてタイミング制御ラッチ回路８４の出力が“ＨＩＧＨ”となったとき、モード選択信号は、通常モードを示す“ＨＩＧＨ”となる。

≪通常モードから省電力モードへの切り替え≫
通常モードで昇圧を行う場合は、ＮＭＯＳＮＬ２がスイッチングし、ＮＭＯＳＮＬ３がオフとなっている。このとき通常モードから省電力モードに切り替える基準電圧Ｖｒｅｆ２は、“ＮＭＯＳＮＬ２のオン抵抗×Ｉｔｈ（切替スレッシュ電流）”によって設定される。
例えば、ＮＭＯＳＮＬ２のオン抵抗が１Ωで、Ｉｔｈが１ｍＡ、アンプ８０のゲインを１０、基準電圧Ｖｒｅｆ２を１０ｍＶとすると、ＮＭＯＳＮＬ２に１ｍＡより小さい電流が流れたときに、アンプ８０の出力が１０ｍＶより小さくなり、コンパレータ８２の出力は“ＬＯＷ”となる。
コンパレータ８２の出力は、ＮＭＯＳＮＬ２がオンしている期間にタイミング制御ラッチ回路８４で保持される。そしてタイミング制御ラッチ回路８４の出力が“ＬＯＷ”となったとき、モード選択信号は、省電力モードを示す“ＬＯＷ”となる。
このようにＮＭＯＳＮＬ２またはＮＭＯＳＮＬ３がオンとなるときに発生する電圧の大きさに応じて、通常モードまたは省電力モードを自動的に選択することができる。

なお、コンパレータ８２に微小な電圧の比較を行う十分な能力がある場合には、アンプ８０を用いずに、ＳＷ２端子の電圧をコンパレータ８２の＋（非反転入力）端子に入力し、基準電圧Ｖｒｅｆ１との比較を行うことで、通常モードまたは省電力モードを選択してもよい。

また、降圧時に通常モードと省電力モードを選択する場合には、ＮＭＯＳＮＨ１とＰＭＯＳＰＨ１に発生する電圧、すなわち、ＶＣＣ端子の電圧とＳＷ１端子の電圧をアンプに入力し、以下、昇圧時と同様の動作を実行することで通常モードと省電力モードを自動的に選択することができる。

以上、説明したように、本発明の電源回路では、入力電圧ＶＣＣを降圧した出力電圧ＶＤＤを得る降圧モードで、通常モードと省電力モードの切り替えを行うことができ、省電力モードではチャージポンプ回路２を使用せずに駆動するＰＭＯＳＰＨ１がスイッチングすることで、出力電力が図８に示すａより小さい場合の効率を改善できる。また、省電力モード時にチャージポンプ回路２を停止することで電源回路の消費電力を小さくでき、さらに効率を改善することができる。

通常モードまたは省電力モードの選択において、モード選択回路３０を用いると、例えば、マイコンなどから出力電力に応じた外部コマンドの入力に応じて通常モードまたは省電力モードを選択することができる。また、モード選択回路３１を用いると、負荷Ｚに出力される負荷電流の大きさを検出するセンス抵抗ＲＳに発生する電圧の大きさに応じて、通常モードまたは省電力モードを自動的に選択することができる。さらに、モード選択回路３２を用いると、ＮＭＯＳＮＨ１とＰＭＯＳＰＨ１に発生する電圧値に応じて、通常モードまたは省電力モードを自動的に選択することができる。

また、通常モードで降圧を行う際においてＤＭＯＳ構造のＮＭＯＳＮＨ１、ＮＭＯＳＮＬ１が駆動することでオン抵抗を小さくでき、出力電力がａより大きい場合の効率を改善することができる。

また、入力電圧ＶＣＣを昇圧した出力電圧ＶＤＤを得る昇圧モードにおいても、通常モードと省電力モードの切り替えを行うことができ、省電力モードではチャージポンプ回路４を使用せずに駆動するＮＭＯＳＮＬ３がスイッチングすることで、出力電力がａより小さい場合の効率を改善できる。また、省電力モード時にチャージポンプ回路４を停止することで電源回路での消費電力を小さくでき、さらに効率を改善することができる。

通常モードまたは省電力モードの選択は、例えば、マイコンなどから出力電力に応じた外部コマンドを入力することによって行うことができる。また、負荷Ｚに出力される負荷電流の大きさを検出するセンス抵抗ＲＳに発生する電圧の大きさに応じて、通常モードまたは省電力モードを自動的に選択することができる。さらに、ＮＭＯＳＮＬ２とＮＭＯＳＮＬ３に発生する電圧値に応じて、通常モードまたは省電力モードを自動的に選択することができる。

また、通常モードで昇圧を行う際においてＤＭＯＳ構造のＮＭＯＳＮＨ２、ＮＭＯＳＮＬ２が駆動することでオン抵抗を小さくでき、出力電力がａより大きい場合の効率を改善することができる。

以上、本実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明の電源回路の構成を示すブロック図である。 本発明の電源回路のプリ回路の構成を示すブロック図である。 本発明の電源回路の制御回路の構成を示すブロック図である。 昇圧用三角波と、降圧用三角波と、誤差信号と、の関係の一例を説明するための図である。 本発明のモード選択回路の構成を示す図である。 省電力モードでの昇圧モードを説明するための図である。 省電力モードでの降圧モードを説明するための図である。 通常モードと省電力モードについての、出力電力の大きさと効率の関係の一例を示す図である。 本発明の第２の実施の形態におけるモード選択方法を説明するための図である。 本発明の第３の実施の形態におけるモード選択方法を説明するための図である。 従来の電源回路の構成を示すブロック図である。 昇圧モードを説明するための図である。 降圧モードを説明するための図である。 チャージポンプ回路の構成の一例を示すブロック図である。 チャージポンプ回路の動作を説明するためのタイムチャートである。 チャージポンプ回路の構成の一例を示すブロック図である。

符号の説明

２、４ チャージポンプ回路
６、８ インバータ
１０、１２、１４、１６ プリ回路
２０ 制御回路
２２ レベルシフト回路
３０ モード選択回路
３１、３２ 検出回路
４２ エラーアンプ
４４、４６ コンパレータ
４８ 昇圧用発振器
５０ 降圧用発振器

Claims (8)

1. 入力電圧がドレインに印加され、前記入力電圧より高いゲート電圧でオンする第１のＮ型ＭＯＳＦＥＴと、
   前記第１のＮ型ＭＯＳＦＥＴと直列接続されるとともに、ダイオードと並列接続される第２のＮ型ＭＯＳＦＥＴと、
   前記第１のＮ型ＭＯＳＦＥＴと並列接続されるスイッチング素子と、
   前記第１のＮ型ＭＯＳＦＥＴの前記ゲート電圧を得るための昇圧電圧を発生する昇圧電圧発生回路と、
   前記昇圧電圧に基づいて前記第１のＮ型ＭＯＳＦＥＴを前記第２のＮ型ＭＯＳＦＥＴとスイッチングすることによって、前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴの接続点からコイルを介して前記入力電圧を降圧した前記出力電圧を得る第１のモード、または、前記昇圧電圧に関わらず前記スイッチング素子をスイッチングするとともに、前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴをオフすることによって、前記接続点から前記コイルを介して前記入力電圧を降圧した前記出力電圧を得る第２のモードを選択的に実行する制御回路と、
   を、備えたことを特徴とする電源回路。
2. 前記制御回路は、
   前記第２のモードを実行する場合に、前記昇圧電圧発生回路の昇圧動作を停止させることを特徴とする請求項１に記載の電源回路。
3. 前記出力電圧に応じた負荷電流の検出抵抗に、前記負荷電流が流れたときの発生電圧を検出する検出回路を有し、
   前記検出回路は
   前記発生電圧が、前記所定の電圧より大きいときの前記検出回路の出力に従って前記第１のモードを選択する信号を出力し、前記発生電圧が、前記所定の電圧より小さいときの前記検出回路の出力に従って前記第２のモードを選択する信号を出力する、ことを特徴とする請求項１または２に記載の電源回路。
4. 前記第１のＮ型ＭＯＳＦＥＴまたは前記スイッチング素子が導通したときのオン電圧を検出する検出回路を有し、
   前記検出回路は、
   前記オン電圧が、前記所定の電圧より大きいときの前記検出回路の出力に従って前記第１のモードを選択する信号を出力し、前記オン電圧が、前記所定の電圧より小さいとき前記検出回路の出力に従って前記第２のモードを選択する信号を出力する、ことを特徴とする請求項１または２に記載の電源回路。
5. ダイオードと並列接続され、ドレインから出力される出力電圧より高いゲート電圧でオンする第１のＮ型ＭＯＳＦＥＴと、
   前記第１のＮ型ＭＯＳＦＥＴと直列接続され、接続点に入力電圧がコイルを介して印加される第２のＮ型ＭＯＳＦＥＴと、
   前記第２のＮ型ＭＯＳＦＥＴと並列接続されるスイッチング素子と、
   前記第１のＮ型ＭＯＳＦＥＴのゲート電圧を得るための昇圧電圧を発生する昇圧電圧発生回路と、
   前記昇圧電圧に基づいて前記第１のＮ型ＭＯＳＦＥＴを前記第２のＮ型ＭＯＳＦＥＴとスイッチングすることによって、前記入力電圧を昇圧した前記出力電圧を得る第１のモード、または、前記昇圧電圧に関わらず前記スイッチング素子をスイッチングするとともに、前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴをオフすることによって、前記入力電圧を昇圧した前記出力電圧を得る第２のモードを選択的に実行する制御回路と、
   を、備えたことを特徴とする電源回路。
6. 前記制御回路は、
   前記第２のモードを実行する場合に、前記昇圧電圧発生回路の昇圧動作を停止させることを特徴とする請求項５に記載の電源回路。
7. 前記出力電圧に応じた負荷電流の検出抵抗に、前記負荷電流が流れたときの発生電圧を検出する検出回路を有し、
   前記検出回路は、
   前記発生電圧が、前記所定の電圧より大きいときの前記検出回路の出力に従って前記第１のモードを選択する信号を出力し、前記発生電圧が、前記所定の電圧より小さいときの前記検出回路の出力に従って前記第２のモードを選択する信号を出力する、ことを特徴とする請求項５または６に記載の電源回路。
8. 前記第１のＮ型ＭＯＳＦＥＴまたは前記スイッチング素子が導通したときのオン電圧を検出する検出回路を有し、
   前記検出回路は、
   前記オン電圧が、前記所定の電圧より大きいときの前記検出回路の出力に従って前記第１のモードを選択する信号を出力し、前記オン電圧が、前記所定の電圧より小さいとき前記検出回路の出力に従って前記第２のモードを選択する信号を出力する、ことを特徴とする請求項５または６に記載の電源回路。
   
   

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