JP4266012B2 - Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路 - Google Patents

Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路 Download PDF

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Description

本発明は、ＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路に関するものである。
電流モード型ＤＣ−ＤＣコンバータは、ＯＮデューティが５０％を超えると、コイルに流れる電流の増加率（増加の傾斜角）が下がるため、ピーク電流検出時にノイズによる回路誤動作で、低調波発振を起こすことがある。このため、低調波発振の防止が要求されている。
図８は、電流モード型ＤＣ−ＤＣコンバータを示す回路図である。このＤＣ−ＤＣコンバータ１は、制御部２とコンバータ部とから構成される。コンバータ部は、ＮチャネルＭＯＳトランジスタで構成される出力用トランジスタＴ１と、ＮチャネルＭＯＳトランジスタで構成される同期整流用トランジスタＴ２と、ツェナーダイオードＤ１と、チョークコイルＬ１と、電流検出用抵抗Ｒｓと、平滑用コンデンサＣ１を備える。
制御部２の出力信号ＤＨ，ＤＬは相補信号であり、出力信号ＤＨが出力用トランジスタＴ１のゲートに入力され、出力信号ＤＬが同期整流用トランジスタＴ２のゲートに入力される。
出力用トランジスタＴ１のドレインに入力電圧Ｖｉが供給される。そして、出力信号ＤＨがＨレベルとなると出力用トランジスタＴ１がオンされて、チョークコイルＬ１及び電流検出用抵抗Ｒｓを介して出力電圧Ｖｏが出力される。また、出力信号ＤＬがＨレベルとなると、同期整流用トランジスタＴ２がオンされて、チョークコイルＬ１に蓄えられたエネルギーが出力電圧Ｖｏとして出力される。出力電圧Ｖｏは平滑用コンデンサＣ１により平滑される。
制御部２には、入力電圧Ｖｉが電源Ｖccとして供給される。制御部２の電圧増幅器３には、電流検出用抵抗Ｒｓの両端子電圧が入力される。そして、電圧増幅器３は電流検出用抵抗Ｒｓに流れる出力電流に基づいて電流検出用抵抗Ｒｓの両端子間に発生する電圧を増幅して比較器４に出力する。
制御部２の誤差増幅器５は、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分割した電圧と、基準電源ｅ１の出力電圧との差電圧を増幅して比較器４に出力する。基準電源ｅ１は、出力電圧Ｖｏが規格値に達したとき、抵抗Ｒ１，Ｒ２による分圧電圧と一致するように設定される。
比較器４は、電圧増幅器３の出力電圧と、誤差増幅器５の出力電圧を比較し、電圧増幅器３の出力電圧が誤差増幅器５の出力電圧より高くなるとＨレベルの出力信号をフリップフロップ回路（以下、ＦＦ回路）７のリセット端子Ｒに出力する。また、電圧増幅器３の出力電圧が誤差増幅器５の出力電圧より低いときにはＬレベルの出力信号をリセット端子Ｒに出力する。
ＦＦ回路７のセット端子Ｓには、発振器６から一定周波数のパルス信号が入力される。ＦＦ回路７はセット端子ＳにＨレベルの信号が入力されると、出力端子ＱからＨレベルの制御信号ＤＨを出力するとともに反転出力端子ＱバーからＬレベルの制御信号ＤＬを出力し、リセット端子ＲにＨレベルの信号が入力されると、Ｌレベルの制御信号ＤＨとＨレベルの制御信号ＤＬを出力する。
このように構成された制御部２は、発振器６の出力信号の立ち上がりに基づいて、一定周期で出力用トランジスタＴ１をオンさせる。出力用トランジスタＴ１がオンされると、チョークコイルＬ１及び電流検出用抵抗Ｒｓに流れる電流ＩＬが増大し電圧増幅器３の出力電圧が上昇する。そして、電圧増幅器３の出力電圧が誤差増幅器５の出力電圧より高くなると、ＦＦ回路７のリセット端子ＲにＨレベルの信号が出力されるため、出力用トランジスタＴ１がオフされ、同期整流用トランジスタＴ２がオンされて、チョークコイルＬ１に蓄えられたエネルギーが出力される。
上記のような出力用トランジスタのオン・オフ動作時に、出力電圧Ｖｏが低くなると、誤差増幅器５の出力電圧が高くなり、比較器４の出力信号がＨレベルとなるまでの時間が長くなるため、出力用トランジスタＴ１のオン時間が長くなる。また、出力電圧Ｖｏが高くなると、誤差増幅器５の出力電圧が低くなり、比較器４の出力信号がＨレベルとなるまでの時間が短くなるため、出力用トランジスタＴ１のオン時間が短くなる。このような動作により、出力用トランジスタＴ１は発振器６の出力信号周波数に基づいて一定周期でオンされ、出力用トランジスタＴ１がオフされるタイミングは、出力電流ＩＬの増大に基づいて決定される。そして、出力電圧Ｖｏの高低に基づいてそのタイミングが変化して、出力電圧Ｖｏが一定に維持される。
ところで、上記の電流モード型ＤＣ−ＤＣコンバータは、ＯＮデューティ（＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ））が５０％を超えると、チョークコイルＬ１に流れる電流ＩＬの増加率（増加の傾斜角）が下がるため、電圧増幅器３の出力信号の変化（電圧増加率）が緩やかになる。但し、Ｔｏｎは出力用トランジスタＴ１がオンしている時間であり、Ｔｏｆｆは出力用トランジスタＴ１がオフしている時間である。その電圧増幅器３の出力信号にノイズが混入すると、そのノイズによって比較器４の信号変化が遅れる（Ｈレベルの信号が出力されるタイミングがずれる）場合がある。つまり、ＦＦ回路７のリセット端子ＲにＨレベルの信号が入力されるタイミングが遅れる。ＦＦ回路７のセット端子Ｓには発振器６により一定周期でＨレベルの信号が入力される。このため、リセット端子Ｒに入力されるＨレベルの信号よりもセット端子に入力されるＨレベルの信号が早くなる場合がある。すると、図１０に示すように、ＦＦ回路７がセットされたままとなり、セット間隔（周期）が長くなり、あたかも発振器６の発振周波数よりも低調波の信号によりセットされることと等価となる。これを低調波発振とよぶ。つまり、ノイズなどによる回路誤動作によって低調波発振を起こす場合がある。
この低調波発振を起こすと、その間、出力電流ＩＬが増加するため、それにともなって出力電圧Ｖｏが高くなる。このため、低調波発振を起こすと、出力電圧Ｖｏが不安定になるという問題がある。
ノイズ等による回路誤動作によって発生する低調波発振を防止するため、例えば図９に示すＤＣ−ＤＣコンバータが提案されている。このＤＣ−ＤＣコンバータは、チョークコイルＬ１に流れる電流ＩＬに対応する電圧を持つ信号（電圧増幅器３の出力信号）に対して、スロープ補償回路８による補正電圧（図には可変電源にて示す）を重畳し、該信号の電圧増加率を大きくする所謂スロープ補償制御機能を持つ。この機能により、ノイズが混入しても、比較器４の信号変化の遅れを低減して低調波発振を防止する。
しかしながら、図９に示すＤＣ−ＤＣコンバータでは、チョークコイルＬ１に流れる電流ＩＬに対応する信号の波形に補正電圧を重畳するため、比較器４に入力される電圧は実際の出力電流ＩＬに対応する電圧よりも高くなる、即ち比較器４は設定電流よりも低い出力電流ＩＬのときにＨレベルの信号を出力するため、フリップフロップ回路７をリセットするタイミングが早くなり、出力電流ＩＬが低下する。この出力電流ＩＬの低下率は、出力用トランジスタＴ１のＯＮデューティが大きくなるに従って大きくなる。つまり、ＯＮデューティが５０％を超える領域では出力電流ＩＬが低下する問題が顕著となり、特にＯＮデューティが８０％を超える領域での電流量低下が激しい。
本発明は上記問題点を解決するためになされたものであって、その目的は、高ＯＮデューティ時における誤動作を防止することが可能なＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路を提供することにある。
上記目的を達成するため、請求項１に記載の発明によれば、制御部は、発振器の出力信号を遅延させた遅延信号を生成するとともに出力信号に対する遅延信号の遅延時間を変更する遅延回路を備え、フリップフロップ回路のセット端子に発振器の出力信号を入力し、フリップフロップ回路のリセット端子に電流検出回路の出力信号と遅延信号とのうちの何れか早いほうの信号を入力する。フリップフロップ回路は、セット端子及びリセット端子に入力される信号に応じたデューティを持つ制御信号を生成する。従って、ノイズ等によって電流検出回路の出力信号がフリップフロップ回路のセット端子に入力される信号よりも遅れた場合においても、それよりも早い遅延信号によってフリップフロップ回路をリセットすることで、誤動作を防止する。
請求項２に記載の発明によれば、制御部は、発振器の出力信号を遅延させた遅延信号を生成するとともに出力信号に対する遅延信号の遅延時間を変更する遅延回路を備え、フリップフロップ回路のセット端子に遅延信号を入力し、フリップフロップ回路のリセット端子に電流検出回路の出力信号と発振器の出力信号とのうちの何れか早いほうの信号を入力する。フリップフロップ回路は、セット端子及びリセット端子に入力される信号に応じたデューティを持つ制御信号を生成する。従って、ノイズ等によって電流検出回路の出力信号がフリップフロップ回路のセット端子に入力される信号よりも遅れた場合においても、それよりも早い発振器の出力信号によってフリップフロップ回路をリセットすることで、誤動作を防止する。
請求項３に記載の発明によれば、遅延回路は遅延時間をランダムに変更してフリップフロップ回路のセット・リセットを行うことで、遅延時間を一定にした場合のように、出力電圧が目的の電圧と異なる等の不具合の発生を防止することができる。
請求項４に記載の発明によれば、制御部は出力電圧を検出する電圧検出回路を備え、遅延回路は、所定の範囲にてランダムに遅延時間を変更するとともに範囲が互いに異なるように設定された複数の遅延回路を備え、電圧検出回路の出力信号に基づいて複数の遅延回路の出力信号のうちの１つを遅延信号として出力する。従って、出力電圧に応じて範囲が異なる遅延回路の出力によりフリップフロップ回路のセット・リセットを行うことで、出力電圧が目的の電圧と異なる等の不具合の発生を防止することができる。
請求項５に記載の発明によれば、電圧検出回路は、出力電圧と基準電圧とを比較し比較結果に応じた信号を出力し、遅延回路は、出力電圧が基準電圧よりも高い場合には出力用トランジスタのＯＮデューティを小さくして出力電圧を低くするように複数の遅延回路の出力信号を選択し、出力電圧が基準電圧よりも低い場合には出力用トランジスタのＯＮデューティを大きくして出力電圧を高くするように複数の遅延回路の出力信号を選択する。
請求項６に記載の発明によれば、遅延回路は、入力信号に対する出力信号の遅延時間が互いに異なるように設定された複数の遅延回路と、乱数信号を発生する乱数回路と、乱数信号に基づいて複数の遅延回路の出力信号のうちの１つを遅延信号として出力する選択回路と
を備える。従って、乱数回路の乱数信号により複数の遅延回路の出力信号を選択することで、フリップフロップ回路に供給する遅延信号の遅延時間をランダム的に変更し、遅延時間を一定にした場合のように、出力電圧が目的の電圧と異なる等の不具合の発生を防止することができる。
請求項７に記載の発明によれば、制御部は出力電圧を検出する電圧検出回路を備える。遅延回路は、入力信号に対して遅延時間が互いに異なる複数の出力信号を生成し、電圧検出回路の出力信号に基づいて複数の出力信号のうちの１つを出力する複数の遅延回路と、乱数信号を発生する乱数回路と、乱数信号に基づいて複数の遅延回路の出力信号のうちの１つを遅延信号として出力する選択回路とを備える。従って、乱数回路の乱数信号により複数の遅延回路の出力信号を選択することで、フリップフロップ回路に供給する遅延信号の遅延時間をランダム的に変更するとともにその範囲が出力電圧に応じて変更されるため、遅延時間を一定にした場合のように、出力電圧が目的の電圧と異なる等の不具合の発生を防止することができる。
請求項８に記載の発明によれば、電圧検出回路は、出力電圧と基準電圧とを比較し比較結果に応じた信号を出力する。遅延回路は、出力電圧が基準電圧よりも高い場合には出力用トランジスタのＯＮデューティを小さくして出力電圧を低くするように複数の出力信号のうちの１つを選択し、出力電圧が基準電圧よりも低い場合には出力用トランジスタのＯＮデューティを大きくして出力電圧を高くするように複数の出力信号のうちの１つを選択する。従って、出力電圧に応じて出力用トランジスタをオン・オフ制御する制御信号のＯＮデューティが変更されるため、遅延時間を一定にした場合のように、出力電圧が目的の電圧と異なる等の不具合の発生を防止することができる。
請求項９に記載の発明によれば、制御回路は、発振器の出力信号を遅延させた遅延信号を生成するとともに出力信号に対する遅延信号の遅延時間を変更する遅延回路を備え、フリップフロップ回路のセット端子に発振器の出力信号を入力し、フリップフロップ回路のリセット端子に電流検出回路の出力信号と遅延信号とのうちの何れか早いほうの信号を入力する。フリップフロップ回路は、セット端子及びリセット端子に入力される信号に応じたデューティを持つ制御信号を生成する。従って、ノイズ等によって電流検出回路の出力信号がフリップフロップ回路のセット端子に入力される信号よりも遅れた場合においても、それよりも早い遅延信号によってフリップフロップ回路をリセットすることで、誤動作を防止する。
請求項１０に記載の発明によれば、制御回路は、発振器の出力信号を遅延させた遅延信号を生成するとともに出力信号に対する遅延信号の遅延時間を変更する遅延回路を備え、フリップフロップ回路のセット端子に遅延信号を入力し、フリップフロップ回路のリセット端子に電流検出回路の出力信号と発振器の出力信号とのうちの何れか早いほうの信号を入力する。フリップフロップ回路は、セット端子及びリセット端子に入力される信号に応じたデューティを持つ制御信号を生成する。従って、ノイズ等によって電流検出回路の出力信号がフリップフロップ回路のセット端子に入力される信号よりも遅れた場合においても、それよりも早い発振器の出力信号によってフリップフロップ回路をリセットすることで、誤動作を防止する。
以上記述したように、本発明によれば、高ＯＮデューティ時における誤動作を防止することが可能なＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路を提供することができる。
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１に従って説明する。
図１に示すように、ＤＣ−ＤＣコンバータ１０は電流モード型ＤＣ−ＤＣコンバータであり、コンバータ部１１と制御回路としての制御部１２とから構成される。
コンバータ部１１は、ＮチャネルＭＯＳトランジスタで構成される出力用トランジスタＴ１と、ＮチャネルＭＯＳトランジスタで構成される同期整流用トランジスタＴ２と、ツェナーダイオードＤ１と、チョークコイルＬ１と、電流検出用抵抗Ｒｓと、平滑用コンデンサＣ１を備える。
出力用トランジスタＴ１は、ゲートに制御部１２から制御信号ＤＨが印加され、ドレインに入力電圧Ｖｉが供給され、ソースは同期整流用トランジスタＴ２に接続されている。同期整流用トランジスタＴ２は、ゲートに制御部１２から制御信号ＤＬが印加され、ドレインは出力用トランジスタＴ１に接続され、ソースはグランドＧＮＤに接続されている。チョークコイルＬ１は、第１端子が出力用トランジスタＴ１に接続され、第２端子は電流検出用抵抗Ｒｓに接続されている。電流検出用抵抗Ｒｓは、第１端子がチョークコイルＬ１に接続され、第２端子が平滑用コンデンサＣ１に接続されている。コンデンサＣ１は、第１端子が電流検出用抵抗Ｒｓに接続され、第２端子がグランドＧＮＤに接続されている。
制御部１２は、相補信号である第１制御信号ＤＨと第２制御信号ＤＬを出力する。出力用トランジスタＴ１と同期整流用トランジスタＴ２は、第１制御信号ＤＨと第２制御信号ＤＬにより相補的にオン・オフする。これらトランジスタＴ１，Ｔ２のオン・オフにより、入力電圧Ｖｉを降圧した出力電圧Ｖｏを生成する。出力電圧Ｖｏは平滑用コンデンサＣ１により平滑される。電流検出用抵抗Ｒｓの両端子は制御部１２に接続され、各端子における電位を持つ信号ＣＳ，ＦＢが制御部１２にフィードバックされる。
制御部１２は、フィードバックされる信号ＳＣ，ＦＢに基づいてチョークコイルＬ１に流れる電流、つまり電流検出用抵抗Ｒｓに流れる出力電流ＩＬを検出し、該出力電流ＩＬに基づいてコンバータ部１１に供給する制御信号ＤＨ，ＤＬを生成し、出力用トランジスタＴ１のＯＮデューティ（オン期間及びオフ期間）を制御する。
制御部１２は、電圧増幅器２１、電流検出回路としての電圧比較器２２、誤差増幅器２３、オア回路（ＯＲ回路）２４、発振器２５、乱数遅延回路２６、フリップフロップ回路（以下、ＦＦ回路という）２７、基準電源ｅ１、抵抗Ｒ１，Ｒ２を含む。
電圧増幅器２１は、非反転入力端子に対応するコンバータ部１１からフィードバックされた信号ＣＳが入力され、反転入力端子に信号ＦＢが入力される。電圧増幅器２１は、両信号ＣＳ，ＦＢの電位差を増幅した信号Ｓ１を出力する。この出力信号Ｓ１は、電流検出用抵抗Ｒｓの両端子間の電位差、つまり電流検出用抵抗Ｒｓに流れる電流ＩＬの値に対応する。従って、電圧増幅器２１は、電流検出用抵抗Ｒｓの両端子間電圧、つまり電流検出用抵抗Ｒｓ（チョークコイルＬ１）に流れる電流ＩＬに対応する電圧を持つ信号Ｓ１を出力する。
フィードバックされる信号ＦＢは抵抗Ｒ１の端子に接続されている。抵抗Ｒ１の第２端子は第２抵抗Ｒ２の端子に接続され、第２抵抗Ｒ２の第２端子はグランドＧＮＤに接続されている。抵抗Ｒ１と第２抵抗Ｒ２の間のノードは誤差増幅器２３に接続されている。従って、及び第２抵抗Ｒ１，Ｒ２は、分圧回路を構成し、フィードバックされる信号ＦＢを及び第２抵抗Ｒ１，Ｒ２の抵抗値比に応じて分圧した電圧Ｖｆを生成する。
誤差増幅器２３は、反転入力端子に信号ＦＢを分圧した電圧Ｖｆを持つ信号が入力され、非反転入力端子に基準電源ｅ１から基準電圧Ｖｒ１が入力されている。基準電圧Ｖｒ１は、出力電圧Ｖｏが規格値に達したとき、抵抗Ｒ１，Ｒ２による分圧電圧と一致するように設定されている。誤差増幅器２３は、電圧Ｖｆと基準電圧Ｖｒ１とを比較し、該比較結果に応じたレベルを持つ信号Ｓ２を出力する。誤差増幅器２３は、電圧Ｖｆが基準電圧Ｖｒ１よりも高い場合にはＬレベルの信号Ｓ２を出力し、電圧Ｖｆが基準電圧Ｖｒ１よりも低い場合にはＨレベルの信号Ｓ２を出力する。
電圧比較器２２は、非反転入力端子に電圧増幅器２１の出力信号Ｓ１が入力され、反転入力端子に誤差増幅器２３の出力信号Ｓ２が入力される。電圧比較器２２は、両信号Ｓ１，Ｓ２の電圧を比較し、該比較結果に応じた信号Ｓ３をオア回路２４に出力する。本実施形態において、電圧比較器２２は、電圧増幅器２１の出力信号Ｓ１の電位が誤差増幅器２３の出力信号Ｓ２よりも高い場合にＨレベルの信号Ｓ３をオア回路２４に出力し、出力信号Ｓ１の電位が出力信号Ｓ２の電位よりも低い場合にＬレベルの信号Ｓ３をオア回路２４に出力する。
発振器２５は発振動作して一定の周波数を持つパルス信号を発生するパルス発振器であり、生成した出力信号ＣＬＫを乱数遅延回路２６とＦＦ回路２７に出力する。乱数遅延回路２６は、発振器２５の出力信号ＣＬＫを遅延させた遅延信号ＤＣＫを生成し、該遅延信号ＤＣＫをオア回路２４に出力する。更に、乱数遅延回路２６は、出力信号ＣＬＫに対する遅延信号ＤＣＫの遅延時間をランダムに設定する。そして、乱数遅延回路２６は、出力信号ＣＬＫに対する遅延信号ＤＣＫの遅延時間を、出力信号ＣＬＫの１周期未満の値に設定する。従って、例えば遅延信号ＤＣＫの立ち上がりエッジは、出力信号ＣＬＫの立ち上がりエッジから次の立ち上がりエッジの間に現れる。乱数遅延回路２６は、例えば、Ｈレベルの出力信号ＣＬＫに応答し、その出力信号ＣＬＫからランダムに設定した遅延時間後であり、且つ次にＨレベルの出力信号ＣＬＫが入力されるまでの間にＨレベルの遅延信号ＤＣＫを出力する。
オア回路２４には、電圧比較器２２から出力される信号Ｓ３と乱数遅延回路２６から出力される遅延信号ＤＣＫが入力されている。オア回路２４は、両信号Ｓ３，ＤＣＫを論理和演算した演算結果に応じたレベルを持つ信号Ｓ４をＦＦ回路２７に出力する。
ＦＦ回路２７は、セット端子Ｓに発振器２５の出力信号ＣＬＫが入力され、リセット端子Ｒにオア回路２４の出力信号Ｓ４が入力されている。ＦＦ回路２７は、セット端子Ｓに入力されるＨレベルの信号に応答して出力端子ＱからＨレベルの制御信号ＤＨを出力するとともに反転出力端子ＱバーからＬレベルの制御信号ＤＬを出力する。そして、ＦＦ回路２７は、リセット端子Ｒに入力されるＨレベルの信号に応答して出力端子ＱからＬレベルの制御信号ＤＨを出力するとともに反転出力端子ＱバーからＨレベルの制御信号ＤＬを出力する。
上記したように、出力用トランジスタＴ１は、Ｈレベルの制御信号ＤＨによりオンし、Ｌレベルの制御信号ＤＨによりオフする。出力用トランジスタＴ１がオンされると、チョークコイルＬ１及び電流検出用抵抗Ｒｓに流れる電流ＩＬが増大し電圧増幅器２１の出力電圧が上昇する。そして、電圧増幅器２１の出力電圧が誤差増幅器２３の出力電圧より高くなると、ＦＦ回路２７のリセット端子ＲにＨレベルの信号Ｓ４が出力されるため、出力用トランジスタＴ１がオフされ、同期整流用トランジスタＴ２がオンされて、チョークコイルＬ１に蓄えられたエネルギーが出力される。
上記のような出力用トランジスタのオン・オフ動作時に、出力電圧Ｖｏが低くなると、誤差増幅器５の出力電圧が高くなり、電圧比較器２２の出力信号がＨレベルとなるまでの時間が長くなるため、出力用トランジスタＴ１のオン時間が長くなる。また、出力電圧Ｖｏが高くなると、誤差増幅器２３の出力電圧が低くなり、電圧比較器２２の出力信号がＨレベルとなるまでの時間が短くなるため、出力用トランジスタＴ１のオン時間が短くなる。このような動作により、出力用トランジスタＴ１は発振器２５の出力信号ＣＬＫの周波数に基づいて一定周期でオンされ、出力用トランジスタＴ１がオフされるタイミングは、出力電流ＩＬの増大に基づいて決定される。そして、出力電圧Ｖｏの高低に基づいてそのタイミングが変化して、出力電圧Ｖｏが一定に維持される。
Ｌレベルの制御信号ＤＬが出力されるタイミングは、ＦＦ回路２７のリセット端子Ｒに入力されるＨレベルの信号Ｓ４により決定され、そのＨレベルの信号Ｓ４のタイミングは、オア回路２４に入力される信号Ｓ３又は遅延信号ＤＣＫにより決定される。
信号Ｓ３は、出力電流ＩＬと出力電圧Ｖｏの変化に応じてレベルが設定される。遅延信号ＤＣＫは、ＦＦ回路２７をセットする信号ＣＬＫから１周期内において遅延された信号である。そして、オア回路２４は、信号Ｓ３と遅延信号ＤＣＫとを論理和合成したレベルを持つ信号Ｓ４を出力する。つまり、オア回路２４は、Ｈレベルの信号Ｓ３又はＨレベルの遅延信号ＤＣＫに応答してＨレベルの信号Ｓ４を出力する。従って、ＦＦ回路２７は、Ｈレベルの信号Ｓ４、即ちＨレベルの信号Ｓ３又はＨレベルの遅延信号ＤＣＫに応答してリセットする。
そして、乱数遅延回路２６は、Ｈレベルの信号ＣＬＫに応答して該信号ＣＬＫの１周期内にＨレベルの遅延信号ＤＣＫを出力する。このため、ＦＦ回路２７は、ノイズ等によって信号Ｓ３がＨレベルに立ち上がるタイミングがＦＦ回路２７のセット端子ＳにＨレベルの信号ＣＬＫが入力されるタイミングよりも遅れた場合においても、そのＨレベルの信号ＣＬＫに先だって入力されるＨレベルの遅延信号ＤＣＫによりリセットする。従って、制御部１２は、発振器２５の発振周波数よりも低周波にてＦＦ回路２７のリセットされる低調波発振を防止することができる。
乱数遅延回路２６に設定される遅延時間について説明する。
これらの遅延時間の設定は、降圧型ＤＣ−ＤＣコンバータ１０の入出力特性、つまり入力電圧Ｖｉに対する出力電圧Ｖｏの比（出力用トランジスタＴ１のオンデューティ値）に応じて設定されている。
出力電圧Ｖｏは、
Ｖｏ＝Ｖｉ×（Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ））＝Ｖｉ×（Ｔｏｎ／Ｔ）
で表される。但し、Ｔｏｎは出力用トランジスタＴ１がオンしている時間、Ｔｏｆｆは出力用トランジスタＴ１がオフしている時間、ＴはＴｏｎ＋Ｔｏｆｆ、つまり発振器２５の出力信号ＣＬＫの１周期の時間である。
例えば、入力電圧Ｖｉを５（Ｖ）とし、出力電圧Ｖｏを４．５（Ｖ）とした場合、出力用トランジスタＴ１のＯＮデューティ（＝Ｔｏｎ／Ｔ）は９０％となる。つまり、制御部１２は、出力用トランジスタＴ１を８０％のデューティにてオン・オフさせることで、５（Ｖ）の入力電圧Ｖｉを４．５（Ｖ）の出力電圧Ｖｏに変換する。つまり、正常であれば、この出力用トランジスタＴ１を９０％のデューティにてオン・オフするタイミングにて電圧比較器２２から信号Ｓ３が出力される。
このため、乱数遅延回路２６は、信号Ｓ３のタイミングよりも遅く、且つ次にＦＦ回路２７をセットする信号ＣＬＫよりも早くリセットするように、出力用トランジスタＴ１を８０〜９９％のデューティにてオン・オフするように遅延信号ＤＣＫを生成する。尚、遅延時間に幅を持たせるのは、遅延時間を一定値とする場合の不具合を防ぐ。つまり、遅延信号ＤＣＫのタイミングを９９％に設定すると周期性を持ち、出力電流ＩＬが高くなってしまう。また、遅延時間を８５％に設定すると、ＦＦ回路２７のリセットタイミングが実際の動作よりも早くなって出力電流ＩＬが低くなってしまう虞がある。また、遅延時間をランダムに設定しているため、電圧比較器２２が正常に動作して信号Ｓ３を出力していても、この信号Ｓ３より早い遅延信号ＤＣＫによりＦＦ回路２７をリセットする場合もある。このため、遅延時間をランダムに設定することで、平均的に所望の出力電圧Ｖｏを得ることができる。
尚、遅延信号ＤＣＫの遅延時間をランダムに設定しているため、出力電圧Ｖｏが上記の４．５（Ｖ）以外の場合（デューティが８０％以上の回路）にも同じ設定の回路を適用することができる。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）乱数遅延回路２６は、Ｈレベルの信号ＣＬＫに応答して該信号ＣＬＫの１周期内にＨレベルの遅延信号ＤＣＫを出力するとともに、その遅延信号ＤＣＫの遅延時間をランダム的に変更する。このため、ＦＦ回路２７は、ノイズ等によって信号Ｓ３がＨレベルに立ち上がるタイミングがＦＦ回路２７のセット端子ＳにＨレベルの信号ＣＬＫが入力されるタイミングよりも遅れた場合においても、そのＨレベルの信号ＣＬＫに先だって入力されるＨレベルの遅延信号ＤＣＫによりリセットし、出力用トランジスタＴ１がオフする。従って、制御部１２は、発振器２５の発振周波数よりも低周波にてＦＦ回路２７のリセットされる低調波発振を防止することができる。
（２）乱数遅延回路２６は、出力用トランジスタＴ１を８０〜９９％の範囲内においてランダム的に遅延時間を変更した遅延信号ＤＣＫを生成する。遅延時間を一定値とする場合、遅延信号ＤＣＫのタイミングが周期性を持ち、出力電流ＩＬが所望の値からずれる。このため、遅延時間をランダム的に変更することで、平均的な出力電流ＩＬが所望の値に近くなるため、平均的に所望の出力電圧Ｖｏを得ることができる。
（第二実施形態）
以下、本発明を具体化した第二実施形態を図２に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。
図２に示すように、ＤＣ−ＤＣコンバータ３０は電流モード型ＤＣ−ＤＣコンバータであり、コンバータ部１１と制御部３２とから構成される。
制御部３２は、電圧増幅器２１、電圧比較器２２、誤差増幅器２３、オア回路（ＯＲ回路）２４、発振器２５、フリップフロップ回路（以下、ＦＦ回路という）２７、基準電源ｅ１、抵抗Ｒ１，Ｒ２、電圧検出回路としての電圧比較器３３ａ，３３ｂ、乱数遅延回路３４、基準電源ｅ２ａ，ｅ２ｂを含む。
電圧比較器３３ａは、反転入力端子に信号ＦＢを分圧した電圧Ｖｆを持つ信号が入力され、非反転入力端子に基準電源ｅ２ａから基準電圧Ｖ２ａが入力されている。電圧比較器３３ｂは、反転入力端子に信号ＦＢを分圧した電圧Ｖｆを持つ信号が入力され、非反転入力端子に基準電源ｅ２ｂから基準電圧Ｖ２ｂが入力されている。基準電圧Ｖ２ａ，Ｖ２ｂは、遅延時間範囲（出力用トランジスタＴ１のＯＮデューティを変更する範囲）を複数（本実施形態では３つ）に分割するように設定されている。つまり、２つの電圧比較器３３ａ，３３ｂは、遅延時間範囲を３つの範囲に分割し、出力電圧Ｖｏが今どの範囲に含まれるかを示すコンパレータである。各電圧比較器３３ａ，３３ｂは、基準電圧Ｖ２ａ，Ｖ２ｂと出力電圧Ｖｏ（分圧電圧Ｖｆ）との比較結果に応じてＨレベル又はＬレベルの信号Ｓ５ａ，Ｓ５ｂを出力する。
乱数遅延回路３４は、複数の乱数遅延回路３４ａ，３４ｂを有している。各乱数遅延回路３４ａ，３４ｂは、発振器２５から入力される信号ＣＬＫを発振器２５の出力信号ＣＬＫを遅延させた遅延信号を生成するとともに、出力信号ＣＬＫに対する遅延信号の遅延時間をランダムに設定する。そして、各乱数遅延回路３４ａ，３４ｂは、生成する遅延信号の遅延範囲が異なるように設定されている。例えば、第１乱数遅延回路３４ａは、第１範囲（例えば８０〜９０％）の遅延範囲にて第１遅延信号を生成し、第２乱数遅延回路３４ｂは、第２範囲（例えば９０〜９９％）の遅延範囲にて第２遅延信号を生成する。
そして、乱数遅延回路３４は、第１及び第２電圧比較器３３ａ，３３ｂの出力信号Ｓ５ａ，Ｓ５ｂが入力され、該信号Ｓ５ａ，Ｓ５ｂに基づいて第１遅延信号又は第２遅延信号を出力する。乱数遅延回路３４は、出力信号Ｓ５ａ，Ｓ５ｂに基づいて、ＤＣ−ＤＣコンバータ３０の出力電圧Ｖｏが高い場合には出力用トランジスタＴ１のＯＮデューティを低くして該出力電圧Ｖｏを低くするように遅延信号を出力する。また、乱数遅延回路３４は、出力電圧Ｖｏが低い場合には出力用トランジスタＴ１のＯＮデューティを高くして該出力電圧Ｖｏを高くするように遅延信号を出力する。
本実施形態の場合、第１電圧比較器３３ａは、出力電圧Ｖｏが基準電圧Ｖ２ａよりも高いときにＨレベルの信号Ｓ５ａを出力し、出力電圧Ｖｏが基準電圧Ｖ２ａよりも低いときにＬレベルの信号Ｓ５ａを出力する。第２電圧比較器３３ｂは、出力電圧Ｖｏが基準電圧Ｖ２ｂよりも高いときにＨレベルの信号Ｓ５ｂを出力し、出力電圧Ｖｏが基準電圧Ｖ２ｂよりも低いときにＬレベルの信号Ｓ５ｂを出力する。そして、両基準電圧Ｖ２ａ，Ｖ２ｂは、基準電圧Ｖ２ａが基準電圧Ｖ２ｂよりも高く（Ｖ２ａ＞Ｖ２ｂ）設定されている。従って、出力電圧Ｖｏが基準電圧Ｖ２ａよりも高い場合に第１及び第２電圧比較器３３ａ，３３ｂはＨレベルの信号Ｓ５ａ，Ｓ５ｂを出力する。そして、出力電圧Ｖｏが基準電圧Ｖ２ａよりも低く基準電圧Ｖ２ｂよりも高い場合に第１電圧比較器３３ａはＬレベルの信号Ｓ５ａを出力し、第２電圧比較器３３ｂはＨレベルの信号Ｓ５ｂを出力する。更に、出力電圧Ｖｏが基準電圧Ｖ２ｂよりも低い場合に第１及び第２電圧比較器３３ａ，３３ｂはＬレベルの信号Ｓ５ａ，Ｓ５ｂを出力する。
これに基づき、乱数遅延回路３４は、出力電圧Ｖｏが基準電圧Ｖ２ａよりも高い、即ちＨレベルの信号Ｓ５ａ，Ｓ５ｂに応答して第１乱数遅延回路３４ａにて生成した第１遅延信号（遅延範囲が８０〜９０％）を遅延信号ＤＣＫとしてオア回路２４に出力する。また、乱数遅延回路３４は、出力電圧Ｖｏが基準電圧Ｖ２ａよりも低く基準電圧Ｖ２ｂよりも高い、即ちＬレベルの信号Ｓ５ａ及びＨレベルの信号Ｓ５ｂに応答して第１乱数遅延回路３４ａにて生成した第１遅延信号又は第２乱数遅延回路３４ｂにて生成した第２遅延信号（遅延範囲が９０〜９９％）を遅延信号ＤＣＫとしてオア回路２４に出力する。更に、乱数遅延回路３４は、出力電圧Ｖｏが基準電圧Ｖ２ｂよりも低い、即ちＬレベルの信号Ｓ５ａ，Ｓ５ｂに応答して第２乱数遅延回路３４ｂにて生成した第２遅延信号を遅延信号ＤＣＫとしてオア回路２４に出力する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第一実施形態と同様に低調波発振を防止することができる。
（２）乱数遅延回路３４は、遅延範囲が８０〜９０％の第１遅延信号を生成する第１乱数遅延回路３４ａと、遅延範囲が９０〜９９％の第２遅延信号を生成する第２乱数遅延回路３４ｂを備え、遅延信号ＤＣＫとしてオア回路２４に出力する。従って、出力電圧Ｖｏが高い場合には出力用トランジスタＴ１のＯＮデューティを小さくして出力電流ＩＬを少なくし出力電圧Ｖｏを下げる。また、出力電圧Ｖｏが低い場合には出力用トランジスタＴ１のＯＮデューティを大きくして出力電流ＩＬを多くし出力電圧Ｖｏを高くする。このため、所望の値の出力電圧Ｖｏを得ることができる。
（第三実施形態）
以下、本発明を具体化した第三実施形態を図３〜図５に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。
図３に示すように、ＤＣ−ＤＣコンバータ４０は電流モード型ＤＣ−ＤＣコンバータであり、コンバータ部１１と制御部４２とから構成される。
制御部４２は、電圧増幅器２１、電圧比較器２２、誤差増幅器２３、オア回路（ＯＲ回路）２４、発振器２５、乱数遅延回路４３、フリップフロップ回路（以下、ＦＦ回路という）２７、基準電源ｅ１、抵抗Ｒ１，Ｒ２を含む。
発振器２５は発振動作して一定の周波数を持つパルス信号を発生するパルス発振器であり、生成した出力信号ＣＬＫを乱数遅延回路４３とオア回路２４に出力する。オア回路２４には、電圧比較器２２から出力される信号Ｓ３と発振器２５の出力信号ＣＬＫが入力されている。オア回路２４は、両信号Ｓ３，ＣＬＫを論理和演算した演算結果に応じたレベルを持つ信号Ｓ４をＦＦ回路２７に出力する。
乱数遅延回路４３は、発振器２５の出力信号ＣＬＫを遅延させた遅延信号ＤＣＫを生成し、該遅延信号ＤＣＫをＦＦ回路２７に出力する。乱数遅延回路４３は、複数（本実施形態では２つ）の遅延回路４４，４５、乱数回路４６、選択回路４７から構成されている。
第１遅延回路４４は、発振器２５の出力信号ＣＬＫを遅延させた第１遅延信号Ｓ４０を生成し、出力信号ＣＬＫに対する第１遅延信号Ｓ４０の遅延時間は固定されており、本実施形態では出力信号ＣＬＫの１周期の２０％に設定されている。第２遅延回路４５は、発振器２５の出力信号ＣＬＫを遅延させた第２遅延信号Ｓ４１を生成し、出力信号ＣＬＫに対する第２遅延信号Ｓ４１の遅延時間は固定されており、本実施形態では出力信号ＣＬＫの１周期の１％に設定されている。つまり、本実施形態の乱数遅延回路４３は、出力信号ＣＬＫに基づいて、該出力信号ＣＬＫをその１周期の２０％遅延させた第１遅延信号Ｓ４０と、該出力信号ＣＬＫをその１周期の１％遅延させた第２遅延信号Ｓ４１とを生成する。
乱数回路４６は、信号ＣＬＫに基づいて、ＨレベルとＬレベルが時間経過に従って乱数的に現れる選択信号Ｓ４２を生成する。尚、本実施形態では、乱数回路４６は、ＰＮ(Pseudorandom Noise:疑似ランダム雑音)符号を持つ選択信号Ｓ４２を生成する。
図４は、乱数回路４６の一例を示す回路図である。
乱数回路４６は、複数ビット（本実施形態では７ビット）のシフトレジスタ４８と、排他的論理和回路（ＥＯＲ回路）４９から構成されている。シフトレジスタ４８は、７つの直列接続されたフリップフロップ回路（ＦＦ回路）４８ａ〜４８ｇから構成されている。各ＦＦ回路４８ａ〜４８ｇは、クロック端子に信号ＣＬＫが入力され、互いの入力端子と出力端子が接続されている。最終段のＦＦ回路４８ｇの出力端子と初段のＦＦ回路４８ａの入力端子との間にはＥＯＲ回路４９が接続され、そのＥＯＲ回路４９には３段目のＦＦ回路４８ｃの出力信号が入力されている。このように構成された乱数回路４６は、図５に示すように、乱数的な幅及びタイミングのパルスを持つ選択信号Ｓ４２を出力する。
選択回路４７には、第１及び第２遅延信号Ｓ４０，Ｓ４１と選択信号Ｓ４２が入力される。選択回路４７は、選択信号Ｓ４２に基づいて第１遅延信号Ｓ４０又は第２遅延信号Ｓ４１を遅延信号ＤＣＫとして出力する。選択信号Ｓ４２は、上気したように乱数的なタイミング及び幅を持つパルス信号である。従って、選択回路４７は、第１遅延信号Ｓ４０又は第２遅延信号Ｓ４１をランダム的に選択し、該選択した遅延信号を遅延信号ＤＣＫとして出力する。
ＦＦ回路２７は、セット端子Ｓに乱数遅延回路４３から出力される遅延信号ＤＣＫが入力され、リセット端子Ｒにオア回路２４の出力信号Ｓ４が入力されている。ＦＦ回路２７は、セット端子Ｓに入力されるＨレベルの信号に応答して出力端子ＱからＨレベルの制御信号ＤＨを出力するとともに反転出力端子ＱバーからＬレベルの制御信号ＤＬを出力する。そして、ＦＦ回路２７は、リセット端子Ｒに入力されるＨレベルの信号に応答して出力端子ＱからＬレベルの制御信号ＤＨを出力するとともに反転出力端子ＱバーからＨレベルの制御信号ＤＬを出力する。
即ち、本実施形態のＦＦ回路２７は、遅延信号ＤＣＫに応答してセットし、信号ＣＬＫに応答して定期的にリセットする。乱数遅延回路４３は、信号ＣＬＫに対して２０％遅延させた第１遅延信号Ｓ４０と１％遅延させた第２遅延信号Ｓ４１を生成する。つまり、第一，第二実施形態の制御部１２，３２は、ＦＦ回路２７のセットからリセットまでの間隔をランダムに変更するのに対して、本実施形態の制御部４２は、ＦＦ回路２７のリセットからセットまでの間隔をランダムに変更するようにした。ＦＦ回路２７のリセットからセットまでの間隔は、出力用トランジスタＴ１をオフする期間である。つまり、制御部４２は、出力用トランジスタＴ１のＯＦＦデューティをランダムに変更するようにした。尚、本実施形態でのランダムは、２０％のＯＦＦデューティと１％のＯＦＦデューティをランダムに設定することであり、言い換えれば８０％のＯＮデューティと９９％のＯＮデューティをランダムに設定することである。
従って、ＦＦ回路２７は、セットから８０％又は９９％のＯＮデューティのタイミングでオア回路２４に入力されるＨレベルの信号ＣＬＫ又は電圧比較器２２から出力される信号Ｓ３によりリセットする。このため、ＦＦ回路２７は、ノイズ等によって信号Ｓ３がＨレベルに立ち上がるタイミングがＦＦ回路２７のセット端子ＳにＨレベルの信号ＣＬＫが入力されるタイミングよりも遅れた場合においても、定期的に入力されるＨレベルの信号ＣＬＫによりリセットする。従って、制御部３２は、発振器２５の発振周波数よりも低周波にてＦＦ回路２７のリセットされる低調波発振を防止することができる。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）回路的には、遅延時間が小さい方が、回路規模が少なくて済む。従って、本実施形態の乱数遅延回路４３のように、ＦＦ回路２７のセット端子に供給する信号を遅延することで、実質的に出力用トランジスタＴ１のＯＮデューティを変更するようにしたため、乱数遅延回路４３の回路規模が少なくて済み、ＤＣ−ＤＣコンバータ４０の面積の増大を抑えることができる。また、このＤＣ−ＤＣコンバータ４０を搭載したプリント基板や電子機器装置においても、面積や規模の増大を抑えることができる。
（第四実施形態）
以下、本発明を具体化した第四実施形態を図６，図７に従って説明する。
尚、説明の便宜上、図２，図３と同様の構成については同一の符号を付してその説明を一部省略する。
図６に示すように、ＤＣ−ＤＣコンバータ５０は電流モード型ＤＣ−ＤＣコンバータであり、コンバータ部１１と制御部３２とから構成される。
制御部３２は、電圧増幅器２１、電圧比較器２２、誤差増幅器２３、オア回路（ＯＲ回路）２４、発振器２５、フリップフロップ回路（以下、ＦＦ回路という）２７、基準電源ｅ１、抵抗Ｒ１，Ｒ２、電圧比較器３３ａ，３３ｂ、乱数遅延回路５３、基準電源ｅ２ａ，ｅ２ｂを含む。
２つの電圧比較器３３ａ，３３ｂは、遅延時間範囲を３つの範囲に分割し、出力電圧Ｖｏが今どの範囲に含まれるかを示すコンパレータであり、基準電圧Ｖ２ａ，Ｖ２ｂと出力電圧Ｖｏ（分圧電圧Ｖｆ）との比較結果に応じてＨレベル又はＬレベルの信号Ｓ５ａ，Ｓ５ｂを出力する。
乱数遅延回路５３には、電圧比較器３３ａ，３３ｂの出力信号Ｓ５ａ，Ｓ５ｂと、発振器２５の出力信号ＣＬＫと、が入力される。乱数遅延回路５３は、出力信号ＣＬＫを遅延させた遅延信号ＤＣＫを生成するとともに、各信号Ｓ５ａ，Ｓ５ｂに基づいて出力信号ＣＬＫに対する遅延信号ＤＣＫの遅延時間を変更する。電圧比較器３３ａ，３３ｂの出力信号Ｓ５ａ，Ｓ５ｂは、出力電圧Ｖｏに対応している。従って、乱数遅延回路５３は、出力電圧Ｖｏに応じて遅延信号ＤＣＫの遅延時間を変更する。
乱数遅延回路５３は、複数（本実施形態では２つ）の遅延回路５４，５５、乱数回路４６、選択回路４７から構成されている。
第１遅延回路５４には、発振器２５の出力信号ＣＬＫと電圧比較器３３ａの出力信号Ｓ５ａが入力される。第１遅延回路５４は、入力信号に対して互いに遅延時間が異なる複数遅延信号を生成し、複数の遅延信号のうちの１つを出力信号Ｓ５ａに応答して選択し、該選択した信号を遅延信号Ｓ４０として出力する。
図７は、第１遅延回路５４の１構成例を示すブロック図である。第１遅延回路５４は、複数（本実施形態では２つ）の遅延回路６１，６２と選択回路６３とを有している。遅延回路６１，６２は、入力信号を予め設定された固定時間だけ遅延させた遅延信号を出力する。本実施形態において、第１遅延回路５４を構成する遅延回路６１は、信号ＣＬＫの１周期の１０％に対応する時間だけ遅延させるように構成されている。つまり、遅延回路６１は、信号ＣＬＫを時間遅延させた信号Ｓ６１を生成し、遅延回路６２は信号Ｓ６１を時間遅延させた信号Ｓ６２を生成する。従って、信号Ｓ６２は、信号ＣＬＫに対して、その１周期の２０％に相当する時間遅延されている。即ち、第１遅延回路５４は、出力信号ＣＬＫを入力し、該信号ＣＬＫに対して１０％遅延した遅延信号Ｓ６１と、信号ＣＬＫに対して２０％遅延した遅延信号Ｓ６２を生成する。
選択回路６３には、遅延信号Ｓ６１，Ｓ６２と信号Ｓ５ａが入力される。選択信号Ｓ６３は、信号Ｓ５ａに応答して遅延信号Ｓ６１又は遅延信号Ｓ６２を選択し、該選択した信号を遅延信号Ｓ４０として出力する。信号Ｓ５ａは、出力電圧Ｖｏに対応し、該出力電圧Ｖｏが基準電圧Ｖ２ａよりも高い場合にはＨレベルであり、出力電圧Ｖｏが基準電圧Ｖ２ａよりも低い場合にはＬレベルである。そして、選択回路６３は、Ｈレベルの信号Ｓ５ａに応答して出力信号ＣＬＫに対する遅延時間が長い遅延信号Ｓ６２を選択し、その遅延信号Ｓ６２を遅延信号Ｓ４０として出力する。また、選択回路６３は、Ｌレベルの信号Ｓ５ａに応答して出力信号ＣＬＫに対する遅延時間が短い遅延信号Ｓ６１を選択し、その遅延信号Ｓ６１を遅延信号Ｓ４０として出力する。
即ち、第１遅延回路５４は、出力電圧Ｖｏに基づいて、該出力電圧Ｖｏが基準電圧Ｖ２ａよりも高い場合には遅延信号Ｓ４０を発振器２５の出力信号ＣＬＫに対してその１周期の２０％遅延させ、出力電圧Ｖｏが基準電圧Ｖ２ａよりも低い場合には遅延信号Ｓ４０を１０％遅延させる。
第２遅延回路５５は、第１遅延回路５４と同様に構成され、第１遅延回路５４と異なる遅延時間が設定されている。本実施形態の第２遅延回路５５は、出力信号ＣＬＫを入力し、該信号ＣＬＫに対して１％遅延した遅延信号と、信号ＣＬＫに対して１０％遅延した遅延信号を生成するように構成されている。従って、第２遅延回路５５は、出力電圧Ｖｏに基づいて、該出力電圧Ｖｏが基準電圧Ｖ２ｂよりも高い場合には遅延信号Ｓ４１を発振器２５の出力信号ＣＬＫに対してその１周期の１０％遅延させ、出力電圧Ｖｏが基準電圧Ｖ２ｂよりも低い場合には遅延信号Ｓ４１を１％遅延させる。
乱数回路４６は、第三実施形態と同様に、乱数的な幅及びタイミングのパルスを持つ選択信号Ｓ４２を出力する。選択回路４７は、第１遅延信号Ｓ４０又は第２遅延信号Ｓ４１をランダム的に選択し、該選択した遅延信号を遅延信号ＤＣＫとして出力する。
従って、乱数遅延回路５３は、出力電圧Ｖｏが基準電圧Ｖ２ａよりも高い、即ちＨレベルの信号Ｓ５ａ，Ｓ５ｂに応答して２０％遅延された第１遅延信号Ｓ４０又は１０％遅延された第２遅延信号Ｓ４１をランダム的に選択してその選択信号を遅延信号ＤＣＫとしてオア回路２４に出力する。第三実施形態で述べたように、ＦＦ回路２７のセット端子に供給する信号を２０％又は１０％遅延させることは、出力用トランジスタＴ１のＯＦＦデューティを２０％又は１０％に設定することであり、出力用トランジスタＴ１のＯＮディーティを８０％又は９０％に設定することと等価である。従って、乱数遅延回路５３は、出力用トランジスタＴ１を８０又は９０％のＯＮデューティにてオン・オフ制御するように遅延信号ＤＣＫを出力する。
また、乱数遅延回路５３は、出力電圧Ｖｏが基準電圧Ｖ２ａよりも低く基準電圧Ｖ２ｂよりも高い、即ちＬレベルの信号Ｓ５ａ及びＨレベルの信号Ｓ５ｂに応答して１０％遅延された第１遅延信号Ｓ４０及び第２遅延信号Ｓ４１をランダム的に選択してその選択信号を遅延信号ＤＣＫとしてオア回路２４に出力する。従って、乱数遅延回路５３は、出力用トランジスタＴ１を９０％のＯＮデューティにてオン・オフ制御するように遅延信号ＤＣＫを出力する。
更に、乱数遅延回路５３は、出力電圧Ｖｏが基準電圧Ｖ２ｂよりも低い、即ちＬレベルの信号Ｓ５ａ，Ｓ５ｂに応答して１０％遅延された第１遅延信号Ｓ４０又は１％遅延された第２遅延信号Ｓ４１をランダム的に選択してその選択信号を遅延信号ＤＣＫとしてオア回路２４に出力する。従って、乱数遅延回路５３は、出力用トランジスタＴ１を９０又は９９％のＯＮデューティにてオン・オフ制御するように遅延信号ＤＣＫを出力する。
つまり、第二実施形態と同様に、乱数遅延回路５３は、出力信号Ｓ５ａ，Ｓ５ｂに基づいて、ＤＣ−ＤＣコンバータ５０の出力電圧Ｖｏが高い場合には出力用トランジスタＴ１のＯＮデューティを低くして該出力電圧Ｖｏを低くするように遅延信号ＤＣＫを出力する。また、乱数遅延回路５３は、出力電圧Ｖｏが低い場合には出力用トランジスタＴ１のＯＮデューティを高くして該出力電圧Ｖｏを高くするように遅延信号ＤＣＫを出力する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）乱数遅延回路５３は、出力電圧Ｖｏが基準電圧Ｖ２ａよりも高い、即ちＨレベルの信号Ｓ５ａ，Ｓ５ｂに応答して２０％遅延された第１遅延信号Ｓ４０又は１０％遅延された第２遅延信号Ｓ４１をランダム的に選択してその選択信号を遅延信号ＤＣＫとしてオア回路２４に出力する。第三実施形態で述べたように、ＦＦ回路２７のセット端子に供給する信号を２０％又は１０％遅延させることは、出力用トランジスタＴ１のＯＦＦデューティを２０％又は１０％に設定することであり、出力用トランジスタＴ１のＯＮディーティを８０％又は９０％に設定することと等価である。従って、乱数遅延回路５３は、出力用トランジスタＴ１を８０又は９０％のＯＮデューティにてオン・オフ制御するように遅延信号ＤＣＫを出力する。従って、上記実施形態と同様に、制御部５２は、発振器２５の発振周波数よりも低周波にてＦＦ回路２７のリセットされる低調波発振を防止することができる。
（２）乱数遅延回路５３の第１及び第２遅延回路５４，５５は、入力信号を予め設定された固定時間だけ遅延させた複数の遅延信号を出力する。従って、遅延時間が固定されているため、回路構成が簡単になり、回路規模が少なくて済む、即ち回路規模の増大を抑えることができる。
（３）第１及び第２遅延回路５４，５５は、出力電圧Ｖｏを検出する電圧比較器３３ａ，３３ｂの出力信号Ｓ５ａ，Ｓ５ｂに基づいて、出力電圧Ｖｏが高い場合には出力用トランジスタＴ１のＯＮデューティを小さくするように遅延信号を出力し、出力電圧Ｖｏが低い場合には出力用トランジスタＴ１のＯＮデューティを大きくするように遅延信号を出力する。従って、所望の値の出力電圧Ｖｏを得ることができる。
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記各実施形態において、遅延信号ＤＣＫの遅延範囲を適宜変更しても良い。
・第二，第四実施形態において、電圧比較器３３ａ，３３ｂに供給する基準電圧Ｖ２ａ，Ｖ２ｂを同じ値としてもよい。
・上記各実施の形態では、入力電圧Ｖｉを降圧した電圧Ｖｏ出力する降圧型のＤＣ−ＤＣコンバータ１０，３０，４０，５０に具体化したが、電圧Ｖｏを適宜変更してもよい。つまり、ＤＣ−ＤＣコンバータは、降圧型、昇圧型に限らず、出力電圧Ｖｏを供給する半導体回路の構成に応じて負電圧を生成するＤＣ−ＤＣコンバータや異なる複数の電圧を生成するＤＣ−ＤＣコンバータに具体化しても良い。
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
出力用トランジスタを有するコンバータ部と、前記出力用トランジスタをオン・オフ制御するとともに出力電流に基づいて該出力用トランジスタをオン・オフ制御する制御信号のデューティを変更する制御部とを備えたＤＣ−ＤＣコンバータにおいて、
前記制御部は、
前記出力電流を検出する電流検出回路と、
発振器と、
前記発振器の出力信号を遅延させた遅延信号を生成するとともに前記出力信号に対する遅延信号の遅延時間を変更する遅延回路と、
セット端子に前記発振器の出力信号が入力され、リセット端子に前記電流検出回路の出力信号と前記遅延信号とのうちの何れか早いほうの信号が入力され、セット端子及びリセット端子に入力される信号に応じたデューティを持つ前記制御信号を生成するフリップフロップ回路と、
ことを特徴とするＤＣ−ＤＣコンバータ。（１）
（付記２）
出力用トランジスタを有するコンバータ部と、前記出力用トランジスタをオン・オフ制御するとともに出力電流に基づいて該出力用トランジスタをオン・オフ制御する制御信号のデューティを変更する制御部とを備えたＤＣ−ＤＣコンバータにおいて、
前記制御部は、
前記出力電流を検出する電流検出回路と、
発振器と、
前記発振器の出力信号を遅延させた遅延信号を生成するとともに前記出力信号に対する遅延信号の遅延時間を変更する遅延回路と、
セット端子に前記遅延信号が入力され、リセット端子に前記電流検出回路の出力信号と前記発振器の出力信号とのうちの何れか早いほうの信号が入力され、セット端子及びリセット端子に入力される信号に応じたデューティを持つ前記制御信号を生成するフリップフロップ回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。（２）
（付記３）
前記遅延回路は前記遅延時間をランダムに変更することを特徴とする付記１又は付記２に記載のＤＣ−ＤＣコンバータ。（３）
（付記４）
前記制御部は出力電圧を検出する電圧検出回路を備え、
前記遅延回路は、所定の範囲にてランダムに遅延時間を変更するとともに該範囲が互いに異なるように設定された複数の遅延回路を備え、前記電圧検出回路の出力信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する、ことを特徴とする付記１又は付記２に記載のＤＣ−ＤＣコンバータ。（４）
（付記５）
前記電圧検出回路は、前記出力電圧と基準電圧とを比較し該比較結果に応じた信号を出力し、
前記遅延回路は、前記出力電圧が基準電圧よりも高い場合には前記出力用トランジスタのＯＮデューティを小さくして前記出力電圧を低くするように前記複数の遅延回路の出力信号を選択し、前記出力電圧が基準電圧よりも低い場合には前記出力用トランジスタのＯＮデューティを大きくして前記出力電圧を高くするように前記複数の遅延回路の出力信号を選択する、ことを特徴とする付記４に記載のＤＣ−ＤＣコンバータ。（５）
（付記６）
前記遅延回路は、
入力信号に対する出力信号の遅延時間が互いに異なるように設定された複数の遅延回路と、
乱数信号を発生する乱数回路と、
前記乱数信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する選択回路と、
を備えたことを特徴とする付記１又は付記２に記載のＤＣ−ＤＣコンバータ。（６）
（付記７）
前記制御部は出力電圧を検出する電圧検出回路を備え、
前記遅延回路は、
入力信号に対して遅延時間が互いに異なる複数の出力信号を生成し、前記電圧検出回路の出力信号に基づいて複数の出力信号のうちの１つを出力する複数の遅延回路と、
乱数信号を発生する乱数回路と、
前記乱数信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する選択回路と、
を備えたことを特徴とする付記１又は付記２に記載のＤＣ−ＤＣコンバータ。（７）
（付記８）
前記電圧検出回路は、前記出力電圧と基準電圧とを比較し該比較結果に応じた信号を出力し、
前記遅延回路は、前記出力電圧が基準電圧よりも高い場合には前記出力用トランジスタのＯＮデューティを小さくして前記出力電圧を低くするように前記複数の出力信号のうちの１つを選択し、前記出力電圧が基準電圧よりも低い場合には前記出力用トランジスタのＯＮデューティを大きくして前記出力電圧を高くするように前記複数の出力信号のうちの１つを選択する、ことを特徴とする付記７に記載のＤＣ−ＤＣコンバータ。（８）
（付記９）
付記１〜８のうちのいずれか１つに記載のマルチフェーズＤＣ−ＤＣコンバータを搭載したことを特徴とするプリント基板。
（付記１０）
付記１〜８のうちのいずれか１つに記載のマルチフェーズＤＣ−ＤＣコンバータを搭載したことを特徴とする電子機器装置。
（付記１１）
コンバータ部の出力用トランジスタをオン・オフ制御するとともに出力電流に基づいて該出力用トランジスタをオン・オフ制御する制御信号のデューティを変更するＤＣ−ＤＣコンバータの制御回路において、
前記出力電流を検出する電流検出回路と、
発振器と、
前記発振器の出力信号を遅延させた遅延信号を生成するとともに前記出力信号に対する遅延信号の遅延時間を変更する遅延回路と、
セット端子に前記発振器の出力信号が入力され、リセット端子に前記電流検出回路の出力信号と前記遅延信号とのうちの何れか早いほうの信号が入力され、セット端子及びリセット端子に入力される信号に応じたデューティを持つ前記制御信号を生成するフリップフロップ回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。（９）
（付記１２）
コンバータ部の出力用トランジスタをオン・オフ制御するとともに出力電流に基づいて該出力用トランジスタをオン・オフ制御する制御信号のデューティを変更するＤＣ−ＤＣコンバータの制御回路において、
前記出力電流を検出する電流検出回路と、
発振器と、
前記発振器の出力信号を遅延させた遅延信号を生成するとともに前記出力信号に対する遅延信号の遅延時間を変更する遅延回路と、
セット端子に前記遅延信号が入力され、リセット端子に前記電流検出回路の出力信号と前記発振器の出力信号とのうちの何れか早いほうの信号が入力され、セット端子及びリセット端子に入力される信号に応じたデューティを持つ前記制御信号を生成するフリップフロップ回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。（１０）
（付記１３）
前記遅延回路は前記遅延時間をランダムに変更することを特徴とする付記１１又は付記１２に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１４）
出力電圧を検出する電圧検出回路を備え、
前記遅延回路は、所定の範囲にてランダムに遅延時間を変更するとともに該範囲が互いに異なるように設定された複数の遅延回路を備え、前記電圧検出回路の出力信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する、ことを特徴とする付記１１又は付記１２に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１５）
前記電圧検出回路は、前記出力電圧と基準電圧とを比較し該比較結果に応じた信号を出力し、
前記遅延回路は、前記出力電圧が基準電圧よりも高い場合には前記出力用トランジスタのＯＮデューティを小さくして前記出力電圧を低くするように前記複数の遅延回路の出力信号を選択し、前記出力電圧が基準電圧よりも低い場合には前記出力用トランジスタのＯＮデューティを大きくして前記出力電圧を高くするように前記複数の遅延回路の出力信号を選択する、ことを特徴とする付記１４に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１６）
前記遅延回路は、
入力信号に対する出力信号の遅延時間が互いに異なるように設定された複数の遅延回路と、
乱数信号を発生する乱数回路と、
前記乱数信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する選択回路と、
を備えたことを特徴とする付記１１又は付記１２に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１７）
出力電圧を検出する電圧検出回路を備え、
前記遅延回路は、
入力信号に対して遅延時間が互いに異なる複数の出力信号を生成し、前記電圧検出回路の出力信号に基づいて複数の出力信号のうちの１つを出力する複数の遅延回路と、
乱数信号を発生する乱数回路と、
前記乱数信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する選択回路と、
を備えたことを特徴とする付記１１又は付記１２に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１８）
前記電圧検出回路は、前記出力電圧と基準電圧とを比較し該比較結果に応じた信号を出力し、
前記遅延回路は、前記出力電圧が基準電圧よりも高い場合には前記出力用トランジスタのＯＮデューティを小さくして前記出力電圧を低くするように前記複数の出力信号のうちの１つを選択し、前記出力電圧が基準電圧よりも低い場合には前記出力用トランジスタのＯＮデューティを大きくして前記出力電圧を高くするように前記複数の出力信号のうちの１つを選択する、ことを特徴とする付記１７に記載のＤＣ−ＤＣコンバータの制御回路。
第一実施形態のＤＣ−ＤＣコンバータのブロック回路図である。 第二実施形態のＤＣ−ＤＣコンバータのブロック回路図である。 第三実施形態のＤＣ−ＤＣコンバータのブロック回路図である。 乱数回路の回路図である。 乱数回路の出力波形図である。 第四実施形態のＤＣ−ＤＣコンバータのブロック回路図である。 遅延回路の回路図である。 従来のＤＣ−ＤＣコンバータのブロック回路図である。 従来のＤＣ−ＤＣコンバータのブロック回路図である。 従来のＤＣ−ＤＣコンバータの動作波形図である。
符号の説明
１１ コンバータ部
１２，３２，４２，５２ 制御部
２５ 発振器
２６，３４，４３，５３ 乱数遅延回路
２７ フリップフロップ回路
３４ａ，３４ｂ，４４，４５，５４，５５，６１，６２ 遅延回路
４６ 乱数回路
４７，６３ 選択回路
ＣＬＫ 出力信号
ＤＣＫ 遅延信号
ＤＨ，ＤＬ 制御回路
ＩＬ 出力電流
Ｔ１ 出力用トランジスタ
Ｖｏ 出力電圧
Ｖ２ａ，Ｖ２ｂ 基準電圧

Claims (10)

  1. 出力用トランジスタを有するコンバータ部と、前記出力用トランジスタをオン・オフ制御するとともに出力電流に基づいて該出力用トランジスタをオン・オフ制御する制御信号のデューティを変更する制御部とを備えたＤＣ−ＤＣコンバータにおいて、
    前記制御部は、
    前記出力電流を検出する電流検出回路と、
    発振器と、
    前記発振器の出力信号を遅延させた遅延信号を生成するとともに前記出力信号に対する遅延信号の遅延時間を変更する遅延回路と、
    セット端子に前記発振器の出力信号が入力され、リセット端子に前記電流検出回路の出力信号と前記遅延信号とのうちの何れか早いほうの信号が入力され、セット端子及びリセット端子に入力される信号に応じたデューティを持つ前記制御信号を生成するフリップフロップ回路と、
    ことを特徴とするＤＣ−ＤＣコンバータ。
  2. 出力用トランジスタを有するコンバータ部と、前記出力用トランジスタをオン・オフ制御するとともに出力電流に基づいて該出力用トランジスタをオン・オフ制御する制御信号のデューティを変更する制御部とを備えたＤＣ−ＤＣコンバータにおいて、
    前記制御部は、
    前記出力電流を検出する電流検出回路と、
    発振器と、
    前記発振器の出力信号を遅延させた遅延信号を生成するとともに前記出力信号に対する遅延信号の遅延時間を変更する遅延回路と、
    セット端子に前記遅延信号が入力され、リセット端子に前記電流検出回路の出力信号と前記発振器の出力信号とのうちの何れか早いほうの信号が入力され、セット端子及びリセット端子に入力される信号に応じたデューティを持つ前記制御信号を生成するフリップフロップ回路と、
    を備えたことを特徴とするＤＣ−ＤＣコンバータ。
  3. 前記遅延回路は前記遅延時間をランダムに変更することを特徴とする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。
  4. 前記制御部は出力電圧を検出する電圧検出回路を備え、
    前記遅延回路は、所定の範囲にてランダムに遅延時間を変更するとともに該範囲が互いに異なるように設定された複数の遅延回路を備え、前記電圧検出回路の出力信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する、ことを特徴とする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。
  5. 前記電圧検出回路は、前記出力電圧と基準電圧とを比較し該比較結果に応じた信号を出力し、
    前記遅延回路は、前記出力電圧が基準電圧よりも高い場合には前記出力用トランジスタのＯＮデューティを小さくして前記出力電圧を低くするように前記複数の遅延回路の出力信号を選択し、前記出力電圧が基準電圧よりも低い場合には前記出力用トランジスタのＯＮデューティを大きくして前記出力電圧を高くするように前記複数の遅延回路の出力信号を選択する、ことを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
  6. 前記遅延回路は、
    入力信号に対する出力信号の遅延時間が互いに異なるように設定された複数の遅延回路と、
    乱数信号を発生する乱数回路と、
    前記乱数信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する選択回路と、
    を備えたことを特徴とする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。
  7. 前記制御部は出力電圧を検出する電圧検出回路を備え、
    前記遅延回路は、
    入力信号に対して遅延時間が互いに異なる複数の出力信号を生成し、前記電圧検出回路の出力信号に基づいて複数の出力信号のうちの１つを出力する複数の遅延回路と、
    乱数信号を発生する乱数回路と、
    前記乱数信号に基づいて前記複数の遅延回路の出力信号のうちの１つを前記遅延信号として出力する選択回路と、
    を備えたことを特徴とする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。
  8. 前記電圧検出回路は、前記出力電圧と基準電圧とを比較し該比較結果に応じた信号を出力し、
    前記遅延回路は、前記出力電圧が基準電圧よりも高い場合には前記出力用トランジスタのＯＮデューティを小さくして前記出力電圧を低くするように前記複数の出力信号のうちの１つを選択し、前記出力電圧が基準電圧よりも低い場合には前記出力用トランジスタのＯＮデューティを大きくして前記出力電圧を高くするように前記複数の出力信号のうちの１つを選択する、ことを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ。
  9. コンバータ部の出力用トランジスタをオン・オフ制御するとともに出力電流に基づいて該出力用トランジスタをオン・オフ制御する制御信号のデューティを変更するＤＣ−ＤＣコンバータの制御回路において、
    前記出力電流を検出する電流検出回路と、
    発振器と、
    前記発振器の出力信号を遅延させた遅延信号を生成するとともに前記出力信号に対する遅延信号の遅延時間を変更する遅延回路と、
    セット端子に前記発振器の出力信号が入力され、リセット端子に前記電流検出回路の出力信号と前記遅延信号とのうちの何れか早いほうの信号が入力され、セット端子及びリセット端子に入力される信号に応じたデューティを持つ前記制御信号を生成するフリップフロップ回路と、
    を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。
  10. コンバータ部の出力用トランジスタをオン・オフ制御するとともに出力電流に基づいて該出力用トランジスタをオン・オフ制御する制御信号のデューティを変更するＤＣ−ＤＣコンバータの制御回路において、
    前記出力電流を検出する電流検出回路と、
    発振器と、
    前記発振器の出力信号を遅延させた遅延信号を生成するとともに前記出力信号に対する遅延信号の遅延時間を変更する遅延回路と、
    セット端子に前記遅延信号が入力され、リセット端子に前記電流検出回路の出力信号と前記発振器の出力信号とのうちの何れか早いほうの信号が入力され、セット端子及びリセット端子に入力される信号に応じたデューティを持つ前記制御信号を生成するフリップフロップ回路と、
    を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。
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