JP5552288B2 - スイッチング電源装置 - Google Patents

Description

本発明は、スイッチング電源装置に係り、特に、動作効率の向上等を図ったものに関する。

従来、スイッチング電源装置においては、軽負荷動作状態における動作効率の改善に関する提案、実用化が種々なされている（例えば、特許文献１等参照）。
図９には、特許文献１等において提案されている軽負荷動作状態における動作効率の改善を図ったスイッチング電源装置の回路構成例が、また、図１０には、主要部における波形図が、それぞれ示されており、以下、同図を参照しつつ、この従来回路について説明する。

この従来回路は、出力電圧Ｖout と基準電圧ＶREF4との比較結果に基づいて、制御回路１０７によるＰＷＭ（パルス変調）制御によりスイッチング素子であるＰチャンネルＭＯＳトランジスタＭＰがオン・オフ制御されることで、入力電圧Ｖinが所望の出力電圧Ｖoutに変換されるよう構成されると共に、次述するようにして、負荷の軽重に応じて、ＰチャンネルＭＯＳトランジスタＭＰのオン・オフが制御されるようになっている。

すなわち、まず、重負荷モードにある場合、出力電圧Ｖoutが抵抗器ＲB1と抵抗器ＲB2とで抵抗分圧されてフィードバックされ、第１の比較器１０２により基準電圧ＶREF4と比較され、その比較結果に応じて制御回路１０７によるＰＷＭ制御によってＰチャンネルＭＯＳトランジスタ（以下「トランジスタ」と称する）ＭＰがオン・オフ制御されるものとなっている。

一方、軽負荷モードにあっては、第２の比較器１０３及び第４の比較器１０４において、それぞれオフセット設定電源１０５、１０６によって設定された比較レベルと検出用抵抗器Ｒsenseにおける電圧降下との比較により、検出用抵抗器Ｒsenseを流れる電流ＩLの検出が行われ、電流ＩLの大きさにより回路動作が軽負荷モードに切り換えられ、制御回路１０７によるトランジスタＭＰのオン・オフが制御されるようになっている。

ここで、図１０を参照しつつ、軽負荷モードについてさらに詳述する。
まず、第２及び第３の比較器１０３，１０４にオフセット設定電源１０５，１０６により設定される比較用の電圧を、インダクタＬ１に流れる電流ＩLに換算した比較レベルで表したものを、それぞれＩLP、ＩLB（ＩLP＞ＩLB）とする。
電流ＩLPは、電流ＩLのピーク電流であって、軽負荷モードの上限値であり、電流ＩLBは、電流ＩLの最低電流であって、軽負荷モードの下限値であり、例えば、「０」に設定される。

第２の比較器１０３においては、インダクタ電流ＩLがピーク電流ＩLPを超えた場合に論理値Ｈｉｇｈに相当するレベルの信号が出力されるものとなっている。
また、第３の比較器１０４においては、インダクタ電流ＩLが最低電流ＩLBを下回った場合に論理値Ｌｏｗに相当するレベルの信号が出力されるものとなっている。

そして、軽負荷モードでは、出力電圧Ｖoutが所望の電圧より低下して、第１の比較器１０２の出力が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化した際に、トランジスタＭＰが制御回路１０７によりオン状態とされ、インダクタ電流ＩLがピーク電流ＩLPに達して第２の比較器１０３の出力が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとなると、トランジスタＭＰが制御回路１０７によりオフとされるようになっている（図１０（ａ）参照）。

そして、インダクタ電流ＩLが最低電流ＩLBより下回り、第３の比較器１０４の出力が論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなると、第１の比較器１０２による出力電圧Ｖoutの監視動作に戻り、再び、出力電圧Ｖoutが所望の電圧より低下するとトランジスタＭＰが制御回路１０７によりオンとされるようになる。
なお、図１０（ｂ）は、負荷がやや重い場合のインダクタ電流ＩLの変化と出力電圧Ｖoutの変化を示すものであり、この場合、インダクタ電流ＩLが連続する点が軽負荷の場合と異なるが、この点を除けば、回路動作は基本的に上述の軽負荷の場合と同様である。
また、軽負荷モードから重負荷モードへの切換は、出力電圧Ｖoutが所定時間以上、所望の電圧より低下した場合に行われるようになっている。

特開平９−２１５３１９号公報（第３−９頁、図１−図１１）

しかしながら、上述の従来回路にあっては、インダクタＬ１の出力側に接続された検出用抵抗器Ｒsenseにおける電力損失が生ずるため、効率の低下が発生するという問題がある。また、検出用抵抗器Ｒsenseによる効率低下を極力抑圧するためには、その抵抗値を小さくしなければならないが、抵抗値の制限は、先のピーク電流ＩLPと最低電流ＩLBの設定範囲を制限するものとなり、十分な電流検出範囲が確保できなくなるという問題もある。

さらに、検出用抵抗器Ｒsenseの抵抗値、オフセット設定電源１０５，１０６の電圧、比較器１０２〜１０４のオフセット電圧は、軽負荷電流の検出誤差に影響を及ぼすので、検出誤差のばらつき抑圧のためには、それぞれの精度向上が必要となるという問題が生ずる。

本発明は、上記実状に鑑みてなされたもので、動作効率の低下を招くことなく、出力電流検出用の抵抗器や基準電圧の設定精度の向上を必要とすることなく、さらには、精度の高い比較器を要することなく、軽負荷電流検出の精度を確保しつつ、軽負荷時における動作効率の高いスイッチング電源装置を提供するものである。

上記本発明の目的を達成するため、本発明に係るスイッチング電源装置は、
メインスイッチング素子とインダクタとが直列接続され、前記メインスイッチング素子の他端側に入力電圧が印加可能とされる一方、前記インダクタの他端とグランドとの間には平滑用コンデンサが接続され、前記メインスイッチング素子の動作制御を行う制御回路が設けられ、前記制御回路による前記メインスイッチング素子のオン・オフ制御により前記インダクタと平滑用コンデンサとの接続点に降圧出力電圧が得られるよう構成されてなるスイッチング電源装置であって、
前記メインスイッチング素子に流れる電流を検出するセンサ手段と、
前記センサ手段により検出された電流に比例した電流を生成し、当該生成された電流が所定の検出レベルを上回った際に所定の検出信号を出力する比例電流検出回路と、
前記比例電流検出回路の出力を、前記メインスイッチング素子のオン・オフにおける所定のタイミングでラッチするラッチ回路と、
前記ラッチ回路の出力信号と前記降圧出力電圧に基づいて、前記制御回路の動作状態の切り換えのための信号を前記制御回路へ出力する動作モード切替器と、
前記制御回路の出力信号を前記メインスイッチング素子の駆動に適する信号に変換して前記メインスイッチング素子の駆動を行うドライバ回路と、を具備し、
前記ラッチ回路は、前記制御回路の出力信号に同期して前記比例電流検出回路の出力をラッチするよう構成され、前記動作モード切替器の出力信号により前記制御回路の動作を制御せしめて、負荷電流の出力状態に応じて前記メインスイッチング素子のオン・オフが制御可能に構成されてなるものである。
また、上記本発明の目的を達成するため、本発明に係るスイッチング電源装置は、
メインスイッチング素子とインダクタとが直列接続され、前記メインスイッチング素子の他端側に入力電圧が印加可能とされる一方、前記インダクタの他端とグランドとの間には平滑用コンデンサが接続され、前記メインスイッチング素子とインダクタの相互の接続点とグランドとの間には、サブスイッチング素子が設けられると共に、前記メインスイッチング素子及び前記サブスイッチング素子の動作制御を行う制御回路と、前記制御回路の制御信号に基づいて前記メインスイッチング素子の駆動を行う第１のドライバ回路と、前記制御回路の制御信号に基づいて前記サブスイッチング素子の駆動を行う第２のドライバ回路が、それぞれ設けられ、前記制御回路による前記メインスイッチング素子及び前記サブスイッチング素子のオン・オフ制御により前記インダクタと平滑用コンデンサとの接続点に降圧出力電圧が得られるよう構成されてなるスイッチング電源装置であって、
前記メインスイッチング素子に流れる電流を検出するセンサ手段と、
前記センサ手段により検出された電流に比例した電流を生成し、当該生成された電流が所定の検出レベルを上回った際に所定の検出信号を出力する比例電流検出回路と、
前記比例電流検出回路の出力を、前記メインスイッチング素子のオン・オフにおける所定のタイミングでラッチするラッチ回路と、
前記ラッチ回路の出力信号と前記降圧出力電圧に基づいて、前記制御回路の動作状態の切り換えのための信号を前記制御回路へ出力する動作モード切替器と、を具備し、
前記ラッチ回路は、前記制御回路の出力信号に同期して前記比例電流検出回路の出力をラッチするよう構成され、
前記動作モード切替器の出力信号により前記制御回路の動作を制御せしめると共に、前記制御回路の出力信号及び前記ラッチ回路の出力信号により前記第２のドライバ回路の動作を制御せしめ、負荷電流の出力状態に応じて前記メインスイッチング素子及び前記サブスイッチング素子のオン・オフが制御可能に構成されると共に、前記第２のドライバ回路は、前記ラッチ回路の出力が軽負荷状態に対応する信号となった際に、前記サブスイッチング素子をオフとするよう構成されてなるものも好適である。

請求項１記載の本発明によれば、メインスイッチング素子の電流検出のため、比例電流検出回路においてメインスイッチング素子を流れる電流に比例した電流を発生させ、その電流を検出するよう構成したことにより、従来と異なり、微小電圧を検出する高精度の比較器が不要となり、装置の低価格化を図ることができる。特に、半導体集積回路では、常に素子ばらつきが発生しており、そのため、比較器の高精度化のための高度な回路技術が必要となるが、請求項１記載の発明においては、そのような特別の高度な回路技術を用いることなく、通常の回路での実現が可能となるという効果を奏するものである。
請求項２記載の発明においては、サブスイッチング素子を軽負荷時に制御可能としているため、電流不連続モードにおいて、出力段のインダクタに蓄積されたエネルギーを、降圧型のスイッチング電源装置の場合には、グランドに、昇圧型のスイッチング電源装置の場合には、入力電源へ放出する抑制動作制御が可能となり、効率低下を抑制することができるという効果を奏するものである。
請求項３記載の発明においては、センサ用抵抗器と第１の抵抗器により第１のメインスイッチング素子の電流に比例した比例電流を得るよう構成したことで、センサ用抵抗器と第１の抵抗器の抵抗値の比で比例電流の大きさが設定可能であり、従来に比して回路設計の自由度が高い。また、第２の抵抗器は、メインスイッチング素子に流れる電流が直接流れるものではなく、その比例電流が流れるため、従来と異なり、大きい抵抗値のものを用いることが可能であり、そのため、抵抗値のばらつきの影響が従来に比して確実に小さい。
さらに、第２の抵抗器における電圧降下は、従来と異なり、十分大きな電圧であるため、第１の比較器は、従来と異なり、入力オフセット電圧などに対して高精度の回路構成を必要とせず、通常のものを用いることができ、装置の低価格化を図ることができる。
またさらに、出力電圧を第２の誤差増幅器により検出して発振器を制御することにより、軽負荷時に所望の出力電圧より上昇した場合に、メインスイッチング素子が適宜動作せしめるよう構成されているため、従来と異なり、軽負荷のさらなる効率化を図ることができる。
請求項４記載の発明においては、第２の誤差増幅器の電圧を第３の比較器において第３の基準電圧と比較することで、実質的にメインスイッチング素子のオンデューティの検出が行われ、それに応じて発振器が制御されるため、軽負荷時の出力電圧の制御性が、請求項３記載の発明に比して、さらに良好となる。
請求項５記載の発明においては、請求項２記載の発明及び請求項３記載の発明同様の効果を奏すると共に、軽負荷時におけるさらなる効率向上を図ることができる。
請求項６記載の発明においては、請求項２記載の発明及び請求項４記載の発明同様の効果を奏すると共に、軽負荷におけるさらなる効率向上と出力電圧の制御性を向上することができる。
請求項７記載の発明においては、比例電流の検出に検出回路用第１及び第２のトランジスタを用いた構成であるため、半導体集積回路における抵抗素子の領域を不要とし、チップレアウトの縮小が可能となるという効果を奏する。

本発明の実施の形態におけるスイッチング電源装置の第１の基本構成例を示す構成図である。 本発明の実施の形態におけるスイッチング電源装置の第２の基本構成例を示す構成図である。 図１に示された第１の構成例におけるスイッチング電源装置の主要部におけるタイミング波形図であって、図３（Ａ）は第１のスイッチング素子に印加される制御信号のタイミング波形図、図３（Ｂ）はインダクタに流れる電流のタイミング波形図、図３（Ｃ）は比例電流検出回路の出力信号のタイミング波形図、図３（Ｄ）はラッチ回路の出力信号のタイミング波形図である。 図１に示された第１の基本回路のより具体的な第１の回路構成例を示す回路図である。 図１に示された第１の基本回路のより具体的な第２の回路構成例を示す回路図である。 図２に示された第２の基本回路のより具体的な第１の回路構成例を示す回路図である。 図２に示された第２の基本回路のより具体的な第２の回路構成例を示す回路図である。 図１に示された第１の基本回路のより具体的な第３の回路構成例を示す回路図である。 従来のスイッチング電源装置の回路構成例を示す回路図である。 図９に示された従来回路の主要部におけるタイミング波形を示すタイミング波形図であり、図１０（ａ）は、軽負荷状態における出力電流と出力電圧との関係を示すタイミング波形図、図１０（ｂ）は、負荷がやや重い場合の出力電流と出力電圧との関係を示すタイミング波形図である。

以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスイッチング電源装置の第１の基本構成例について、図１を参照しつつ説明する。
図１に示されたスイッチング電源装置は、メインスイッチング素子としての第１のパワートランジスタ（図１においては「ＭＰ」と表記）４１と、インダクタ（図１においては「Ｌ１」と表記）４２と、整流用ダイオード（図１においては「Ｄ１」と表記）４３と、制御部１０１とに大別されて構成されたいわゆる降圧型のスイッチング電源装置である。

本発明の実施の形態において、第１のパワートランジスタ４１には、ＰチャンネルパワーＭＯＳトランジスタが用いられており、そのソースには、電源１５が接続される一方、ドレインには、インダクタ４２の一端及び整流用ダイオード４３のカソードが接続されている。
インダクタ４２の他端は、負荷１６に接続されるようになっていると共に、グランドとの間には、平滑用コンデンサ（図１においては「Ｃo」と表記）４４と、直列接続された第１及び第２の帰還用抵抗器（図１においては、それぞれ「ＲB1」、「ＲB2」と表記）４５，４６が接続されている。

一方、整流用ダイオード４３のアノードは、グランドに接続されている。
また、第１のパワートランジスタ４１のゲートは、制御部１０１を構成するＰチャンネルドライバ回路（図１においては「Ｐ−ＤＲＶ」と表記）４の出力段に接続されている。

本発明の実施の形態における制御部１０１は、比例電流検出回路（図１においては「Ｉ−ＤＥＴ」と表記）１と、ラッチ回路（図１においては「ＬＡＴＣＨ」と表記）２と、動作モード切替器（図１においては「ＭＯＤＥ」と表記）３０と、制御回路（図１においては「ＣＯＮＴ」と表記）３と、Ｐチャンネルドライバ回路４と、センサ６とを有して構成されたものとなっている。
最初に、センサ手段としてのセンサ６は、第１のパワートランジスタ４１に流れる電流、すなわち、ＰチャンネルパワーＭＯＳトランジスタのソースに流れる電流を間接的に検出するもので、その検出信号は、比例電流検出回路１の入力段に入力されるようになっている。

比例電流検出回路１は、センサ６から入力された第１のパワートランジスタ４１に流れる電流に対応した検出信号のレベルが所定の電流検出基準値を超えた際に論理値Ｈｉｇｈに相当するレベルの信号を出力するよう構成されてなるもので、その出力は、ラッチ回路２の入力段に入力されるようになっている。
ラッチ回路２は、制御回路３の出力信号に同期して比例電流検出回路１の出力の論理値Ｌｏｗから論理値Ｈｉｇｈの変化をラッチするよう構成されてなり、その出力は、動作モード切替器３０に入力されるようになっている。

動作モード切替器３０は、ラッチ回路２の出力信号に応じて制御回路３に対して、その動作の切り替えのための制御信号を制御回路３へ出力するよう構成されてなるものである。
制御回路３は、動作モード切替器３０からの制御信号と共に、第１及び第２の帰還用抵抗器４５，４６の相互の接続点に得られる帰還用電圧が入力されると共に、これら入力に基づいて、第１のパワートランジスタ４１のオン・オフ制御のため信号を出力するよう構成されたものとなっている。
制御回路３の出力は、Ｐチャンネルドライバ回路４において第１のパワートランジスタ４１の駆動に適する信号に変換されて第１のパワートランジスタ４１のゲートに印加されるようになっている。

次に、かかる構成における動作について、図３を参照しつつ説明する。
まず、図３の期間Ｔ１において、第１のパワートランジスタ４１の電流、すなわち、ＰチャンネルパワーＭＯＳトランジスタの電流、換言すれば、インダクタ４２を流れる電流が通常である場合、第１のパワートランジスタ４１に流れる電流は、第１のパワートランジスタ４１がオン状態となった後、若干の時間経過の後に所定の電流検出基準を超えることとなる。

このとき、センサ６により検出され、比例電流検出回路１において変換された電流は、図３（Ｂ）の如くとなり、比例電流検出回路１において所定の電流基準値を超えた際に、比例電流検出回路１の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化する（図３（Ｃ）参照）。
ラッチ回路２においては、制御回路３からＰチャンネルドライバ回路４を介して第１のパワートランジスタ４１のゲートへ印加される制御信号（以下「ＰchパワーＭＯＳ制御信号」と称する）の立ち上がりで比例電流検出回路１の出力をラッチするが、期間Ｔ１より以前の回路動作状態が通常の状態であるとすると、出力は論理値Ｈｉｇｈに相当するレベルとなっており、上述のようにラッチが行われても出力は論理値Ｈｉｇｈに相当するレベルのままで変化はない。

次に、期間Ｔ２において、インダクタ４２に流れる電流が軽負荷状態となる場合、比例電流検出回路１におけるインダクタ電流検出波形は、所定の電流検出基準を超えず（図３（Ｂ）参照）、そのため、比例電流検出回路１の出力は論理値Ｌｏｗに相当するレベルのままで変化しない（図３（Ｃ）参照）。
そして、ラッチ回路２において、ＰchパワーＭＯＳ制御信号の立ち上がりで比例電流検出回路１の出力がラッチされると、ラッチ回路２の出力は、論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルに変化する（図３（Ａ）及び図３（Ｄ）参照）。
このラッチ回路２における出力の論理値Ｌｏｗに相当するレベル変化によって、動作モード切替器３０により制御回路３の動作は、軽負荷動作時の状態とされることとなる。

次いで、次の期間Ｔ３においても、比例電流検出回路１におけるインダクタ電流検出波形が所定の電流基準を超えないとすると（図３（Ｂ）参照）、比例電流検出回路１の出力は、論理値Ｌｏｗに相当するレベルのままで（図３（Ｃ）参照）、同時にラッチ回路２の出力も論理値Ｌｏｗに相当するレベルのままであるため（図３（Ｄ）参照）、軽負荷動作状態が継続されることとなる。

次に、期間Ｔ４において、比例電流検出回路１におけるインダクタ電流検出波形が再び所定の電流検出基準を超えると、電流検出基準を超えた時点で比例電流検出回路１の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化する（図３（Ｂ）及び図３（Ｃ）参照）。
そして、ＰchパワーＭＯＳ制御信号の立ち上がりで比例電流検出回路１の出力がラッチ回路２によりラッチされると、ラッチ回路２の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化し（図３（Ｄ）参照）、その結果、制御回路３による第１のパワートランジスタ４１のオン・オフ制御は、軽負荷動作状態から通常動作となる。

この第１の基本構成例においては、次述するように、第１のパワートランジスタ４１の電流検出のための回路の精度を、従来と異なり、通常の精度のものとすることが可能となる。
まず、通常、第１のパワートランジスタ４１の電流を検出する場合において、例えば、その電流全部、又は、一部を検出用抵抗器（図示せず）に流して検出するような構成を採る際、第１のパワートランジスタ４１に大電流が生じても検出用抵抗器の電圧降下を小さくして回路の動作効率に影響を与えないようにするため、検出用抵抗器を小さなものとする必要がある。ここで、電圧降下をΔＶ、検出用抵抗器の抵抗値をｒ、第１のパワートランジスタ４１の出力電流をＩpoとすると、電圧降下ΔＶは、ΔＶ＝ｒ×Ｉpo（式１）となることは周知の通りである。

ところが、軽負荷時にＩpoが小さくなると、ΔＶは微小電圧になるため、ΔＶを精度良く検出する必要が生じ、高精度の比較器などを要することとなる。
しかしながら、本発明の実施の形態においては、比例電流検出回路においてＩpoに比例した電流を発生させて、その電流検出を行うよう構成されているため、微小電圧を高精度で検出する比較器などが不要となり、通常の回路構成で実現できることとなる。特に、半導体集積回路化した場合に、半導体集積回路では、常に素子ばらつきが発生しており、そのため、比較器の高精度化のための高度な回路技術が必要となるが、上述した第１の基本構成例では、そのよう高度の回路技術を要することなく実現が可能となる。

次に、本発明の実施の形態におけるスイッチング電源装置の第２の基本構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の基本構成例は、図１に示された基本構成例における整流用ダイオード４３と並列に、サブスイッチング素子としての第２のパワートランジスタ（図２においては「ＭＮ」と表記）５１を設け、同期整流方式の構成とした点が、図１における構成例と異なるものである。

以下、具体的に説明すれば、まず、この構成例において、第２のパワートランジスタ５１には、ＮチャンネルパワーＭＯＳトランジスタが用いられており、そのドレインは、第１のパワートランジスタ４１のドレインに接続される一方、ソースは、グランドに接続されたものとなっている。
また、第２のパワートランジスタ５１のゲートは、第２のパワートランジスタ５１と共に設けられたＮチャンネルドライバ回路（図２においては「Ｎ−ＤＲＶ」と表記）５の出力段に接続されている。

このＮチャンネルドライバ回路５は、Ｐチャンネルドライバ回路４同様、制御回路３から入力される第２のパワートランジスタ５１のオン・オフを制御するための制御信号と、ラッチ回路２の出力信号に応じて、第２のパワートランジスタ５１のゲートへ対するゲート信号を出力するよう構成されてなるものである。

かかる構成における動作は、軽負荷状態となった際に、第２のパワートランジスタ５１がオフとされ、図１の構成例において説明したと同様な回路状態となることは、基本的に図１の構成例と同様であるので、ここでの再度の詳細な説明は省略することとする。
上述の第２の基本構成例においては、第２のパワートランジスタ５１を軽負荷時にオフ制御可能としているため、電流不連続モードにおいて、インダクタ４２に蓄積されたエネルギーを、降圧型のスイッチング電源装置の場合には、グランドに、昇圧型のスイッチング電源装置の場合には、入力電源へ放出する動作制御が行えるため、効率低下の抑圧がなされるものとなっている。

次に、図１に示された第１の基本構成例のより具体的な回路構成例について、図４を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
まず、この具体回路構成例において、センサ６は、センサ用ＰチャンネルＭＯＳトランジスタ（図４においては「ＭPS」と表記）５２と、センサ用抵抗器（図４においては「ＲS」と表記）５３とを具備して構成されたものとなっている。すなわち、センサ用抵抗器５３の一端は、電源１５に接続される一方、他端は、センサ用ＰチャンネルＭＯＳトランジスタ５２のソースに接続されると共に、この接続点は、次述する比例電流検出回路１に設けられた第１の誤差増幅器（図４においては「ＡＭＰ１」と表記）２１の非反転入力端子に接続されたものとなっている。

また、センサ用ＰチャンネルＭＯＳトランジスタ５２のドレインは、第１のパワートランジスタ４１のドレインに、ゲートは、同じく第１のパワートランジスタ４１のゲートに、それぞれ接続される一方、センサ用ＰチャンネルＭＯＳトランジスタ５２のゲートと第１のパワートランジスタ４１のゲートは、Ｐチャンネルドライバ回路４の出力段に接続されたものとなっている。

次に、この具体回路構成例における比例電流検出回路１は、第１の誤差増幅器２１と、検出回路用第１のＰチャンネルＭＯＳトランジスタ（図４においては「ＭP1」と表記）５４と、比較器（図４においては「ＣＯＭＰ１」と表記）２２とを主たる構成要素として構成されたものとなっている。

具体的には、まず、比例電流検出回路１においては、誤差増幅器２１と、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４と第１の抵抗器（図４においては「Ｒ１」と表記）５６により、センサ６に流れる電流に比例した電流を出力するための回路が構成されると共に、その電流を電圧に変換するための第２の抵抗器（図４においては「Ｒ２」と表記）５７が設けられたものとなっている。

すなわち、電源１５とグランドとの間に、電源１５側から第１の抵抗器５６と、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４と、第２の抵抗器５７とが、直列接続されて設けられたものとなっており、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４のドレインには、第１の抵抗器５６の一端が、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４のソースには、第２の抵抗器５７の一端が、それぞれ接続されている。

また、第１の誤差増幅器２１は、その非反転入力端子に、後述するセンサ６の出力信号が印加されるようになっている一方、その反転入力端子は、第１の抵抗器５６と検出回路用第１のＰチャンネルＭＯＳトランジスタ５４のドレインの接続点に接続され、出力端子は、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４ゲートに接続されたものとなっている。なお、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４サブストレートは、電源１５に接続されている。

そして、センサ６に流れる電流に対応した第２の抵抗器５７に得られた電圧を基準電圧ＶREF1と比較のため、第１の比較器（図４においては「ＣＯＭＰ１」と表記）２２が設けられている。
すなわち、第１の比較器２２の非反転入力端子には、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４のソースと第２の抵抗器５７の相互の接続点が接続される一方、反転入力端子には、第１の基準電源５８の正極が接続されて、基準電圧ＶREF1が印加されるようになっている。

次に、ラッチ回路２は、Ｄ型フリップフロップ２３を用いて構成されたものとなっており、そのＤ入力端子には上述した第１の比較器２２の出力端子が接続される一方、クロック入力端子ＣＫには、制御回路３の出力信号が印加されるようになっている。そして、Ｑ出力端子は、次述する動作モード切替器３０の入力段に接続されたものとなっている。

動作モード切替器３０は、第３の比較器（図４においては「ＣＯＭＰ３」と表記）３２と、２入力ＯＲ素子３３とを有して構成されたものとなっている。
具体的には、第３の比較器３２の非反転入力端子には、後述する制御回路３に設けられた第２の基準電源５９の第２の基準電圧ＶREF2が印加されるようになっている一方、反転入力端子は、後述する制御回路３に設けられた第２の誤差増幅器（図４においては「ＡＭＰ２」と表記）２４の反転入力端子と相互に接続されると共に、第１及び第２の帰還用抵抗器４５，４６の相互の接続点と接続されている。

一方、第３の比較器３２の出力端子は、２入力ＯＲ素子３３の一方の入力端子に接続されており、２入力ＯＲ素子３３の他方の入力端子は、先のラッチ回路２のＤ型フリップフロップ２３のＱ出力端子と接続されたものとなっている。
そして、２入力ＯＲ素子３３の出力は、次述する制御回路３に設けられた発振回路２６に入力され動作制御に供されるようになっている。

次に、制御回路３は、第２の誤差増幅器２４と、第２の比較器（図４においては「ＣＯＭＰ２」と表記）２５と、発振器（図４においては「ＯＳＣ」と表記）２６と、ロジック回路（図４においては「ＬＯＧＩＣ」と表記）２７を主たる構成要素として構成されたものとなっている。
具体的には、まず、第２の誤差増幅器２４の非反転入力端子には、第２の基準電源５９の第２の基準電圧ＶREF2が印加されるようになっている。また、第２の誤差増幅器２４の反転入力端子と出力端子との間には、反転入力端子側から位相補償のための第３の抵抗器（図４においては「Ｒ3」と表記）６１と第１のコンデンサ（図４においては「Ｃ1」と表記）６２とが直列接続されて設けられている。
そして、第２の誤差増幅器２４の出力端子は、第２の比較器２５の反転入力端子に接続されている。

第２の比較器２５の非反転入力端子には、発振器２６の出力信号が入力されるようになっている一方、第２の比較器２５の出力端子は、ロジック回路２７の入力段に接続されている。
発振器２６は、三角波を生成、出力するよう構成されてなるもので、後述すように、その発振動作は、動作モード切替器３０の出力によって制御されるよう構成されたものとなっている。

ロジック回路４は、第２の比較器２７の出力に応じて、Ｐチャンネルドライバ回路４及びＤ型フリップフロップ２３の入力に適したＰチャンネルドライバ制御信号を生成、出力するもので、その出力は、Ｐチャンネルドライバ回路４に入力されると共に、前述のようにラッチ回路２のＤ型フリップフロップ２３のクロック入力端子ＣＬＫに入力されるようになっている。

次に、上記構成における動作について説明する。
第１のパワートランジスタ４１に流れる電流の検出は、センサ用ＰチャンネルＭＯＳトランジスタ５２とセンサ用抵抗器５３の直列接続された部分で行われ、センサ用ＰチャンネルＭＯＳトランジスタ５２のドレイン電流は、第１のパワートランジスタ４１のドレイン電流に比例し、その電流は、センサ用抵抗器５３により電圧に変換されるようになっている。

このセンサ用抵抗器５３により得られた電圧は、センサ信号として第１の誤差増幅器２１の非反転入力端子に印加され、この第１の誤差増幅器２１と検出回路用第１のＰチャンネルＭＯＳトランジスタ５４の動作により、第１の誤差増幅器２１の非反転入力端子に印加された先のセンサ用抵抗器５３により得られた電圧と、反転入力端子に印加された第１の抵抗器５６による電圧とが等しくなるように、第１の抵抗器５６に電流が流されることとなる。

すなわち、第１の抵抗器５６に流れる電流Ｉ１は、センサ用抵抗器５３に流れる電流Ｉsと、Ｉ１＝ＩS×ＲS／Ｒ1の関係となり、さらに、センサ用抵抗器５３に流れる電流Ｉsは、第１のパワートランジスタ４１のドレイン電流と比例しているので、第１の抵抗器５６に流れる電流Ｉ１も第１のパワートランジスタ４１のドレイン電流に比例することとなる。

そして、第１の抵抗器５６に流れる電流Ｉ１は、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４のドレイン電流でもあるので、電流Ｉ１は、第２の抵抗器５７に流れ込み、ここで、電圧に変換されて第１の比較器２２の非反転入力端子に入力されることとなる。
結局、第１のパワートランジスタ４１のドレイン電流に応じた電圧が第１の比較器２２の非反転入力端子に現れて、第１の比較器２２の反転入力端子に印加された第１の基準電圧ＶREF1と比較されることで、第１のパワートランジスタ４１のドレイン電流、すなわち、換言すれば、インダクタ４２に流れる電流が検出されることとなる。

そして、負荷電流が大きい場合、インダクタ４２に流れる電流も大きくなり、第１の比較器２２の非反転入力側の電圧が第１の基準電圧ＶREF1より高くなると、第１の比較器２２の出力は、論理値Ｈｉｇｈに相当するレベルとなる。
すると、制御回路３の出力が、第１のパワートランジスタ４１をオンからオフに切り換えるタイミング、すなわち、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化する立ち上がりエッジで、Ｄ型フリップフロップ２３において、第１の比較器２２の出力の論理値Ｈｉｇｈがラッチされ、そのＱ出力端子には、論理値Ｈｉｇｈに相当するレベルの信号が出力され、動作モード切替器３０の２入力ＯＲ素子３３の一方の入力端子へ印加されることとなる。

動作モード切替器３０においては、上述した２入力ＯＲ素子３３の一方の入力端子への通常動作状態における論理値Ｈｉｇｈに相当するレベルの信号入力に応じて、同じく論理値Ｈｉｇｈに相当するレベルの信号が、制御回路３の発振器２６へ出力されることとなる。
発振器２６は、動作モード切替器３０から論理値Ｈｉｇｈに相当するレベルの信号が出力されている場合に、発振動作状態となるよう構成されており、第２の比較器２５へ三角波信号を供給することとなる。

次に、負荷電流が小さい場合には、インダクタ４２に流れる電流も小さくなり、第１の比較器２２の非反転入力側の電圧が第１の基準電圧ＶREF1より低くなると、第１の比較器２２の出力は、論理値Ｌｏｗに相当するレベルとなる。
すると、制御回路３の出力が、第１のパワートランジスタ４１をオンからオフに切り換えるタイミング、すなわち、論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化する立ち上がりエッジで、Ｄ型フリップフロップ２３において、第１の比較器２２の出力の論理値Ｌｏｗがラッチされ、そのＱ出力端子には、論理値Ｌｏｗに相当するレベルの信号が出力され、動作モード切替器３０の２入力ＯＲ素子３３の一方の入力端子へ印加されることとなる。

そして、軽負荷動作状態にあって、出力電圧ＶOが所望の電圧よりも低い場合には、第１及び第２の帰還用抵抗器４５，４６の接続点に得られる帰還電圧（ＦＢ）は、第２の基準電圧ＶREF2より低くなり、第３の比較器３２の出力は、論理離Ｈｉｇｈに相当するレベルとなって、２入力ＯＲ素子３３へ入力されるため、動作モード切替器３０は、論理値Ｈｉｇｈに相当するレベルの信号を出力する。
そのため、先に説明したように発振器２６は、発振動作状態となり、第２の比較器２５へ三角波信号が供給され、第２の比較器２５によりＰＷＭ信号が生成されることとなる。

一方、軽負荷動作状態において、出力電圧ＶOが所望の電圧よりも高い場合には、第１及び第２の帰還用抵抗器４５，４６の接続点に得られる帰還電圧（ＦＢ）は、第２の基準電圧ＶREF2より高くなり、第３の比較器３２の出力は、論理離Ｌｏｗに相当するレベルとなって、２入力ＯＲ素子３３のいずれの入力も論理値Ｌｏｗに相当するレベルとされるため、動作モード切替器３０は、論理値Ｌｏｗに相当するレベルの信号を出力する。その結果、発振回路２６は、発振停止状態となる。

すると、第２の比較器４からもＰＷＭ信号が出力されず、第１のパワートランジスタ４１は、オフとされる。そして、第１のパワートランジスタ４１がオフした状態にあって、負荷電流により出力電圧ＶOが低下して所望の電圧より低くなると、帰還電圧が第２の基準電圧ＶREF2よりも低くなるので、発振器２６は再び発振動作状態となり、第２の比較器２５によりＰＷＭ信号が生成、出力されることとなる。

上述の具体回路構成例においては、センサ用抵抗器５３と第１の抵抗器５６により第１のパワートランジスタ４１の電流に比例した比例電流を得るよう構成したことで、センサ用抵抗器５３と第１の抵抗器５６の抵抗値の比で比例電流の大きさが設定可能となっている。また、第２の抵抗器５７は、第１のパワートランジスタ４１に流れる電流が直接流れるものではなく、その比例電流が流れるため、従来と異なり、大きい抵抗値のものを用いることが可能であり、そのため、抵抗値のばらつきの影響が従来に比して確実に小さなものとなっている。
さらに、第２の抵抗器５７における電圧降下は、先に説明した式１におけるΔＶのような微小電圧に比して、十分大きな電圧であるため、第１の比較器５８は、従来と異なり、入力オフセット電圧などに対して高精度の回路構成を必要としない、通常のものを用いることができるものとなっている。

またさらに、出力電圧を第２の誤差増幅器２４により検出して発振器２６を制御することにより、軽負荷時に所望の出力電圧より上昇した場合に、第１のパワートランジスタ４１が動作せしめるよう構成されているため、従来と異なり、軽負荷のさらなる効率化が図れるものとなっている。

次に、図１に示された第１の基本構成例の第２の具体回路例について、図５を参照しつつ説明する。
なお、図１、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この回路構成例は、動作モード切替器３０の構成が、図４に示された構成例と次述するように異なるものである。

具体的には、動作モード切替器３０は、第３の比較器３２と、２入力ＯＲ素子３３と、第３の基準電源６０とを有して構成されたものとなっている。
すなわち、第３の比較器３２の非反転入力端子には、制御回路３に設けられた第２の誤差増幅器２４の出力が印加されるようになっている一方、反転入力端子には、第３の基準電源６０による第３の基準電圧ＶREF3 が印加されるようになっている。
なお、２入力ＯＲ素子３３の接続は、図４に示された回路構成例と同一であるので、ここでの再度の説明は省略する。

次に、かかる構成における動作について説明する。
通常動作状態においては、図４に示された回路構成例における動作と基本的に同一である。
軽負荷動作状態においては、スイッチング電源動作が電流不連続モードに入って所望の出力電圧ＶOになるように第１のパワートランジスタ４１のオンデューティ、すなわち、ＰＷＭ信号の一周期における第１のパワートランジスタ４１がオンとされる時間の割合は、負荷電流に応じて変化することとなる。この際、第２の誤差増幅器２４の出力電圧は、負荷電流に対して適正なオンデューティになるように変化し、負荷電流が小さくなると出力電圧ＶOは上昇する方向となるので、第２の誤差増幅器２４の出力電圧は下がる方向となる。

そして、負荷電流がある値よりも小さくなると、第２の誤差増幅器２４の出力電圧は、第３の基準電圧ＶREF3よりも低くなり、第３の比較器３２の出力は、論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなり、２入力ＯＲ素子３３の出力も論理値Ｌｏｗに相当するレベルとなる。そのため、発振器２６は、動作停止状態となり、第２の比較器２５によるＰＷＭ信号の生成は停止され、第１のパワートランジスタ４１はオフ状態となる。

上述の具体回路構成例においては、第２の誤差増幅器２４の電圧を第３の比較器３２において第３の基準電圧と比較することで、実質的に第１のパワートランジスタ４１のオンデューティの検出が行われ、それに応じて発振器２６が制御されるため、軽負荷時の出力電圧の制御性が、図４に示された具体回路構成例に比して、さらに良好なものとなっている。

次に、図２に示された第２の基本回路構成例のより具体的な回路構成例について、図６を参照しつつ説明する。
なお、図２、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この回路構成例は、図４に示された回路構成を基本とし、これに、図２に示された第２のパワートランジスタ５１と、そのドライブのためのＮチャンネルドライバ回路５が付加された構成を有してなるものである。

すなわち、第２のパワートランジスタ５１のドレインは、第１のパワートランジスタ４１のドレインに接続される一方、ソースは、グランドに接続されたものとなっている。また、第２のパワートランジスタ５１のゲートは、Ｎチャンネルドライバ回路５の出力段に接続されている。
このＮチャンネルドライバ回路５は、制御回路３のロジック回路２７から第２のパワートランジタ５１のオン・オフのために入力される制御信号が入力されると共に、ラッチ回路２のＤ型フリップフロップ２３のＱ出力信号が動作制御のために入力されるようになっている。

次に、かかる構成における動作について説明する。
この回路構成例における回路動作は、通常動作状態については、図４に示された回路構成例における動作と基本的に同一であるので、ここでの再度の詳細な説明は省略し、異なる点について以下に説明する。
軽負荷動作状態においては、ラッチ回路２の出力は、論理値Ｌｏｗに相当するレベルであり、そのため、Ｎチャンネルドライバ回路５は非動作状態となり、その出力は論理値Ｌｏｗに相当するレベルとなり、第２のパワートランジスタ５１はオフ状態とされる。
かかる状態にあっては、図４に示された回路構成例同様、出力電圧ＶOに応じて、発振器２６が動作状態、非動作状態とされることとなる。
上述の具体回路構成例においては、図２に示された第２の基本回路構成例に比して、軽負荷におけるさらなる効率向上が図られるものとなっている。

次に、図２に示された第２の基本回路構成例のより具体的な第２の回路構成例について、図７を参照しつつ説明する。
なお、図２、図５、図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この回路構成例は、図５に示された回路構成例を基本とし、これに、図６に示された回路構成例同様、第２のパワートランジスタ５１と、そのドライブのためのＮチャンネルドライバ回路５が付加された構成を有してなるものである。
なお、具体的な接続は、図６に示された回路構成例で述べた通りであるので、ここでの再度の詳細な説明は省略する。

かかる構成において、通常動作状態については、図４に示された回路構成例における動作と基本的に同一であり、また、軽負荷動作状態においては、図６に示された回路構成例における動作と基本的に同一であるので、ここでの再度の詳細な説明は省略する。
上述の具体回路構成例においては、図２に示された第２の基本構成例に比して、軽負荷におけるさらなる効率向上と出力電圧の制御性が向上したものとなっている。

次に、図１に示された第１の基本構成例の第３の具体回路例について、図８を参照しつつ説明する。
なお、図１、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この回路構成例は、第１のパワートランジスタ４１自体が、図４におけるセンサ６を兼ねるようにしたものである。

すなわち、まず、第１のパワートランジスタ４１のドレインが比例電流検出回路１の第１の誤差増幅器２１の非反転入力端子に接続されており、検出信号としてのドレイン電圧が印加されるようになっている。
一方、比例電流検出回路１においては、図４に示された第１の抵抗器５６に代えて、検出回路用第２のＰチャンネルＭＯＳトランジスタ（図８においては「ＭP2」と表記）５５が設けられており、そのソース及びサブストレートは、電源１５に接続され、また、ドレインは、第１の誤差増幅器２１の反転入力端子及び検出回路用第１のＰチャンネルＭＯＳトランジスタ５４のドレインに接続されたものとなっている。
そして、検出回路用第２のＰチャンネルＭＯＳトランジスタ５５のゲートは、第１のパワートランジスタ４１のゲートに接続されている。

次に、かかる構成における動作について説明する。
第１のパワートランジスタ４１にドレイン電流が流れると、その内部オン抵抗ｒｐ１により電圧降下が生ずる。この電圧降下がドレイン電圧として比例電流検出回路１の第１の誤差増幅器２１の非反転入力端子に入力される一方、第１の誤差増幅器２１の反転入力端子には、検出回路用第２のＰチャンネルＭＯＳトランジスタ５５の内部オン抵抗ｒｐ２により生ずるドレイン電圧が印加されることとなる。

第１の誤差増幅器２１は、非反転入力端子の電圧と反転入力端子の電圧が等しくなるように、検出回路用第１のＰチャンネルＭＯＳトランジスタ５４のゲートを制御し、検出回路用第２のＰチャンネルＭＯＳトランジスタ５５に電流を流すこととなる。すなわち、内部オン抵抗ｒｐ１，ｒｐ２は、ＭＯＳトランジスタのサイズ、換言すれば、ゲート幅Ｗとゲート長Ｌとの比で定まるので、第１のパワートランジスタ４１と検出回路用第２のＰチャンネルＭＯＳトランジスタ５５のドレイン電流の比は、これら２つのトランジスタのサイズ比で定まることとなる。
なお、上述のようにして第１のパワートランジスタ４１からの電流が検出された後の比例電流検出回路１における動作を含め、この回路構成例における回路動作は、図４に示された回路構成例における回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
かかる具体回路構成例においては、比例電流の検出に検出回路用第１及び第２のＰチャンネルＭＯＳトランジスタ５４，５５を用いた構成であるため、半導体集積回路における抵抗素子の領域を不要とし、チップレアウトが縮小されたものとなる。

１…比例電流検出回路
２…ラッチ回路
３…制御回路
４…Ｐチャンネルドライバ回路
５…Ｎチャンネルドライバ回路
６…センサ

Claims (7)

1. メインスイッチング素子とインダクタとが直列接続され、前記メインスイッチング素子の他端側に入力電圧が印加可能とされる一方、前記インダクタの他端とグランドとの間には平滑用コンデンサが接続され、前記メインスイッチング素子の動作制御を行う制御回路が設けられ、前記制御回路による前記メインスイッチング素子のオン・オフ制御により前記インダクタと平滑用コンデンサとの接続点に降圧出力電圧が得られるよう構成されてなるスイッチング電源装置であって、
   前記メインスイッチング素子に流れる電流を検出するセンサ手段と、
   前記センサ手段により検出された電流に比例した電流を生成し、当該生成された電流が所定の検出レベルを上回った際に所定の検出信号を出力する比例電流検出回路と、
   前記比例電流検出回路の出力を、前記メインスイッチング素子のオン・オフにおける所定のタイミングでラッチするラッチ回路と、
   前記ラッチ回路の出力信号と前記降圧出力電圧に基づいて、前記制御回路の動作状態の切り換えのための信号を前記制御回路へ出力する動作モード切替器と、
   前記制御回路の出力信号を前記メインスイッチング素子の駆動に適する信号に変換して前記メインスイッチング素子の駆動を行うドライバ回路と、を具備し、
   前記ラッチ回路は、前記制御回路の出力信号に同期して前記比例電流検出回路の出力をラッチするよう構成され、前記動作モード切替器の出力信号により前記制御回路の動作を制御せしめて、負荷電流の出力状態に応じて前記メインスイッチング素子のオン・オフが制御可能に構成されてなることを特徴とするスイッチング電源装置。
2. メインスイッチング素子とインダクタとが直列接続され、前記メインスイッチング素子の他端側に入力電圧が印加可能とされる一方、前記インダクタの他端とグランドとの間には平滑用コンデンサが接続され、前記メインスイッチング素子とインダクタの相互の接続点とグランドとの間には、サブスイッチング素子が設けられると共に、前記メインスイッチング素子及び前記サブスイッチング素子の動作制御を行う制御回路と、前記制御回路の制御信号に基づいて前記メインスイッチング素子の駆動を行う第１のドライバ回路と、前記制御回路の制御信号に基づいて前記サブスイッチング素子の駆動を行う第２のドライバ回路が、それぞれ設けられ、前記制御回路による前記メインスイッチング素子及び前記サブスイッチング素子のオン・オフ制御により前記インダクタと平滑用コンデンサとの接続点に降圧出力電圧が得られるよう構成されてなるスイッチング電源装置であって、
   前記メインスイッチング素子に流れる電流を検出するセンサ手段と、
   前記センサ手段により検出された電流に比例した電流を生成し、当該生成された電流が所定の検出レベルを上回った際に所定の検出信号を出力する比例電流検出回路と、
   前記比例電流検出回路の出力を、前記メインスイッチング素子のオン・オフにおける所定のタイミングでラッチするラッチ回路と、
   前記ラッチ回路の出力信号と前記降圧出力電圧に基づいて、前記制御回路の動作状態の切り換えのための信号を前記制御回路へ出力する動作モード切替器と、を具備し、
   前記ラッチ回路は、前記制御回路の出力信号に同期して前記比例電流検出回路の出力をラッチするよう構成され、
   前記動作モード切替器の出力信号により前記制御回路の動作を制御せしめると共に、前記制御回路の出力信号及び前記ラッチ回路の出力信号により前記第２のドライバ回路の動作を制御せしめ、負荷電流の出力状態に応じて前記メインスイッチング素子及び前記サブスイッチング素子のオン・オフが制御可能に構成されると共に、前記第２のドライバ回路は、前記ラッチ回路の出力が軽負荷状態に対応する信号となった際に、前記サブスイッチング素子をオフとするよう構成されてなることを特徴とするスイッチング電源装置。
3. 前記センサ手段は、センサ用抵抗器とセンサ用トランジスタとが直列接続されると共に、前記メインスイッチング素子に並列接続され、前記センサ用トランジスタは、前記メインスイッチング素子と共に前記制御回路によりオン・オフ制御されるよう設けられ、
   前記比例電流検出回路は、前記センサ用抵抗器と前記センサ用トランジスタの相互の接続点が非反転入力端子に接続された第１の誤差増幅器が設けられる一方、
   第１の抵抗器と検出回路用トランジスタと第２の抵抗器が電源とグランドとの間に直列接続されて設けられ、前記第１の抵抗器と前記検出回路用トランジスタの相互の接続点は、前記第１の誤差増幅器の反転入力端子に接続され、前記検出回路用トランジスタは、前記第１の誤差増幅器の出力により駆動されるよう設けられ、
   前記検出回路用トランジスタと前記第２の抵抗器の相互の接続点が非反転入力端子に接続された第１の比較器が設けられ、当該第１の比較器の反転入力端子には、第１の基準電圧が印加されてなり、
   前記ラッチ回路は、Ｄ型フリップフロップを用いてなり、そのＤ入力端子には、前記第１の比較器の出力端子が接続され、クロック入力端子には、前記制御回路の出力信号が印加されてなり、
   前記制御回路は、三角波信号を生成、出力する発振器と、第２の基準電圧と出力電圧に応じた帰還電圧との差に応じた信号を出力する第２の誤差増幅器と、前記第２の誤差増幅器の出力と前記発振器の出力とを比較し、その比較結果に応じたＰＷＭ制御信号を出力する第２の比較器と、当該第２の比較器の出力に応じたメインスイッチング素子への制御信号を出力するロジック回路とを有してなり、
   前記動作モード切替器は、第３の比較器と２入力ＯＲ素子とを有し、前記第３の比較器の非反転入力端子には、前記第２の基準電圧が、反転入力端子には、前記帰還電圧が、それぞれ印加される一方、前記２入力ＯＲ素子の一方の入力端子には、前記第３の比較器の出力が、他方の入力端子には、前記Ｄ型フリップフロップのＱ出力信号が、それぞれ印加されると共に、前記２入力ＯＲ素子の出力は、前記発振器の動作、非動作の制御に供されるよう構成されてなることを特徴とする請求項１記載のスイッチング電源装置。
4. 前記センサ手段は、センサ用抵抗器とセンサ用トランジスタとが直列接続されると共に、前記メインスイッチング素子に並列接続され、前記センサ用トランジスタは、前記メインスイッチング素子と共に前記制御回路によりオン・オフ制御されるよう設けられ、
   前記比例電流検出回路は、前記センサ用抵抗器と前記センサ用トランジスタの相互の接続点が非反転入力端子に接続された第１の誤差増幅器が設けられる一方、
   第１の抵抗器と検出回路用トランジスタと第２の抵抗器が電源とグランドとの間に直列接続されて設けられ、前記第１の抵抗器と前記検出回路用トランジスタの相互の接続点は、前記第１の誤差増幅器の反転入力端子に接続され、前記検出回路用トランジスタは、前記第１の誤差増幅器の出力により駆動されるよう設けられ、
   前記検出回路用トランジスタと前記第２の抵抗器の相互の接続点が非反転入力端子に接続された第１の比較器が設けられ、当該第１の比較器の反転入力端子には、第１の基準電圧が印加されてなり、
   前記ラッチ回路は、Ｄ型フリップフロップを用いてなり、そのＤ入力端子には、前記第１の比較器の出力端子が接続され、クロック入力端子には、前記制御回路の出力信号が印加されてなり、
   前記制御回路は、三角波信号を生成、出力する発振器と、第２の基準電圧と出力電圧に応じた帰還電圧との差に応じた信号を出力する第２の誤差増幅器と、前記第２の誤差増幅器の出力と前記発振器の出力とを比較し、その比較結果に応じたＰＷＭ制御信号を出力する第２の比較器と、当該第２の比較器の出力に応じたメインスイッチング素子への制御信号を出力するロジック回路とを有してなり、
   前記動作モード切替器は、第３の比較器と２入力ＯＲ素子とを有し、前記第３の比較器の非反転入力端子には、前記第２の誤差増幅器の出力信号が、反転入力端子には、第３の基準電圧が、それぞれ印加される一方、前記２入力ＯＲ素子の一方の入力端子には、前記第３の比較器の出力が、他方の入力端子には、前記Ｄ型フリップフロップのＱ出力信号が、それぞれ印加されると共に、前記２入力ＯＲ素子の出力は、前記発振器の動作、非動作の制御に供されるよう構成されてなることを特徴とする請求項１記載のスイッチング電源装置。
5. 前記センサ手段は、センサ用抵抗器とセンサ用トランジスタとが直列接続されると共に、前記メインスイッチング素子に並列接続され、前記センサ用トランジスタは、前記メインスイッチング素子と共に前記制御回路によりオン・オフ制御されるよう設けられ、
   前記比例電流検出回路は、前記センサ用抵抗器と前記センサ用トランジスタの相互の接続点が非反転入力端子に接続された第１の誤差増幅器が設けられる一方、
   第１の抵抗器と検出回路用トランジスタと第２の抵抗器が電源とグランドとの間に直列接続されて設けられ、前記第１の抵抗器と前記検出回路用トランジスタの相互の接続点は、前記第１の誤差増幅器の反転入力端子に接続され、前記検出回路用トランジスタは、前記第１の誤差増幅器の出力により駆動されるよう設けられ、
   前記検出回路用トランジスタと前記第２の抵抗器の相互の接続点が非反転入力端子に接続された第１の比較器が設けられ、当該第１の比較器の反転入力端子には、第１の基準電圧が印加されてなり、
   前記ラッチ回路は、Ｄ型フリップフロップを用いてなり、そのＤ入力端子には、前記第１の比較器の出力端子が接続され、クロック入力端子には、前記制御回路の出力信号が印加されてなり、
   前記制御回路は、三角波信号を生成、出力する発振器と、第２の基準電圧と出力電圧に応じた帰還電圧との差に応じた信号を出力する第２の誤差増幅器と、前記第２の誤差増幅器の出力と前記発振器の出力とを比較し、その比較結果に応じたＰＷＭ制御信号を出力する第２の比較器と、当該第２の比較器の出力に応じたメインスイッチング素子及び前記サブスイッチング素子への制御信号を出力するロジック回路とを有してなり、
   前記動作モード切替器は、第３の比較器と２入力ＯＲ素子とを有し、前記第３の比較器の非反転入力端子には、前記第２の基準電圧が、反転入力端子には、前記帰還電圧が、それぞれ印加される一方、前記２入力ＯＲ素子の一方の入力端子には、前記第３の比較器の出力が、他方の入力端子には、前記Ｄ型フリップフロップのＱ出力信号が、それぞれ印加されると共に、前記２入力ＯＲ素子の出力は、前記発振器の動作、非動作の制御に供され、前記Ｄ型フリップフロップのＱ出力信号が、前記第２のドライバ回路に印加されるよう構成されてなることを特徴とする請求項２記載のスイッチング電源装置。
6. 前記センサ手段は、センサ用抵抗器とセンサ用トランジスタとが直列接続されると共に、前記メインスイッチング素子に並列接続され、前記センサ用トランジスタは、前記メインスイッチング素子と共に前記制御回路によりオン・オフ制御されるよう設けられ、
   前記比例電流検出回路は、前記センサ用抵抗器と前記センサ用トランジスタの相互の接続点が非反転入力端子に接続された第１の誤差増幅器が設けられる一方、
   第１の抵抗器と検出回路用トランジスタと第２の抵抗器が電源とグランドとの間に直列接続されて設けられ、前記第１の抵抗器と前記検出回路用トランジスタの相互の接続点は、前記第１の誤差増幅器の反転入力端子に接続され、前記検出回路用トランジスタは、前記第１の誤差増幅器の出力により駆動されるよう設けられ、
   前記検出回路用トランジスタと前記第２の抵抗器の相互の接続点が非反転入力端子に接続された第１の比較器が設けられ、当該第１の比較器の反転入力端子には、第１の基準電圧が印加されてなり、
   前記ラッチ回路は、Ｄ型フリップフロップを用いてなり、そのＤ入力端子には、前記第１の比較器の出力端子が接続され、クロック入力端子には、前記制御回路の出力信号が印加されてなり、
   前記制御回路は、三角波信号を生成、出力する発振器と、第２の基準電圧と出力電圧に応じた帰還電圧との差に応じた信号を出力する第２の誤差増幅器と、前記第２の誤差増幅器の出力と前記発振器の出力とを比較し、その比較結果に応じたＰＷＭ制御信号を出力する第２の比較器と、当該第２の比較器の出力に応じたメインスイッチング素子及び前記サブスイッチング素子への制御信号を出力するロジック回路とを有してなり、
   前記動作モード切替器は、第３の比較器と２入力ＯＲ素子とを有し、前記第３の比較器の非反転入力端子には、前記第２の誤差増幅器の出力信号が、反転入力端子には、第３の基準電圧が、それぞれ印加される一方、前記２入力ＯＲ素子の一方の入力端子には、前記第３の比較器の出力が、他方の入力端子には、前記Ｄ型フリップフロップのＱ出力信号が、それぞれ印加されると共に、前記２入力ＯＲ素子の出力は、前記発振器の動作、非動作の制御に供され、前記Ｄ型フリップフロップのＱ出力信号が、前記第２のドライバ回路に印加されるよう構成されてなることを特徴とする請求項２記載のスイッチング電源装置。
7. 前記センサ手段に代えて、前記メインスイッチング素子と前記インダクタの相互の接続点における電圧を前記比例電流検出回路の入力とし、
   前記比例電流検出回路は、検出回路用第２のトランジスタと検出回路用第１のトランジスタと第２の抵抗器が電源とグランドとの間に直列接続されて設けられると共に、非反転入力端子が前記メインスイッチング素子と前記インダクタの相互の接続点に、反転入力端子が前記検出回路用第２のトランジスタと検出回路用第１のトランジスタの相互の接続点に、それぞれ接続された第１の誤差増幅器が設けられ、当該第１の誤差増幅器により前記検出回路用第１のトランジスタが駆動される一方、
   前記検出回路用第１のトランジスタと前記第２の抵抗器の相互の接続点が非反転入力端子に接続された第１の比較器が設けられ、当該第１の比較器の反転入力端子には、第１の基準電圧が印加されてなり、前記第１の比較器の出力信号を前記ラッチ回路へ出力可能に構成されてなることを特徴とする請求項１乃至請求項６いずれか記載のスイッチング電源装置。

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