JP4661524B2 - Ｄｃ−ｄｃコンバータとその制御方法 - Google Patents

Description

本発明は、ＤＣ−ＤＣコンバータとその制御方法に関し、より詳細には、負荷が軽くなった際に、平滑回路から同期整流回路に向かって流れる逆流電流が発生しないＤＣ−ＤＣコンバータとその制御方法に関する。

ＤＣ−ＤＣコンバータでは、パルス信号でスイッチング回路をオン・オフして、インダクタンス素子に直流電圧を断続的に供給し、電力供給が行われていない期間にインダクタンス素子に流れる還流電流をスイッチング素子を介して負荷に供給させる同期整流方式を採る場合がある。

図８は、同期整流型のＤＣ（直流）−ＤＣ（直流）コンバータの想定しうる回路構成の一例を示すものである。このＤＣ−ＤＣコンバータは、負荷の大小に応じて同期整流用スイッチング素子をオフにする軽負荷検出回路を備える。

図８に示すＤＣ−ＤＣコンバータにおいては、制御回路１０で、ＤＣ−ＤＣコンバータの出力電圧Ｖoutと基準電圧Ｅ11との差を検出し差電圧Ｖｄをコンパレータ２０に送る。コンパレータ２０は、差電圧Ｖｄとインダクタンス電流（スイッチング回路４０からインダクタＬ５１に流れる電流）Ｉ１の電流値に対応（例えば、比例）する電圧Ｖ１とを比較し、電圧Ｖ１が差電圧Ｖｄより高い場合はハイレベルの信号を出力し、低い場合はローレベルの信号を出力する。

Ｄ型フリップフロップ回路（以下Ｄ−ＦＦ）３０には、クロック回路１から一定周期のクロック信号ＣＬＫが入力され、Ｄ−ＦＦ３０はクロック信号ＣＬＫの立ち上がりエッジで、データ入力端子（以下、Ｄ端子）に供給されている電源電圧ＶＤＤをラッチして、出力端子（以下、Ｑ端子）からハイレベルの信号を出力する。Ｄ−ＦＦ３０は、コンパレータ２０からのハイレベルの信号によりリセットされる。このため、Ｄ−ＦＦ３０のＱ端子からの出力信号は、クロック信号ＣＬＫが立ち上がってからコンパレータ２０の出力がハイレベルになるまでの間、ハイレベルを出力する。

Ｄ−ＦＦ３０のＱ端子の出力がハイレベルになると、レベルシフト回路５を介してスイッチング回路４０のハイサイドのＮチャネルＭＯＳＦＥＴ４１（以下、Ｎ−ＭＯＳＦＥＴ４１）にオンレベル（ハイレベル）の電圧が印加される。一方、ローサイドのＮチャネルＭＯＳＦＥＴ４２（以下、Ｎ−ＭＯＳＦＥＴ４２）のゲートには、インバータ２で反転されたオフレベル（ローレベル）の電圧と、軽負荷検出回路６０の出力信号との論理積が、ＡＮＤ回路４を介して印加される。このため、ハイサイドのＮ−ＭＯＳＦＥＴ４１がオンし、ローサイドのＮ−ＭＯＳＦＥＴ４２がオフし、電源ＶＣＣからインダクタＬ５１に電流が流れ、平滑コンデンサＣ５１を充電する。

Ｄ−ＦＦ３０のＱ端子の出力信号がローレベルになると、スイッチング回路４０のハイサイドのＮ−ＭＯＳＦＥＴ４１のゲートにオフレベル（ローレベル）の電圧が印加され、ローサイドのＮ−ＭＯＳＦＥＴ４２には、インバータ２で反転されたオンレベル（ハイレベル）の電圧がＡＮＤ回路４を介して印加される。このため、ハイサイドのＮ−ＭＯＳＦＥＴ４１がオフし、ローサイドのＮ−ＭＯＳＦＥＴ４２がオンし、インダクタＬ５１に流れる電流がローサイドのＮ−ＭＯＳＦＥＴ４２を介して流れる。

Ｄ−ＦＦ３０のＱ端子から出力されるパルスのパルス幅（ハイレベル期間）が大きくなると、ハイサイドのＮ−ＭＯＳＦＥＴ４１のオン期間が長くなり、電源ＶＣＣからインダクタＬ５１に供給されるエネルギーが増加し、出力電圧Ｖoutが大きくなる。

出力電圧Ｖoutが大きくなると、制御回路１０で得られる差電圧Ｖｄは小さくなり、コンパレータ２０から出力されるパルス信号のパルス幅が広くなる。パルス信号のパルス幅が広くなるとＤ−ＦＦ３０のリセットされている期間が長くなり、Ｑ端子から出力されるパルスのパルス幅が狭くなる。このため、Ｎ−ＭＯＳＦＥＴ４１のオン期間も短くなり、電源ＶＣＣからインダクタＬ５１に供給されるエネルギーが減少し、出力電圧Ｖoutが減少する。

一方、出力電圧Ｖoutが小さくなると、制御回路１０で得られる差電圧Ｖｄは大きくなり、コンパレータ２０から出力されるパルス信号のパルス幅が狭くなる。パルス信号のパルス幅が狭くなるとＤ−ＦＦ３０のリセットされている期間が短くなり、そのＱ端子から出力されるパルス信号のパルス幅が広くなる。このため、Ｎ−ＭＯＳＦＥＴ４１のオン期間も長くなり、電源ＶＣＣからインダクタＬ５１に供給されるエネルギーが増加し、出力電圧Ｖoutが増加する。

このようにして、出力電圧Ｖoutは、系が安定するレベルに収束し、安定した出力電圧Ｖoutが得られる。

図８のＤＣ−ＤＣコンバータにおいて、負荷が小さい場合、インダクタＬ５１に流れる電流は小さい。これを検出し、同期整流機能を停止するため、つまり、Ｎ−ＭＯＳＦＥＴ４２をオフするために、軽負荷検出回路６０が配置されている。

軽負荷の場合、負荷電流が小さくなって、負荷電流に対応する電圧Ｖ１も小さくなり、軽負荷検出回路６０を構成するコンパレータ６１の正入力端子（＋）に供給される電圧信号Ｖ１が低下し、基準電圧Ｅ６１より小さくなる。このため、コンパレータ６１は、ローレベルの信号をＡＮＤ回路４に供給し、ＡＮＤ回路４はローサイドのＮ−ＭＯＳＦＥＴ４２を常時オフさせる。従って、ハイサイドのＮ−ＭＯＳＦＥＴ４１のみがオン・オフし、インダクタＬ５１の還流電流は逆流しない。このため、Ｎ−ＭＯＳＦＥＴ４２でのスイッチングロスを防止することができ、消費電力を抑えることができる。

上記構成のＤＣ−ＤＣコンバータでは、負荷が重負荷から軽負荷に切り替わると、ハイサイドのＮ−ＭＯＳＦＥＴ４１が連続的にオフして、ローサイドのＮ−ＭＯＳＦＥＴ４２が連続的にオンしてしまうおそれがある。この状態が継続すると、インダクタＬ５１からＮ−ＭＯＳＦＥＴ４２に逆流電流が発生し、Ｎ−ＭＯＳＦＥＴ４２を破壊してしまうおそれがある。

より詳細に説明すると、負荷が小さくなると、負荷に流れていた電流が平滑コンデンサＣ５１に流れ込む。このため、出力電圧Ｖoutが大きくなり、制御回路１０の出力する差電圧Ｖｄは小さくなる。従って、コンパレータ２０の出力は連続的にハイレベルとなり、Ｄ−ＦＦ３０はリセットされ続けた状態となり、Ｄ−ＦＦ３０のＱ端子は、ローレベルを連続的に出力し、本来出力するはずのパルス信号の出力をスキップする。

このため、ハイサイドのＮ−ＭＯＳＦＥＴ４１はオフし続け、ローサイドのＮ−ＭＯＳＦＥＴ４２はオンし続けてしまう。
ここで、軽負荷検出回路６０が、負荷が軽負荷に変化して、負荷電流Ｉ１が減少したことを検出すれば（コンパレータ６１がローレベル信号を出力すれば）、ＡＮＤ回路４がローレベルを出力し、ローサイドのＮ−ＭＯＳＦＥＴ４２をオフさせる。しかし、動作の安定性を確保するために、軽負荷検出回路６０の時定数が大きい（一般に、軽負荷検出回路６０の時定数＞＞制御回路１０の時定数）ため、Ｎ−ＭＯＳＦＥＴ４２をオフさせる制御が遅れてしまう。このため、ハイサイドのＮ−ＭＯＳＦＥＴ４１がオフで、ローサイドのＮ−ＭＯＳＦＥＴ４２がオンした状態が維持され、インダクタＬ５１に蓄積された電磁エネルギーによる順方向電流が流れ終わった後、平滑コンデンサＣ５１に蓄積された電荷がＮ−ＭＯＳＦＥＴ４２に逆流してしまい、最悪の場合Ｎ−ＭＯＳＦＥＴ４２を破壊してしまう。

電源回路の出力電圧の異常を検出する方法として、出力電圧のパルス波形を検知し、その異常を検出する方法が知られている（例えば特許文献１）。

この手法は、平滑回路の前段、つまりスイッチング回路の出力端子に現れるパルス波形のパルス幅やパルス間隔を検出して、電源の異常を検出し、異常検出信号を出力するものである。
特開２００５−２１０８１９号公報

しかし、特許文献１に開示されている異常検出方法で図８のＤＣ−ＤＣコンバータの出力電圧の異常を検知しても、出力電圧に異常をきたしてからローサイドのＮ−ＭＯＳＦＥＴ４２を制御することになるため逆流電流を防止することはできない。

本発明はこのような従来の問題点に鑑みてなされたもので、負荷が軽くなった際に、逆流電流が発生しないＤＣ−ＤＣコンバータ及びその制御方法を提供することを目的とする。
また、本発明は、負荷の変動に対応できるＤＣ−ＤＣコンバータ及びその制御方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の観点に係るＤＣ−ＤＣコンバータは、
電源電位と第１の中間端子との間に技統されている第１のスイッチング素子と、
前記第１の中間端子と接地電位との間に接続されている第２のスイッチング素子と、
前記第１の中間端子と出力端子との間に接続されている第１のインダクタンス素子と、
前記出力端子と前記接地電位との間に接続されている第1のコンデンサと、
前記出力端子の電圧を検出し、該出力端子の電圧に基づいて決定したパルス幅のパルス信号を出力するＰＷＭ制御回路と、
前記パルス信号に基づいて前記第１と第２のスイッチング素子を駆動する第１の駆動回路と、
前記ＰＷＭ制御回路が所定期間以上前記パルス信号の出力を停止したことを検出して、前記第２のスイッチング素子をオフさせる第１のパルススキッピング検出回路と、
を備えることを特徴とする。

前記第１のインダクタンス素子を流れる電流が予め設定した電流値以下になったことを検出して前記第２のスイッチング素子をオフさせる第１の軽負荷検出回路を配置し、該第１の軽負荷検出回路が前記第２のスイッチング素子をオフさせる前に、前記第１のパルススキッピング検出回路が前記第２のスイッチング素子をオフさせるように構成してもよい。

例えば、前記第１のパルススキッピング検出回路は、前記パルス信号の出力の停止期間を、前記パルス信号に同期している第１のクロックをカウントすることによって検出する。また、前記第１のパルススキッピング検出回路は、前記パルス信号の出力の停止期間を、前記パルス信号に非同期の第２のクロックをカウントすることによって検出してもよい。

また、本発明の第２の観点に係るＤＣ−ＤＣコンバータは、
電源電位と第２の中間端子との間に接続されている第３のスイッチング素子と、
前記第２の中間端子と第１の接地電位との間に接続されている第４のスイッチング素子と、
前記電源電位と第３の中間端子との間に接続されている第５のスイッチング素子と、
前記第３の中間端子と前記第１の接地電位との間に接続されている第６のスイッチング素子と、
前記第２の中間端子と前記第３の中間端子に一次巻線の両端子が接続されているトランスと、
前記トランスの二次巻線の第１の端子と第２の接地電位との間に接続されている第７のスイッチング素子と、
前記トランスの二次巻線の第２の端子と第２の接地電位との間に接続されている第８のスイッチング素子と、
前記トランスの二次巻線の中間タップと出力端子との間に接続されている第２のインダクタンス素子と、
前記出力端子と前記第２の接地電位との間に接続されている第２のコンデンサと、
前記出力端子の電圧を検出し、該出力端子の電圧に基づいて決定したパルス幅のパルス信号を出力するＰＷＭ制御回路と、
前記パルス信号に基づいて前記第３から第８のスイッチング素子を駆動する第２の駆動回路と、
前記ＰＷＭ制御回路が前記パルス信号の出力を所定期間以上停止したことを検出して、前記第７と第８のスイッチング素子をオフさせる第２のパルススキッピング検出回路と、
を備えることを特徴とする。

前記第２のインダクタンス素子を流れる電流が予め設定した電流値以下になったことを検出して前記第７と第８のスイッチング素子をオフさせる第２の軽負荷検出回路を配置し、該第２の軽負荷検出回路が前記第７と第８のスイッチング素子をオフさせる前に、前記第２のパルススキッピング検出回路が前記第７と第８のスイッチング素子をオフさせるように構成してもよい。

前記第２のパルススキッピング検出回路は、前記パルス信号の出力の停止期間を、例えば、前記パルス信号と同期している第１のクロックをカウントすることによって、或いは、前記パルス信号と非同期の第２のクロックをカウントすることによって検出する。

また、本発明の第３の観点に係る同期整流回路を有するＤＣ−ＤＣコンバータの制御方法は、
前記ＤＣ−ＤＣコンバータの出力電圧を検出し、検出した出力電圧に基づいて決定したパルス幅のパルス信号を生成するステップと、
前記パルス信号の出力が停止している出力停止期間を検出するステップと、
前記パルス信号の出力停止期間が所定期間以上になったときに前記同期整流回路の動作を停止させるステップと、
を含むことを特徴とする。

このような構成を採用したことにより、負荷が軽くなった際に発生するおそれのある逆流電流を防止することができる。

以下、本発明の実施の形態に係る電源回路について図面を参照して説明する。
（第１の実施形態）

本実施形態に係るＤＣ（直流）−ＤＣ（直流）コンバータ（変換器）１００は、図１に示すように、制御回路１０と、コンパレータ２０と、Ｄ型フリップフロップ回路３０（以下Ｄ−ＦＦ３０）と、スイッチング回路４０と、平滑回路５０と、軽負荷検出回路６０と、パルススキッピング検出回路７０と、クロック回路１と、ＮＯＴ回路２と、ＡＮＤ回路３と、ＡＮＤ回路４と、レベルシフト回路５と、負荷電流検出回路６と、から構成されている。

制御回路１０は、分圧回路Ｒ１１，Ｒ１２と、ハイパス用コンデンサＣ１１と、誤差増幅器１１とコンデンサＣ１２とＣ１３及び抵抗Ｒ１３から構成された積分回路と、基準電源Ｅ１１とから構成されている。

ＤＣ−ＤＣコンバータ１００の出力端子Ｔｏｕｔは抵抗Ｒ１１の一端に接続され、抵抗Ｒ１１の他端には抵抗Ｒ１２の一端が接続され、抵抗Ｒ１２の他端は接地されている。抵抗Ｒ１１の両端間にはハイパス用のコンデンサＣ１１が接続されている。抵抗Ｒ１１と抵抗Ｒ１２の接続ノードは誤差増幅器１１の反転入力端子（−）に接続されると共にハイパス用コンデンサＣ１２の一端に接続され、更に積分用のコンデンサＣ１３の一端に接続される。誤差増幅器１１の非反転入力端子（＋）には基準電源Ｅ１１の一端が接続され、基準電源Ｅ１１の他端は接地されている。コンデンサＣ１３の他端には抵抗Ｒ１３の一端が接続されていている。誤差増幅器１１の出力端は、コンデンサＣ１２の他端と抵抗Ｒ１３の他端に接続されると共にコンパレータ２０の反転入力端子（−）に接続されている。

コンパレータ２０の非反転入力端子（＋）には、負荷電流Ｉ１に対応（例えば、比例）する電圧（電圧信号）Ｖ１が供給される。コンパレータ２０の出力信号はＤ−ＦＦ３０のリセット端子に供給され、さらに、パルススキッピング検出回路７０を構成するＤ−ＦＦ７１のデータ端子Ｄに供給される。

Ｄ−ＦＦ７１とＤ−ＦＦ７２とＮＡＮＤ回路７３とは、コンパレータ２０が２クロック期間以上ハイレベルのリセット信号を出力したことを検出する。つまり、Ｄ−ＦＦ７１とＤ−ＦＦ７２とＮＡＮＤ回路７３とは、Ｄ−ＦＦ３０が周期的に出力すべきＰＷＭ信号が２パルス以上連続して欠落（スキップ）したことを検出する回路を構成する。

Ｄ−ＦＦ７１のＱ端子はＤ−ＦＦ７２のデータ端子Ｄに接続されると共にＮＡＮＤ回路７３の一方の入力端に接続されている。また、Ｄ−ＦＦ７２のＱ端子はＮＡＮＤ回路７３の他方の入力端に接続されている。

制御回路１０とコンパレータ２０とＤ−ＦＦ３０とは、ＰＷＭ変調回路を構成する。このＰＷＭ変調回路は、出力電圧Ｖout及び負荷電流Ｉ１に従って、安定した出力電圧が得られるように、スイッチング回路４０のスイッチング動作を制御するためのＰＷＭ（パルス幅変調）信号を生成する。

クロック回路１のクロック出力端子は、Ｄ−ＦＦ３０のクロック入力端子、及び、Ｄ−ＦＦ７１と７２のクロック入力端子に接続されている。Ｄ−ＦＦ３０のデータ端子Ｄには電源電圧ＶＤＤが印加されている。Ｄ−ＦＦ３０の出力端はレベルシフト回路５の入力端に接続されていると共にＮＯＴ回路２の入力端に接続されている。ＮＯＴ回路２の出力はＡＮＤ回路３に接続されている。ＡＮＤ回路３には更にＮＡＮＤ回路７３の出力が接続されている。

レベルシフト回路５の出力端はハイサイドのスイッチング素子を構成するＮ−ＭＯＳＦＥＴ４１のゲートに接続されている。また、レベルシフト回路５の制御端は、Ｎ−ＭＯＳＦＥＴ４１のソースに接続されている。

Ｎ−ＭＯＳＦＥＴ４１のドレインには、電源電圧ＶＣＣが印加されている。また、Ｎ−ＭＯＳＦＥＴ４１のソースはローサイドのスイッチング素子を構成するＮ−ＭＯＳＦＥＴ４２のドレインに中間端子（接続ノード）を介して接続され、Ｎ−ＭＯＳＦＥＴ４２のソースは接地されている。Ｎ−ＭＯＳＦＥＴ４２のゲートにはＡＮＤ回路４の出力端が接続されている。

スイッチング回路４０の出力端、即ち、Ｎ−ＭＯＳＦＥＴ４１のソースとＮ−ＭＯＳＦＥＴ４２のドレインの接続点（中間端子）は、平滑回路５０のインダクタ（チョークコイル）Ｌ５１の一端に接続されている。インダクタＬ５１の他端は、このＤＣ−ＤＣコンバータ１００の出力端子Ｔoutに接続されていると共に平滑コンデンサＣ５１の一端に接続されている。平滑コンデンサＣ５１の他端は接地されている。出力端子Ｔoutは負荷に接続されていると共に制御回路１０の抵抗Ｒ１１の一端に接続されている。

負荷電流検出回路６は、変成器、ホール素子などにより構成され、負荷電流Ｉ１に対応（例えば、比例）する電圧（電圧信号）Ｖ１を出力する。負荷電流検出回路６の出力端は、コンパレータ２０の非反転入力端子（＋）に接続され、さらに軽負荷検出回路６０の抵抗Ｒ６１の一端に接続されている。抵抗Ｒ６１の他端は、一端が接地されたコンデンサＣ６１の他端に接続されていると共にコンパレータ６１の非反転入力端子（＋）に接続されている。また、コンパレータ６１の反転入力端子には基準電源Ｅ６１の正電圧出力端が接続され、基準電源Ｅ６１の負電圧出力端は接地されている。コンパレータ６１の出力はＡＮＤ回路４の他方の入力端に接続されている。

上記構成のＤＣ−ＤＣコンバータ１００の動作を図２のタイミングチャートを参照して説明する。

（１） 重負荷状態の場合
ここでの、重負荷とは、スイッチング回路４０を構成するスイッチング素子４１と４２とを共にスイッチングさせる必要がある程度の重負荷の意味である。

図２（ａ）に示すクロック回路１が出力するクロック信号ＣＬＫがタイミングＴ１で立ち上がると、Ｄ−ＦＦ３０は、電源電圧ＶＤＤをラッチして、図２（ｂ）に示すようにハイレベルのハイサイドゲート信号ＧＨ（Ｑ端子から出力される信号）を出力する（ここでは、コンパレータ２０からのリセット信号ＣＯＭＰは図２（ｄ）に示すように、ローレベルであるとする）。レベルシフト回路５は、Ｄ−ＦＦ３０からの信号系のハイレベル信号ＧＨの電圧レベルをドライブ系のハイレベルの信号にシフト（変換）し、Ｎ−ＭＯＳＦＥＴ４１のゲートに供給する。これにより、ハイサイドのＮ−ＭＯＳＦＥＴ４１がオンする。

一方、Ｄ−ＦＦ３０からのゲート信号ＧＨは、ＮＯＴ回路２により反転され、ローレベルとなる。このため、ＡＮＤ回路３は、ゲートを閉じてローレベル信号を出力し、ＡＮＤ回路４も、図２（ｃ）に示すように、ローレベルのローサイドゲート信号ＧＬを出力し、ローサイドのＮ−ＭＯＳＦＥＴ４２はオフする。

これにより、クロック信号ＣＬＫの立ち上がりにほぼ同期して、ハイサイドのＮ−ＭＯＳＦＥＴ４１がオンして、ローサイドのＮ−ＭＯＳＦＥＴ４２がオフする。

オンしたハイサイドのＮ−ＭＯＳＦＥＴ４１を介して、電源ＶＣＣからインダクタＬ５１に電流が流れ、負荷電流Ｉ１は、図２（ｅ）に示すように上昇を開始する。負荷電流検出回路６は、この負荷電流Ｉ１にほぼ比例する電圧信号Ｖ１を生成し、コンパレータ２０の非反転入力端子に供給する。

一方、負荷が安定した状態では、制御回路１０は比較的安定した差電圧Ｖｄを出力しており、コンパレータ２０の反転入力端子に供給される差電圧Ｖｄも比較的安定している。負荷電流Ｉ１に対応する電圧信号Ｖ１が上昇して、差電圧Ｖｄより大きくなると、コンパレータ２０は、図２（ｄ）に示すように、ハイレベルのリセット信号ＣＯＭＰを出力する。このタイミングをＴ２とする。

このハイレベルのリセット信号ＣＯＭＰにより、Ｄ−ＦＦ３０がリセットされ、図２（ｂ）及び（ｃ）に示すように、ハイサイドのＮ−ＭＯＳＦＥＴ４１のゲートにローレベル（オフレベル）のハイサイドゲート信号ＧＨ、ローサイドのＮ−ＭＯＳＦＥＴ４２のゲートにハイレベル（オンレベル）のローサイドゲート信号ＧＬ電圧が印加される。

このため、ハイサイドのＮ−ＭＯＳＦＥＴ４１がオフし、ローサイドのＮ−ＭＯＳＦＥＴ４２がオンする。図２（ｅ）に示すように、インダクタＬ５１は、蓄積していた電磁エネルギーにより、オンしたＮ−ＭＯＳＦＥＴ４２を介して負荷に負荷電流Ｉ１を流し続ける。負荷電流Ｉ１は時間の経過と共に徐々に減少する。そして、電圧信号Ｖ１が差電圧Ｖｄより小さくなったタイミングで、コンパレータ２０から出力されるリセット信号ＣＯＭＰはローレベルとなる。

その後、クロック信号ＣＬＫが立ち上がる度に、上述の動作が繰り返される。

負荷が比較的大きいため、負荷電流Ｉ１もある程度大きく、電圧信号Ｖ１も比較的大きい。このため、図２（ｆ）に示すように、軽負荷検出回路６０のコンパレータ６１の入力は、非反転入力端に供給されるＬＬＤＩＮが、基準電源Ｅ１１から供給される基準電圧ＬＬＤＶＴＨより大きい状態が続く。このため、図２（ｇ）に示すように、コンパレータ６１の出力信号ＬＬＤは安定的にハイレベルを維持し、ＡＮＤ回路４の一方の入力端には、ハイレベル信号が印加され、ＡＮＤ回路４はゲートを開いた状態になり、ＮＯＴ回路２の出力をそのままローサイドのＮ−ＭＯＳＦＥＴ４２に供給する状態になる。

また、図２（ａ）と（ｄ）に示すように、クロック信号ＣＬＫが立ち上がるタイミングでは、コンパレータ２０の出力は安定してローレベルであり、図２（ｈ）と（ｉ）に示すように、Ｄ−ＦＦ７１と７２は連続的にローレベルを記憶及び出力し、ＮＡＮＤ回路７３に入力される信号Ｑ１と信号Ｑ２は共にローレベルとなり、図２（ｊ）に示すように、ＮＡＮＤ回路７３はハイレベルの信号ＰＳＤを出力する。このため、ＡＮＤ回路３の一方の入力端には、ハイレベル信号が供給され、ＡＮＤ回路３はゲートを開いた状態になり、ＮＯＴ回路２の出力をそのままＡＮＤ回路３の一方の入力端子に供給する状態となる。従って、ローサイドのＮ−ＭＯＳＦＥＴ４２のオン・オフは、Ｄ−ＦＦ３０のＱ端子から出力される信号の電圧レベルに従ったものとなる。

このようにして、重負荷状態では、スイッチング回路４０は、Ｄ−ＦＦ３０から出力されるＰＷＭ信号に従ってスイッチング動作を行う。

（２） 負荷が軽負荷状態で安定している場合
負荷が小さい状態で安定している場合、負荷電流は、大負荷の場合に比較して小さくなる。このため、コンパレータ６１の基準電源Ｅ６１の電圧ＬＬＤＶＴＨよりもコンデンサＣ６１の充電電圧ＬＬＤＩＮが小さくなって、コンパレータ６１はローベルの信号を出力する。このため、ＡＮＤ回路４が閉じ、Ｎ−ＭＯＳＦＥＴ４２のゲートには常時ローレベルの信号が供給される。従って、Ｎ−ＭＯＳＦＥＴ４２はオフ状態を維持し、ハイサイドのＮ−ＭＯＳＦＥＴ４１のみがスイッチング動作を行う。このため、負荷電流が小さくなり、同期整流を停止する。

このようにして、軽負荷状態では、スイッチング回路４０を構成するローサイドのＮ−ＭＯＳＦＥＴ４２は常時オフし、ハイサイドのＮ−ＭＯＳＦＥＴ４１のみが、Ｄ−ＦＦ３０から出力されるＰＷＭ信号に従ってスイッチング動作を行う。

（３） 負荷が重負荷状態から軽負荷状態に変化した場合
例えば、図２に示すタイミングＴ３で負荷が急減したとする。
負荷の急減により、出力電圧Ｖoutが上昇し、誤差増幅器１１の出力する差電圧Vｄが低下する。一方、ハイサイドのＮ−ＭＯＳＦＥＴ４１のスイッチング動作が停止するため、負荷電流Ｉ１が減少し、電圧信号Ｖ１も低下する。このため、図２（ｄ）に示すように、コンパレータ２０はハイレベルのリセット信号ＣＯＭＰを出力し続ける。このハイレベルのリセット信号ＣＯＭＰにより、Ｄ−ＦＦ３０はリセットされ、そのＱ出力はローレベルとなる。この信号により、図２（ｂ）と（ｃ）に示すように、ハイサイドのＮ−ＭＯＳＦＥＴ４１のゲートにローレベルのハイサイドゲート信号ＧＨが印加され、ローサイドのＮ−ＭＯＳＦＥＴ４２のゲートにハイレベルのローサイドゲート信号ＧＬが印加され、ローサイドのＮ−ＭＯＳＦＥＴ４２がオンする。

ローサイドのＮ−ＭＯＳＦＥＴ４２がオンしているため、インダクタＬ５１には負荷電流Ｉ１が流れ続ける。負荷が軽くなったため、負荷電流Ｉ１のほとんどが平滑コンデンサＣ５１の充電電流となり、平滑コンデンサＣ５１の充電電圧が上昇する。平滑コンデンサＣ５１の充電電圧の上昇により、インダクタＬ５１のスイッチング回路４０側より負荷側の電圧の方が高くなると、図２（ｅ）に示すように、逆方向に電流が流れ始め、この逆方向の電流（逆流電流）が徐々に大きくなって、Ｎ−ＭＯＳＦＥＴ４２に大きなストレスを与えてしまう。

一方、コンパレータ２０がハイレベルの信号を出力した後、タイミングＴ４でクロック信号ＣＬＫが立ち上がると、Ｄ−ＦＦ７１は、通常時と異なり、図２（ｈ）に示すように、コンパレータ２０が出力している図２（ｄ）に示すハイレベルのリセット信号ＣＯＭＰを記憶する。

さらに、タイミングＴ５での、クロック信号ＣＬＫの次の立ち上がりで、Ｄ−ＦＦ７１が、コンパレータ２０が出力しているハイレベルのリセット信号ＣＯＭＰを記憶し、Ｄ−ＦＦ７２が、Ｄ−ＦＦ７１の出力であるハイレベルの信号Ｑ１をラッチする。

このため、図２（ｈ）と（ｉ）に示すように、Ｄ−ＦＦ７１から出力される信号Ｑ１とＤ−ＦＦ７２から出力される信号Ｑ２が共にハイレベルとなる。これにより、ＮＡＮＤ回路７３の出力信号ＰＳＤがローレベルとなる。これにより、ＡＮＤ回路３が閉じ、ＡＮＤ回路３の出力はハイレベルからローレベルに変化する。

ＡＮＤ回路３の出力がローレベルになることにより、ＡＮＤ回路４の出力信号であるローサイドゲート信号ＧＬがローレベルとなり、ローサイドのＮ−ＭＯＳＦＥＴ４２はオフし、図２（ｅ）に示すように、負荷電流Ｉ１は流れなくなる。

即ち、コンパレータ２０から出力されたリセット信号ＣＯＭＰが２クロック期間以上連続してハイレベルになって、Ｄ−ＦＦ３０がリセットされ続けて、パルス幅が変調されたパルスが２つ以上連続して出力されない状態が続くと、パルススキッピング検出回路７０は、これを検出して、ローレベルの信号ＰＳＤを出力する。そして、このローレベルの信号ＰＳＤにより、ローサイドのＮ−ＭＯＳＦＥＴ４２がオフされる。従って、２クロックパルス期間以上連続して、ハイサイドのＮ−ＭＯＳＦＥＴ４１がオフで、ローサイドのＮ−ＭＯＳＦＥＴ４２がオンという状態が継続して、平滑コンデンサＣ５１からインダクタＬ５１を介して、ローサイドのＮ−ＭＯＳＦＥＴ４２に電流が流れて、ローサイドのＮ−ＭＯＳＦＥＴ４２を破壊するような事態が防止される。

（第２の実施の形態）
第１の実施の形態においては、パルススキッピング検出回路７０を、Ｄ−ＦＦ３０に供給されるクロック信号ＣＬＫと同一のクロック信号で動作する（同期して動作する）ように構成したが、パルススキッピング検出回路７０は、Ｄ−ＦＦ３０が本来出力すべきパルス信号を一定期間以上出力せずに、ローレベルを維持していることを検出できれば（或いは、Ｄ−ＦＦ３０がリセットされ続けていることを検出できれば）、換言すれば、パルス信号の出力が停止している期間を直接又は間接的に計測できれば、その構成は任意である。

例えば、図３は、Ｄ−ＦＦ３０を制御しているクロック信号ＣＬＫ１とは独立したクロック信号ＣＬＫ２に同期して動作するＤ−ＦＦ７１と７２とパルススキッピング検出回路７０とを備えるＤＣ−ＤＣコンバータ２００の例を示す。

この構成では、クロック信号ＣＬＫ２が２クロック出力される期間、コンパレータ２０の出力が連続してハイレベルであると、ＮＡＮＤ回路７３の出力がローレベルとなり、Ｎ−ＭＯＳＦＥＴ４２がオフする。このように、図３の構成であっても、負荷変動を検出して、ローサイドのＮ−ＭＯＳＦＥＴ４２をオフさせることが可能である。

図３に示すＤＣ−ＤＣコンバータ２００の動作タイミングチャートを図４に示す。図４のタイミングチャートは、Ｄ−ＦＦ７１と７２がクロック信号ＣＬＫ２に同期して動作している点以外は、基本的に図２に示した第１の実施形態でのタイミングチャートと同一である。

また、図５は、パルススキッピング検出回路７０を構成しているＤ−ＦＦ７１と７２の入力信号をＤ−ＦＦ３０の出力信号とした例を示す。図１及び図３の回路では、Ｄ−ＦＦ３０がリセットされている期間を計測することにより、Ｄ−ＦＦ３０からパルスが出力されていない期間を測定したが、図５の構成では、Ｄ−ＦＦ３０からパルスが出力されていない期間を直接測定し、一定期間（２クロック期間）を不出力であることを検出すると、ＡＮＤ回路３を閉じる。

また、図６はパルススキッピング検出回路７０を構成しているＤ−ＦＦをｍ段構成として、ｍクロック期間連続してパルスが出力されなかったときに、ローサイドのスイッチング素子をオフさせる信号を出力する構成とした例を示す。

この発明は、例えば、図７に示すような構成の絶縁型のＤＣ−ＤＣコンバータにも適用可能である。

このＤＣ−ＤＣコンバータは、入力電圧Ｖin（＋）−Ｖin（−）を、中間端子Ｔｍ１とＴｍ２を介してブリッジ接続された４つのＮ−ＭＯＳＦＥＴ４３ａ〜４３ｄから構成されたブリッジ回路４３を２つのドライバ回路４４ａ，４４ｂでスイッチングすることにより、絶縁トランスＴの一次巻き線Ｗ１に供給し、２次巻線Ｗ２の中間タップＴＣを平滑回路５０に接続し、ドライバ回路４５ａ、４５ｂによりＮ−ＭＯＳＦＥＴ４６ａ、４６ｂをスイッチングすることにより整流して、平滑回路５０に供給する構成である。

平滑回路５０の出力電圧Ｖoutと平滑回路５０に供給される負荷電流Ｉ１とに基づいて、制御回路１０，コンパレータ２０，Ｄ−ＦＦ３０がＰＷＭ信号を生成する。生成されたＰＷＭ信号は、論理回路４８及絶縁トランスＴＲ２及び直流分カット用コンデンサＣＣを介して、ドライバ回路４４ａと４４ｂに供給される。さらに、ＰＷＭ信号は、論理回路４９を介して、ドライバ回路４５ａと４５ｂに供給される。

軽負荷検出回路６０は、軽負荷を検出すると、ＡＮＤ回路４を介して論理回路４９にローレベルの信号を供給して、論理回路４９を構成するＡＮＤ回路を閉じさせ、二次側のドライバ４５ａ、４５ｂに指示して、同期整流用のスイッチング素子を構成するＮ−ＭＯＳＦＥＴ４６ａ，４６ｂをオフさせる。

また、パルススキッピング検出回路７０は、コンパレータ２０が２クロック期間以上連続してハイレベル信号を出力し続けた場合に、ＡＮＤゲート４と論理回路４９を介してドライバ４５ａ，４５ｂにローレベル信号を供給して、二次側のスイッチング回路４６を構成する同期整流用のＮ−ＭＯＳＦＥＴ４６ａ，４６ｂをオフさせる。

このような構成によっても、重負荷から軽負荷への変動時に、ＰＷＭ信号が連続して欠落した（スキップした）ことを検出して、同期整流用のスイッチング素子４６ａ，４６ｂをオフして、平滑コンデンサＣ５１からインダクタＬ５１を介して同期整流用のスイッチング素子４６ａ、４６ｂへの電流の逆流を防止できる。

なお、図７のＤＣ−ＤＣコンバータに関しても、図３、図５，図６に示したパルススキッピング検出回路７０の構成を適用可能である。

なお、上記実施の形態では、スイッチング回路４０をＮ−ＭＯＳＦＥＴで構成したが、これに限定されず、Ｐ−ＭＯＳＦＥＴや、その他のスイッチング素子で構成することも可能である。

さらに、電源電圧ＶＣＣやＶＤＤは、外部から供給される電源電圧である必要はなく、内部で降圧或いは昇圧した電圧でよく、動作の基準となる電圧一般を意味する。同様に、接地電圧も、チップの接地電圧、基板の接地電圧、シャーシの接地電圧等、回路の動作の基準となる任意の電圧を設定可能である。また、端子、ノードの類も、物理的な「端子」が存在する必要はなく、配線と配線の接続箇所、或いは、交差箇所などでもよい。さらに、上記実施の形態で示した数値は任意に変更可能である。

また、上述の回路例は、一例であり、同様の機能を実現できるならば、その回路構成は任意に変更可能である。

この発明の第１の実施形態に係るＤＣ−ＤＣコンバータの回路図である。 図１に示すＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。 この発明の第２の実施形態に係るＤＣ−ＤＣコンバータの回路図である。 図３に示すＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。 パルススキッピング回路の他の構成例を示す図である。 パルススキッピング回路の他の構成例を示す図である。 絶縁型のＤＣ−ＤＣコンバータの回路図である。 想定されるＤＣ−ＤＣコンバータの回路図である。

符号の説明

１０ 制御回路
２０ コンパレータ
３０ Ｄ型フリップフロップ回路
４０ スイッチング回路
５０ 平滑回路
６０ 軽負荷検出回路
７０ パルススキッピング検出回路
ＴＲ１，ＴＲ２ 絶縁トランス

Claims (9)

1. 電源電位と第１の中間端子との間に接続されている第１のスイッチング素子と、
   前記第１の中間端子と接地電位との間に接続されている第２のスイッチング素子と、
   前記第１の中間端子と出力端子との間に接続されている第１のインダクタンス素子と、
   前記出力端子と前記接地電位との間に接続されている第１のコンデンサと、
   前記出力端子の電圧を検出し、該出力端子の電圧に基づいて決定したパルス幅のパルス信号を出力するＰＷＭ制御回路と、
   前記パルス信号に基づいて前記第１と第２のスイッチング素子を駆動する第１の駆動回路と、
   前記ＰＷＭ制御回路が所定期間以上前記パルス信号の出力を停止したことを検出して、前記第２のスイッチング素子をオフさせる第１のパルススキッピング検出回路と、
   を備えることを特徴とするＤＣ−ＤＣコンバータ。
2. 更に、前記第１のインダクタンス素子を流れる電流が予め設定した電流値以下になったことを検出して前記第２のスイッチング素子をオフさせる第１の軽負荷検出回路を備え、
   該第１の軽負荷検出回路が前記第２のスイッチング素子をオフさせる前に、前記第１のパルススキッピング検出回路が前記第２のスイッチング素子をオフさせる、ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記第１のパルススキッピング検出回路は、前記パルス信号の出力の停止期間を、前記パルス信号に同期している第１のクロックをカウントすることによって検出する、ことを特徴とする請求項１又２に記載のＤＣ−ＤＣコンバータ。
4. 前記第１のパルススキッピング検出回路は、前記パルス信号の出力の停止期間を、前記パルス信号に非同期の第２のクロックをカウントすることによって検出する、ことを特徴とする請求項１又２に記載のＤＣ−ＤＣコンバータ。
5. 電源電位と第２の中間端子との間に接続されている第３のスイッチング素子と、
   前記第２の中間端子と第１の接地電位との間に接続されている第４のスイッチング素子と、
   前記電源電位と第３の中間端子との間に接続されている第５のスイッチング素子と、
   前記第３の中間端子と前記第１の接地電位との間に接続されている第６のスイッチング素子と、
   前記第２の中間端子と前記第３の中間端子に一次巻線の両端子が接続されているトランスと、
   前記トランスの二次巻線の第１の端子と第２の接地電位との間に接続されている第７のスイッチング素子と、
   前記トランスの二次巻線の第２の端子と第２の接地電位との間に接続されている第８のスイッチング素子と、
   前記トランスの二次巻線の中間タップと出力端子との間に接続されている第２のインダクタンス素子と、
   前記出力端子と前記第２の接地電位との間に接続されている第２のコンデンサと、
   前記出力端子の電圧を検出し、該出力端子の電圧に基づいて決定したパルス幅のパルス信号を出力するＰＷＭ制御回路と、
   前記パルス信号に基づいて前記第３から第８のスイッチング素子を駆動する第２の駆動回路と、
   前記ＰＷＭ制御回路が前記パルス信号の出力を所定期間以上停止したことを検出して、前記第７と第８のスイッチング素子をオフさせる第２のパルススキッピンク検出回路と、
   を備えることを特徴とするＤＣ−ＤＣコンバータ。
6. 前記第２のインダクタンス素子を流れる電流が予め設定した電流値以下になったことを検出して前記第７と第８のスイッチング素子をオフさせる第２の軽負荷検出回路を備え、
   該第２の軽負荷検出回路が前記第７と第８のスイッチング素子をオフさせる前に、前記第２のパルススキッピング検出回路が前記第７と第８のスイッチング素子をオフさせる、ことを特徴とする請求項５に記載のＤＣ−ＤＣコンバータ。
7. 前記第２のパルススキッピング検出回路は、前記パルス信号の出力の停止期間を、前記パルス信号と同期している第１のクロックをカウントすることによって検出する、ことを特徴とする請求項５又は６に記載のＤＣ−ＤＣコンバータ。
8. 前記第２のパルススキッピング検出回路は、前記パルス信号の出力の停止期間を、前記パルス信号と非同期の第２のクロックをカウントすることによって検出する、ことを特徴とする請求項５又は６に記載のＤＣ−ＤＣコンバータ。
9. 同期整流回路を有するＤＣ−ＤＣコンバータの制御方法であって、
   前記ＤＣ−ＤＣコンバータの出力電圧を検出し、検出した出力電圧に基づいて決定したパルス幅のパルス信号を生成するステップと、
   前記パルス信号の出力が停止している出力停止期間を検出するステップと、
   前記パルス信号の出力停止期間が所定期間以上になったときに前記同期整流回路の動作を停止させるステップと、
   を含むことを特徴とするＤＣ−ＤＣコンバータの制御方法。

Images