JP5834039B2

JP5834039B2 - 降圧スイッチング回路

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Description

本発明の実施形態は、降圧スイッチング回路に関する。

従来、電子機器を実現するために、数多くの電子部品が開発されている。それらの性能を維持し且つ高効率に動かすための電源は、電圧精度、耐ノイズ特性などに差異があり、多岐に渡る選択肢から選び組み合わせて使う必要がある。

特開２０１１−８７４４２特開２００９−１４８１１

高速化しつつ、負荷応答の向上を図ることが可能な降圧スイッチング回路を提供する。

実施例に従った降圧スイッチング回路は、電源電圧が供給される入力端子に一端が接続され、帰還端子との間にインダクタを接続可能なスイッチ端子に他端が接続された第１のスイッチ素子を備える。降圧スイッチング回路は、前記スイッチ端子の他端に一端が接続され、接地端子に他端が接続された第２のスイッチ素子を備える。降圧スイッチング回路は、基準電圧と前記出力端子の電圧に基づく電圧とが入力され、これら電圧の差に基づいたが第１の入力に供給されるアンプを備える。降圧スイッチング回路は、前記出力端子に一端が接続され、前記アンプの第２の入力に他端が接続されたアンプ用キャパシタを備える。降圧スイッチング回路は、前記アンプ用キャパシタの一端に一端が接続された第１の抵抗を備える。降圧スイッチング回路は、前記第１の抵抗の他端に一端が接続され、前記アンプの出力に他端が接続された第２の抵抗を備える。降圧スイッチング回路は、前記第１の抵抗の他端に一端が接続され、前記アンプ用キャパシタの他端に他端が接続された第３の抵抗を備える。降圧スイッチング回路は、三角波の電圧を出力する発振器を備える。降圧スイッチング回路は、前記三角波の電圧と前記アンプからのアンプ信号の電圧とが供給され、これら電圧の比較信号を出力する比較器を備える。降圧スイッチング回路は、前記比較器から出力された比較信号に基づいて、前記第１のスイッチ素子と前記第２のスイッチ素子を相補的にオン／オフ動作制御する制御回路と、を備える。

図１は、実施例１に係る降圧スイッチング回路１００の構成の一例を示す図である。図２は、図１に示す降圧スイッチング回路１００の動作波形の一例を示す図である。図３は、実施例２に係る降圧スイッチング回路２００の構成の一例を示す図である。図４は、実施例３に係る降圧スイッチング回路３００の構成の一例を示す図である。図５は、実施例４に係る降圧スイッチング回路４００の構成の一例を示す図である。

従来の降圧スイッチング回路は、スイッチング波形の積分となるコイル電流を、さらに積分したコンデンサ電圧に平滑する。このため、この２度の積分が消費電流の変動に対して、フィードバック系の遅れ要素となって位相余裕を低減させている。

そのため、フィードバック制御系に上記以外の積分要素がさらに入る場合、出力電圧の安定化のために高周波の利得を上げられない。この場合、少ない位相余裕のもとで負荷変動により発生する出力電圧のオーバーシュートやアンダーシュートを軽減すためは平滑コンデンサの容量を大きくする必要がある。このように、従来の降圧スイッチング回路は、小型化・軽量化が困難である。

そこで、実施例では、高速化しつつ、負荷応答の向上を図ることが可能な降圧スイッチング回路について説明する。

以下、各実施例について図面に基づいて説明する。

図１は、実施例１に係る降圧スイッチング回路１００の構成の一例を示す図である。また、図２は、図１に示す降圧スイッチング回路１００の動作波形の一例を示す図である。

図１に示すように、降圧スイッチング回路１００は、第１のスイッチ素子Ｍ１と、第２のスイッチ素子Ｍ２と、ｇｍアンプ（アンプ）ＧＭと、アンプ用キャパシタＣａと、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、発振器ＯＳＣと、コンパレータ（比較器）ＣＭＰと、制御回路ＣＯＮと、を備える。
なお、図１に示すインダクタＬおよび平滑化キャパシタＣｏｕｔは、降圧スイッチング回路１００の外付けの素子である。しかし、降圧スイッチング回路１００は、インダクタＬおよび平滑化キャパシタＣｏｕｔを含めるようにしてもよい。

そして、帰還端子Ｔｏｕｔと接地端子ＴＧＮＤとの間に、負荷回路Ｒが接続されている。

また、第１のスイッチ素子Ｍ１は、電源電圧（入力電圧）Ｖｉｎが供給される入力端子Ｔｉｎに一端が接続され、帰還端子Ｔｏｕｔとの間にインダクタＬが接続されるスイッチ端子ＴＳＷに他端が接続されている。

この第１のスイッチ素子Ｍ１は、例えば、図１に示すようにｐＭＯＳトランジスタである場合は、入力端子にソースが接続され、スイッチ端子ＴＳＷにドレインが接続され、制御回路ＣＯＮが出力する第１の制御信号ＳＣ１がゲートに供給される。スイッチ素子Ｍ１が、nＭＯＳトランジスタである場合は、入力端子にドレインが接続され、スイッチ端子ＴＳＷにソースが接続され、制御回路ＣＯＮが出力する第１の制御信号ＳＣ１がゲートに供給される。制御信号ＳＣ１の極性は、スイッチ素子Ｍ１がｎＭＯＳトランジスタの場合は、スイッチ素子Ｍ１がｐＭＯＳトランジスタの場合の逆の極性となる。

第２のスイッチ素子Ｍ２は、スイッチ端子ＴＳＷに一端が接続され、接地端子ＴＧＮＤに他端が接続されている。接地端子ＴＧＮＤには、接地電圧ＧＮＤが供給され且つ帰還端子Ｔｏｕｔとの間に平滑化コンデンサＣｏｕｔが接続されている。

この第２のスイッチ素子Ｍ２は、例えば、図１に示すように、スイッチ端子ＴＳＷにドレインが接続され、接地端子ＴＧＮＤにソースが接続され、制御回路ＣＯＮが出力する第２の制御信号ＳＣ２がゲートに供給されるｎＭＯＳトランジスタである。

ｇｍアンプＧＭは、基準電圧Ｖｒｅｆが第１の入力に供給されるようになっている。

アンプ用キャパシタＣａは、帰還端子Ｔｏｕｔに、第４の抵抗Ｒ４を介して、一端が接続され、ｇｍアンプＧＭの第２の入力に他端が接続されている。

第１の抵抗Ｒ１は、アンプ用キャパシタＣａの一端に一端が接続されている。

第２の抵抗Ｒ２は、第１の抵抗Ｒ１の他端に一端が接続され、ｇｍアンプＧＭの出力に他端が接続されている。

第３の抵抗Ｒ３は、第１の抵抗Ｒ１の他端に一端が接続され、アンプ用キャパシタＣａの他端に他端が接続されている。

第４の抵抗Ｒ４は、アンプ用キャパシタＣａの一端と帰還端子Ｔｏｕｔとの間に接続されている。

発振器ＯＳＣは、三角波を生成し出力するようになっている（図２の電圧ＶＯＳＣ）。

発振器ＯＳＣは、例えば、電源電圧Ｖｉｎに基づいて、三角波を生成する。

この三角波の振幅は、例えば、電源電圧Ｖｉｎに比例するように設定される。特に、三角波の振幅は、電源電圧Ｖｉｎの２分の１に設定される。

また、三角波の最高点Ｐ１は、基準電圧Ｖｒｅｆよりも高く、三角波の最低点Ｐ２は、基準電圧Ｖｒｅｆよりも低く設定される。

さらに、最高点Ｐ１と出力電圧Ｖｏｕｔとの第１の差（Ａ）に対する、出力電圧Ｖｏｕｔと最低点Ｐ２との第２の差（Ｂ）との第１の比（Ａ：Ｂ）が、電源電圧Ｖｉｎと出力電圧Ｖｏｕｔとの第３の差（Ｖｉｎ−Ｖｏｕｔ）に対する、出力電圧Ｖｏｕｔと接地電圧ＧＮＤとの第４の差（Ｖｏｕｔ−ＧＮＤ（０））の第２の比（Ｖｉｎ−Ｖｏｕｔ：Ｖｏｕｔ）と、等しくなるように設定される（図２）。なお、このとき、降圧スイッチング電源１００のフィードバック制御により、出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆとほぼ等しい値である。

ここで、発振器ＯＳＣによる三角波の生成方法の一例について説明する。

例えば、等価的な三角波の上りスロープは、接地側に放電し終わったコンデンサに、電源電圧Ｖｉｎに比例した電流を流し込むことでコンデンサ（図示せず）に発生する電圧である。その電圧が、出力設定電圧に達したタイミングで、下りスロープ用の電源側に充電し終わったコンデンサから、電源電圧Ｖｉｎに比例した電流を流し出す。この下りスロープ用コンデンサに発生する電圧が下りスロープ電圧である。

そして、下りスロープが、出力設定電圧より高い電圧域で、上りスロープと交差するタイミングで、上りスロープ用のコンデンサを接地に放電開始する。そして、放電は下りスロープが出力電圧設定値に達するまで続ける。その後は、再びコンデンサに比例電流を流しこむ。

再び上昇する上りスロープが出力設定電圧以下で下りスロープと交差するタイミングは、下りスロープ用コンデンサをVDDに充電する開始タイミングである。そして、上りスロープが出力設定電圧に達するタイミングで充電を終了し、電源電圧Ｖｉｎに比例する比例電流で放電を開始する。

以降、上記動作を繰り返す。これにより、出力設定電圧の下でスロープが交差してから、上で交差するまでの上りスロープと、上で交差してから下で交差するまでの下りスロープを合わせることにより、等価的な三角波が生成される。また、コンパレータＣＭＰは、発振器ＯＳＣからの三角波の電圧ＶＯＳＣが第１の入力に供給され、ｇｍアンプＧＭが出力したｇｍアンプＧＭの出力電圧Ｖｅが第２の入力に供給され、これら入力に基づく比較信号ＳＸを出力するようになっている。なお、図１に示す例では、コンパレータＣＭＰの第１の入力は、コンパレータＣＭＰの非反転入力端子であり、コンパレータＣＭＰの第２の入力は、コンパレータＣＭＰの反転入力端子である。また、図１に示す例では、ｇｍアンプＧＭの第１の入力は、ｇｍアンプＧＭの非反転入力端子であり、ｇｍアンプＧＭの第２の入力は、ｇｍアンプＧＭの反転入力端子である。

ｇｍアンプＧＭの第１の入力には基準電圧Ｖｒｅｆが入力され、第２の入力には抵抗Ｒ１〜Ｒ４及びキャパシタＣａを介して出力電圧Ｖｏｕｔに基づく電圧が入力される。

したがって、出力電圧Ｖｏｕｔに基づきｇｍアンプＧＭの第２の入力に入力される電圧が基準電圧Ｖｒｅｆよりも大きい場合は、ｇｍアンプＧＭからの出力電圧Ｖｅは、基準電圧Ｖｒｅｆよりも小さくなり、出力電圧Ｖｏｕｔに基づきｇｍアンプＧＭの第２の入力に入力される電圧が基準電圧Ｖｒｅｆよりも小さい場合は、ｇｍアンプＧＭからの出力電圧Ｖｅは、基準電圧Ｖｒｅｆよりも大きくなる。

ここで、ｇｍアンプＧＭの出力電圧Ｖｅを、ｇｍアンプＧＭの第２の入力に入力される電圧と同相にする場合は、ｇｍアンプＧＭの第１の入力を反転入力端子とし、ｇｍアンプＧＭの第２の入力を非反転入力端子であるようにしてもよい。

さらに、ｇｍアンプの出力を第２の入力と同相にする場合や、制御回路ＣＯＮで論理を奇数回反転する場合には、コンパレータＣＭＰの第１の入力を、コンパレータＣＭＰの反転入力端子とし、コンパレータＣＭＰの第２の入力を、コンパレータＣＭＰの非反転入力端子としてもよい。

また、制御回路ＣＯＮは、コンパレータＣＭＰの出力した比較信号ＳＸに基づいて、制御信号ＳＣ１、ＳＣ２により、第１のスイッチ素子Ｍ１と第２のスイッチ素子Ｍ２をＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）制御するようになっている。

すなわち、制御回路ＣＯＮは、比較信号ＳＸに基づいて、第１の制御信号ＳＣ１により第１のスイッチ素子Ｍ１を制御し、且つ、第２の制御信号ＳＣ２により第２のスイッチ素子Ｍ２を制御する。

例えば、この制御回路ＣＯＮは、第１のスイッチ素子Ｍ１及び第２のスイッチ素子Ｍ２を排他的にオン／オフ動作すべく、比較信号ＳＸに基づいて、三角波の電圧ＶＯＳＣがｇｍアンプＧＭからの出力電圧Ｖｅ以上であると判断した場合には、第１のスイッチ素子Ｍ１をオフし且つ第２のスイッチ素子Ｍ２をオンするようになっている。

一方、制御回路ＣＯＮは、比較信号ＳＸに基づいて、三角波の電圧ＶＯＳＣがｇｍアンプＧＭからの出力電圧Ｖｅ未満であると判断した場合には、第１のスイッチ素子Ｍ１をオンし且つ第２のスイッチ素子Ｍ２をオフするようになっている。

この仕組みにより、制御回路ＣＯＮは、ｇｍアンプＧＭからの出力電圧Ｖｅが小さくなるに連れて、第１のスイッチ素子Ｍ１のオンデューティを小さくし且つ第２のスイッチ素子Ｍ２のオンデューティを大きくするようになっている。

一方、制御回路ＣＯＮは、ｇｍアンプＧＭからの出力電圧Ｖｅが大きくなるに連れて、第１のスイッチ素子Ｍ１のオンデューティを大きくし且つ第２のスイッチ素子Ｍ２のオンデューティを小さくするようになっている。

ここで、図１に示すように、第１、第２のスイッチ素子Ｍ１、Ｍ２のオンデューティを決めるｇｍアンプＧＭのＤＣレベルが抵抗のみで決定される。

Ｖｅの時間微分を考慮したｓを含んだ近似式は、以下のように表される。

Ｖｅ＝Ｖｒｅｆ+（Ｖｒｅｆ-Ｖｏｕｔ）×Ｒ２｛1+ｓＣa（Ｒ１+Ｒ３）｝／［Ｒ１+Ｒ４｛1+ｓＣa（Ｒ１+Ｒ３）｝］

この式の中のｓＣa(Ｒ１＋Ｒ３)は、Ｒ１＜Ｒ３とすることで、Ｒ３＝０の場合に較べｓの項の効果が１＋Ｒ３／Ｒ１倍大きくできることを示す。

多くの場合、半導体ｃｈｉｐではＣaを大きくするより、Ｒ３を大きくするほうが少ない面積で済み、Ｒ３＝０の場合に較べ回路を小さくする効果が得られる。

負荷変動速度が小さい場合、とくに１＞＞ｓＣa(Ｒ1＋Ｒ3)とみなせる場合、ＤＣ負荷（ｓ＝0）の場合を含んで、この式は、以下のようになる、

Ｖｅ＝Ｖｒｅｆ+（Ｖｒｅｆ-Ｖｏｕｔ）×Ｒ２／（Ｒ１+Ｒ４）

この場合、Ｍ１のオンデューティＤ１は、以下のようになる。

Ｄ１＝（２Ｖｅ−Ｖｒｅｆ）／Ｖｉｎ
＝｛（Ｖｒｅｆ-Ｖｏｕｔ）×Ｒ２／（Ｒ１+Ｒ４）+Ｖｒｅｆ｝／Ｖｉｎ

なお、Ｍ２のオンデューティＤ２は、Ｄ２＝１-Ｄ１と、それぞれ抵抗で決定される。

負荷変動速度が大きい場合、とくに１＜＜ｓＣa(Ｒ1＋Ｒ3)の場合、以下のようにｄｕｔｙの変化率と、Ｖｏｕｔの変化率の比も抵抗で決定される。

ｓＶｅ＝-ｓＶｏｕｔ×Ｒ２／Ｒ４
ｓＤ１＝-２ｓＶｏｕｔ／Ｖｉｎ×Ｒ２／Ｒ４

さらに、ｓ＝ｊωの周波数帯でみると、１≒｜ｊωＣa(Ｒ1＋Ｒ3)｜近傍の周波数では、
利得Ｒ２｛1+ｊωＣa（Ｒ１+Ｒ３）｝／［Ｒ１+Ｒ４｛1+ｊωＣa（Ｒ１+Ｒ３）｝］の位相がａｒｃＴａｎ（ωＣa（Ｒ１＋Ｒ３)Ｒ４／(Ｒ１＋Ｒ４))の位相進みとなる。

そして、Ｒ4＝０とすると、利得はＲ２｛1+ｊωＣa（Ｒ１+Ｒ３）｝／Ｒ１のようにωに対して比例項を持つ。位相進みはａｒｃＴａｎ（ωＣa（Ｒ１＋Ｒ３))となり、ωが大きくなるにつれ位相進みが９０°に近づく。

ノイズの重畳が影響しない場合は、位相を最大９０°戻せることは発振し難さから高速化に適するが、多くの場合は、この利得で高周波ノイズが強調されＶｅに重畳し、比較される三角波を水平方向にスライスするのでなく上下に跨ぎ、正しくｄｕｔｙを決められない状況の恐れがあるため、Ｒ４＞０．０１Ｒ2やＲ４＞０．０３Ｒ1のようにある程度の大きさを持たせることが推奨される。

降圧ＤＣＤＣでは、外付けされるＬとＣｏｕｔできまる周波数１／｛２π√（ＬＣｏｕｔ）｝でＬとＣｏｕｔがＬＣフィルタとしては位相を１８０°遅らせるが、先ほどのＣa(Ｒ1＋Ｒ3)できまる周波数１／｛２πＣa(Ｒ1＋Ｒ3)｝をこの近くに設定することで、先ほどの位相進みで位相補償することが出来る。

さらに位相進みが正である範囲をスイッチング周波数まで伸ばし、かつ、スイッチング周波数の手前で利得の絶対値を＜１とすると安定した帰還に適したループゲインが得られる。

すなわち、ｇｍアンプＧＭの高速応答が可能になる。これにより、負荷変動により発生する出力電圧のオーバーシュートやアンダーシュートが軽減される。

したがって、負荷変動の影響を低減するための平滑化コンデンサを小さくすることができる。

ここで、図１に示す降圧スイッチング回路１００の動作特性について説明する。

既述のように、制御回路ＣＯＮは、コンパレータＣＭＰの出力した比較信号ＳＸに基づいて、制御信号ＳＣ１、ＳＣ２により、第１のスイッチ素子Ｍ１と第２のスイッチ素子Ｍ２をＰＷＭ制御する。

例えば、制御回路ＣＯＮは、比較信号ＳＸに基づいて、三角波の電圧ＶＯＳＣがｇｍアンプＧＭからの出力電圧Ｖｅ以上であると判断した場合には、第１のスイッチ素子をオフし且つ第２のスイッチ素子をオンする（図２に示す、比較信号ＳＸに基づいたＰＷＭ信号が“Ｌｏｗ”レベルの期間）。

一方、制御回路ＣＯＮは、比較信号ＳＸに基づいて、三角波の電圧ＶｅがｇｍアンプＧＭの出力電圧Ｖｅ未満であると判断した場合には、第１のスイッチ素子をオンし且つ第２のスイッチ素子をオフする（図２に示す、比較信号ＳＸに基づいたＰＷＭ信号が“Ｈｉｇｈ”レベルの期間）。

さらに、図２に示すように、ｇｍアンプＧＭからの出力電圧Ｖｅが小さくなるに連れて、ＰＷＭ信号の“Ｈｉｇｈ”レベルのデューティ比が小さくなるように（“Ｌｏｗ”レベルのデューティ比が大きくなるように）制御される。

すなわち、制御回路ＣＯＮは、ｇｍアンプＧＭからの出力電圧Ｖｅが小さくなるに連れて、第１のスイッチ素子Ｍ１のオンデューティを小さくし且つ第２のスイッチ素子Ｍ２のオンデューティを大きくする。

一方、図２に示すように、ｇｍアンプＧＭからの出力電圧Ｖｅが大きくなるに連れて、ＰＷＭ信号の“Ｈｉｇｈ”レベルのデューティ比が大きくなるように（“Ｌｏｗ”レベルのデューティ比が小さくなるように）制御される。

すなわち、制御回路ＣＯＮは、ｇｍアンプＧＭからの出力電圧Ｖｅが基準電圧Ｖｒｅｆ未満の場合には、ｇｍアンプＧＭからの出力電圧Ｖｅが大きくなるに連れて、第１のスイッチ素子Ｍ１のオンデューティを大きくし且つ第２のスイッチ素子Ｍ２のオンデューティを小さくする。

これらの動作により、降圧スイッチング回路１００は、負荷変動により発生する出力電圧のオーバーシュートやアンダーシュートを軽減した出力電圧Ｖｏｕｔを出力する。

そして、既述のように、第１、第２のスイッチ素子Ｍ１、Ｍ２のオンデューティを決めるｇｍアンプＧＭのＤＣレベルが抵抗のみで決定される。

特に、第３の抵抗Ｒ３の抵抗値を調整することにより、ｇｍアンプＧＭの応答性を調整することができ、例えば、第３の抵抗Ｒ３の抵抗値を増加させることにより、ｇｍアンプＧＭの応答速度が高速化する。

以上のように、本実施例１に係る降圧スイッチング回路によれば、高速化しつつ、負荷応答の向上を図ることができる。

図３は、実施例２に係る降圧スイッチング回路２００の構成の一例を示す図である。なお、この図３において、図１と同じ符号は、実施例１と同様の構成を示す。

図３に示すように、降圧スイッチング回路２００は、例えば、第１のスイッチ素子Ｍ１と、第２のスイッチ素子Ｍ２と、ｇｍアンプＧＭと、アンプ用キャパシタＣａと、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、発振器ＯＳＣと、コンパレータＣＭＰと、制御回路ＣＯＮと、を備える。

この降圧スイッチング回路２００において、アンプ用キャパシタＣａは、帰還端子Ｔｏｕｔに、直接、一端が接続されている。

すなわち、降圧スイッチング回路２００は、実施例１と比較して、第４の抵抗Ｒ４が省略されている。この第４の抵抗Ｒ４を省略することにより、ノイズ特性が低下するが、回路面積を縮小することができる。

この降圧スイッチング回路２００のその他の構成は、図１に示す実施例１に係る降圧スイッチング回路１００と同様である。

そして、この実施例２に係る降圧スイッチング回路２００も、既述の実施例１に係る降圧スイッチング回路１００の動作と同様である。

すなわち、本実施例２に係る降圧スイッチング回路によれば、実施例１と同様に、高速化しつつ、負荷応答の向上を図ることができる。

既述の実施例１では、降圧スイッチング回路１００の第１の抵抗Ｒ１、第２の抵抗Ｒ２、および第３の抵抗Ｒ３は、Ｙ型に結線されている。しかし、このＹ型接続を等価回路であるΔ型接続に置き換えてもよい。

そこで、本実施例３では、第１から第３の抵抗の結線をΔ型接続にした例について説明する。なお、このΔ型接続に置き換えた場合の降圧スイッチング回路の特性は、Ｙ型接続にした場合と同様である。

図４は、実施例３に係る降圧スイッチング回路３００の構成の一例を示す図である。なお、この図４において、図１と同じ符号は、実施例１と同様の構成を示す。

図４に示すように、降圧スイッチング回路３００は、例えば、第１のスイッチ素子Ｍ１と、第２のスイッチ素子Ｍ２と、ｇｍアンプＧＭと、アンプ用キャパシタＣａと、第１の抵抗ｒ１２と、第２の抵抗ｒ２３と、第３の抵抗ｒ３１と、第４の抵抗Ｒ４と、発振器ＯＳＣと、コンパレータＣＭＰと、制御回路ＣＯＮと、を備える。

ここで、アンプ用キャパシタＣａは、帰還端子Ｔｏｕｔに一端が接続され、ｇｍアンプＧＭの第２の入力に他端が接続されている。

また、第１の抵抗ｒ１２は、アンプ用キャパシタＣａの他端に一端が接続され、ｇｍアンプＧＭの出力に他端が接続されている。

第２の抵抗ｒ２３は、アンプ用キャパシタＣａの一端に一端が接続され、アンプ用キャパシタＣａの他端に他端が接続されている。

第３の抵抗ｒ３１は、第２の抵抗ｒ２３の一端に一端が接続され、第１の抵抗ｒ１２の他端に他端が接続されている。

ここで、以下の式に示すように、第１の抵抗Ｒ１、第２の抵抗Ｒ２、および第３の抵抗Ｒ３のＹ型接続と、第１の抵抗ｒ１２、第２の抵抗ｒ２３、および第３の抵抗ｒ３１のΔ型接続とは、等価回路である。

なお、三角波の最高点と、最低点のうち基準電圧Ｖｒｅｆに近い方の電圧と基準電圧Ｖｒｅｆの差をΔVTとすると、出力リプルΔVRは、以下の式で表される（Ｖｏは出力電圧を表し、Ｖｉは入力電圧を表す）。以下の式において、ＥＳＲは、平滑化キャパシタＣｏｕｔの容量成分に直列に接続される寄生抵抗である。

なお、この出力リプルΔVRの式において、負荷応答を向上するために、差ΔVTは、以下の式のような関係になることが望ましい。

このような降圧スイッチング回路３００のその他の構成は、図１に示す実施例１に係る降圧スイッチング回路１００と同様である。

そして、この実施例３に係る降圧スイッチング回路３００も、既述の実施例１に係る降圧スイッチング回路１００の動作と同様である。

すなわち、本実施例３に係る降圧スイッチング回路によれば、実施例１と同様に、高速化しつつ、負荷応答の向上を図ることができる。

図５は、実施例４に係る降圧スイッチング回路４００の構成の一例を示す図である。なお、この図５において、図４と同じ符号は、実施例３と同様の構成を示す。

図５に示すように、降圧スイッチング回路４００は、例えば、第１のスイッチ素子Ｍ１と、第２のスイッチ素子Ｍ２と、ｇｍアンプＧＭと、アンプ用キャパシタＣａと、第１の抵抗ｒ１２と、第２の抵抗ｒ２３と、第３の抵抗ｒ３１と、発振器ＯＳＣと、コンパレータＣＭＰと、制御回路ＣＯＮと、を備える。

この降圧スイッチング回路４００において、アンプ用キャパシタＣａは、帰還端子Ｔｏｕｔに、直接、一端が接続されている。

すなわち、降圧スイッチング回路４００は、実施例３と比較して、第４の抵抗Ｒが省略されている。この第４の抵抗Ｒ４を省略することにより、ノイズ特性が低下するが、回路面積を縮小することができる。

この降圧スイッチング回路４００のその他の構成は、図４に示す実施例３に係る降圧スイッチング回路３００と同様である。

そして、この実施例４に係る降圧スイッチング回路４００も、既述の実施例３に係る降圧スイッチング回路３００の動作と同様である。

すなわち、本実施例４に係る降圧スイッチング回路によれば、実施例３と同様に、高速化しつつ、負荷応答の向上を図ることができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００、２００、３００、４００降圧スイッチング回路
Ｍ１第１のスイッチ素子
Ｍ２第２のスイッチ素子
ＧＭｇｍアンプ
Ｃａアンプ用キャパシタ
Ｒ１第１の抵抗
Ｒ２第２の抵抗
Ｒ３第３の抵抗
Ｒ４第４の抵抗
ＯＳＣ発振器
ＣＭＰコンパレータ
ＣＯＮ制御回路

Claims

入力端子に一端が接続され、帰還端子との間にインダクタを接続可能なスイッチ端子に他端が接続された第１のスイッチ素子と、
前記スイッチ端子に一端が接続され、接地端子に他端が接続された第２のスイッチ素子と、
基準電圧が第１の入力に供給されるアンプと、
前記帰還端子に一端が接続され、前記アンプの第２の入力に他端が接続されたアンプ用キャパシタと、
前記アンプ用キャパシタの一端に一端が接続された第１の抵抗と、
前記第１の抵抗の他端に一端が接続され、前記アンプの出力に他端が接続された第２の抵抗と、
前記第１の抵抗の他端に一端が接続され、前記アンプ用キャパシタの他端に他端が接続された第３の抵抗と、
三角波の電圧と前記アンプから出力されたアンプ信号の電圧とが供給され、これら電圧の比較信号を出力する比較器と、
前記比較器から出力された比較信号に基づいて、前記第１のスイッチ素子と前記第２のスイッチ素子を相補的にオン／オフ動作制御する制御回路と、を備えたことを特徴とする降圧スイッチング回路。
電源電圧が供給される入力端子に一端が接続され、帰還端子との間にインダクタを接続可能なスイッチ端子に他端が接続された第１のスイッチ素子と、
前記スイッチ端子に一端が接続され、接地端子に他端が接続された第２のスイッチ素子と、
基準電圧が第１の入力に供給されるアンプと、
前記帰還端子に一端が接続され、前記アンプの第２の入力に他端が接続されたアンプ用キャパシタと、
前記アンプ用キャパシタの他端に一端が接続され、前記アンプの出力に他端が接続された第１の抵抗と、
前記アンプ用キャパシタの一端に一端が接続され、前記アンプ用キャパシタの他端に他端が接続された第２の抵抗と、
前記第２の抵抗の一端に一端が接続され、前記第１の抵抗の他端に他端が接続された第３の抵抗と、
三角波の電圧を出力する発振器と、
前記三角波の電圧と前記アンプからのアンプ信号の電圧とが供給され、これら電圧の比較信号を出力する比較器と、
前記比較器から出力された比較信号に基づいて、前記第１のスイッチ素子と前記第２のスイッチ素子を相補的にオン／オフ動作制御する制御回路と、を備えたことを特徴とする降圧スイッチング回路。
前記制御回路は、
前記アンプ信号の電圧が前記基準電圧以上の場合には、前記アンプ信号の電圧が前記基準電圧に近づくに連れて、前記第１のスイッチ素子のオンデューティを小さくし且つ前記第２のスイッチ素子のオンデューティを大きくし、
一方、前記アンプ信号の電圧が前記基準電圧未満の場合には、前記アンプ信号の電圧が前記基準電圧に近づくに連れて、前記第１のスイッチ素子のオンデューティを大きくし且つ前記第２のスイッチ素子のオンデューティを小さくする
ことを特徴とする請求項１または２に記載の降圧スイッチング回路。
前記アンプ用キャパシタの一端と前記帰還端子との間に接続された第４の抵抗をさらに備える
ことを特徴とする請求項１または２に記載の降圧スイッチング回路。
前記発振器は、前記電源電圧に基づいて、前記三角波を生成することを特徴とする請求項２に記載の降圧スイッチング回路。