JP5578861B2

JP5578861B2 - スイッチング電源回路

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Publication number: JP5578861B2
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Inventors: 功真羽根
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Description

本発明はスイッチング電源回路に関し、特にフリップフロップ回路の出力で主スイッチング素子と従スイッチング素子とを交互にオン・オフさせる同期整流方式でＰＦＭ制御を行う場合に適用して有用なものである。

高速動作が可能なスイッチング電源回路として図７に示すようにフリップフロップ回路の出力で主スイッチング素子と従スイッチング素子とを交互にオン・オフさせる同期整流方式でＰＦＭ制御を行うように構成したものが提案されている。同図に示すように、このスイッチング電源回路は、出力電圧ＶＯＵＴに基づく電圧（出力電圧ＶＯＵＴをフィードバック抵抗ＲＦＢ１，ＲＦＢ２の抵抗比で分圧した電圧）と基準電圧Ｖｒｅｆとを比較するコンパレータ１と、コンパレータ１の出力でセットされるフリップフロップ回路２と、フリップフロップ回路２の出力信号が立下がってから所定のオンタイムが経過した時点で前記フリップフロップ回路２をリセットさせるオンタイム発生回路３とを備え、前記フリップフロップ回路２の出力信号をバッファ回路４を介して主スイッチング素子（本例ではＰチャンネルのＭＯＳＦＥＴ）ＳＷ１乃至従スイッチング素子（本例ではＮチャンネルのＭＯＳＦＥＴ）ＳＷ２に供給することにより、主スイッチング素子ＳＷ１乃至従スイッチング素子ＳＷ２を交互にオン・オフさせて同期整流を行うようになっている。かくして、主スイッチング素子ＳＷ１のドレインと従スイッチング素子ＳＷ２のドレインとの間に接続されるコイルＬを介してコンデンサＣＬで平滑化された所定の直流電圧である出力電圧ＶＯＵＴが得られる。

かかるスイッチング電源回路において、フリップフロップ回路２の出力端子Ｑ_Ｂからバッファ回路４を介して主スイッチング素子ＳＷ１及び従スイッチング素子ＳＷ２に供給されるパルス信号がＬレベルのときは主スイッチング素子ＳＷ１がオン状態、従スイッチング素子ＳＷ２がオフ状態となるため、コイルＬを流れるコイル電流ＩＬｘは徐々に増加する。

かかる状態でオンタイム発生回路３で規定されるオンタイムが経過した場合、オンタイム発生回路３から出力されるリセット信号によりフリップフロップ回路２がリセットされる。この結果、出力端子Ｑ_Ｂからバッファ回路４を介して主スイッチング素子ＳＷ１及び従スイッチング素子ＳＷ２に供給されるパルス信号がＨレベルとなって、主スイッチング素子ＳＷ１がオフ状態、従スイッチング素子ＳＷ２がオン状態となる。この結果、コイル電流ＩＬｘは徐々に減少する。

コイル電流ＩＬｘの減少に伴い出力電圧ＶＯＵＴ＜基準電圧Ｖｒｅｆとなった時点でフリップフロップ回路２がセットされる結果、主スイッチング素子ＳＷ１がオン状態で、従スイッチング素子ＳＷ２がオフ状態となり、コイル電流ＩＬｘが徐々に増加し、同時にオンタイム発生回路３によるオンタイムの管理が開始される。以下、同様の動作を繰り返す。

なお、図７中、ＶＩＮは入力電圧、ＣＦＢはスピードアップ用のコンデンサである。また、図７と同様のスイッチング電源回路を開示する従来技術として特許文献１が存在する。

特開２００６−１４１１９１号公報

上述の如く、従来技術に係るスイッチング電源回路ではコンパレータ１において、出力電圧ＶＯＵＴをフィードバック抵抗ＲＦＢ１，ＲＦＢ２の抵抗値の比で分圧した電圧と、基準電圧Ｖｒｅｆとを電圧比較し、そのコンパレータ１の出力でフリップフロップ回路２のセットを行い、これにより主スイッチング素子ＳＷ１及び従スイッチング素子ＳＷ２のオン・オフ制御を行うようになっているので、出力電圧ＶＯＵＴのリップル成分が小さい場合、フリップフロップ回路２におけるスイッチング制御が不安定なものとなってしまう。すなわち、出力電圧ＶＯＵＴのリップル成分が小さい場合、基準電圧Ｖｒｅｆとの差分が充分でないため、フリップフロップ回路２のセットのタイミングが本来あるべき時間軸上の位置からずれてしまい、これに同期して出力端子Ｑ_Ｂからバッファ回路４を介して主スイッチング素子ＳＷ１及び従スイッチング素子ＳＷ２に供給されるパルス信号の立ち上がり及び立下がりのタイミング並びにオンタイム発生回路３を介して送出されるリセット信号の立上がりのタイミングもずれてしまう。この結果、出力電圧ＶＯＵＴがうねりを含む等、不安定なものとなってしまう。

かかる現象はコンデンサＣＬとしてＥＳＲ（ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＲｅｓｉｓｔａｎｃｅ）が低いコンデンサを用いた場合や、スイッチング周波数が高くなった場合により顕著になる。

本発明は、上記従来技術に鑑み、ＥＳＲが低いコンデンサを用いた場合や、スイッチング周波数が高くなった場合でも安定に動作させることができるスイッチング電源回路を提供することを目的とする。

上記目的を達成する本発明の第１の態様は、主スイッチング素子と従スイッチング素子とが交互にオン・オフして直流の入力電圧を直流の出力電圧に変換する同期整流方式のスイッチング電源回路において、予め設定した基準電圧と前記出力電圧に基づく電圧との差電圧を表す誤差信号を出力する差動増幅段と、前記主スイッチング素子がオンとなる期間を規定するオンタイム発生回路と、前記誤差信号に基づくセット信号によりセットされるとともに前記オンタイム発生回路の出力であるリセット信号によりリセットされるフリップフロップ回路と、前記従スイッチング素子に流れる電流を表す電流情報を検出する電流情報手段と、前記電流情報に基づき前記セット信号の立上がりのタイミングを遅らせるように調整する電流情報検出信号を前記差動増幅段の出力側又は内部に供給する電流情報検出手段と、前記従スイッチング素子がオンした瞬間の前記電流情報手段が検出する電流情報を保持して前記セット信号の立上がりのタイミングを早めるように調整する電流情報保持信号を前記差動増幅段の出力側又は内部に供給する電流情報保持手段とを有することを特徴とするスイッチング電源回路にある。

本発明の第２の態様は、第１の態様に記載するスイッチング電源回路において、前記電流情報手段は、前記従スイッチング素子のオンと同時又は直後にオンするとともに前記従スイッチング素子のオフと同時又は直前にオフする電流検出信号によって、前記従スイッチング素子がオンしたときの前記電流情報を表す第１の電圧を出力することを特徴とするスイッチング電源回路にある。

本発明の第３の態様は、第２の態様に記載するスイッチング電源回路において、前記電流情報保持手段は、前記電流検出信号がオフする時点でオンするとともに前記電流検出信号がオンした後の所定の短時間の経過後オフする電流保持検出信号によって前記従スイッチング素子がオンしたときの前記電流情報を表す第２の電圧を保持することを特徴とするスイッチング電源回路にある。

本発明の第４の態様は、第２の態様に記載するスイッチング電源回路において、前記電流情報保持手段は、前記電流検出信号がオンする時点と同時にオンするとともに所定の短時間の経過後オフする電流保持検出信号によって前記従スイッチング素子がオンしたときの前記電流情報を表す第２の電圧を保持することを特徴とするスイッチング電源回路にある。

本発明の第５の態様は、第３又は第４の態様に記載するスイッチング電源回路において、前記電流情報検出手段は、予め用意した電源に第１の抵抗を介してソースが接続されている第１のＭＯＳＦＥＴを有するとともに、前記第１のＭＯＳＦＥＴのゲートには前記第１の電圧を印加し、さらに前記第１のＭＯＳＦＥＴのドレインを前記差動増幅段の出力側又は内部に接続して構成する一方、前記電流情報保持手段は、前記予め用意した電源に第２の抵抗を介してソースが接続されている第２のＭＯＳＦＥＴを有するとともに、前記第２のＭＯＳＦＥＴのゲートには前記第２の電圧を印加し、さらに前記第２のＭＯＳＦＥＴのドレインを前記差動増幅段の出力側又は内部に接続して構成したことを特徴とするスイッチング電源回路にある。

本発明の第６の態様は、第３又は第４の態様に記載するスイッチング電源回路において、前記電流情報検出手段は前記第１の電圧が入力側に印加される第１のトランスコンダクタンスアンプを有するとともに前記第１のトランスコンダクタンスアンプの出力側を前記差動増幅段の出力側又は内部に接続して構成する一方、前記電流情報保持手段は前記第２の電圧が入力側に印加される第２のトランスコンダクタンスアンプを有するとともに前記第２のトランスコンダクタンスアンプの出力側を前記差動増幅段の出力側又は内部に接続して構成したことを特徴とするスイッチング電源回路にある。

本発明によれば、電流情報検出信号、すなわちリアルタイムの電流情報に基づき前記セット信号の立上がりを遅らせるように調整するとともに、電流情報保持信号、すなわち所定時間遅延させた電流情報に基づき前記セット信号の立上がりを早めるように調整するようにしたので、前記誤差信号は実効的に大きな差電圧に基づく信号となる。換言すれば、出力電圧のリップル成分が充分大きな状態と等価な状態を作り出すことができる。この結果、例えＥＳＲが低い平滑コンデンサを用いることにより出力電圧のリップル成分が小さくなった場合や、スイッチング周波数が高くなることにより出力電圧のリップル成分のスルーレートが相対的に小さくなった場合でも安定に所定のスイッチング動作を行わせることができる。

本発明の実施の形態に係るスイッチング電源回路を示すブロック線図である。図１の主要部の回路構成の一例である実施例を示す回路図である。図２の各部の波形の一例を示す波形図である。図２の各部の波形の他の例を示す波形図である。図２に示す実施例の過渡時における各部の波形を示す波形図である。図１の主要部の回路構成の他の例である他の実施例を示す回路図である。従来技術に係るスイッチング電源回路を示すブロック線図である。

以下、本発明の実施の形態を図面に基づき詳細に説明する。

図１は本発明の実施の形態に係るスイッチング電源回路を示すブロック線図である。同図に示すように、本形態に係るスイッチング電源回路は、図７に示す従来技術に係るスイッチング電源回路のコンパレータ１に相当する機能を差動増幅段５と比較器６とで実現するとともに、さらに電流情報手段７、電流情報検出手段８及び電流情報保持手段９を追加したものである。他の構成は図７に示すスイッチング電源回路と同様である。そこで、図７と同一部分には同一番号を付し、重複する説明は省略する。

差動増幅段５は予め設定した基準電圧Ｖｒｅｆと、出力電圧ＶＯＵＴをフィードバック抵抗ＲＦＢ１，ＲＦＢ２の抵抗値の比で分圧した電圧との差電圧を表す第１の誤差信号Ｓ１を出力する。比較器６は、第１の誤差信号Ｓ１に基づく第２の誤差信号Ｓ２と予め設定した閾値電圧とを比較して、閾値を超えた場合にセット信号Ｓ３を出力する。

電流情報手段７は従スイッチング素子ＳＷ２に流れる電流を表す電流情報Ｓ４を検出する。電流情報検出手段８は電流情報Ｓ４に基づき比較器６の出力であるセット信号Ｓ３の立上がりのタイミングを遅らせるように調整する電流情報検出信号Ｓ５を差動増幅段５の出力側又は内部に供給する。電流情報保持手段９は従スイッチング素子ＳＷ２がオンした瞬間の電流情報手段７が検出する電流情報Ｓ４を保持してセット信号Ｓ３の立上がりのタイミングを早めるように調整する電流情報保持信号Ｓ６を差動増幅段５の出力側又は内部に供給する。

ここで、「セット信号Ｓ３の立上がりのタイミングを遅らせるように調整する」とは、本形態においては、第１の誤差信号Ｓ１から電流情報検出信号Ｓ５を減算することを意味し、セット信号Ｓ３の立上がりのタイミングを早めるように調整する」とは、第１の誤差信号Ｓ１に電流情報保持信号Ｓ６を加算することを意味する。かかる加減算は加算器１９で行う。すなわち、加算器１９では電流情報保持信号Ｓ６から電流情報検出信号Ｓ５を減算した信号を第１の誤差信号Ｓ１に加算している。この加算器１２の出力が第２の誤差信号Ｓ２である。この結果、図５（ｄ）に示すように、第２の誤差信号Ｓ２は出力電圧ＶＯＵＴのリップル成分を、電流情報保持信号Ｓ６と電流情報検出信号Ｓ５との差に基づき増大させたのと等価な状態に補正したものとなっている。

比較器６では第２の誤差信号Ｓ２が所定の閾値と比較され、第２の誤差信号Ｓ２が閾値を超えた時点でセット信号Ｓ３が立上がってフリップフロップ回路２の入力端子Ｓに供給される。この結果フリップフロップ回路２がセットされる。フリップフロップ回路２はセットされるのと同時にその出力端子Ｑ_Ｂの出力であるパルス信号Ｓ７が立下がる。この結果、主スイッチング素子ＳＷ１がオン状態、従スイッチング素子ＳＷ２がオフ状態となってコイル電流ＩＬｘが漸増する。

一方、フリップフロップ回路２のセットに伴うパルス信号Ｓ７の立下がりと同時にオンタイム発生回路３におけるオンタイムの管理が開始される。ここで、オンタイムは予め定めた値でも良いし、例えば出力電圧ＶＯＵＴ及び入力電圧ＶＩＮに基づく値としても良い。何れにしても、所定のオンタイムの経過後、オンタイム発生回路３から入力端子Ｒに供給されるリセット信号Ｓ８でフリップフロップ回路２がリセットされ、出力端子Ｑ_Ｂの出力であるパルス信号Ｓ７が立上がる。この結果、主スイッチング素子ＳＷ１がオフ状態、従スイッチング素子ＳＷ２がオン状態となってコイル電流ＩＬｘが漸減する。

かかる本形態によれば、電流情報保持信号Ｓ６から電流情報検出信号Ｓ５を減算した値が第１の誤差信号Ｓ１に加算されて第２の誤差信号Ｓ２が形成される。したがって、第２の誤差信号Ｓ２は実効的に大きな差電圧に基づく信号となる。換言すれば、出力電圧ＶＯＵＴのリップル成分が充分大きな状態と等価な状態を作り出すことができる。したがって、第２の誤差信号Ｓ２に基づいて形成されるセット信号Ｓ３の時間軸上における立上がりのタイミングを所定のものにすることができる。

図２は図１の電流情報手段７，電流情報検出手段８及び電流情報保持手段９の部分を抽出した具体的な一実施例を示す回路図である。同図に示すように本実施例における電流情報手段７はＮチャンネルのＭＯＳＦＥＴ１０で形成してあり、そのゲートに供給される電流検出信号Ｓ９により従スイッチング素子ＳＷ２に流れる電流を表す電流情報Ｓ４をそのドレイン側から取り込むようになっている。

電流情報検出手段８は、電流情報手段７が取り込んだ電流情報Ｓ４に基づく電圧を第１の電圧Ｖ１として第１のコンデンサＣ１に保持する。また、電流情報検出手段８は予め用意した電源ＶＬに第１の抵抗Ｒ１を介してソースが接続されているＰチャンネルの第１のＭＯＳＦＥＴ１１を有している。この第１のＭＯＳＦＥＴ１１のゲートにはコンデンサＣ１に保持されている第１の電圧Ｖ１が印加される。この結果、第１のＭＯＳＦＥＴ１１のゲート電圧である第１の電圧Ｖ１に応じた電流がドレインから電流情報検出信号Ｓ５として差動増幅段５に供給される。

電流情報保持手段９はドレインが電流情報手段７の出力側に接続されたＮチャンネルのＭＯＳＦＥＴ１２を有しており、そのゲートに供給される電流保持検出信号Ｓ１０により、電流情報手段７が取り込んだ電流情報Ｓ４に基づく第２の電圧Ｖ２をコンデンサＣ２に保持する。ここで、コンデンサＣ２には電流検出信号Ｓ９と電流保持検出信号Ｓ１０とが何れもＨレベルの時の電流情報Ｓ４に基づく電圧が保持される。また、電流情報保持手段９は、予め用意した電源ＶＬに第２の抵抗Ｒ２を介してソースが接続されているＰチャンネルの第２のＭＯＳＦＥＴ１３を有している。この第２のＭＯＳＦＥＴ１３のゲートにはコンデンサＣ２に保持されている第２の電圧Ｖ２が印加される。この結果、第２のＭＯＳＦＥＴ１３のゲート電圧である第２の電圧Ｖ２に応じた電流がドレインから電流情報保持信号Ｓ６として差動増幅段５に供給される。

差動増幅段５は、カレントミラー回路を利用して構成してあり、カレントミラー回路の一方の電路に基準電圧Ｖｒｅｆと電流情報検出信号Ｓ５とが、また他方の電路に出力電圧ＶＯＵＴをフィードバック抵抗ＲＦＢ１，ＲＦＢ２の抵抗値の比で分圧したフィードバック電圧ＦＢと電流情報保持信号Ｓ６が供給され、他方の電路側から出力信号を出力する構成となっている。この結果、差動増幅段５の出力信号である誤差信号Ｓ２は電流情報保持信号Ｓ６と電流情報検出信号Ｓ５との差分をフィードバック電圧ＦＢと基準電圧Ｖｒｅｆとの差に加算した信号となる。比較器６はドレイン側に定電流源が接続されたＮチャンネルのＭＯＳＦＥＴ１５を有しており、そのドレイン側からインバータ１６を介してセット信号Ｓ３を送出するようになっている。かかる比較器６の閾値はそのＭＯＳＦＥＴ１５の閾値を利用することができる。この場合、比較器６は誤差信号Ｓ２がＭＯＳＦＥＴ１５の閾値を超えた時点でインバータ１６を介してセット信号Ｓ３を出力する。

図３はコイルＬを流れるコイル電流ＩＬｘを基準に図２の各部の波形を示す波形図である。同図（ａ）に示すように、コイル電流ＩＬｘは主スイッチング素子ＳＷ１のオン・オフに伴い増減を繰り返す。この結果、同図（ｂ）に示す電流情報Ｓ４はコイル電流ＩＬｘが漸減する期間において負方向に関し漸減する電流を表す信号となる。

同図（ｆ）に示す電流検出信号Ｓ９は、従スイッチング素子ＳＷ２のオンと同時（又は直後）にオンする（Ｈレベルになる）とともにオフと同時（又は直前）にオフする（Ｌレベルになる）信号である。したがって、従スイッチング素子ＳＷ２のオン期間に同期して電流情報手段７（図２参照）のＭＯＳＦＥＴ１０がオンされ、このオン状態における電流情報Ｓ４が第１の電圧Ｖ１としてコンデンサＣ１に保持される。この結果、同図（ｃ）に示す電流情報検出信号Ｓ５は、第１の電圧Ｖ１をゲート電圧とする電流情報検出手段８（図２参照）の第１のＭＯＳＦＥＴ１１からコイル電流ＩＬｘが漸減する期間において電流情報Ｓ４と同様に漸減する電流を表す信号となる。

同図（ｅ）に示す電流保持検出信号Ｓ１０は電流検出信号Ｓ９がオフする（Ｌレベルになる）時点でオンする（Ｈレベルになる）とともに電流検出信号Ｓ９がオンした（Ｈレベルになった）後の所定の短時間の経過後オフする（Ｌレベルになる）信号であり、そのオン状態（Ｈレベル）の期間、電流情報保持手段９（図２参照）のＭＯＳＦＥＴをオンにする。この結果、電流検出信号Ｓ９と電流保持検出信号１０とが何れもオン状態（Ｈレベル）の時の電流情報Ｓ４が第２の電圧Ｖ２としてコンデンサＣ２に保持される。すなわち、第２の電圧Ｖ２は、従スイッチング素子ＳＷ２がオンした瞬間の電流情報Ｓ４となる。この結果、同図（ｄ）に示す電流情報保持信号Ｓ６は、第２の電圧Ｖ２をゲート電圧とする電流情報保持手段９（図２参照）の第２のＭＯＳＦＥＴ１３から供給される一定の電流を表す信号となる。

ここで、「所定の短時間」とは、電流情報手段７に供給される電流情報Ｓ４を表す電圧Ｖ０と、コンデンサＣ１の電圧Ｖ１と、コンデンサＣ２の電圧Ｖ２とがほぼ等しくなるような時間である。これは、ＭＯＳＦＥＴ１０とＭＯＳＦＥＴ１２のオン抵抗とコンデンサＣ１とコンデンサＣ２の容量できまる時定数を目処とすることで良好に決定し得る。

図４は図２の各部の波形を示す他の波形図である。同図は、（ｅ）の電流保持検出信号Ｓ１０の波形が図３に示すものと異なる場合を示している。すなわち、本例の電流保持検出信号Ｓ１０は、同図（ｅ）に示すように、電流検出信号Ｓ９がオンする（Ｈレベルになる）時点と同時にオンする（Ｈレベルになる）とともに前述と同様の所定の短時間の経過後オフする（Ｌレベルになる）信号であり、これがオン状態（Ｈレベル）の期間、電流情報保持手段９（図２参照）のＭＯＳＦＥＴ１２をオンにする。かくして、図３に示す場合と同様に、従スイッチング素子ＳＷ２がオンした瞬間の電流情報Ｓ４を第２の電圧Ｖ２としてコンデンサＣ２に保持させることができる。

なお、同図（ａ）に示すコイル電流ＩＬｘ、（ｂ）に示す電流情報Ｓ４及び（ｆ）に示す電流検出信号Ｓ９の波形は図３に示すものと全く同様であり、（ｃ）に示す電流情報検出信号Ｓ５及び（ｄ）に示す電流情報保持信号Ｓ６は基本的に同様の波形となっている。

図５は図２に示す実施例の過渡時における各部の波形を示す波形図である。同図（ａ）はコイル電流ＩＬｘと出力電流ＩＯＵＴ、（ｂ）は電流情報Ｓ４、（ｃ）は電流情報検出信号Ｓ５及び電流情報保持信号Ｓ６、（ｄ）は電流情報保持信号Ｓ６と電流情報検出信号Ｓ５との差の信号をそれぞれ示している。同図に示すように、コイル電流ＩＬｘが増加する過渡状態では電流情報保持信号Ｓ６と電流情報検出信号Ｓ５との差が小さくなり、コイル電流ＩＬｘが減少する過渡状態では前記差が大きくなる。一方、定常状態では前記差が一定になるが、それぞれの場合の差が実質的に差動増幅段５（図２参照）の誤差信号Ｓ１に加算される。この結果、出力電流ＩＯＵＴは同図（ａ）に示すように速やかに定常状態に移行する。

図６は図１の電流情報手段７，電流情報検出手段８及び電流情報保持手段９の部分を抽出した具体的な他の実施例を示す回路図である。同図に示すように本実施例における電流情報検出手段８及び電流情報保持手段９は、図２に示す回路に対し、電流情報検出信号Ｓ５及び電流情報保持信号Ｓ６を生成する部分の構成が異なる。すなわち、本実施例の電流情報検出手段８はコンデンサＣ１で保持している第１の電圧Ｖ１が入力側に印加される第１のトランスコンダクタンスアンプ１７を有するとともにその出力側を差動増幅段５の内部に接続してある。また、電流情報保持手段９はコンデンサＣ２で保持している第２の電圧が入力側に印加される第２のトランスコンダクタンスアンプ１８を有するとともにその出力側を差動増幅段５の内部に接続してある。

かかる実施例においても図２に示す実施例と全く同様の作用効果を発揮させることができる。

なお、図２及び図６に示す実施例では、電流情報検出信号Ｓ５及び電流情報保持信号Ｓ６を差動増幅段５の内部に供給しているが、これらは差動増幅段５の出力側に供給しても良い。具体的には、差動増幅段５の出力側と比較器６の間に加算器１２（図１参照）を設け、この加算器１２において、差動増幅段５の出力（この場合は誤差信号Ｓ１）から電流情報検出信号Ｓ５が減算されるとともに、差動増幅段５の出力（この場合は誤差信号Ｓ１）に電流情報保持信号Ｓ６が加算されるようにする。

また、上記実施の形態においては電流情報保持信号Ｓ６と電流情報検出信号Ｓ５との差分を差動増幅段５の出力である誤差信号Ｓ１に加算するようにしたが、これに限定するものではない。要は電流情報保持信号Ｓ６によりセット信号Ｓ３の立上がりを早めるように誤差信号Ｓ１を調整し、同時に電流情報検出信号Ｓ５によりセット信号Ｓ３の立上がりを遅らせるように誤差信号Ｓ１を調整するような構成であれば本発明の技術思想に含まれる。

本発明は半導体機器の各種電源回路を製造・販売する産業分野において有効に利用し得る。

１コンパレータ
２フリップフロップ回路
３オンタイム発生回路
５差動増幅段
６比較器
７電流情報手段
８電流情報検出手段
９電流情報保持手段
１７，１８トランスコンダクタンスアンプ
ＳＷ１主スイッチング素子
ＳＷ２従スイッチング素子
Ｓ１，Ｓ２誤差信号
Ｓ３セット信号
Ｓ４電流情報
Ｓ５電流情報検出信号
Ｓ６電流情報保持信号
Ｓ７パルス信号
Ｓ８リセット信号
Ｓ９電流検出信号

Claims

主スイッチング素子と従スイッチング素子とが交互にオン・オフして直流の入力電圧を直流の出力電圧に変換する同期整流方式のスイッチング電源回路において、
予め設定した基準電圧と前記出力電圧に基づく電圧との差電圧を表す誤差信号を出力する差動増幅段と、
前記主スイッチング素子がオンとなる期間を規定するオンタイム発生回路と、
前記誤差信号に基づくセット信号によりセットされるとともに前記オンタイム発生回路の出力であるリセット信号によりリセットされるフリップフロップ回路と、
前記従スイッチング素子に流れる電流を表す電流情報を検出する電流情報手段と、
前記電流情報に基づき前記セット信号の立上がりのタイミングを遅らせるように調整する電流情報検出信号を前記差動増幅段の出力側又は内部に供給する電流情報検出手段と、
前記従スイッチング素子がオンした瞬間の前記電流情報手段が検出する電流情報を保持して前記セット信号の立上がりのタイミングを早めるように調整する電流情報保持信号を前記差動増幅段の出力側又は内部に供給する電流情報保持手段とを有することを特徴とするスイッチング電源回路。
請求項１に記載するスイッチング電源回路において、
前記電流情報手段は、前記従スイッチング素子のオンと同時又は直後にオンするとともに前記従スイッチング素子のオフと同時又は直前にオフする電流検出信号によって、前記従スイッチング素子がオンしたときの前記電流情報を表す第１の電圧を出力することを特徴とするスイッチング電源回路。
請求項２に記載するスイッチング電源回路において、
前記電流情報保持手段は、前記電流検出信号がオフする時点でオンするとともに前記電流検出信号がオンした後の所定の短時間の経過後オフする電流保持検出信号によって前記従スイッチング素子がオンしたときの前記電流情報を表す第２の電圧を保持することを特徴とするスイッチング電源回路。
請求項２に記載するスイッチング電源回路において、
前記電流情報保持手段は、前記電流検出信号がオンする時点と同時にオンするとともに所定の短時間の経過後オフする電流保持検出信号によって前記従スイッチング素子がオンしたときの前記電流情報を表す第２の電圧を保持することを特徴とするスイッチング電源回路。
請求項３又は請求項４に記載するスイッチング電源回路において、
前記電流情報検出手段は、予め用意した電源に第１の抵抗を介してソースが接続されている第１のＭＯＳＦＥＴを有するとともに、前記第１のＭＯＳＦＥＴのゲートには前記第１の電圧を印加し、さらに前記第１のＭＯＳＦＥＴのドレインを前記差動増幅段の出力側又は内部に接続して構成する一方、
前記電流情報保持手段は、前記予め用意した電源に第２の抵抗を介してソースが接続されている第２のＭＯＳＦＥＴを有するとともに、前記第２のＭＯＳＦＥＴのゲートには前記第２の電圧を印加し、さらに前記第２のＭＯＳＦＥＴのドレインを前記差動増幅段の出力側又は内部に接続して構成したことを特徴とするスイッチング電源回路。
請求項３又は請求項４に記載するスイッチング電源回路において、
前記電流情報検出手段は前記第１の電圧が入力側に印加される第１のトランスコンダクタンスアンプを有するとともに前記第１のトランスコンダクタンスアンプの出力側を前記差動増幅段の出力側又は内部に接続して構成する一方、
前記電流情報保持手段は前記第２の電圧が入力側に印加される第２のトランスコンダクタンスアンプを有するとともに前記第２のトランスコンダクタンスアンプの出力側を前記差動増幅段の出力側又は内部に接続して構成したことを特徴とするスイッチング電源回路。