KR100206143B1

KR100206143B1 - 고역률 보상회로

Info

Publication number: KR100206143B1
Application number: KR1019960036171A
Authority: KR
Inventors: 최낙춘; 서맹호
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-08-28
Filing date: 1996-08-28
Publication date: 1999-07-01
Also published as: JP3774788B2; KR19980016569A; TW356616B; US5949229A; JPH1094246A

Abstract

본 발명은 고역률 보상회로에 관한 것으로서, 보다 상세하게는 피드 포워드를 사용하지 않고 입력 전류 감지를 통한 듀티비의 조절로 입력전류를 입력전압에 동상으로 동일한 크기의 비로 제어하기 위한 것이다.

이를 위하여 본 발명은 교류 전원을 정류하여 평활시킨 후 인덕터에 저장하고 스위칭 게이트의 동작에 따라 2차측 부하로 출력 전압을 발생하는 부스터 컨버터; 상기 부스터 컨버터의 입력전류 감지전압과 2차측 에러전압을 곱하여 역톱니파와 비교한 결과 및 상기 역톱니파에 동기된 기준 클럭신호를 이용하여 상기 부스터 컨버터의 스위칭 게이트를 제어하는 게이트 제어수단으로 구성함을 특징으로 한다.

Description

고역률 보상회로

본 발명은 역률 보상회로(Power Factor Correction; 이하는 PFC라 칭함)에 관한 것으로서, 보다 상세하게는 피드 포워드를 사용하지 않고 입력 전류 감지를 통한 듀티비의 조절로 입력전류를 입력전압에 동상으로 동일한 크기의 비로 제어할 수 있는 고역률 보상회로에 관한 것이다.

일반적으로 직류 전원은 산업용부터 가정용까지 넓은 분야에서 이용되고 있는데, 이들 직류 전원을 상용 교류 전원으로부터 얻기 위해서는 일반적으로 회로 구성이 간단한 콘덴서 입력형의 정류 회로가 많이 사용되어져 왔다.

그러나 이러한 콘덴서 입력형의 정류 회로는 입력 전류가 입력 교류 전압의 피크 부분에만 흐르기 때문에 펄스형으로 되어 역률(캐패시터의 등가 직렬 저항의 임피던스에 대한 비율)이 매우 나빠지며, 각종 전기장치의 부하는 저항(R), 인덕터(L), 캐패시터(C) 성분이 조합되어 나타나기 때문에 전원으로부터의 전류의 위상이 왜곡되어 나타나고, 이로 인해 전압이 왜곡되어 나타나는 문제점이 있었다.

또한 산업 분야에서 전기 장치를 제어하는데 고속 스위칭 방식을 이용함에 따라 스위칭에 의한 노이즈가 발생하게 되어 같은 라인에 접속된 전기 장치간에 상호 영향을 주게 되므로 이러한 산업용 전기 장치의 경우, 전기 장치 자체에 흐르는 전류가 전원 전압에 미치는 영향을 아주 작게 하기 위하여 통상 입력 역률을 높게 설계하기도 하였다.

예를 들어 인덕터(L) 성분을 갖는 전기 장치의 경우, 교류 입력에 캐패시터(C)를 부가해 전원으로부터 인덕터(L), 캐패시터(C) 각각의 입력 전류가 서로 상쇄하도록 하여 역률을 높이기도 하였다.

그러나 상기와 같이 수동소자만으로 역률을 높이는데는 한계가 있으므로 이를 개선하기 위해 컨버터 시스템 구동에 있어서, 트랜지스터등의 능동소자를 고속 스위칭하여 보다 작은 인덕터(L), 캐패시터(C)값으로 노이즈 제거는 물론 전압 왜곡을 억제함으로써 역률을 개선하는 방법이 연구되고 있고, 현재 고역률 회로를 만들기 위한 각종 연구와 집적회로(IC)가 발표되었다.

특히 고역률 회로를 구현하기 위한 방법으로서, 연속 전류 모드(Continuous Current Mode; 이하는 CCM이라 칭함) 제어방식은 조화된 역률회로를 얻을 수 있는 가장 근접한 제어방식으로 알려지고 있다.

기존에 발표된 CCM 제어방식을 이용한 역률 개선방식으로는 피크전류 검출 제어방식, 가변 히스테리시스 제어방식, 평균전류 제어방식등이 있는데, 이들 개개의 방식들은 높은 역률을 얻을 수 있는 장점이 있었다.

그러나 상기 개개의 방식들은 첫째 피크전류 검출 제어방식은 외부 인덕터 전류의 왜곡, 사각 왜곡(dead angle distortion), 최대 듀티 주기를 50% 이하로 유지해야 하는 등의 단점들 때문에 정확한 보상을 할 수 없었으며, 둘째 가변 히스테리시스 제어방식은 인덕터 전류 감지에 따른 가변 주파수 방식으로 입력전압이 낮아지는 경우 인덕터 전류 제어를 위해 주파수가 무한히 증가하기 때문에 주파수 제어의 한계가 있었고, 세째 평균전류 제어방식은 단위역률을 구현하기 위한 제어방식의 구성이 매우 복잡하다는 단점이 있었다.

따라서 본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 본 발명은 기존의 CCM PFC방식의 이러한 문제점들을 해결하고 보다 높은 역률을 얻을 수 있도록 함은 물론 보다 간단한 역률 보상회로를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위하여 본 발명은 교류 전원을 정류하여 평활시킨 후 스위칭 게이트의 동작에 따라 2차측 부하로 출력 전압을 발생하는 부스터 컨버터; 상기 부스터 컨버터의 입력전류 감지전압과 2차측 에러전압을 곱하여 역톱니파와 비교한 결과 및 상기 역톱니파에 동기된 기준 클럭신호를 이용하여 상기 부스터 컨버터의 스위칭 게이트를 제어하는 게이트 제어수단으로 구성하는 것을 특징으로 하는 고역률 보상회로를 제공한다.

도 1은 본 발명에 따른 역률 보상회로의 일 실시예를 보인 블록도.

도 2는 본 발명에 따른 역률 보상회로의 다른 실시예를 보인 블록도.

도 3은 본 발명을 설명하기 위한 피드 포워드 파형도.

도 4는 본 발명을 설명하기 위한 피드백 파형도.

이하에서 본 발명의 일 실시예에 따른 고역률 보상회로를 첨부된 도면에 의거하여 상세히 설명한다.

도 1은 본 발명의 고역률 보상회로의 일 실시예를 보이고 있는 블럭도로서, 크게 교류 전원을 정류하여 평활시킨 후 스위칭 게이트의 동작에 따라 2차측 부하로 출력 전압을 발생하는 부스터 컨버터와, 상기 부스터 컨버터의 입력전류 감지전압과 2차측 에러전압을 곱하여 역톱니파와 비교한 결과 및 상기 역톱니파에 동기된 기준 클럭신호를 이용하여 상기 부스터 컨버터의 스위칭 모스 FET의 게이트를 제어하는 게이트 제어수단으로 구성함을 나타내고 있다.

도면에서 부스터 컨버터(10)는 교류 전원(AC)을 1차로 정류하는 1차 정류기(11)및 캐패시터(C1)와, 입력전류에 의해 코일에 에너지를 저장하여 2차측에 전압을 유기시키는 인덕터(L)와, 상기 인덕터의 스위칭 동작을 제어하기 위한 스위칭 모스 FET(12)와, 상기 인덕터의 출력전압을 정류하여 부하(14)로 공급하는 다이오드(D1) 및 벌크 캐패시터(C3)로 구성하고 있음을 나타내고 있다.

그리고 게이트 제어수단은 상기 부스터 컨버터의 2차측 출력전압(Vo)을 감지하기 위한 에러 증폭단(22)과, 스위칭 모스 FET가 온되었을 때 인덕터에 흐르는 입력 전류를 감지하는 전류 감지단(21)과, 상기 전류 감지단의 입력전류 감지전압(V1)과 에러 증폭단의 출력전압(V2)을 곱하는 곱셈기(23)와, 상기 곱셈기의 출력전압(V3)을 역톱니파(B)와 비교하는 비교기(24)와, 동일한 주파수의 역톱니파(B)와 기준 클럭신호(CLOCK)를 제공하는 발진기(25)와, 상기 비교기의 출력을 리세트 신호(R)로 하고 상기 역톱니파에 동기된 기준 클럭신호(CLOCK)를 세트 신호(S)로 하는 플립플롭(26)과, 상기 플립플롭의 반전 출력(/Q)과 상기 역톱니파에 동기된 기준 클럭신호(CLOCK)를 부정 논리합하는 노어 게이트(27)와, 상기 노어 게이트의 출력으로 스위칭 모스 FET의 게이트를 구동시키는 출력 구동단(28)으로 구성하는 것을 나타내고 있다.

이때 상기 에러 증폭단(22)은 비반전 입력단자(+)에 제2 기준전압(Vref2)을 설정한 상태에서 부스터 컨버터의 부하(14) 양단에 걸리는 전압(Vo)을 두 저항(R2)(R3)으로 분배하여 반전 입력단자(-)로 입력받아 소정의 증폭비로 증폭시키는 에러 증폭기(22A)와, 상기 에러 증폭기의 출력전압(Veo)을 다시 제1 기준전압(Vref1)을 이용하여 가감하는 가감기(22B)로 구성하고 있다.

그리고 전류 감지단(21)은 스위칭 모스 FET(12)가 턴-온될때 인덕터에 흐르는 전류를 전압으로 감지하기 위해 전류 감지 저항(Rs)과 RC 필터(R1,C2)로 구성하여 상기 스위칭 모스 FET(12)에 직렬로 연결하고 있다.

도 2는 본 발명에 따른 고역률 보상회로의 다른 실시예를 보이고 있는 블럭도이다.

도면에서 인덕터(L)에 흐르는 입력 전류를 감지하기 위해 부하의 한쪽과 2차측 전압원인 벌크 캐패시터(C3)의 한쪽단과 스위칭 모스 FET(12)의 한쪽단을 연결한 제2 전류 감지단(21A)을 나타내고 있으며, 상기와 같은 전류 감지단(21A)을 제외한 다른 부분에 대해서는 도 1의 경우와 동일한 구성으로 되어 있다.

도 3은 본 발명을 설명하기 위한 피드 포워드 파형도로서, Vin은 인덕터로 인가되는 전압 파형도이고, B는 발진기에서 발생되는 역톱니파 파형도이고, V3는 곱셈기의 출력전압 파형도이고, CLOCK는 발진기에서 발생되는 기준 클럭신호이고, GATE는 스위칭 모스 FET의 게이트에 인가되는 전압 파형도이다.

도 4는 본 발명을 설명하기 위한 피드백 파형도로서, Vin은 인덕터로 인가되는 전압 파형도이고, B는 발진기에서 발생되는 역톱니파 파형도이고, V2는 에러 증폭단의 출력전압 파형도이고, V2′는 부스터 컨버터의 출력전압이 증가된 것을 가정하여 추측한 에러 증폭단의 출력전압 파형도이고, V3는 곱셈기의 출력전압 파형도이고, V3′는 부스터 컨버터의 출력전압이 증가된 것을 가정하여 추측한 곱셈기의 출력전압 파형도이고, CLOCK는 발진기에서 발생되는 기준 클럭신호이고, GATE는 스위칭 모스 FET의 게이트에 인가되는 전압 파형도이고, GATE′는 부스터 컨버터의 출력전압이 증가된 것을 가정하여 추측한 스위칭 모스 FET의 게이트에 인가되는 전압 파형도이다.

이상에서와 같은 본 발명의 고역률 보상회로는 먼저, 상기 도 1 및 도 2에서 에러 증폭단(22)은 리플을 갖는 2차측 전압을 감지하여 출력전압(Vo)이 증가하면 에러 증폭기(22A)의 반전 입력단자(-)의 전압이 높아지므로 에러 증폭기(22A)의 출력전압(Veo)이 감소하고 따라서 가감기(22B)를 통한 에러 증폭단(22)의 출력전압(V2)은 증가하게 된다. 상기와는 반대로 2차측 출력전압(Vo)이 감소하면 에러 증폭기(22A)의 반전 입력단자(-)의 전압이 낮아지므로 에러 증폭기(22A)의 출력전압(Veo)이 증가하고 따라서 가감기(22B)를 통한 에러 증폭단(22)의 출력전압(V2)은 감소하게 되는데, 이때 에러 증폭단(22)의 출력전압(V2)은 항상 양(+)의 값을 갖으며, 제1 기준전압(Vref1)은 부스터 컨버터(10)의 출력전압(Vo)의 변화에 비례하는 전압(ΔVo)을 비교기(24)에 입력하기 위한 기준전압 레벨이다.

또한 도 1의 전류 감지단(21)(21A)에서는 스위칭 모스 FET(12)가 온되었을 때 또는 보통때의 인덕터(L)에 흐르는 입력전류를 감지하는 전류감지용 저항(Rs)과 노이즈 제거를 위한 RC 필터(R1,C2)에 의해 입력전류는 전압(V1)으로 변환되어 출력된다.

따라서 결국 비교기(24)의 비반전 입력단자(+)에 인가되는 전압(V3)은 전류 감지단(21)(21A)의 전류 감지전압(V1)과 에러 증폭단(22)의 증폭전압(V2)이 곱셈기(23)를 통해 곱해진 전압(V3)으로서 아래 수식으로 표시될 수 있다.

V3 = K * V1 * V2(단, K는 곱셈기 이득)

이러한 곱셈기(23)의 출력전압(V3)은 비교기(24)의 비반전 입력단자(+)로 인가된다.

이때 발진기(25)에서는 역톱니파(B)를 발생시켜 비교기(24)의 반전 입력단자(-)에 인가함과 동시에 부정논리곱 연산을 수행하는 노어 게이트(27)를 통해 출력 구동단(28)의 동기를 일치시키고 있으므로 비교기(24)의 출력단에서 얻어지는 역톱니파와의 비교 파형이 플립플롭(26)의 리세트 신호(R)로 입력되어 스위칭 모스 FET(12)의 게이트 오프를 제어하게 된다. 그와 동시에 발진기(25)에서는 상기 역톱니파와 동기된 기준 클럭신호를 발생시켜 플립플롭(26)의 세트신호로 공급하여 스위칭 모스 FET(12)의 게이트를 세트시키는 역할을 하게 된다.

즉, 이상의 본 발명에서 가장 큰 특징중의 하나는 피드 포워드단을 사용하지 않고 전류 감지단(21)(21A)으로 피드 포워드를 채용하여 해결할 수 있었다.

예를 들어 PFC에서 가장 중요한 것은 입력 전류를 입력전압에 동상으로 동일한 크기의 비로 제어하는 것인데, 이 입력전류를 제어하기 위한 수단을 기존에는 피드 포워드 회로로 해결하였다.

본 발명의 회로는 일정한 주파수로 제어되고 입력 전류 감지를 통한 듀티비의 조절로서 피드 포워드 기능을 대신하였다. 즉, 스위칭 모스 FET(12)가 턴-온되면 인덕터(L)에 축적된 에너지는 다음과 같이 표현된다.

Vin = VL

Vin = L * di/dt

여기서 인덕터(L)값이 일정하다고 할때 입력 전압(Vin)의 대소가 전류 기울기(di/dt)의 대소에 비례하는 관계식을 갖게 된다.

Vin ∝ di/dt

이상과 같은 관계식에서 도 3의 α의 각도를 갖는 전류의 상승 파형이 도출된다.

또한 중요한 것은 전류의 하강 기울기로서, 이 기울기는 다음과 값이 표현된다.

Vin + VL = Vo

VL = Vo - Vin

di/dt ∝ Vo - Vin

여기서 Vo이 일정하게 레귤레이션되는 시스템이라면 부스터 컨버터의 출력전압(Vo)은 일정하다고 가정할 수 있다.

따라서 전류의 하강 기울기는 입력전압(Vin)이 커짐에 따라 감소하는 특징을 갖는다. 이상과 같은 제어가 도 2의 β의 각도를 갖는 하강전류 파형이다.

도 3과 같은 조건에서 전류는 피드 포워드없이 입력전류를 감지함으로써, 간단히 입력전압에 비례하는 제어가 가능하다.

도 4는 피드백 회로의 동작을 보인다.

여기서는 부스터 컨버터의 출력전압(Vo)이 커지면 에러 증폭단(22)에서는 비반전 입력단자(+)에 설정된 제2 기준전압(Vref2)에 의해 에러 증폭기(22A)의 출력전압(Veo)은 감소하고, 에러 증폭기(22A)의 출력전압(Veo)은 가감기(22B)에 의해 제1 기준전압(Vref1)과의 전압차(Vref1-Veo)로 가감되므로 결국 에러 증폭단(22)의 출력전압(V2)은 증가되는 양으로 제어된다.

여기서 Vref1 Veo의 관계식을 갖는다.

그리고, 상기에서 증가된 에러 증폭단(22)의 출력전압(V2)은 곱셈기(23)에서 전류 감지단(21)(21A)의 전류 감지전압(V1)과 곱해지는데, 이런 피드 포워드 제어 루프는 감지되는 전류의 기울기를 증가시키게 되어 결국 온 듀티(턴-온시간)를 감소시켜 오프 듀티(턴-오프시간)를 증가시킴으로써, 제어의 최종 대상인 부스터 컨버터의 출력전압(Vo)을 감소시키는 방향으로 제어한다.

이때 듀티에 대한 관계식은 아래와 같다.

Vo = (턴-온시간 + 턴-오프시간) / 턴-오프시간 * Vin(부스터 컨버터의 관계식)

그리고 전류 감지단(21)(21A)의 전류 감지전압(V1)은 전류 변화량(di)을 포함하는데, 이 양이 이득 K를 갖는 곱셈기(23)와 곱해져 역톱니파(B)와 비교될때 듀티비를 제어하게 되는 것이며, 이상과 같은 제어를 보이는 것이 도 4이다.

상기 도 4에서 V2′와 V3′는 각각 부스터 컨버터의 출력전압(Vo)이 증가된 것을 가정하여 추측된 파형으로서, 에러 증폭단(22)의 출력전압이 V2에서 V2′로 증가될 때 인덕터(L)에 흐르는 입력전류는 iL에서 iL′로 낮아져 제어되고 있음을 나타내고 있으며, 이로서 피드 포워드 루프 제어가 정상 동작함을 알 수 있다.

결국 본 발명은 하나의 곱셈기에 의해 피드백 제어와 피드포워드 제어가 동시에 이루어지는 특징을 갖는데 이러한 구조는 사용자로 하여금 간단한 응용회로를 제공하는 장점을 갖는 유용함이 있다.

Claims

교류 전원을 정류하여 평활시킨 후 스위칭 게이트의 동작에 따라 2차측 부하로 출력 전압을 발생하는 부스터 컨버터; 상기 부스터 컨버터의 입력전류 감지전압과 2차측 에러전압을 곱하여 역톱니파와 비교한 결과 및 상기 역톱니파에 동기된 기준 클럭신호를 이용하여 상기 부스터 컨버터의 스위칭 게이트를 제어하는 게이트 제어수단으로 구성하는 것을 특징으로 하는 고역률 보상회로.
제 1 항에 있어서, 상기 게이트 제어수단은 상기 부스터 컨버터의 2차측 출력전압(Vo)을 감지하기 위한 에러 증폭단(22)과, 스위칭 모스 FET가 온되었을 때 인덕터에 흐르는 입력 전류를 감지하는 전류 감지단(21)과, 상기 전류 감지단의 입력전류 감지전압(V1)과 에러 증폭단의 출력전압(V2)을 곱하는 곱셈기(23)와, 상기 곱셈기의 출력전압(V3)을 역톱니파(B)와 비교하는 비교기(24)와, 동일한 주파수의 역톱니파(B)와 기준 클럭신호(CLOCK)를 제공하는 발진기(25)와, 상기 비교기의 출력을 리세트 신호(R)로 하고 상기 역톱니파에 동기된 기준 클럭신호(CLOCK)를 세트 신호(S)로 하는 플립플롭(26)과, 상기 플립플롭의 반전 출력(/Q)과 상기 역톱니파에 동기된 기준 클럭신호(CLOCK)를 부정 논리합하는 노어 게이트(27)와, 상기 노어 게이트의 출력으로 스위칭 모스 FET의 게이트를 구동시키는 출력 구동단(28)으로 구성하는 것을 특징으로 하는 고역률 보상회로.
제 2 항에 있어서, 상기 에러 증폭단(22)은 비반전 입력단자(+)에 제 2 기준전압(Vref2)을 설정한 상태에서 부스터 컨버터의 부하(14) 양단에 걸리는 전압(Vo)을 두 저항(R2)(R3)으로 분배하여 반전 입력단자(-)로 입력받아 소정의 증폭비로 증폭시키는 에러 증폭기(22A)와, 상기 에러 증폭기의 출력전압(Veo)을 다시 제 1 기준전압(Vref1)을 이용하여 가감하는 가감기(22B)로 구성하는 것을 특징으로 하는 고역률 보상회로.
제 2 항에 있어서, 상기 전류 감지단(21)은 스위칭 모스 FET(12)가 턴-온될때 인덕터에 흐르는 전류를 전압으로 감지하기 위해 전류 감지 저항(Rs)과 RC 필터(R1,C2)로 구성하여 상기 스위칭 모스 FET(12)에 직렬로 연결하는 것을 특징으로 하는 고역률 보상회로.
제 4 항에 있어서, 상기 전류 감지단(21)은 인덕터(L)에 흐르는 입력 전류를 감지하기 위해 부하의 한쪽과 2차측 전압원인 벌크 캐패시터(C3)의 한쪽단과 스위칭 모스 FET(12)의 한쪽단을 공통으로 연결하여 구성하는 것을 특징으로 하는 고역률 보상회로.