JP5514460B2 - 入力電流制限回路及びこれを用いた電源装置 - Google Patents

Description

本発明は、入力電流制限回路、及び、これを用いた電源装置に関するものである。

ＵＳＢ［Universal Serial Bus］電源など、出力可能な電流の上限値が厳しく制限されている電源を用いる場合、電源からの入力電圧を所望の出力電圧に変換して負荷に供給する電圧変換装置には、高い変換効率を維持しつつ、電源からの入力電流が所定の上限値を超えないように制限する能力が求められる。

そのため、従来の電圧変換装置は、電源からの入力電流が所定の上限値近傍まで増大したときに、負荷への出力電圧を低下させることで負荷への出力電流を抑制し、延いては、電源からの入力電流が所定の上限値を超えないように制限する入力電流制限回路を備えた構成とされていた。

なお、入力電流制限回路に関連する従来技術の一例として、特許文献１には、入力端間に接続される第１の抵抗とコンデンサとのＲＣ時定数回路と、主回路に挿入されてベースに前記コンデンサの端子電圧が印加される第１のトランジスタと、主回路で該第１のトランジスタと直列に接続される第２の抵抗と、該第２の抵抗での電圧降下によって駆動され前記第１のトランジスタを制御する第２のトランジスタと、を具備している入力電流制限回路が開示・提案されている。

実開昭６３−１３５４１１号公報

しかしながら、電源には数多くの規格があり、その規格毎に出力可能な電流の上限値も千差万別であるため、これら一つ一つに適切な入力電流制限を行うためには、電源毎の専用ＩＣ（例えばＵＳＢ電源専用のＤＣ／ＤＣコンバータＩＣ）を用意しなければならず、コストアップやモデルチェンジへの対応力不足などが問題となっていた。

本発明は、上記の問題点に鑑み、専用ＩＣを要することなく、簡易な構成で適切な入力電流制限を行うことが可能な入力電流制限回路、及び、これを用いた電源装置を提供することを目的とする。

上記目的を達成するために、本発明に係る入力電流制限回路は、電源からの入力電圧を所望の出力電圧に変換する電圧変換装置に適用され、前記電源からの入力電流が所定の上限値を超えないように制限するものであって、前記入力電流の電流値に応じて電圧値が変動する検出電圧を生成する電流検出部と、前記検出電圧の電圧値に応じて電流値が変動する帰還電流を生成し、前記電圧変換装置の出力帰還ループを形成しているエラーアンプの出力端から前記帰還電流を引き抜く帰還電流生成部と、を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る入力電流制限回路において、前記電流検出部は、前記電圧変換装置の出力トランジスタに流れるスイッチ電流の電流値に応じて電圧値がパルス状に変動するスイッチ電圧を生成するセンス抵抗と、前記スイッチ電圧を平滑化して前記検出電圧を生成する平滑回路と、を有して成る構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る入力電流制限回路において、前記帰還電流生成部は、抵抗と、前記抵抗の一端に前記検出電圧を印加して前記帰還電流を生成する検出電圧印加回路と、を有して成る構成（第３の構成）にするとよい。

また、本発明に係る電源装置は、前記電圧変換装置の少なくとも一部を集積化した半導体装置と、前記半導体装置に外付けされた上記第１〜第３いずれかの構成から成る入力電流制限回路と、を有して成る構成（第４の構成）とされている。

本発明に係る入力電流制限回路、及び、これを用いた電源装置であれば、専用ＩＣを要することなく、簡易な構成で適切な入力電流制限を行うことが可能となる。

本発明に係る入力電流制限回路を用いた電源装置の一構成例を示す回路図 入力電流制限動作を説明するための模式図 本発明に係る入力電流制限回路を用いた電源装置の別構成例を示す回路図

図１は、本発明に係る入力電流制限回路を用いた電源装置の一構成例を示す回路図である。本構成例の電源装置は、出力可能な電流の上限値が厳しく制限されている電源（ＵＳＢ電源など）からの入力電圧Ｖｉｎを所望の出力電圧Ｖｏｕｔに変換する電圧変換装置１と、電圧変換装置１に適用されて、電源からの入力電流Ｉｉｎが所定の上限値を超えないように制限する入力電流制限回路２と、を有して成る。なお、電圧変換装置１は、半導体装置１０と、出力回路２０と、位相補償回路３０と、を有して成る昇圧スイッチングレギュレータ（昇圧チョッパレギュレータ）である。また、入力電流制限回路２は、電流検出部４０と、帰還電流生成部５０と、を有して成る。

半導体装置１０は、これに集積化された回路ブロックとして、エラーアンプ１１と、コントローラ１２と、ドライバ１３と、を有するほか、外部との電気的な接続手段として、外部端子Ｔ１〜Ｔ３を有して成る汎用ＤＣ／ＤＣコンバータＩＣである。

エラーアンプ１１は、非反転入力端（＋）に入力される所定の参照電圧Ｖｒｅｆ（出力電圧Ｖｏｕｔの目標値を設定するための一定電圧）と、外部端子Ｔ２を介して反転入力端（−）に入力される帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）との差分を増幅して誤差電圧Ｖｅｒｒを生成する。すなわち、誤差電圧Ｖｅｒｒの電圧レベルは、出力電圧Ｖｏｕｔがその目標設定値よりも低いほど高レベルとなる。このように、エラーアンプ１１は、電圧変換装置１の出力帰還ループを形成する回路要素の一つである。

コントローラ１２は、エラーアンプ１１から入力される誤差電圧Ｖｅｒｒが小さくなるようにパルス幅変調信号Ｓ１（以下では、ＰＷＭ［Pulse Width Modulation］信号Ｓ１と呼ぶ）を生成し、これをドライバ１３に供給する。より具体的に述べると、コントローラ１２は、誤差電圧Ｖｅｒｒが大きいほど、トランジスタＮ１のオンデューティが大きくなるように、逆に、誤差電圧Ｖｅｒｒが小さいほど、トランジスタＮ１のオンデューティが小さくなるように、ＰＷＭ信号Ｓ１のデューティ制御を行う。

ドライバ１３は、コントローラ１２から入力されるＰＷＭ信号Ｓ１に基づいてゲート駆動信号Ｓ２を生成し、これを出力回路２０に供給する。

なお、半導体装置１０には、上記した回路ブロックのほか、その他の回路ブロック（例えば、低入力誤動作防止回路や温度保護回路などの保護回路ブロック）を適宜組み込んでも構わない。

出力回路２０は、半導体装置１０の外部に接続される素子として、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＮ１と、コイルＬ１と、ダイオードＤ１と、コンデンサＣ１と、抵抗Ｒ１及び抵抗Ｒ２と、を有して成る。コイルＬ１の一端は、入力電圧Ｖｉｎの入力端に接続されている。コイルＬ１の他端は、トランジスタＮ１のドレインとダイオードＤ１のアノードに接続されている。トランジスタＮ１のゲートは、半導体装置１０の外部端子Ｔ１を介して、ドライバ１３の出力端（ゲート信号Ｓ２の出力端）に接続されている。トランジスタＮ１のソース及びバックゲートは、入力電流制限回路２を形成するセンス抵抗４１を介して接地端に接続されている。ダイオードＤ１のカソードは、出力電圧Ｖｏｕｔの出力端に接続されている。なお、出力電圧Ｖｏｕｔの出力端は、コンデンサＣ１を介して接地されている。また、出力電圧Ｖｏｕｔの出力端は、抵抗Ｒ１と抵抗Ｒ２から成る抵抗分圧回路を介して接地されている。抵抗Ｒ１と抵抗Ｒ２との接続ノード（帰還電圧Ｖｆｂの出力端）は、半導体装置１０の外部端子Ｔ２を介してエラーアンプ１１の反転入力端（−）に接続されている。

位相補償回路３０は、抵抗ＲｘとコンデンサＣｘを有して成る。抵抗Ｒｘの一端は、半導体装置１０の外部端子Ｔ３を介してエラーアンプ１１の出力端に接続されている。抵抗Ｒｘの他端は、コンデンサＣｘの一端に接続されている。コンデンサＣｘの他端は接地されている。

電流検出部４０は、トランジスタＮ１に流れるスイッチ電流Ｉｓｗの電流値（延いては入力電流Ｉｉｎの電流値）に応じて電圧値が変動する検出電圧Ｖｂを生成する手段であって、センス抵抗４１と、抵抗４２と、コンデンサ４３と、を有して成る。センス抵抗４１の一端は、トランジスタＮ１のソースに接続されている。センス抵抗４１の他端は、接地されている。抵抗４２の一端は、センス抵抗４１の一端に接続されている。抵抗４２の他端は、コンデンサ４３を介して接地される一方、検出電圧Ｖｂの出力端として、帰還電流生成部５０を形成するオペアンプ５２の非反転入力端（＋）にも接続されている。

すなわち、センス抵抗４１は、出力トランジスタＮ１に流れるスイッチ電流Ｉｓｗの電流値に応じて電圧値がパルス状に変動するスイッチ電圧Ｖａを生成する電流／電圧変換素子として機能し、抵抗４２及びコンデンサ４３は、スイッチ電圧Ｖａを平滑化（積分）して検出電圧Ｖｂを生成する平滑回路として機能する。なお、センス抵抗４１の抵抗値は、電圧変換装置１の変換効率を損なわないように、微小値に設定することが望ましい。

帰還電流生成部５０は、検出電圧Ｖｂの電圧値に応じて電流値が変動する帰還電流Ｉｆｂを生成し、電圧変換装置１の出力帰還ループを形成しているエラーアンプ１１の出力端から帰還電流Ｉｆｂを引き抜く手段であって、抵抗５１と、オペアンプ５２と、ｎｐｎ型バイポーラトランジスタ５３と、を有して成る。先にも述べたように、オペアンプ５２の非反転入力端（＋）には、電流検出部４０から検出電圧Ｖｂが入力されている。オペアンプ５２の反転入力端（−）は、トランジスタ５３のエミッタに接続されている。オペアンプ５２の出力端は、トランジスタ５３のベースに接続されている。トランジスタ５３のコレクタは、半導体装置１０の外部端子Ｔ３を介してエラーアンプ１１の出力端に接続されている。トランジスタ５３のエミッタは、抵抗５１を介して接地されている。

なお、オペアンプ５２は、非反転入力端（＋）に入力される検出電圧Ｖｂと、反転入力端（−）に入力される抵抗５１の一端電圧とが一致するように、トランジスタ５３の導通度を制御する。従って、抵抗５１の抵抗値をＲとした場合、帰還電流Ｉｆｂの電流値は、Ｖｂ／Ｒという数式に従って算出される。このように、帰還電流生成部５０において、オペアンプ５２とトランジスタ５３は、抵抗５１の一端に検出電圧Ｖｂを印加して帰還電流Ｉｆｂを生成する検出電圧印加回路として機能する。

次に、上記構成から成る電源装置の基本動作（電圧変換装置１の直流／直流変換動作）について詳細な説明を行う。

トランジスタＮ１がオン状態にされると、コイルＬ１にはトランジスタＮ１及びセンス抵抗４１を介して接地端に向けたスイッチ電流Ｉｓｗが流れ、その電気エネルギが蓄えられる。なお、トランジスタＮ１のオン期間において、すでにコンデンサＣ１に電荷が蓄積されていた場合、不図示の負荷には、コンデンサＣ１からの出力電流Ｉｏｕｔが流れることになる。また、このとき、ダイオードＤ１のアノード電位は、トランジスタＮ１及びセンス抵抗４１を介して、ほぼ接地電位まで低下するため、ダイオードＤ１は逆バイアス状態となり、コンデンサＣ１からトランジスタＮ１に向けて電流が流れ込むことはない。

一方、トランジスタＮ１がオフ状態にされると、コイルＬ１に生じた逆起電圧によってコイルＬ１に蓄積されていた電気エネルギが放出される。このとき、ダイオードＤ１は順バイアス状態となるため、ダイオードＤ１を介して流れる電流は、不図示の負荷に流れ込むとともに、コンデンサＣ１を介して接地端にも流れ込み、コンデンサＣ１を充電することになる。上記の動作が繰り返されることによって、不図示の負荷には、コンデンサＣ１によって昇圧され、かつ、平滑された直流出力が供給される。

このように、半導体装置１０は、トランジスタＮ１のオン／オフ制御によってエネルギ貯蔵素子であるコイルＬ１を駆動することにより、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する電圧変換装置１（昇圧スイッチングレギュレータ）の一構成要素として機能する。

次に、上記構成から成る電源装置の入力電流制限動作について、先出の図１とともに、図２を参照しながら詳細な説明を行う。図２は、入力電流制限動作を説明するための模式図である。なお、図２の横軸は、出力電流Ｉｏｕｔを示しており、図２の縦軸は、出力電圧Ｖｏｕｔないしは入力電流Ｉｉｎを示している。

先にも述べたように、電流検出部４０は、トランジスタＮ１に流れるスイッチ電流Ｉｓｗをセンス抵抗４１で受けてパルス状のスイッチ電圧Ｖａを生成し、これを平滑化することで、スイッチ電流Ｉｓｗ（延いては入力電流Ｉｉｎ）の積分電流値に応じて電圧値が変動する検出電圧Ｖｂを生成する。なお、検出電圧Ｖｂの電圧値は、入力電流Ｉｉｎが大きいほど高くなり、入力電流Ｉｉｎが小さいほど低くなる。

一方、帰還電流生成部５０は、抵抗５１の一端に検出電圧Ｖｂを印加することにより、検出電圧Ｖｂの電圧値に応じて電流値が変動する帰還電流Ｉｆｂを生成し、これをエラーアンプ１１の出力端から引き抜く。なお、検出電圧Ｖｂの電圧値が高いほど、エラーアンプ１１の出力端から引き抜かれる帰還電流Ｉｆｂの電流値は大きくなる。言い換えれば、入力電流Ｉｎの電流値が大きいほど、エラーアンプ１１の出力端から引き抜かれる帰還電流Ｉｆｂの電流値は大きくなる。

エラーアンプ１１の電流出力能力の範囲内で、エラーアンプ１１の出力端から帰還電流Ｉｆｂが引き抜かれている間、エラーアンプ１１から出力される誤差電圧Ｖｅｒｒの電圧値に大きな変動はなく、出力電圧Ｖｏｕｔは通常通りに出力され、その電圧値は所定の目標値に維持される。

一方、入力電流Ｉｉｎの電流値が大きくなり、エラーアンプ１１の出力端から引き抜かれる帰還電流Ｉｆｂの電流値がエラーアンプ１１の電流出力能力（例えば３０μＡ）を超えると、エラーアンプ１１から出力される誤差電圧Ｖｆｂの電圧値が低下して、ＰＷＭ信号Ｓ１に基づくトランジスタＮ１のオンデューティが小さくなり、出力電圧Ｖｏｕｔが低下に転じる。その結果、負荷への出力電流Ｉｏｕｔが低下し、延いては電源からの入力電流Ｉｉｎが低下する。

このような入力電流制限動作によって入力電流Ｉｉｎが小さくなると、帰還電流Ｉｆｂの電流値も小さくなるので、エラーアンプ１１から出力される誤差電圧Ｖｆｂの電圧値が回復し、ＰＷＭ信号Ｓ１に基づくトランジスタＮ１のオンデューティが復帰して、出力電圧Ｖｏｕｔが上昇に転じる。

以後も、上記と同様の動作が繰り返されることにより、入力電流Ｉｉｎの電流値に応じてエラーアンプ１１から出力される誤差電圧Ｖｅｒｒの電圧値が制限され、入力電流Ｉｉｎを所定の上限値に維持したまま出力電圧Ｖｏｕｔが低下していく。

このように、入力電流制限回路２が適用された電圧変換装置１では、入力電流Ｉｉｎが所定の上限値に達すると、電源からそれ以上の入力電流Ｉｉｎを引き込むことができなくなり、入力電流Ｉｉｎ電流値が所定の上限値で安定するようにフィードバックがかかる。

すなわち、入力電流制限回路２が適用された電圧変換装置１であれば、電源毎の専用ＩＣ（例えばＵＳＢ電源専用のＤＣ／ＤＣコンバータＩＣ）を用意することなく、汎用の半導体装置１０にわずか数点の外部素子を接続するだけで、多種多様な電源の規格毎に必要となる入力電流制限特性を容易かつ安価に実現することができるので、新セット開発時などに設計の簡素化を図ることが可能となる。

なお、入力電流Ｉｉｎの上限値は、エラーアンプ１１の出力端から引き抜かれる帰還電流Ｉｆｂがエラーアンプ１１の電流出力能力と等しくなる電流値に相当する。すなわち、入力電流Ｉｉｎの上限値は、抵抗５１の抵抗値を調整することにより任意に調整することが可能である。

また、帰還電流Ｉｆｂをエラーアンプ１１の出力端から引き抜く構成であれば、帰還電流Ｉｆｂを引き抜くための外部端子として、既存の位相補償回路３０を接続するための外部端子Ｔ３を流用することができるので、半導体装置１０のピン数を不要に増大せずに済み合理的である。

また、上記の実施形態では、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する電圧変換装置１（昇圧スイッチングレギュレータ）の入力電流Ｉｉｎを制限するための手段として、本発明に係る入力電流制限回路２を適用した構成を例示したが、本発明に係る入力電流制限回路２の適用対象はこれに限定されるものではなく、例えば、図３に示す昇降圧レギュレータ（いわゆるＳＥＰＩＣ［Single-Ended Primary Inductance Converter］回路）など、他形式の電圧変換装置にも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、例えば、出力可能な電流の上限値が厳しく制限されている電源からの入力電圧を所望の出力電圧に変換する電圧変換装置に適用される入力電流制限回路として好適に利用可能な技術である。

１ 電圧変換装置
２ 入力電流制限回路
１０ 半導体装置（汎用ＤＣ／ＤＣコンバータＩＣ）
１１ エラーアンプ
１２ コントローラ
１３ ドライバ
２０ 出力回路
３０ 位相補償回路
４０ 電流検出部
４１ センス抵抗
４２ 抵抗
４３ コンデンサ
５０ 帰還電流生成部
５１ 抵抗
５２ オペアンプ
５３ ｎｐｎ型バイポーラトランジスタ
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｌ１、Ｌ２ コイル
Ｄ１ ダイオード
Ｃ１、Ｃ２ コンデンサ
Ｒ１、Ｒ２ 抵抗
Ｔ１〜Ｔ３ 外部端子
Ｒｘ 抵抗
Ｃｘ コンデンサ

Claims (2)

1. 電源からの入力電圧を所望の出力電圧に変換する電圧変換装置に適用され、前記電源からの入力電流が所定の上限値を超えないように制限する入力電流制限回路であって、
   前記入力電流の電流値に応じて電圧値が変動する検出電圧を生成する電流検出部と、
   前記検出電圧の電圧値に応じて電流値が変動する帰還電流を生成し、前記電圧変換装置の出力帰還ループを形成しているエラーアンプの出力端から前記帰還電流を引き抜く帰還電流生成部と、
   を有して成り、
   前記電流検出部は、
   前記電圧変換装置の出力トランジスタに流れるスイッチ電流の電流値に応じて電圧値がパルス状に変動するスイッチ電圧を生成するセンス抵抗と、
   前記スイッチ電圧を平滑化して前記検出電圧を生成する平滑回路と、
   を含み、
   前記帰還電流生成部は、
   前記検出電圧が非反転入力端に印加されるオペアンプと、
   前記オペアンプの反転入力端と接地端との間に接続された抵抗と、
   ベースが前記オペアンプの出力端に接続され、エミッタが前記オペアンプの反転入力端に接続され、コレクタが前記エラーアンプの出力端に接続されたトランジスタと、
   を含むことを特徴とする入力電流制限回路。
2. 前記電圧変換装置の少なくとも一部を集積化した半導体装置と、前記半導体装置に外付けされた請求項１記載の入力電流制限回路と、を有して成ることを特徴とする電源装置。

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