JP2008035609A - スイッチング電源回路 - Google Patents

Abstract

【課題】 スイッチング素子を流れる電流値に応じてスイッチング素子のオンオフ制御を適切に行うことにより所望の直流電圧を出力可能なスイッチング電源回路を提供する。
【解決手段】 基準パルス発生回路２から出力される基準パルス信号Ｖｐと同周期のトリガ型信号Ｖｅを論理回路１４のセット端子Ｓに入力すると共に、この信号と極性が逆となる信号Ｖｇをサンプルホールド回路２１に入力する。信号Ｖｅの立ち上がりを検出すると、スイッチング素子Ｓ１がオン状態になるが、このとき、スイッチング素子Ｓ２はオフ状態となり、スイッチング素子Ｓ１を流れる電流Ｉ_Ｓ１に基づく電圧Ｖ１が加算回路１８には与えられず、その直前にキャパシタＣ２によって充電された電圧が与えられる。その後、信号Ｖｅのパルス幅に基づく時間経過後、信号Ｖｇが立ち上がり、これによってスイッチング素子Ｓ２がオン状態となり、電流Ｉ_Ｓ１に基づく電圧Ｖ１が加算回路１８に与えられる。
【選択図】 図１

Description

本発明は、入力されるスイッチング制御信号に基づいてスイッチング素子をオンオフ制御することで所定の直流電圧を出力するスイッチング電源回路に関するものである。

所定の電圧値の直流電圧を出力する電源回路の一つとして、スイッチング素子のオンオフ制御により入力される直流電圧を所定の電圧値に変換して出力するスイッチング電源回路が定電圧源の用途として従来より利用されている。

図５は、従来のスイッチング電源回路の概略構成の一例を示す回路ブロック図である。図５に示されるスイッチング電源回路９０は、基準パルス発生回路２、ＤＣ−ＤＣコンバータ４、スイッチング制御信号生成回路９１、及び電流検出回路９２を備えて構成される。

基準パルス発生回路２は、所定の周期のパルス信号（以下、「基準パルス信号」と称する）を発生する回路であり、生成した基準パルス信号をスイッチング制御信号生成回路９１に与える。

ＤＣ−ＤＣコンバータ４は、直流電圧源Ｅ１（電圧Ｖ_ＩＮ）、インダクタＬ１、ダイオードＤ１、スイッチング素子Ｓ１、キャパシタＣ１を含む各回路素子で構成されている。即ち、図５に示されるように、直流電圧源Ｅ１の正電圧側にインダクタＬ１の一方の端子ｐ１が接続され、他方の端子ｐ２が、ダイオードＤ１のアノード電極ｐａ、及びスイッチング素子Ｓ１の一端子ｐｄと接続される。以下では、スイッチング素子Ｓ１が、ＮチャネルＭＯＳＦＥＴで構成されるものとして説明を行う。このとき、スイッチング素子Ｓ１は、ドレイン電極ｐｄ、ソース電極ｐｓ、及びゲート電極ｐｇを夫々備えて構成される。

又、ダイオードＤ１のカソード電極ｐｋとキャパシタＣ１の一方の電極ｐ３とを接続し、キャパシタＣ１の他方の電極ｐ４が直流電圧源Ｅ１の負電圧側と接続される。そして、このキャパシタＣ１の両端電圧が出力電圧Ｖ_ＯＵＴとして後段の回路等に利用される。

スイッチング素子Ｓ１は、ゲート電極ｐｇにスイッチング制御信号生成回路９１よりスイッチング制御信号Ｖｑが与えられることでオンオフ制御される構成であり、オン状態にあるときは、スイッチング素子Ｓ１を介して電流Ｉ_Ｓ１が流れる。この電流Ｉ_Ｓ１を検出すべく、ソース電極ｐｓと電流検出回路９２とが接続されている。尚、以下ではスイッチング素子Ｓ１を流れる電流を「検出電流」と称する。

電流検出回路９２は、検出電流Ｉ_Ｓ１を抵抗Ｒ１によって電圧Ｖ１に変換し、この電圧Ｖ１をスイッチング制御信号生成回路９１に与える。又、出力電圧Ｖ_ＯＵＴを抵抗分割することで得られる帰還入力電圧Ｖ_ＦＢが、同様にスイッチング制御信号生成回路９１に入力される。この検出電流Ｉ_Ｓ１に基づく電圧Ｖ１と帰還入力電圧Ｖ_ＦＢとに基づいて、スイッチング制御信号Ｖｑが生成される。

スイッチング制御信号生成回路９１は、三角波発生回路１５、差動増幅回路１６、比較回路１７、デューティ比調整回路９５、論理回路１４、加算回路１８、及び基準電圧Ｖ_ＲＥＦが設定された直流電圧源Ｅ２を含む回路群で構成される。

三角波発生回路１５は、基準パルス発生回路２から出力される基準パルス信号に基づいて、当該基準パルス信号に同期した三角波又は鋸波を生成して加算回路１８に出力する（以下では鋸波を含めて「三角波」と総称する）。加算回路１８は、電流検出回路９２から出力される電圧信号Ｖ１と三角波発生回路１５から出力される三角波出力信号Ｖｄとを加算し、加算された出力電圧Ｖ２を比較回路１７に与える。

差動増幅回路１６は、所定の基準電圧値として設定された直流電圧Ｖ_ＲＥＦと帰還入力電圧Ｖ_ＦＢとが夫々入力され、これらの電圧差を増幅した信号Ｖ０を比較回路１７に与える。そして、比較回路１７は、加算回路１８の出力信号Ｖ２と差動増幅回路１６の出力信号Ｖ０との比較を行い、当該比較結果を２値レベルで表す信号Ｖａを論理回路１４の一の入力端子であるリセット端子Ｒに入力する。

デューティ比調整回路９５は、基準パルス発生回路２から出力される基準パルス信号Ｖｐのデューティ比を調整し、調整後の信号（以下、適宜「デューティ比調整後信号」と称する）Ｖｒを論理回路１４の別の入力端子であるセット端子Ｓに入力する。そして、上記リセット端子Ｒ及びセット端子Ｓに入力される信号のレベル状態に応じて決定される出力信号Ｖｑがスイッチング制御信号としてスイッチング素子Ｓ１のゲート電極ｐｇに与えられる。

論理回路１４は、入力端子としてセット端子Ｓ、及びリセット端子Ｒの２端子を有しており、入力信号のレベルに応じて以下の論理内容に応じた出力信号を出力する。即ち、当該論理回路１４は、リセット端子Ｒに入力される信号（以下、「リセット信号」と称する）が高レベル状態（以下、適宜「ハイ状態」と称する）にある場合には前記セット端子に入力される信号（以下、「セット信号」と称する）の信号レベルに拘らず出力信号を低レベル状態（以下、適宜「ロウ状態」と称する）とし、リセット信号がロウ状態の下でセット信号がハイ状態にある場合には出力信号をハイ状態とする論理内容で構成される。かかる論理回路１４は、例えばリセット信号優先型のＲＳフリップフロップ回路で構成することができる（以下、適宜論理回路１４を「ＲＳフリップフロップ回路１４」と称する）。

このように構成されるとき、リセット端子Ｒに入力される比較回路１７の出力信号Ｖａがロウ状態の下で、セット端子Ｓに入力されるデューティ比調整後信号Ｖｒがハイ状態に立ち上がると、この立ち上がりに応答してスイッチング制御信号Ｖｑはハイ状態に立ち上がり、その後出力信号Ｖａが立ち上がると、この立ち上がりに応答してスイッチング制御信号Ｖｑはロウ状態に立ち下がる。即ち、信号Ｖ２の値が信号Ｖ０の値を上回った時点で信号Ｖａが立ち上がり、これに起因してスイッチング制御信号Ｖｑが立ち下がることとなるため、信号Ｖ２と信号Ｖ０の比較結果によってスイッチング制御信号Ｖｑのデューティ比を制御することができる。上述したようにスイッチング素子Ｓ１がＮチャネルＭＯＳＦＥＴである場合には、スイッチング制御信号Ｖｑがハイ状態である時点でスイッチング素子Ｓ１はオン状態を示し、スイッチング制御信号Ｖｑがロウ状態である時点でスイッチング素子Ｓ１はオフ状態を示すこととなり、換言すれば、信号Ｖ２と信号Ｖ０の比較結果に応じてスイッチング素子Ｓ１のオンオフ制御が行われることとなる。特に、信号Ｖ２の大きさは検出電流Ｉ_Ｓ１に依存する値であるため、スイッチング素子Ｓ１を流れる検出電流Ｉ_Ｓ１の値に基づいてスイッチング素子Ｓ１のオンオフ制御が可能な構成であるということができる。

図６は、図５に図示された構成を有するスイッチング電源回路９０における各電圧信号のタイミングチャートの一例である。図６（ａ）が基準パルス信号Ｖｐの電圧値を、図６（ｂ）がデューティ比調整回路９５の出力信号Ｖｒの電圧値を、図６（ｃ）が三角波出力信号Ｖｄの電圧値を、図６（ｄ）が電流検出回路９２の出力信号Ｖ１及び加算回路１８の出力信号Ｖ２の電圧値を、図６（ｅ）が比較回路１７の出力信号Ｖａの電圧値を、図６（ｆ）がスイッチング制御信号Ｖｑの電圧値を夫々示している。

デューティ比調整回路９５は、図６（ａ）に示される基準パルス信号Ｖｐのデューティ比を調整し、図６（ｂ）に示されるようなデューティ比調整後信号Ｖｒを出力する。又、三角波発生回路１５は、基準パルス信号Ｖｐに同期して図６（ｃ）に示されるような三角波信号Ｖｄを生成する。

時刻ｔ０においてデューティ比調整後信号Ｖｒが立ち上がるため、ＲＳフリップフロップ回路１４がセットされ、これによってスイッチング制御信号Ｖｑが立ち上がり（図６（ｆ）参照）、スイッチング素子Ｓ１がオン状態となる。スイッチング素子Ｓ１がオン状態となると、直流電圧源Ｖ_ＩＮ、インダクタＬ１、スイッチング素子Ｓ１で閉回路α１（煩雑さを回避するため図面上には図示していない）が形成され、これによってスイッチング素子Ｓ１には所定の直流電流Ｉ_Ｓ１が流れる。尚、閉回路α１においては、インダクタＬ１の両端電圧が直流電圧源Ｖ_ＩＮにより一定値に維持されているため、インダクタＬ１を流れる電流値、即ちスイッチング素子Ｓ１を流れる検出電流Ｉ_Ｓ１は、時間と共に上昇する。即ち、検出電流Ｉ_Ｓ１に基づく電圧Ｖ１についても上昇するカーブを描く（図６（ｄ）参照）。

尚、時刻ｔ０以後、三角波信号Ｖｄも上昇を示すため、信号Ｖｄと信号Ｖ１の和で定義される信号Ｖ２についても同様に上昇する。そして、この信号Ｖ２の値が、差動増幅回路１６の出力信号Ｖ０を超えると（時刻ｔ１１）、比較回路１７の比較結果である信号Ｖａが立ち上がり（図６（ｅ）参照）、ＲＳフリップフロップ回路１４にリセット入力される。これによって、スイッチング制御信号Ｖｑが立ち下がり（図６（ｆ）参照）、スイッチング素子Ｓ１がオフ状態となる。

時刻ｔ１１においてスイッチング素子Ｓ１がオフ状態となると、スイッチング素子Ｓ１を流れる検出電流Ｉ_Ｓ１が検出されなくなるため、電流検出回路９２の出力電圧Ｖ１は初期状態（例えばゼロ値）に移行する。これに応じて信号Ｖ２の値も低下し、当該Ｖ２の値がＶ０以下の値となると信号Ｖａが立ち下がる（時刻ｔ１２）。この時点でリセット入力が解除される。そして、再びデューティ比調整後信号Ｖｒが立ち上がる（時刻ｔ１）までスイッチング素子Ｓ１はオフ状態を維持する。

時刻ｔ１において、デューティ比調整後信号Ｖｒがハイ状態に立ち上がると、これによってＲＳフリップフロップ１４がセットされるので、スイッチング制御信号Ｖｑが立ち上がり（図６（ｆ）参照）、これによってスイッチング素子Ｓ１がオン状態となり、電圧Ｖ２が再び上昇を始める。以下、このサイクルが繰り返されることでスイッチング素子Ｓ１のオンオフ制御が行われる構成である。

しかしながら、スイッチング素子Ｓ１は、上述のようにＭＯＳＦＥＴ等のトランジスタ素子で構成されることより、当該スイッチング素子Ｓ１がオフ状態からオン状態に移行する際に、トランジスタが持つ寄生容量の放電電流や寄生ダイオードのリカバリ電流に由来するノイズ電流が発生することがあり、このノイズ電流に基づいて変換された電圧Ｖ１が比較対象となる電圧Ｖ０を上回ることがある。

図７は、上述のノイズ電流が発生した場合における各電圧信号のタイミングチャートの一例であり、図７（ａ）〜図７（ｆ）は夫々図６（ａ）〜図６（ｆ）の各図に対応している。時刻ｔ０においてスイッチング素子Ｓ１がオン状態になると、スイッチング素子Ｓ１を流れる検出電流Ｉ_Ｓ１に上記ノイズ電流が重畳することにより、電圧Ｖ１が電圧Ｖ０を上回る場合、この電圧Ｖ１に三角波信号出力Ｖｄを加算した電圧Ｖ２についても電圧Ｖ０を上回ることになり、比較回路１７において電圧Ｖ２が電圧Ｖ０を上回ったことを確認すると（時刻ｔ２１）、これに基づいて信号Ｖａが立ち上がり（図７（ｅ）参照）、ＲＳフリップフロップ回路１４にリセット入力され、この時刻においてスイッチング制御信号Ｖｑが立ち下がる（図７（ｆ）参照）。即ち、時刻ｔ２１においてスイッチング素子Ｓ１がオフ状態となる。

その後、デューティ比調整後信号Ｖｒはハイ状態であるため、再びＲＳフリップフロップ回路１４のセット端子Ｓにハイ状態の信号が入力されて再びスイッチング制御信号Ｖｑは立ち上がり（時刻ｔ２５）、この時刻においてスイッチング素子Ｓ１がオン状態となる。そして時刻ｔ２５以後は、上述した図６と同様、時間とともに電圧Ｖ２は上昇し、差動増幅回路１６の出力信号Ｖ０を超えると（時刻ｔ２２）、比較回路１７の比較結果である信号Ｖａが立ち上がり（図７（ｅ）参照）、ＲＳフリップフロップ回路１４にリセット入力される。これによって、スイッチング制御信号Ｖｑが立ち下がり（図７（ｆ）参照）、スイッチング素子Ｓ１がオフ状態となる。

即ち、スイッチング素子Ｓ１がオフ状態からオン状態に移行したときに発生するノイズ電流を電圧検出回路９２が検出することにより、かかるノイズ電流に応答してスイッチング制御信号Ｖｑが立ち下げられ、これによって所望のデューティ比が得られず、スイッチング素子Ｓ１が誤作動を起こすという問題があった。

上記問題点を解決するため、スイッチング素子Ｓ１から発生するノイズ電流に基づく電圧信号を一定時間マスクするマスク回路を備える構成が従来より開示されている（例えば、特許文献１参照）。以下、この従来の回路構成について、図面を参照して説明する。

図８は、上記特許文献１に記載のマスク回路を図５に示されるスイッチング電源回路に適用した回路ブロック図である。

図８に示されるスイッチング電源回路９０ａは、図５に示されるスイッチング電源回路９０に加えて、マスク回路９３を更に備える構成である。このマスク回路９３は、否定（ＮＯＴ）回路９６及び論理積（ＡＮＤ）回路９４で構成され、デューティ比調整回路９５からのデューティ比調整後信号Ｖｒが否定回路９６に入力されると共に、否定回路９６の出力信号Ｖｗ及び比較回路１７の出力信号Ｖａが論理積回路９４に入力され、当該論理積回路９４の出力信号ＶｈがＲＳフリップフロップ回路１４のリセット端子Ｒに入力される構成である。

図９は、図８に図示された構成を有するスイッチング電源回路９０ａにおける各電圧信号のタイミングチャートの一例である。図９（ａ）が基準パルス信号Ｖｐの電圧値を、図９（ｂ）がデューティ比調整後信号Ｖｒの電圧値を、図９（ｃ）が否定回路９６の出力信号Ｖｗの電圧値を、図９（ｄ）が三角波出力信号Ｖｄの電圧値を、図９（ｅ）が電流検出回路９２の出力信号Ｖ１及び加算回路１８の出力信号Ｖ２の電圧値を、図９（ｆ）が比較回路１７の出力信号Ｖａの電圧値を、図９（ｇ）が論理積回路９４の出力信号Ｖｈの電圧値を、図９（ｈ）がスイッチング制御信号Ｖｑの電圧値を、夫々示している。

図７のタイミングチャートを参照して上述した場合と同様、スイッチング素子Ｓ１がオフ状態からオン状態に移行する際に、ノイズ電流が発生し（例えば時刻ｔ２１）、これに起因して電圧Ｖ１及び電圧Ｖ２が電圧Ｖ０を上回り（図９（ｅ）参照）、このとき比較回路１７の出力信号Ｖａがハイ状態に立ち上がる。一方、当該時点（時刻ｔ２１）において、デューティ比調整後信号Ｖｒがハイ状態であるため、この信号Ｖｒが入力される否定回路９６から出力される出力信号Ｖｗはロウ状態である。従って、信号Ｖａ及び信号Ｖｗが入力される論理積回路９４からの出力信号Ｖｈはロウ状態のままであり（図９（ｇ）参照）、この出力信号Ｖｈがリセット端子Ｒに入力される図８の構成では、時刻ｔ２１においてリセット入力が行われず、従って同時刻でスイッチング素子Ｓ１がオフ状態に移行することがない（図９（ｈ）に示されるように時刻ｔ２１においてもスイッチング制御信号Ｖｑはハイ状態を維持している）。

即ち、図８の構成によれば、デューティ比調整回路９５から発生されるデューティ比調整後信号Ｖｒがハイ状態の間は、ハイ状態の信号Ｖｈがリセット端子Ｒに入力されることがないため、スイッチング素子Ｓ１がオフ状態からオン状態に移行したときに発生するノイズ電流をマスクすることが可能となる。

特開２００６−８７１５７号公報

しかしながら、図８の構成では、スイッチング素子Ｓ１から比較回路１７までの間を接続する配線長の影響等を受けることにより、実際にスイッチング素子Ｓ１がオンになった直後にノイズ電流が発生した後、当該ノイズ電流に起因する電圧が比較回路１７に比較対象として入力されるまでの間に所定の時間を要することとなる。このとき、デューティ比調整回路９５から出力されるデューティ比調整後信号Ｖｒのパルス幅によっては、マスク機能が働かない場合があることとなる。

図１０は、図８の回路ブロック図に示されるスイッチング電源回路９０ａの下でマスク機能が働かない場合における各電圧信号のタイミングチャートの一例であり、図１０（ａ）〜図１０（ｈ）は夫々図９（ａ）〜図９（ｈ）の各図に対応している。

デューティ比調整回路９５によって、パルス幅がｄａに設定されたデューティ比調整後信号Ｖｒが生成される（図１０（ｂ）参照）。即ち、デューティ比調整後信号Ｖｒは、基準パルス信号Ｖｐと同様、時刻ｔ０で立ち上がった後、時間ｄａ経過後に立ち下がり、次に基準パルス信号Ｖｐが立ち上がる時刻ｔ１までの間、ロウ状態を維持する形状である。即ち、かかる信号Ｖｒが入力される否定回路９６の出力信号Ｖｗは、時刻ｔ０から時間ｄａ経過時までロウ状態を維持した後、ハイ状態へと立ち上がり、時刻ｔ１までの間、ハイ状態を維持する波形を示す（図１０（ｃ）参照）。

上述したようにスイッチング素子Ｓ１がオン状態になってからノイズ電流に基づく電圧（厳密にはノイズ電流に基づく電圧Ｖ１と三角波信号出力Ｖｄの合計電圧）Ｖ２が比較回路１７に入力されるまでに所定の時間を要するため、場合によっては、前記所定の時間が、デューティ比調整後信号Ｖｒのパルス幅ｄａを上回ることが想定され得る。このような場合、ノイズ電流に基づく電圧Ｖ２が電圧Ｖ０を上回った時点（図１０（ｅ）における時刻ｔ３１）において、否定回路９６の出力信号Ｖｗはハイ状態を示しているため（図１０（ｃ）参照）、論理積回路９４から出力される信号Ｖｈはハイ状態を示すこととなり（図１０（ｇ）参照）、これによってＲＳフリップフロップ回路１４がリセットされてしまう。即ち、スイッチング制御信号Ｖｑは、時刻ｔ３１で立ち下がり（図１０（ｈ）参照）、この時刻においてスイッチング素子Ｓ１がオフ状態へと移行する。このことは、スイッチング素子Ｓ１がオン状態に移行した時点で発生したノイズ電流に起因してスイッチング素子Ｓ１がオフ状態に移行する誤動作が生じていることを意味するものであり、図８におけるマスク回路９３のマスク機能が有効に機能していないことを表している。

従って、図８におけるマスク回路９３を有効に機能させるためには、デューティ比調整後信号Ｖｒのパルス幅を、スイッチング素子Ｓ１がオンになってからノイズ電流に起因する電圧が比較回路１７に比較対象として入力されるまでの間に要する時間以上の長さに設定する必要がある。

図１１は、図８の回路ブロック図に示されるスイッチング電源回路９０ａの下で、マスク機能が働くようにデューティ比調整後信号Ｖｒのパルス幅を設定した場合における各電圧信号のタイミングチャートの一例であり、図１１（ａ）〜図１１（ｈ）は夫々図９（ａ）〜図９（ｈ）の各図に対応している。

図１１（ｂ）に示すように、デューティ比調整後信号Ｖｒのパルス幅ｄａ２を、図１０（ｂ）のパルス幅ｄａよりも長くなるように、デューティ比調整回路９５において予め設定をしておくことで、ノイズ電流に基づく電圧Ｖ２が比較回路１７に入力される時刻ｔ３１においても、デューティ比調整後信号Ｖｒはハイ状態を示しており、これによって否定回路９６の出力信号Ｖｗがロウ状態を示すこととなる。即ち、時刻ｔ３１において論理積回路９４にはロウ状態を示す信号Ｖｗが入力されることから、当該時刻においては論理積回路９４よりロウ状態の信号Ｖｈが出力され（図１１（ｇ）参照）、ＲＳフリップフロップ回路１４が当該時刻ｔ３１においてリセットされることがない。即ち、スイッチング素子Ｓ１は時刻ｔ３１の後もオン状態を維持し続け、ノイズ電流に基づくスイッチング素子Ｓ１の誤動作を回避することが可能となる。尚、時刻ｔ３１以後においては、図６及び図７を参照して上述したのと同様、検出電流Ｉ_Ｓ１の上昇に起因して電圧Ｖ２が上昇し、この電圧Ｖ２が電圧Ｖ０を上回ると（図１１（ｅ）における時刻ｔ４１）、信号Ｖａが立ち上がる。

このとき、上記デューティ比調整後信号Ｖｒのパルス幅ｄａ２は、時刻ｔ０から時刻ｔ３１までの時間よりは長い時間であって、時刻ｔ０から時刻ｔ４１までの時間よりは短い時間となるように予め設定されているとすると、時刻ｔ４１においてデューティ比調整後信号Ｖｒは既にロウ状態へ移行されており（図１１（ｂ）参照）、逆に否定回路９６の否定信号Ｖｗは時刻ｔ４１において既にハイ状態へ移行されている（図１１（ｃ）参照）。従って、時刻ｔ４１において、論理積回路９４にはハイ状態を示す信号Ｖａとハイ状態を示す信号Ｖｗが入力されることとなるため、論理積回路９４はハイ状態を示す信号Ｖｈを出力して（図１１（ｇ）参照）、リセット端子Ｒに与える。従って、時刻ｔ４１においてＲＳフリップフロップ回路１４はリセット入力が行われ、スイッチング制御信号Ｖｑが立ち下がり、スイッチング素子Ｓ１がオフ状態へ移行する。即ち、デューティ比調整後信号Ｖｒのパルス幅を所定の値に設定することによって、ノイズ電流の影響を受けることなくスイッチング素子Ｓ１の制御を行うことが可能となる。

従って、言い換えれば、図８の構成の下でノイズ電流の影響を受けることなくスイッチング素子Ｓ１の制御を行うためには、デューティ比調整回路９５において生成されるデューティ比調整後信号Ｖｒのパルス幅を所望の値に設定する必要がある。しかしながら、上述したように、スイッチング素子Ｓ１がオン状態になってからノイズ電流に起因する電圧が比較回路１７に入力されるまでの時間は主に配線長に依存するため、各スイッチング電源回路９０ａ毎にその値が変動する可能性があり、場合によっては回路毎にデューティ比調整回路９５が生成する信号Ｖｒのパルス幅の設定を要することとなる。又、かかる設定を個々の回路内で自動的に行うべく、制御回路を別途設ける場合には、内部構造が複雑化すると共に、回路規模が拡大するという問題点を孕む。

本発明は、上記の問題点に鑑み、スイッチング素子を流れる電流値に応じてスイッチング素子のオンオフ制御を適切に行うことにより所望の直流電圧を出力可能なスイッチング電源回路を提供することを目的とする。

上記目的を達成するための本発明に係るスイッチング電源回路は、入力されるスイッチング制御信号に基づいてスイッチング素子をオンオフ制御することで所定の直流電圧を出力するスイッチング電源回路であって、所定の周期の基準パルス信号を生成する基準パルス発生回路と、前記スイッチング素子を流れる電流を検出し、検出された検出電流値に基づく出力信号を出力する電流検出回路と、前記電流検出回路の出力信号に応じて変化する信号、及び前記基準パルス信号に基づいて前記スイッチング制御信号を生成するスイッチング制御信号生成回路と、前記基準パルス信号の立ち上がりに起因して信号状態を第１状態から第２状態に変化すると共に、所定の第１期間、前記第２状態を継続後、前記第２状態から前記第１状態に遷移するタイミング信号を生成するタイミング信号生成回路と、を備えてなり、前記電流検出回路が、前記タイミング信号が入力される構成であって、前記第１期間内においては、当該期間内に実際に検出された前記検出電流値とは無関係な所定出力を前記スイッチング制御信号生成回路に与えることを第１の特徴とする。

本発明に係るスイッチング電源回路の上記第１の特徴構成によれば、基準パルス信号の立ち上がり時点から所定の第１期間経過までの間は、検出電流値とは無関係な所定出力がスイッチング制御信号生成回路に与えられる構成であるため、当該期間においては、この所定出力に基づいてスイッチング制御信号が生成される。このため、基準パルス信号の立ち上がりに基づいてスイッチング素子がオフ状態からオン状態へ遷移することによって、当該スイッチング素子においてノイズ電流が発生した場合においても、基準パルス信号の立ち上がり時点から所定の第１期間経過までの間は、このノイズ電流値とは無関係な所定出力がスイッチング制御信号生成回路に出力されるため、スイッチング制御信号生成回路によって生成されるスイッチング制御信号がノイズ電流の影響を受けることがない。即ち、スイッチング素子がオン状態になった直後に十分大きいノイズ電流が発生した場合であっても、当該ノイズ電流のみに基づいてスイッチング素子がオフ状態に移行する旨のスイッチング制御信号が生成されることがないため、ノイズ電流の影響を受けることなくスイッチング素子の制御を行うことができる。

又、前記電流検出回路に直接入力されるタイミング信号によって決定される所定の第１期間の間、電流検出回路が前記検出電流値とは無関係な所定出力を前記スイッチング制御信号生成回路に与える構成とすることにより、当該期間内についてはスイッチング素子を流れる電流に基づく電圧がスイッチング制御信号生成回路に入力されることがない。即ち、スイッチング素子がオン状態になってからの所定期間に係る検出電流についてスイッチング制御信号生成回路内でマスク処理を行うことでノイズ電流の影響を回避する場合と比較して、スイッチング素子がオン状態になってからマスク処理に係る回路まで電気信号が到達するのに要する時間（配線長に依存する必要時間）について考慮する必要がない。配線長に依存する時間を考慮する場合、スイッチング電源回路毎に、かかる時間は変動する可能性があるため、回路毎にマスク処理を行う対象となる時間を設定する必要が生じ、この設定のために別途制御回路が必要とされる場合があるが、本発明の構成によれば、このような制御回路は不要となるため、回路規模の縮小化が図られることとなる。

又、本発明に係るスイッチング電源回路は、上記第１の特徴構成に加えて、前記電流検出回路が、前記電流検出回路が、前記検出電流値に基づく信号を一時的に保持可能なサンプルホールド回路を備え、当該サンプルホールド回路を介して前記スイッチング制御信号生成回路に出力信号を与える構成であり、前記タイミング信号の信号状態が前記第１状態を示す第２期間内においては、前記検出電流値に基づく信号を前記スイッチング制御信号生成回路に出力し、前記第１期間内においては、保持されている直前の前記第２期間内における前記検出電流値に基づく信号を前記スイッチング制御信号生成回路に出力することを第２の特徴とする。

本発明に係るスイッチング電源回路の上記第２の特徴構成によれば、基準パルス信号の立ち上がり時点から所定の第１期間経過までの間は、その直前のタイミング信号が前記第１状態を示す第２期間内における検出電流値に基づく信号がスイッチング制御信号生成回路に与えられる構成である。即ち、基準パルス信号の立ち上がりに基づいてスイッチング素子がオフ状態からオン状態へ遷移することによって、当該スイッチング素子においてノイズ電流が発生した場合、電流検出回路には、その直前の第２期間内、即ち基準パルス信号の立ち上がる直前のタイミングにおける検出電流値に基づく信号が与えられる。つまり、スイッチング素子が基準パルス信号の立ち上がりに起因してオフ状態からオン状態に遷移する場合においては、基準パルス信号が立ち上がる直前のタイミングではスイッチング素子がオフ状態であるため、スイッチング素子がオフ状態の下での検出電流値がスイッチング制御信号生成回路に与えられ、この値に基づいてスイッチング制御信号が生成される構成であるため、ノイズ電流に基づいてスイッチング制御信号が生成されることがなく、これによって適正なスイッチング素子の制御が可能となる。

又、本発明に係るスイッチング電源回路は、上記第１又は第２の特徴に加えて、前記スイッチング制御信号生成回路が、前記電流検出回路の出力信号に応じて変化する対象信号と、外部から入力される基準信号とを比較して比較結果を出力する比較回路を備え、前記基準パルス信号の立ち上がり時点で前記スイッチング素子がオフ状態である場合には、当該スイッチング素子をオン状態にし、前記対象信号が前記基準信号を上回る前記比較結果を前記比較回路が出力した時点で前記スイッチング素子をオフ状態にする制御信号を前記スイッチング制御信号とすることを第３の特徴とする。

本発明に係るスイッチング電源回路の上記第３の特徴構成によれば、スイッチング素子を流れる検出電流値の大小に基づいてスイッチング制御を行うことが可能となる。

又、本発明に係るスイッチング電源回路は、上記第３の特徴に加えて、前記スイッチング制御信号生成回路が、セット端子とリセット端子の２入力端子、及び出力端子を有し、前記リセット端子に入力される信号が高レベル状態にある場合には前記セット端子に入力される信号レベルに拘らず前記出力端子より低レベル信号を出力すると共に、前記リセット端子に入力される信号が低レベル状態の下で前記セット端子に入力される信号が高レベル状態にある場合には前記出力端子より高レベル信号を出力する論理内容で構成される論理回路を備え、前記セット端子に、前記基準パルス信号、又は前記基準パルス信号に基づいて生成される前記基準パルス信号と同一周期のパルス信号が入力され、前記リセット端子に、前記比較結果に基づく信号が入力され、前記出力端子から出力される信号を前記スイッチング制御信号とすることを第４の特徴とする。

本発明に係るスイッチング電源回路の上記第４の特徴構成によれば、基準パルス信号の立ち上がりに起因して出力端子より高レベル信号が出力され、これに基づいてスイッチング素子がオン状態に遷移するが、基準パルス信号の立ち上がりから所定の第１期間経過までは、当該期間内にスイッチング素子を流れる検出電流値とは無関係な所定出力が比較回路に与えられる構成であるため、当該所定出力を前記基準信号より下回る値に設定しておくことによって、前記比較回路からは低レベル信号が出力される構成となり、この時点において前記論理回路が備えるリセット端子に高レベル状態の信号が入力されることがなく、従って、当該論理回路の出力端子から低レベル信号が出力されることがない。即ち、スイッチング素子がオフ状態からオン状態に遷移することによって発生するノイズ電流に基づいてスイッチング素子がオフ状態に誤動作することを回避することができる。

又、本発明に係るスイッチング電源回路は、上記第４の特徴構成に加えて、前記スイッチング制御信号生成回路が、前記基準パルス信号が入力される否定回路と、前記否定回路の出力信号が入力される遅延回路と、前記遅延回路の出力信号及び前記基準パルス信号が入力される論理積回路と、を備え、前記論理積回路の出力信号が前記セット端子に入力されることを第５の特徴とする。

本発明に係るスイッチング電源回路の上記第５の特徴構成によれば、遅延回路によって設定される遅延時間に基づいて前記論理積回路から出力される信号のパルス幅を設定することができる。従って、スイッチング素子がオフ状態からオン状態に移行後、スイッチング素子を流れる電流の増加速度に応じて遅延時間を設定することによって、対象信号が基準信号を上回ることでリセット端子に高レベル信号が入力された直後にセット端子に高レベル信号が入力されない構成が可能となる。即ち、このような構成とすることによって、スイッチング素子がオン状態からオフ状態に移行した後、当該オフ状態を所定時間継続させることが可能となる。

又、本発明に係るスイッチング電源回路は、上記第５の特徴構成に加えて、前記スイッチング制御信号生成回路が、前記否定回路の出力信号と前記比較結果に基づく信号とが入力される論理和回路を備え、前記論理和回路の出力信号が前記リセット端子に入力されることを第６の特徴とする。

本発明に係るスイッチング電源回路の上記第６の特徴構成によれば、基準パルス信号が低レベル状態になった時点で前記リセット端子には高レベル状態の信号が入力され、これによって出力端子より低レベル状態の信号が出力されてスイッチング素子がオフ状態となる構成であるため、前記基準信号が予め高い値に設定されていることによって前記対象信号が前記基準信号を上回ることがないような場合であっても、強制的にスイッチング素子がオンオフ制御されるため、スイッチング素子に過電流が流れるのを防止することができる。

又、本発明に係るスイッチング電源回路は、上記第３〜第６の何れか一の特徴構成に加えて、前記スイッチング制御信号生成回路が、出力される前記直流電圧に基づく帰還入力電圧と目標値電圧との差を増幅する誤差増幅回路と、前記基準パルス信号に同期した三角波又は鋸波を生成して出力する三角波発生回路と、を備え、前記比較回路が、前記三角波発生回路の出力信号と前記電流検出回路の出力信号を加算した信号とで構成される前記対象信号と、前記誤差増幅回路の出力信号で構成される前記基準信号とを比較して比較結果を出力することを第７の特徴とする。

本発明に係るスイッチング電源回路の上記第７の特徴構成によれば、帰還入力電圧を所定の目標値電圧に近づける制御が自動的に行われ、これによってスイッチング電源回路から出力される電圧を所望の値に維持することができる。

本発明に係るスイッチング電源回路によれば、基準パルス信号の立ち上がり時点から所定の第１期間経過までの間は、検出電流値とは無関係な所定出力がスイッチング制御信号生成回路に与えられる構成であるため、当該期間においては、この所定出力に基づいてスイッチング制御信号が生成される。このため、基準パルス信号の立ち上がりに基づいてスイッチング素子がオフ状態からオン状態へ遷移することによって、当該スイッチング素子においてノイズ電流が発生した場合においても、基準パルス信号の立ち上がり時点から所定の第１期間経過までの間は、このノイズ電流値とは無関係な所定出力がスイッチング制御信号生成回路に出力されるため、スイッチング制御信号生成回路によって生成されるスイッチング制御信号がノイズ電流の影響を受けることがない。即ち、スイッチング素子がオン状態になった直後に十分大きいノイズ電流が発生した場合であっても、当該ノイズ電流のみに基づいてスイッチング素子がオフ状態に移行する旨のスイッチング制御信号が生成されることがないため、ノイズ電流の影響を受けることなくスイッチング素子の制御を行うことができる。

以下において、本発明に係るスイッチング電源回路（以下、適宜「本発明回路」と称する）について、図１〜図４を参照して説明する。尚、背景技術の項目内において上述した従来構成と同一の構成要素については同一の符号を付してその詳細な説明を省略するものとする。

図１は、本発明回路の概略構成の一例を示す回路ブロック図である。図１に示されるスイッチング電源回路１は、基準パルス発生回路２、スイッチング制御信号生成回路３、ＤＣ−ＤＣコンバータ４、電流検出回路５、及びタイミング信号生成回路６を備えて構成される。尚、図１では、スイッチング制御信号生成回路３がタイミング信号生成回路６を内部に備える構成である場合について図示しているが、必ずしも内部に備えられる必要はなく、タイミング信号生成回路６がスイッチング制御信号生成回路３の外部に構成されていても良い。

基準パルス発生回路２は、所定の周期の基準パルス信号を発生する回路であり、生成した基準パルス信号Ｖｐをタイミング信号生成回路６に与える。

タイミング信号生成回路６は、否定回路１１、遅延回路１２、及び論理積回路１３を備えて構成される。又、スイッチング制御信号生成回路３は、上記タイミング信号生成回路６の各構成回路の他、論理回路１４、三角波発生回路１５、差動増幅回路１６、比較回路１７、加算回路１８、及び直流電圧源Ｖ_ＲＥＦを備えて構成される。

否定回路１１は、基準パルス信号Ｖｐが入力されると、当該基準パルス信号Ｖｐの否定信号Ｖｂを遅延回路１２に入力する。遅延回路１２は、入力された信号Ｖｂに対して所定の遅延を生じさせた後、遅延後に係る信号Ｖｃを論理積回路１３に入力する。論理積回路１３は、遅延回路１２から出力される信号Ｖｃ及び基準パルス信号Ｖｐが入力され、これらの論理積に係る出力信号Ｖｅを出力すると共に、当該信号をタイミング信号として論理回路１４及び電流検出回路５夫々に入力する（以下、信号Ｖｅを適宜「タイミング信号」と称する）。尚、論理回路１４は、上述と同様、例えばリセット信号優先型のＲＳフリップフロップ回路で構成することができる（以下、適宜、論理回路１４を「ＲＳフリップフロップ回路１４」と称する）。このとき、上記論理積回路１３の出力信号ＶｅはＲＳフリップフロップ回路１４のセット端子Ｓに入力されるものとする。

又、図５及び図８の構成と同様、所定の基準電圧値として設定された直流電圧Ｖ_ＲＥＦと帰還入力電圧Ｖ_ＦＢとの電圧差を増幅した信号Ｖ０と、加算回路１８の出力信号Ｖ２とが比較回路１７に入力されて、比較回路１７は当該比較結果を２値レベルで表す信号ＶａをＲＳフリップフロップ回路１４のリセット端子Ｒに入力する。そして、このＲＳフリップフロップ回路１４は、セット端子に入力されるタイミング信号Ｖｅ、及びリセット端子Ｒに入力される信号Ｖａに基づいて、高レベル状態（以下、適宜「ハイ状態」と称する）又は低レベル状態（以下、適宜「ロウ状態」と称する）を決定してスイッチング制御信号Ｖｑを出力する。そして、ＤＣ−ＤＣコンバータ４が備えるスイッチング素子Ｓ１が、このスイッチング制御信号Ｖｑに基づいてオンオフ制御される。例えば、スイッチング素子Ｓ１がＮチャネルＭＯＳＦＥＴで構成される場合には、スイッチング制御信号Ｖｑがハイ状態である時点でスイッチング素子Ｓ１はオン状態を示し、スイッチング制御信号Ｖｑがロウ状態である時点でスイッチング素子Ｓ１はオフ状態を示すこととなる。

電流検出回路５は、上述した電流検出回路９２の構成に加え、更に否定回路１９、スイッチング素子Ｓ２及びキャパシタＣ２を含むサンプルホールド回路２１を内部に備える構成である。即ち、図５或いは図８における電流検出回路９２と同様、スイッチング素子Ｓ１を流れる検出電流Ｉ_Ｓ１を抵抗Ｒ１によって電圧値Ｖ１に変換する構成であると共に、当該電圧信号Ｖ１が、このサンプルホールド回路２１を介してスイッチング制御信号生成回路３に与えられる構成である。

サンプルホールド回路２１は、前記のように、否定回路１９、スイッチング素子Ｓ２及びキャパシタＣ２で構成される。否定回路１９は、タイミング信号生成回路６から出力されるタイミング信号Ｖｅが入力される構成であり、当該信号を反転させた出力信号Ｖｇをスイッチング素子Ｓ２に与える。スイッチング素子Ｓ２は、否定回路１９から与えられる信号Ｖｇの入力に基づいてオンオフ制御される構成であり、当該スイッチング素子Ｓ２がオン状態の下では、電圧信号Ｖ１が加算回路１８に与えられると共に、当該電圧Ｖ１がキャパシタＣ２の両端に印加されて充電される。一方、スイッチング素子Ｓ２がオフ状態の下では、電圧信号Ｖ１は加算回路１８には与えられず、スイッチング素子Ｓ２がオン状態の下でキャパシタＣ２によって充電された電圧信号が加算回路１８に与えられる構成である。尚、以下では、電流検出回路５から加算回路１８に与えられる電圧信号を信号Ｖｓと符号を付し、スイッチング素子Ｓ２は、スイッチング素子Ｓ１と同様、ＮチャネルＭＯＳＦＥＴで構成されるものととして説明する。

加算回路１８は、電流検出回路５から与えられる信号Ｖｓと三角波発生回路１５から出力される信号Ｖｄを加算して、出力信号Ｖ２を比較回路１７に与える。比較回路１７は、差動増幅回路１６からの出力信号Ｖ０と加算回路１８からの出力信号Ｖ２との比較を行い、当該比較結果を２値レベルで表す信号Ｖａをリセット端子Ｒに入力する。

否定回路１９は、セット端子Ｓに入力されるタイミング信号Ｖｅの極性を逆にして、その出力信号Ｖｇをスイッチング素子Ｓ２に与える構成であるため。セット端子Ｓに入力される信号Ｖｅがロウ状態からハイ状態に立ち上がった時点で、スイッチング素子Ｓ２に入力される信号Ｖｇはハイ状態からロウ状態に立ち下がることとなる。逆に、セット端子Ｓに入力される信号Ｖｅがハイ状態からロウ状態に立ち下がった時点でスイッチング素子Ｓ２に入力される信号Ｖｇはロウ状態からハイ状態に立ち上がることとなる。以下、図２及び図３の各タイミングチャートを参照して、図１に示されるスイッチング電源回路１の動作について説明する。

図２及び図３は、夫々、図１に図示された構成を有するスイッチング電源回路１における各電圧信号のタイミングチャートである。図２において、図２（ａ）が基準パルス信号Ｖｐの電圧値を、図２（ｂ）が否定回路１１の出力信号Ｖｂの電圧値を、図２（ｃ）が遅延回路１２の出力信号Ｖｃの電圧値を、図２（ｄ）がタイミング信号Ｖｅの電圧値を、図２（ｅ）が否定回路１９の出力信号Ｖｇの電圧値を夫々示している。又、図３において、図３（ａ）が基準パルス信号Ｖｐの電圧値を、図３（ｂ）がタイミング信号Ｖｅの電圧値を、図３（ｃ）が三角波出力信号Ｖｄの電圧値を、図３（ｄ）が否定回路１９の出力信号Ｖｇの電圧値を、図３（ｅ）が検出電流Ｉ_Ｓ１に基づく電圧信号Ｖ１、電流検出回路５の出力信号Ｖｓ、及び加算回路１８の出力信号Ｖ２の電圧値を、図３（ｆ）が比較回路１７の出力信号Ｖａの電圧値を、図３（ｇ）がスイッチング制御信号Ｖｑの電圧値を、夫々示している。尚、図３（ｅ）では、太い実線が信号Ｖ２の電圧値を示しており、細い実線が信号Ｖｓの電圧値を示しており、細い破線が信号Ｖ１の電圧値を示している。

図２（ａ）に示されるような基準パルス信号Ｖｐが基準パルス発生回路２から出力されると、否定回路１１は、図２（ｂ）に示されるように信号Ｖｐの極性を反転させて信号Ｖｂを生成して出力する。遅延回路１２は、信号Ｖｐに対して所定の遅延時間ｄだけ遅延処理を施すことで信号Ｖｃを生成し（図２（ｃ）参照）、論理積回路１３は、基準パルス信号Ｖｐと遅延回路１２の出力信号Ｖｃの論理積に係る信号Ｖｅをタイミング信号として出力する（図２（ｄ）参照）。そして、否定回路１９は、図２（ｅ）に示されるように信号Ｖｅの極性を反転させて信号Ｖｇを生成して出力する。

ＲＳフリップフロップ回路１４は、時刻ｔ０においてセット端子Ｓに入力される信号Ｖｅの立ち上がりを検出すると（図３（ｂ）参照）、同時刻においてスイッチング制御信号Ｖｑを立ち上げ（図３（ｇ）参照）、これによってスイッチング素子Ｓ１がオン状態となる。このとき、上述したようにスイッチング素子Ｓ１がオフ状態からオン状態に切り替えられる際、トランジスタが持つ寄生容量の放電電流や寄生ダイオードのリカバリ電流に由来するノイズ電流が発生することがある。このノイズ電流を電流検出回路５が電圧値に換算した電圧信号Ｖ１が時刻ｔ４において差動増幅回路１６の出力信号Ｖ０を上回ったとする（図３（ｅ）参照）。尚、図３（ｅ）では、信号Ｖ１の値の変化を破線で示している。

一方、上述したように、信号Ｖｅの立ち上がりに起因して信号Ｖｇは立ち下がることとなる（図３（ｄ）参照）。図３（ｄ）に示されるように、この信号Ｖｇは、時刻ｔ０において信号レベルが立ち下がってから、遅延回路１２によって設定された所定の遅延時間ｄ経過後（以下、時刻ｔ０から時間ｄ経過後の時刻を時刻ｔ３とする）までの間は、ロウ状態を継続した後、時刻ｔ３において立ち上がり、その後は、再び信号Ｖｅの立ち上がりを検出するまでハイ状態を持続することとなる。即ち、時刻ｔ０から時刻ｔ３までの間は、信号Ｖｇはロウ状態を示しており、スイッチング素子Ｓ２は当該信号Ｖｇの信号レベルに基づいてスイッチング制御が行われる構成であるため、信号Ｖｇがロウ状態を示す時刻ｔ０から時刻ｔ３までの間は当該スイッチング素子Ｓ２はオフ状態を示すこととなる。

従って、この時刻ｔ０から時刻ｔ３までの間は、スイッチング素子Ｓ２がオフ状態であるため、電流検出回路５によって検出電流Ｉ_Ｓ１が電圧変換された信号Ｖ１がスイッチング素子Ｓ２を介して加算回路１８に与えられることがなく、キャパシタＣ２に充電されている電圧に起因する電圧信号Ｖｓが加算信号１８に与えられる構成となる。キャパシタＣ２は、スイッチング素子Ｓ２がオン状態の下では、信号Ｖ１と同電圧が両端に印加されることとなるため、スイッチング素子Ｓ２がオフ状態である時刻ｔ０から時刻ｔ３までの間は、時刻ｔ０の直前にスイッチング素子Ｓ２がオン状態であったときの信号Ｖ１の電圧値がキャパシタＣ２より加算回路１８に与えられることとなる。

ところで、時刻ｔ０において信号Ｖｅの立ち上がりに起因してスイッチング素子Ｓ１がオン状態になったことより、時刻ｔ０以前においては、スイッチング素子Ｓ１はオフ状態であり、このとき、スイッチング素子Ｓ１を流れる検出電流Ｉ_Ｓ１は検出されず、電流検出回路５によって検出された電圧Ｖ１は初期状態（例えばゼロ値）である。従って、時刻ｔ０から時刻ｔ３までの間は、電流検出回路５から加算回路１８に与えられる信号Ｖｓは、ノイズ電流とは無関係にゼロ値を示すこととなる。即ち、時刻ｔ０から時刻ｔ３までの間は、信号Ｖ２の値は三角波出力信号Ｖｄの電圧値を示すこととなる。

一方、時刻ｔ３以後は、信号Ｖｇが立ち上がるため、スイッチング素子Ｓ２がオン状態に移行し、検出電流Ｉ_Ｓ１に基づく電圧Ｖ１がスイッチング素子Ｓ２を介して加算回路１８に与えられる構成となる（即ち信号Ｖｓの電圧値が信号Ｖ１の電圧値と等しくなる）。このとき、ノイズ電流は既に発生した後であり、スイッチングＳ１を流れる検出電流Ｉ_Ｓ１、及び当該検出電流Ｉ_Ｓ１に基づく電圧Ｖ１は、インダクタＬ１を流れる電流量の増加に伴って時間と共に上昇する。

そして、時刻ｔ４において、電圧Ｖ１と三角波出力信号Ｖｄの加算信号Ｖ２が差動増幅回路１６の出力信号Ｖ０を上回ると（図３（ｅ）参照）、比較回路１７がその旨を検知して信号Ｖａを立ち上げ（図３（ｆ）参照）、これによってリセット入力がされることとなる。即ち、ＲＳフリップフロップ回路１４から出力されるスイッチング制御信号Ｖｑがこの時点で立ち下がり（図３（ｇ）参照）、これによってスイッチング素子Ｓ１がオフ状態に移行する。その後、セット端子Ｓが再び基準パルス信号Ｖｐの立ち上がりを検出すると、再びスイッチング制御信号Ｖｑが立ち上がり、スイッチング素子Ｓ１がオン状態に移行する。以下、このようなスイッチング制御が繰り返されることとなる。

即ち、図１に示される本発明回路１の構成によれば、基準パルス信号Ｖｐの立ち上がりから所定の遅延時間ｄの間は、スイッチング素子Ｓ２がオフ状態となっているため、スイッチング素子Ｓ１がオフ状態からオン状態に移行した時点で発生するノイズ電流に基づく電圧Ｖ０がスイッチング制御信号生成回路３に与えられることがない。又、基準パルス信号Ｖｐが立ち上がってから遅延時間ｄ経過後は、従来構成と同様、スイッチング素子Ｓ１を流れる検出電流Ｉ_Ｓ１に基づく電圧Ｖ１に応じてスイッチング制御を行うことが可能となる。

本発明回路１は、否定回路１９の出力信号Ｖｇがロウ状態を示す時間帯、即ち、タイミング信号Ｖｅのハイ状態に係る時間帯について、スイッチング素子Ｓ１を流れる電流値の影響を受けずにスイッチング素子Ｓ１が制御される構成とすることで、ノイズ電流が発生する恐れのある時間帯にスイッチング素子Ｓ１を流れる電流値に依存されないスイッチング制御を可能とする。即ち、図８の従来構成のように、スイッチング素子がオン状態になってからの所定期間に係る検出電流についてスイッチング制御信号生成回路９１内でマスク処理を行うことでノイズ電流の影響を回避する場合と比較して、スイッチング素子がオン状態になってからマスク処理に係る回路まで電気信号が到達するのに要する時間（配線長に依存する必要時間）について考慮する必要がない。従って、遅延回路１２において、スイッチング素子Ｓ１がオフ状態からオン状態に移行した後、ノイズ電流が完全に流れ切るまでの時間より長い時間を遅延時間ｄとして予め設定しておくことで、回路内部の信号遅延の影響をほとんど受けることなくノイズ電流の影響を確実に回避することが可能となり、これによってスイッチング素子Ｓ１の誤動作を防止することができる。

尚、別実施形態として、図１に示されるスイッチング制御信号生成回路３が、更に論理和回路を内部に備える構成とすることもできる（図４参照）。

図４に示されるスイッチング電源回路１ａが備えるスイッチング制御信号生成回路３ａは、図１に示されるスイッチング電源回路１が備えるスイッチング制御信号生成回路３に加えて、更に論理和回路２３を備える構成である。この論理和回路２３は、否定回路１１の出力信号Ｖｂ及び比較回路１７の出力信号Ｖａが入力され、これらの論理和出力に基づく信号ＶｆがＲＳフリップフロップ回路１４のリセット端子に入力される構成である。

このような構成とすることで、電圧Ｖ２が電圧Ｖ０を上回らない場合であっても、信号Ｖｂの立ち上がり、即ち基準パルス信号Ｖｐの立ち下がりに起因して必ずリセット入力がされる構成であるため、比較回路１７の結果によらず強制的にリセット動作を行うことができる。即ち、基準電圧Ｖ_ＲＥＦと帰還入力電圧Ｖ_ＦＢとの差が大きく、差動増幅回路１６の出力信号Ｖ０が十分大きい値を示す場合には、信号Ｖ２が信号Ｖ０を上回らない事態が場合によっては起こり得るが、このような場合であっても、強制的にＲＳフリップフロップ１４に対してリセット入力を行うことができ、スイッチング素子Ｓ１をオフ状態に切り替えることができるため、スイッチング素子Ｓ１に対する過電流の防止効果を有することができる。

尚、上記実施形態において説明した図１及び図４に示す回路構成は、あくまで一例であり、同様の機能を有する回路構成であれば、これらの回路構成に限定されるものではない。

特に、上記実施形態では、スイッチング素子Ｓ２としてＮチャネルＭＯＳＦＥＴを採用したが、ＰチャネルＭＯＳＦＥＴを利用することも可能である。この場合、サンプルホールド回路２１は否定回路１９を備えずに、タイミング信号Ｖｅが直接スイッチング素子Ｓ２に入力される構成とすることができる。即ち、基準パルス信号Ｖｐの立ち上がりに応じてタイミング信号Ｖｅが立ち上がり、これによってＰチャネルＭＯＳＦＥＴで構成されるスイッチング素子Ｓ２はオフ状態となり、ノイズ電流に基づく電圧Ｖ１がスイッチング素子Ｓ２を介して加算回路１８に与えられることがない。又、遅延時間ｄが経過後、タイミング信号Ｖｅが立ち下がると、スイッチング素子Ｓ２がオン状態となるので、スイッチング素子Ｓ１を流れる検出電流Ｉ_Ｓ１に基づく電圧Ｖ１が加算回路１８に与えられる構成となる。即ち、スイッチング素子Ｓ２がＮチャネルＭＯＳＦＥＴで構成される上記実施形態と同様の作用を有することができる。

又、タイミング信号生成回路６によって生成された信号Ｖｅは、基準パルス信号Ｖｐのデューティ比が変更された信号と捉えることができる。即ち、タイミング信号生成回路６は、図５及び図８におけるデューティ比調整回路９５を利用することが可能であり、図１に示される回路構成に限られるものではない。逆にいえば、タイミング信号生成回路６として、従来構成のデューティ比調整回路９５をそのまま利用するものとしても構わない。

更に、ＲＳフリップフロップ回路１４のセット端子に入力される信号Ｖｅとスイッチング素子Ｓ２に入力される信号Ｖｇとは、必ずしも完全に極性が逆である必要はなく、少なくとも、信号Ｖｅの立ち上がりのタイミングと信号Ｖｇの立ち下がりのタイミングが同一であれば良い。即ち、信号Ｖｅが立ち上がった後のハイ状態の維持時間と信号Ｖｇが立ち下がった後のロウ状態の維持時間とが必ずしも同一時間である必要はないが、同一時間にすることで共通の遅延回路１２からの出力信号を利用することができ、これによって回路数を削減することができるという効果がある。

本発明に係るスイッチング電源回路の概略構成を示す回路ブロック図 図１に図示された構成を有するスイッチング電源回路における各電圧信号のタイミングチャート 図１に図示された構成を有するスイッチング電源回路における各電圧信号のタイミングチャート 本発明に係るスイッチング電源回路の概略構成を示す別の回路ブロック図 従来のスイッチング電源回路の概略構成を示す回路ブロック図 図５に図示された構成を有するスイッチング電源回路における各電圧信号のタイミングチャートの一例 ノイズ電流が発生した場合の図５に図示された構成を有するスイッチング電源回路における各電圧信号のタイミングチャートの一例 マスク回路を備えた従来のスイッチング電源回路の概略構成を示す回路ブロック図 図８に図示された構成を有するスイッチング電源回路における各電圧信号のタイミングチャートの一例 図８に図示された構成を有するスイッチング電源回路において、マスク機能が働かない場合における各電圧信号のタイミングチャートの一例 図８に図示された構成を有するスイッチング電源回路において、マスク機能が有効となる場合における各電圧信号のタイミングチャートの一例

符号の説明

１： 本発明に係るスイッチング電源回路
２： 基準パルス発生回路
３： スイッチング制御信号生成回路
４： ＤＣ−ＤＣコンバータ
５： 電流検出回路
６： タイミング信号生成回路
１１： 否定回路
１３： 論理積回路
１４： 論理回路
１５： 三角波発生回路
１６： 差動増幅回路
１７： 比較回路
１８： 加算回路
１９： 否定回路
２１： サンプルホールド回路
２３： 論理和回路
９０、９０ａ： 従来構成のスイッチング電源回路
９１： スイッチング制御信号生成回路
９２： 電流検出回路
９３： マスク回路
９４： 論理積回路
９５： デューティ比調整回路
９６： 否定回路
Ｅ１、Ｅ２： 直流電圧源
Ｌ１： インダクタ
Ｄ１： ダイオード
Ｓ１： スイッチング素子
Ｃ１： キャパシタ
Ｒ１： 抵抗

Claims (7)

1. 入力されるスイッチング制御信号に基づいてスイッチング素子をオンオフ制御することで所定の直流電圧を出力するスイッチング電源回路であって、
   所定の周期の基準パルス信号を生成する基準パルス発生回路と、
   前記スイッチング素子を流れる電流を検出し、検出された検出電流値に基づく出力信号を出力する電流検出回路と、
   前記電流検出回路の出力信号に応じて変化する信号、及び前記基準パルス信号に基づいて前記スイッチング制御信号を生成するスイッチング制御信号生成回路と、
   前記基準パルス信号の立ち上がりに起因して信号状態を第１状態から第２状態に変化すると共に、所定の第１期間、前記第２状態を継続後、前記第２状態から前記第１状態に遷移するタイミング信号を生成するタイミング信号生成回路と、を備えてなり、
   前記電流検出回路が、
   前記タイミング信号が入力される構成であって、前記第１期間内においては、当該期間内に実際に検出された前記検出電流値とは無関係な所定出力を前記スイッチング制御信号生成回路に与えることを特徴とするスイッチング電源回路。
2. 前記電流検出回路が、
   前記検出電流値に基づく信号を一時的に保持可能なサンプルホールド回路を備え、当該サンプルホールド回路を介して前記スイッチング制御信号生成回路に出力信号を与える構成であり、
   前記タイミング信号の信号状態が前記第１状態を示す第２期間内においては、前記検出電流値に基づく信号を前記スイッチング制御信号生成回路に出力し、
   前記第１期間内においては、保持されている直前の前記第２期間内における前記検出電流値に基づく信号を前記スイッチング制御信号生成回路に出力することを特徴とする請求項１に記載のスイッチング電源回路。
3. 前記スイッチング制御信号生成回路が、
   前記電流検出回路の出力信号に応じて変化する対象信号と、外部から入力される基準信号とを比較して比較結果を出力する比較回路を備え、
   前記基準パルス信号の立ち上がり時点で前記スイッチング素子がオフ状態である場合には、当該スイッチング素子をオン状態にし、前記対象信号が前記基準信号を上回る前記比較結果を前記比較回路が出力した時点で前記スイッチング素子をオフ状態にする制御信号を前記スイッチング制御信号とすることを特徴とする請求項１又は請求項２の何れか１項に記載のスイッチング電源回路。
4. 前記スイッチング制御信号生成回路が、セット端子とリセット端子の２入力端子、及び出力端子を有し、前記リセット端子に入力される信号が高レベル状態にある場合には前記セット端子に入力される信号レベルに拘らず前記出力端子より低レベル信号を出力すると共に、前記リセット端子に入力される信号が低レベル状態の下で前記セット端子に入力される信号が高レベル状態にある場合には前記出力端子より高レベル信号を出力する論理内容で構成される論理回路を備え、
   前記セット端子に、前記基準パルス信号、又は前記基準パルス信号に基づいて生成される前記基準パルス信号と同一周期のパルス信号が入力され、
   前記リセット端子に、前記比較結果に基づく信号が入力され、
   前記出力端子から出力される信号を前記スイッチング制御信号とすることを特徴とする請求項３に記載のスイッチング電源回路。
5. 前記スイッチング制御信号生成回路が、前記基準パルス信号が入力される否定回路と、前記否定回路の出力信号が入力される遅延回路と、前記遅延回路の出力信号及び前記基準パルス信号が入力される論理積回路と、を備え、
   前記論理積回路の出力信号が前記セット端子に入力されることを特徴とする請求項４に記載のスイッチング電源回路。
6. 前記スイッチング制御信号生成回路が、前記否定回路の出力信号と前記比較結果に基づく信号とが入力される論理和回路を備え、前記論理和回路の出力信号が前記リセット端子に入力されることを特徴とする請求項５に記載のスイッチング電源回路。
7. 前記スイッチング制御信号生成回路が、
   出力される前記直流電圧に基づく帰還入力電圧と目標値電圧との差を増幅する誤差増幅回路と、前記基準パルス信号に同期した三角波又は鋸波を生成して出力する三角波発生回路と、を備え、
   前記比較回路が、前記三角波発生回路の出力信号と前記電流検出回路の出力信号を加算した信号とで構成される前記対象信号と、前記誤差増幅回路の出力信号で構成される前記基準信号とを比較して前記比較結果を出力することを特徴とする請求項３〜請求項６の何れか１項に記載のスイッチング電源回路。