JP2015114238A - ピークホールド回路およびピークホールド方法 - Google Patents

Abstract

【課題】高速応答の信号を高精度にピークホールドする。【解決手段】一端に正極の電源電圧が入力され、他端から所定の定電流を出力する定電流回路ＣＣＣと、一端が定電流回路ＣＣＣの出力に接続され、他端に負極の電源電圧が入力され、定電流回路ＣＣＣが出力する定電流より小さい規定の電流を流す電流生成部ＣＧと、一端が定電流回路ＣＣＣの出力に接続されるスイッチＳＷと、一端がスイッチＳＷの他端に接続され、他端が接地されているコンデンサＣと、第１の入力がスイッチＳＷの他端とコンデンサＣの一端とに接続され、出力が第２の入力に接続されたオペアンプＡＭＰと、第１の入力に入力される電圧と、第２の入力に入力されるオペアンプＡＭＰの出力電圧とを比較し、この比較結果に基づいて前記スイッチを制御するコンパレータＣＭＰと、を備える。【選択図】図１

Description

本発明は、ピークホールド回路およびピークホールド方法に関する。

従来、入力信号の単極のピークを保持するピークホールド回路が知られている。この従来のピークホールド回路は、定電流回路による充電をオンオフするスイッチを制御することで、単極のピークを保持する動作を行っていた。

特開２００６−２１１０７２号公報 特開２００９−２５０６２８号公報

しかし、定電流回路による充電オン動作の開始時刻に電流出力していない定電流回路は飽和状態にある。これにより充電開始時に飽和状態から動作状態に回復するためにタイムラグが生じてしまう。このため従来のピークホールド回路は、高速応答の信号を高精度にピークホールドすることができないという問題があった。

そこで、本発明は上記問題に鑑みてなされたものであり、高速応答の信号を高精度にピークホールドすることを可能とするピークホールド回路およびピークホールド方法を提供することを目的とする。

本発明の一態様に係るピークホールド回路は、
一端に正極の電源電圧が入力され、他端から所定の定電流を出力する定電流回路と、
一端が前記定電流回路の出力に接続され、他端に負極の電源電圧が入力され、前記定電流回路が出力する定電流より小さい規定の電流を流す電流生成部と、
一端が前記定電流回路の出力に接続されるスイッチと、
一端が前記スイッチの他端に接続され、他端が接地されているコンデンサと、
第１の入力が前記スイッチの他端と前記コンデンサの一端とに接続され、出力が第２の入力に接続されたオペアンプと、
第１の入力に入力される電圧と、第２の入力に入力されるオペアンプの出力電圧とを比較し、この比較結果に基づいて前記スイッチを制御するコンパレータと、
を備える。

本発明の一態様は、前記ピークホールド回路において、
外部から入力された入力電圧が、所定の電圧未満の場合、前記入力電圧を前記所定の電圧だけマイナス側にシフトさせた電圧を前記コンパレータの前記第１の入力に出力し、前記入力電圧が前記所定の電圧以上の場合、前記入力電圧に応じた電圧を前記コンパレータの前記第１の入力に出力する電圧シフト部を更に備える。

本発明の一態様は、前記ピークホールド回路において、
ドレインに前記正極の電源電圧が入力され、ゲートに第２の基準電位が入力され、ソースが前記スイッチの一端及び前記電流生成部の一端に接続された定電流用ＭＯＳトランジスタを備え、
前記電流生成部が供給する電流の大きさは、前記定電流用ＭＯＳトランジスタが動作状態を維持できる範囲の電流値である。

本発明の一態様は、前記ピークホールド回路において、
前記電流生成部が供給する電流の大きさは、前記定電流用ＭＯＳトランジスタが動作状態を維持できる範囲の電流の下限値である。

本発明の一態様は、前記ピークホールド回路において、
前記定電流回路は、アノードに前記正極の電源電圧が入力され、カソードが前記スイッチの一端及び前記電流生成部の一端に接続された第１の定電流ダイオードである。

本発明の一態様は、前記ピークホールド回路において、
前記電流生成部は、アノードが前記定電流回路の出力に接続され、カソードが接地された第２の定電流ダイオードである。

本発明の一態様は、前記ピークホールド回路において、
前記電圧シフト部は、
一端から前記入力電圧が入力される第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、前記第１の抵抗より抵抗値が小さい第２の抵抗と、
前記コンパレータの第１の入力の電圧が前記オペアンプの出力電圧未満の場合、前記第２の抵抗の他端に負の基準電位が入力されるように制御し、前記コンパレータの第１の入力の電圧が前記オペアンプの出力電圧以上の場合、前記第２の抵抗の他端に負の基準電位が入力されないように制御する切替部と、
を備える。

本発明の一態様は、前記ピークホールド回路において、
前記切替部は、前記コンパレータの出力電圧を反転して出力するインバータと、ゲートが前記インバータの出力に接続され、ソースに前記負の基準電位が入力され、ドレインが前記第２の抵抗の他端に接続されたシフト用ＭＯＳトランジスタと、を備える。

本発明の一態様は、前記ピークホールド回路において、
ドレインが前記コンデンサの一端と前記オペアンプの第１の入力とに接続され、ソースが接地され、ゲートに供給されるリセット信号に応じて制御されるスルー用ＭＯＳトランジスタを更に備える。

本発明の一態様は、前記ピークホールド回路において、
前記スイッチは、前記コンパレータの第１の入力に入力される電圧が前記オペアンプの出力以上の場合、前記コンデンサの一端と前記定電流回路の出力との間を導通させる。

本発明の一態様に係るピークホールド方法は、
一端に正極の電源電圧が入力され、他端から所定の定電流を出力する定電流回路と、一端が前記定電流回路の出力に接続され、他端に負極の電源電圧が入力され、前記定電流回路が出力する定電流より小さい規定の電流を流す電流生成部と、一端が前記定電流回路の出力に接続されるスイッチと、一端が前記スイッチの他端に接続され、他端が接地されているコンデンサと、第１の入力が前記スイッチの他端と前記コンデンサの一端とに接続され、出力が第２の入力に接続されたオペアンプと、第１の入力に電圧が入力され第２の入力が前記オペアンプの出力に接続されたコンパレータと、を備えるピークホールド回路が実行するピークホールド方法であって、
前記コンパレータが、前記コンパレータの第１の入力に入力される電圧と、前記コンパレータの第２の入力に入力されるオペアンプの出力電圧とを比較し、この比較結果に基づいて前記スイッチを制御するステップと、
前記オペアンプが、このオペアンプの第１の入力の電圧に応じた電圧を出力するステップと、
を有する。

したがって、本発明に係るピークホールド回路は、定電流回路は動作状態を維持するので定電流回路が飽和状態になることを防ぐことができる。そのため、定電流回路ＣＣＣは、スイッチがオン状態になった時からコンデンサの充電を即座に開始することができる。これにより、オペアンプの出力は、入力電圧に即座に追従することができる。その結果、ピークホールド回路は、高速応答の信号を高精度にピークホールドすることができる。

さらに、本発明に係るピークホールド方法は、定電流回路は動作状態を維持するので定電流回路が飽和状態になることを防ぐことができる。そのため、定電流回路ＣＣＣは、スイッチがオン状態になった時からコンデンサの充電を即座に開始することができる。これにより、オペアンプの出力は、入力電圧に即座に追従することができる。その結果、ピークホールド回路は、高速応答の信号を高精度にピークホールドすることができる。

図１は、本実施形態に係るピークホールド回路１の構成の一例を示す図である。 図２は、本実施形態に係るピークホールド回路１の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの波形の一例である。 図３は、本実施形態に係る電圧シフト部ＶＳＦＴの構成の一例を示す図である。 図４は、本実施形態に係る定電流回路ＣＣＣの他の構成例を示す図である。 図５は、本実施形態に係る電流生成部ＣＧの他の構成例を示す図である。 図６は、比較例におけるピークホールド回路１００の構成の一例を示す図である。

＜比較例＞
図６に示すように、比較例におけるピークホールド回路１００は、一端に正極の電源電圧が入力された定電流回路ＣＣＣと、ドレインが定電流回路ＣＣＣの他端に接続されたスイッチＳＷとを備える。ピークホールド回路１００は、更に、一端がスイッチＳＷのソースと接続されたコンデンサＣと、コンデンサＣの一端に接続された抵抗Ｒ１と、ドレインが抵抗Ｒ１の他端に接続されソースが接地に接続されゲートにリセット信号ＳＲが入力されるＮＭＯＳトランジスタＱ１とを備える。

ピークホールド回路１００は、更に、第１の入力（非反転入力端子）が抵抗Ｒ１の一端に接続され出力が第２の入力（反転入力端子）に接続されたオペアンプＡＭＰと、第１の入力（非反転入力端子）に入力電圧Ｖｉｎが入力され第２の入力（反転入力端子）にオペアンプＡＭＰの出力が接続され出力がスイッチＳＷのコントローラＣｎｔに接続されたコンパレータＣＭＰと、を備える。

ここで、スイッチＳＷが制御されて定電流回路ＣＣＣによるコンデンサＣの充電を開始する際、定電流回路ＣＣＣがオフのため飽和状態にある。この飽和状態から動作状態に回復するまでに時間を要するので、充電動作の開始時刻から実際にコンデンサに充電を開始するまでにタイムラグが生じる。このため、比較例におけるピークホールド回路１００は、出力が入力に追従するまでにタイムラグが生じてしまい、高速応答の信号を高精度にピークホールドすることができないという問題があった。

＜本実施形態＞
そこで、以下では、高速応答の信号を高精度にピークホールドすることを可能とする本実施形態に係るピークホールド回路およびピークホールド方法について説明する。以下、本発明に係る実施形態について図面に基づいて説明する。

図１に示すように、本発明の一態様である実施形態に係るピークホールド回路１は、一端に正極の電源電圧Ｖ_Ｐが入力され、他端から所定の定電流を出力する定電流回路ＣＣＣと、一端が定電流回路ＣＣＣの出力に接続され、他端に負極の電源電圧Ｖ_Ｎが入力され、定電流回路ＣＣＣが出力する定電流より小さい規定の電流を流す電流生成部ＣＧとを備える。本実施形態では、負極の電源電圧Ｖ_Ｎは、一例として０Ｖである。更に、ピークホールド回路１は、一端Ｄが定電流回路ＣＣＣの出力に接続されるスイッチＳＷと、一端がスイッチＳＷの他端Ｓに接続され、他端が接地されているコンデンサＣと、コンデンサＣの一端に接続された抵抗Ｒ１とを備える。

更に、ピークホールド回路１は、ドレインが抵抗Ｒ１の他端に接続されソースが接地されゲートにリセット信号ＳＲが入力されるＮＭＯＳトランジスタ（スルー用ＭＯＳトランジスタともいう）Ｑ１を備える。
更に、ピークホールド回路１は、第１の入力（非反転入力端子）がスイッチＳＷの他端Ｓ、コンデンサＣの一端及び抵抗Ｒ１の一端に接続され出力が第２の入力（反転入力端子）に接続されたオペアンプＡＭＰを備える。

更に、ピークホールド回路１は、入力Ｉに入力電圧Ｖｉｎが入力され、一端に負極の電源電圧Ｖ_Ｎが入力された電圧シフト部ＶＳＦＴを備える。更に、ピークホールド回路１は、第１の入力（非反転入力端子）が電圧シフト部ＶＳＦＴの出力Ｏに接続され、第２の入力（反転入力端子）がオペアンプＡＭＰの出力に接続され出力がスイッチＳＷのコントローラＣｎｔ及びＶＳＦＴのコントローラＣｎｔに接続されたコンパレータＣＭＰを備える。

定電流回路ＣＣＣは、所定の定電流（例えば、数ｍＡ）をスイッチＳＷのドレインへ出力する。本実施形態では、定電流回路ＣＣＣは、一例として、アノードに正極の電源電圧Ｖ_Ｐが入力され、カソードがスイッチＳＷの一端及び電流生成部ＣＧの一端に接続された第１の定電流ダイオードＣＲＤ１である。

電流生成部ＣＧは、定電流回路ＣＣＣが出力する定電流より小さい規定の電流（例えば、１０μＡ）を流す。これにより、定電流回路ＣＣＣに常時、所定の定電流（例えば、数ｍＡ）の電流を流す場合よりも、ピークホールド回路１に常時流れる電流を小さくすることができるので、ピークホールド回路１の消費電力を低減することができる。

また、この規定の電流は、定電流回路ＣＣＣが動作状態を維持できる範囲の電流値である。この規定の電流は、好ましくは、定電流回路ＣＣＣが動作状態を維持できる範囲の電流の下限値である。これにより、定電流回路ＣＣＣが動作状態を維持するので定電流回路が飽和状態になることを防ぐことができるため、スイッチＳＷがオン状態になった時からコンデンサＣの充電を即座に開始することができる。これにより、オペアンプＡＭＰの出力は、入力電圧Ｖｉｎに即座に追従することができる。その結果、本実施形態のピークホールド回路１は、高速応答の信号を高精度にピークホールドすることができる。

本実施形態では、電流生成部ＣＧは、一例として、アノードが定電流回路ＣＣＣの出力に接続され、カソードが接地された第２の定電流ダイオードＣＲＤ２である。

スイッチＳＷのコントローラＣｎｔの電圧がハイレベルのときに、スイッチＳＷはオン状態になり一端Ｄと他端Ｓを導通させる。スイッチＳＷは、一例としてＮＭＯＳトランジスタである。その場合、一端Ｄは、ドレインで、他端Ｓはソースで、コントローラＣｎｔはゲートである。

オペアンプＡＭＰは、オペアンプの第１の入力（非反転入力端子）の電圧に応じた電圧を出力する。本実施形態では、オペアンプＡＭＰは、一例として、ボルテージフォロワであり、オペアンプＡＭＰの非反転入力端子の電圧と同じ電圧を出力電圧Ｖｏｕｔとして出力する。

電圧シフト部ＶＳＦＴは、外部から入力された入力電圧Ｖｉｎが、所定の電圧未満の場合、この入力電圧Ｖｉｎを所定の電圧だけマイナス側にシフトさせた電圧をコンパレータＣＭＰの第１の入力に出力し、この入力電圧Ｖｉｎが所定の電圧以上の場合、この入力電圧Ｖｉｎに応じた電圧をコンパレータＣＭＰの第１の入力に出力する。これにより、入力電圧Ｖｉｎが所定の電圧未満の間、コンパレータＣＭＰの出力がローレベルに維持されて、スイッチＳＷがオフ状態のままに維持され、定電流回路ＣＣＣからコンデンサＣへの充電がないままになるので、オペアンプＡＭＰの出力電圧Ｖｏｕｔを０Ｖのまま安定化させることができる。

コンパレータＣＭＰは、第１の入力（非反転入力端子）に入力される電圧と、第２の入力（反転入力端子）に入力されるオペアンプＡＭＰの出力電圧Ｖｏｕｔとを比較し、この比較結果に基づいてスイッチＳＷを制御する。

例えば、コンパレータＣＭＰは、第１の入力（非反転入力端子）に入力される電圧が第２の入力（反転入力端子）に入力されるオペアンプＡＭＰの出力電圧Ｖｏｕｔ以上の場合、ハイレベルの制御信号ＳｘをスイッチＳＷのコントローラＣｎｔに出力する。これにより、スイッチＳＷは、一端Ｄと他端Ｓを導通させる。

このように、スイッチＳＷは、コンパレータＣＭＰの第１の入力に入力される電圧がオペアンプＡＭＰの出力以上の場合、コンデンサＣの一端と定電流回路ＣＣＣの出力との間を導通させる。

これにより、コンパレータＣＭＰの第１の入力に入力される電圧がオペアンプＡＭＰの出力以上の間、定電流回路ＣＣＣからコンデンサＣに電流が供給され、コンデンサＣが電荷を蓄積することで、コンデンサＣの一端の電圧すなわちオペアンプＡＭＰの第１の入力の電圧が上昇する。

オペアンプＡＭＰは、一例として第１の入力の電圧と同じ電圧を出力する。このため、コンパレータＣＭＰの第１の入力に入力される電圧がオペアンプＡＭＰの出力以上の間、オペアンプＡＭＰの出力電圧Ｖｏｕｔが上昇する。このため、図２に示すように、オペアンプＡＭＰの出力すなわちピークホールド回路１の出力の電圧は、ピークホールド回路１の入力の電圧の上昇に追従して上昇する。

一方、コンパレータＣＭＰは、第１の入力（非反転入力端子）に入力される電圧が第２の入力（反転入力端子）に入力されるオペアンプＡＭＰの出力電圧Ｖｏｕｔ未満の場合、ローレベルの制御信号ＳｘをスイッチＳＷのコントローラＣｎｔに出力する。これにより、スイッチＳＷは、一端Ｄと他端Ｓを非導通にさせる。

このように、スイッチＳＷは、コンパレータＣＭＰの第１の入力に入力される電圧がオペアンプＡＭＰの出力未満の場合、コンデンサＣの一端と定電流回路ＣＣＣの出力との間を非導通にさせる。

これにより、コンパレータＣＭＰの第１の入力に入力される電圧がオペアンプＡＭＰの出力未満の間、定電流回路ＣＣＣからコンデンサＣには電流が供給されないので、コンデンサＣに蓄積される電荷が、それまでに蓄積された電荷量で維持され、コンデンサＣの一端の電圧すなわちオペアンプＡＭＰの第１の入力の電圧が、一定の電圧で維持される。その結果、コンパレータＣＭＰの第１の入力に入力される電圧がオペアンプＡＭＰの出力未満の間、オペアンプＡＭＰの出力の電圧がほぼ一定の電圧で維持される。このため、図２に示すように、オペアンプＡＭＰの出力すなわちピークホールド回路１の出力電圧Ｖｏｕｔは、ピークホールド回路１の入力電圧Ｖｉｎが下降しても、一定の電圧を維持する。

ＮＭＯＳトランジスタＱ１は、ドレインが抵抗Ｒ１を介してコンデンサＣ１の一端とオペアンプＡＭＰの第１の入力とに接続され、ソースが接地され、ゲートに供給されるリセット信号ＳＲに応じて制御される。

ピークホールド回路１が入力電圧Ｖｉｎのピークに応じた電圧を出力する場合、リセット信号ＳＲがローレベルである。この場合、ＮＭＯＳトランジスタＱ１は、オフ状態であり、コンデンサＣに電荷が蓄積される。これにより、オペアンプＡＭＰの非反転入力端子の電圧は、コンデンサＣに電荷が蓄積されるほどオペアンプＡＭＰの非反転入力端子の電圧は大きくなる。その結果、オペアンプＡＭＰの出力電圧ＶｏｕｔはコンデンサＣに電荷が蓄積されるほどオペアンプＡＭＰの出力電圧Ｖｏｕｔは大きくなる。

一方、ピークホールド回路１の出力をリセットする場合、リセット信号ＳＲがハイレベルである。この場合、ＮＭＯＳトランジスタＱ１は、オン状態であり、コンデンサＣに蓄積された電荷がＮＭＯＳトランジスタＱ１のドレインとソース間を介して放電される。これにより、オペアンプＡＭＰの非反転入力端子の電圧は０Ｖとなるので、オペアンプＡＭＰの出力電圧Ｖｏｕｔは０Ｖとなる。

続いて、電圧シフト部ＶＳＦＴの回路構成について説明する。図３に示すように、電圧シフト部ＶＳＦＴは、一端から上記入力電圧Ｖｉｎが入力される第１の抵抗Ｒ_ＩＮと、一端が第１の抵抗Ｒ_ＩＮの他端に接続された第２の抵抗Ｒ_ＯＦＦとを備える。更に、電圧シフト部ＶＳＦＴは、第１端が第２の抵抗Ｒ_ＯＦＦに接続され第２端がコンパレータＣＭＰの出力に接続された切替部ＳＰと、負極が切替部ＳＰの第３端に接続され正極が接地された基準電圧源Ｖ_ＧＮを備える。

第２の抵抗Ｒ_ＯＦＦは、第１の抵抗Ｒ_ＩＮより抵抗値が小さい。第２の抵抗Ｒ_ＯＦＦと第１の抵抗Ｒ_ＩＮの抵抗値の比率は、負の基準電位（−Ｖｏｆｆｓｅｔ）の分圧比に応じて予め決められている。例えば、負の基準電位（−Ｖｏｆｆｓｅｔ）が−１Ｖの場合、一例として第１の抵抗Ｒ_ＩＮは１００ｋΩで、第２の抵抗Ｒ_ＩＮは１００Ωである。これにより、負の基準電位（−Ｖｏｆｆｓｅｔ）が約１０００分の１に分圧されることで、コンパレータＣＭＰの非反転入力端子に、約−１ｍＶのオフセット電圧がかかる。

切替部ＳＰは、コンパレータＣＭＰの第１の入力の電圧がオペアンプＡＭＰの出力電圧Ｖｏｕｔ未満の場合、第２の抵抗Ｒ_ＯＦＦの他端に負の基準電位（−Ｖｏｆｆｓｅｔ）が入力されるように制御し、コンパレータＣＭＰの第１の入力の電圧がオペアンプＡＭＰの出力電圧Ｖｏｕｔ以上の場合、第２の抵抗Ｒ_ＯＦＦの他端に負の基準電位（−Ｖｏｆｆｓｅｔ）が入力されないように制御する。

ここで、切替部ＳＰは、一例として、コンパレータＣＭＰの出力に接続され、コンパレータＣＭＰが出力する制御信号Ｓｘを反転して出力するインバータＩＮＶと、ゲートがインバータＩＮＶの出力に接続され、ソースが基準電圧源Ｖ_ＧＮの負極に接続され、ドレインが第２の抵抗Ｒ_ＯＦＦの他端に接続されたＮＭＯＳトランジスタ（シフト用ＭＯＳトランジスタともいう）Ｑ２とを備える。

入力電圧Ｖｉｎが上述した上述したオフセット電圧の絶対値未満の場合、コンパレータＣＭＰが出力する制御信号Ｓｘはローレベルであり、インバータＩＮＶが出力する信号は、ハイレベルである。これにより、ＮＭＯＳトランジスタＱ２はオン状態となり、コンパレータＣＭＰの非反転入力端子に負のオフセット電圧がかかる。

一方、入力電圧Ｖｉｎが上述した上述したオフセット電圧の絶対値以上の場合、コンパレータＣＭＰが出力する制御信号Ｓｘハイレベルであり、インバータＩＮＶが出力する信号は、ローレベルである。これにより、ＮＭＯＳトランジスタＱ２はオフ状態となり、コンパレータＣＭＰの非反転入力端子に負のオフセット電圧がかからなくなる。

従って、入力電圧Ｖｉｎが上述したオフセット電圧の絶対値以上になるまでは、コンパレータＣＭＰの出力がローレベルに維持される。このため、スイッチがオフ状態のままに維持され、定電流回路ＣＣＣからコンデンサＣへの充電がないままになるので、オペアンプＡＭＰの出力電圧Ｖｏｕｔを０Ｖのまま安定化させることができる。

以上のように、本発明の一態様に係るピークホールド回路１は、所定の定電流を出力する定電流回路ＣＣＣと、一端が定電流回路ＣＣＣの出力に接続され、他端が接地され、定電流回路ＣＣＣが出力する定電流より小さい規定の電流を流す電流生成部ＣＧと、一端が定電流回路ＣＣＣの出力に接続されるスイッチと、一端がスイッチＳＷの他端に接続され、他端が接地されているコンデンサＣと、第１の入力がスイッチＳＷの他端とコンデンサＸの一端とに接続され、出力が第２の入力に接続されたオペアンプＡＭＰと、第１の入力に入力される電圧と、第２の入力に入力されるオペアンプＡＭＰの出力電圧Ｖｏｕｔとを比較し、この比較結果に基づいてスイッチＳＷを制御するコンパレータＣＭＰと、を備える。

これにより、定電流回路ＣＣＣが動作状態を維持するので定電流回路ＣＣＣが飽和状態になることを防ぐことができる。そのため定電流回路ＣＣＣは、スイッチがオン状態になった時からコンデンサの充電を即座に開始することができる。これにより、オペアンプＡＭＰの出力は、入力電圧Ｖｉｎに即座に追従することができる。その結果、ピークホールド回路１は、高速応答の信号を高精度にピークホールドすることができる。

また、本発明の一態様に係るピークホールド回路１は、外部から入力された入力電圧Ｖｉｎが、所定の電圧未満場合、この入力電圧Ｖｉｎをこの所定の電圧だけマイナス側にシフトさせた信号をコンパレータＣＭＰの第１の入力に出力し、この入力電圧Ｖｉｎがこの所定の電圧以上の場合、この入力電圧Ｖｉｎに応じた電圧をコンパレータＣＭＰのこの第１の入力に出力する電圧シフト部ＶＳＦＴを更に備える。

これにより、入力電圧Ｖｉｎが所定の電圧を超えるまでは、コンパレータの出力がローレベルに維持される。このためスイッチがオフ状態のままに維持され、定電流回路からコンデンサへの充電がないままになるので、オペアンプの出力電圧Ｖｏｕｔを０Ｖのまま安定化させることができる。

なお、本実施形態において、定電流回路ＣＣＣは、第１の定電流ダイオードＣＲＤ１としたが、これに限ったものではない。

例えば図４に示すように、定電流回路ＣＣＣは、ドレインに正極の電源電圧Ｖ_Ｐが入力されたＮＭＯＳトランジスタ（定電流用ＭＯＳトランジスタともいう）Ｑ３を備えてもよい。更に、定電流回路ＣＣＣは、正極がＮＭＯＳトランジスタＱ３のゲートに接続され、負極がスイッチＳＷの一端Ｄ及び電流生成部ＣＧの一端に接続された基準電圧源Ｖ_ＧＮ２を備えてもよい。更に、定電流回路ＣＣＣは、一端がＮＭＯＳトランジスタＱ３のソースに接続され他端がスイッチＳＷの一端Ｄ及び電流生成部ＣＧの一端に接続された抵抗Ｒ２を備えてもよい。

これにより、ＮＭＯＳトランジスタＱ３のゲートに第２の基準電位が入力され、ＮＭＯＳトランジスタＱ３のソースは、抵抗Ｒ２を介して、スイッチＳＷの一端Ｄ及び電流生成部ＣＧの一端に接続される。

その場合、電流生成部ＣＧが供給する電流の大きさは、ＮＭＯＳトランジスタＱ３が動作状態を維持できる範囲の電流値である。好ましくは、電流生成部ＣＧが供給する電流の大きさは、ＮＭＯＳトランジスタＱ３が動作状態を維持できる範囲の電流の下限値である。

なお、本実施形態において、電流生成部ＣＧは、第２の定電流ダイオードＣＲＤ２としたが、これに限ったものではない。

例えば図５に示すように、電流生成部ＣＧは、ドレインがスイッチＳＷの一端Ｄ及び定電流回路ＣＣＣの他端に接続されたＮＭＯＳトランジスタ（定電流源用ＭＯＳトランジスタともいう）Ｑ４を備えてもよい。更に、電流生成部ＣＧは、正極がＮＭＯＳトランジスタＱ４のゲートに接続され、負極に負極の電源電圧が入力された基準電圧源Ｖ_ＧＮ３を備えてもよい。更に、電流生成部ＣＧは、一端がＮＭＯＳトランジスタＱ３のソースに接続され他端に負極の電源電圧が入力された抵抗Ｒ３を備えてもよい。

これにより、ＮＭＯＳトランジスタＱ４のゲートに第３の基準電位が入力され、ＮＭＯＳトランジスタＱ３のソースに第４の基準電位が入力される。

また、本発明の一態様に係るピークホールド方法は、一端に正極の電源電圧が入力され、他端から所定の定電流を出力する定電流回路ＣＣＣと、一端が定電流回路ＣＣＣの出力に接続され、他端に負極の電源電圧が入力され、定電流回路ＣＣＣが出力する定電流より小さい規定の電流を流す電流生成部ＣＧと、を備える。更に、ピークホールド回路は、一端が定電流回路ＣＣＣの出力に接続されるスイッチＳＷと、一端が前記スイッチの他端に接続され、他端が接地されているコンデンサＣと、を備える。更に、ピークホールド回路は、第１の入力がスイッチＳＷの他端とコンデンサＣの一端とに接続され、出力が第２の入力に接続されたオペアンプＡＭＰと、第１の入力に電圧が入力され第２の入力がオペアンプＡＭＰの出力に接続されたコンパレータＣＭＰと、を備えるピークホールド回路が実行するピークホールド方法であって、以下の手順を有する。

（第１のステップ）まず、コンパレータＣＭＰが、コンパレータＣＭＰの第１の入力に入力される電圧と、コンパレータＣＭＰの第２の入力に入力されるオペアンプの出力電圧Ｖｏｕｔとを比較し、この比較結果に基づいてスイッチＳＷを制御する。

（第２のステップ）第１のステップと並行して、または第１のステップの後に、オペアンプＡＭＰが、オペアンプＡＭＰの第１の入力の電圧に応じた電圧を出力する。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１、１００ ピークホールド回路
ＶＳＦＴ 電圧シフト部
ＣＭＰ コンパレータ
ＳＷ スイッチ
ＣＣＣ 定電流回路
ＣＧ 電流生成部
ＣＲＤ１ 第１の定電流ダイオード
ＣＲＤ２ 第２の定電流ダイオード
Ｃ コンデンサ
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｑ１、Ｑ２、Ｑ３、Ｑ４ ＮＭＯＳトランジスタ
ＡＭＰ オペアンプ
Ｒ_ＩＮ 第１の抵抗
Ｒ_ＯＦＦ 第２の抵抗
ＳＰ 切替部
ＩＮＶ インバータ
Ｖ_ＧＮ、Ｖ_ＧＮ２、Ｖ_ＧＮ３ 基準電圧源

Claims (11)

1. 一端に正極の電源電圧が入力され、他端から所定の定電流を出力する定電流回路と、
   一端が前記定電流回路の出力に接続され、他端に負極の電源電圧が入力され、前記定電流回路が出力する定電流より小さい規定の電流を流す電流生成部と、
   一端が前記定電流回路の出力に接続されるスイッチと、
   一端が前記スイッチの他端に接続され、他端が接地されているコンデンサと、
   第１の入力が前記スイッチの他端と前記コンデンサの一端とに接続され、出力が第２の入力に接続されたオペアンプと、
   第１の入力に入力される電圧と、第２の入力に入力されるオペアンプの出力電圧とを比較し、この比較結果に基づいて前記スイッチを制御するコンパレータと、
   を備えるピークホールド回路。
2. 外部から入力された入力電圧が、所定の電圧未満の場合、前記入力電圧を前記所定の電圧だけマイナス側にシフトさせた電圧を前記コンパレータの前記第１の入力に出力し、前記入力電圧が前記所定の電圧以上の場合、前記入力電圧に応じた電圧を前記コンパレータの前記第１の入力に出力する電圧シフト部を更に備える
   請求項１に記載のピークホールド回路。
3. 前記定電流回路は、
   ドレインに前記正極の電源電圧が入力され、ゲートに第２の基準電位が入力され、ソースが前記スイッチの一端及び前記電流生成部の一端に接続された定電流用ＭＯＳトランジスタを備え、
   前記電流生成部が供給する電流の大きさは、前記定電流用ＭＯＳトランジスタが動作状態を維持できる範囲の電流値である
   請求項１または２に記載のピークホールド回路。
4. 前記電流生成部が供給する電流の大きさは、前記定電流用ＭＯＳトランジスタが動作状態を維持できる範囲の電流の下限値である
   請求項３に記載のピークホールド回路。
5. 前記定電流回路は、アノードに前記正極の電源電圧が入力され、カソードが前記スイッチの一端及び前記電流生成部の一端に接続された第１の定電流ダイオードである
   請求項１または２に記載のピークホールド回路。
6. 前記電流生成部は、アノードが前記定電流回路の出力に接続され、カソードが接地された第２の定電流ダイオードである
   を備える請求項１から５のいずれか一項に記載のピークホールド回路。
7. 前記電圧シフト部は、
   一端から前記入力電圧が入力される第１の抵抗と、
   一端が前記第１の抵抗の他端に接続され、前記第１の抵抗より抵抗値が小さい第２の抵抗と、
   前記コンパレータの第１の入力の電圧が前記オペアンプの出力電圧未満の場合、前記第２の抵抗の他端に負の基準電位が入力されるように制御し、前記コンパレータの第１の入力の電圧が前記オペアンプの出力電圧以上の場合、前記第２の抵抗の他端に負の基準電位が入力されないように制御する切替部と、
   を備える請求項２に記載のピークホールド回路。
8. 前記切替部は、前記コンパレータの出力電圧を反転して出力するインバータと、ゲートが前記インバータの出力に接続され、ソースに前記負の基準電位が入力され、ドレインが前記第２の抵抗の他端に接続されたシフト用ＭＯＳトランジスタと、を備える
   請求項７に記載のピークホールド回路。
9. ドレインが前記コンデンサの一端と前記オペアンプの第１の入力とに接続され、ソースが接地され、ゲートに供給されるリセット信号に応じて制御されるスルー用ＭＯＳトランジスタを更に備える
   請求項１から８のいずれか一項に記載のピークホールド回路。
10. 前記スイッチは、前記コンパレータの第１の入力に入力される電圧が前記オペアンプの出力以上の場合、前記コンデンサの一端と前記定電流回路の出力との間を導通させる
    請求項１から９のいずれか一項に記載のピークホールド回路。
11. 一端に正極の電源電圧が入力され、他端から所定の定電流を出力する定電流回路と、一端が前記定電流回路の出力に接続され、他端に負極の電源電圧が入力され、前記定電流回路が出力する定電流より小さい規定の電流を流す電流生成部と、一端が前記定電流回路の出力に接続されるスイッチと、一端が前記スイッチの他端に接続され、他端が接地されているコンデンサと、第１の入力が前記スイッチの他端と前記コンデンサの一端とに接続され、出力が第２の入力に接続されたオペアンプと、第１の入力に電圧が入力され第２の入力が前記オペアンプの出力に接続されたコンパレータと、を備えるピークホールド回路が実行するピークホールド方法であって、
    前記コンパレータが、前記コンパレータの第１の入力に入力される電圧と、前記コンパレータの第２の入力に入力されるオペアンプの出力電圧とを比較し、この比較結果に基づいて前記スイッチを制御するステップと、
    前記オペアンプが、前記オペアンプの第１の入力の電圧に応じた電圧を出力するステップと、
    を有するピークホールド方法。

Images