KR101701613B1 - 게이트 전위 제어 회로 - Google Patents

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마사키 와세쿠라
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도요타 지도샤（주）
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Abstract

게이트 전위 제어 회로 (10a ; 10b) 는 구동용 스위칭 소자 (12), 제 1 게이트 전위 공급부 (60a), 제 1 스위칭 소자 (22), 제 1 저항 (24) 및 제 1 오피 앰프 (32a) 를 구비한다. 상기 제 1 오피 앰프는 상기 제 1 스위칭 소자의 게이트 (22c) 에 접속된 출력과, 제 1 참조 전위가 입력되는 반전 입력과, 상기 제 1 저항의 상기 제 1 게이트 전위 공급부측의 단자 (24a) 의 전위에서 상기 제 1 저항의 상기 구동용 스위칭 소자측의 단자 (24b) 의 전위를 감산한 전위차에 기초하는 제 1 값과 상기 제 1 스위칭 소자의 상기 구동용 스위칭 소자측의 단자 (22a) 의 전위에 기초하는 제 2 값 중, 상기 제 1 게이트 전위 공급부의 전위에 가까운 쪽의 값이 입력되는 비반전 입력을 구비한다.

Description

게이트 전위 제어 회로{GATE POTENTIAL CONTROL CIRCUIT}
본 발명은 스위칭 소자의 게이트의 전위를 제어하는 회로에 관한 것이다.
국제공개 WO2012/014314 에는 IGBT 의 게이트의 전위를 제어하는 회로가 개시되어 있다. 이 회로는 IGBT 의 게이트와 구동 전원 사이에 직렬로 접속된 pMOS 와 저항을 갖고 있다. pMOS 의 게이트에는 오피 앰프 (operational amplifier) 가 접속되어 있다. 오피 앰프에 의해서 pMOS 의 드레인 전압이 일정해지도록 pMOS 가 제어된다. 이로써 IGBT 의 게이트의 전위가 소정치까지 상승한다.
국제공개 WO2012/014314 의 기술에서는 IGBT 의 게이트 전위의 상승 속도가 오피 앰프의 스루레이트에 의해서 정해진다. 오피 앰프의 스루레이트의 편차가 크기 때문에, 국제공개 WO2012/014314 의 게이트 전위 제어 회로에서는 IGBT 의 게이트 전위의 상승 속도에 편차가 발생된다.
본 발명은 오피 앰프의 스루레이트에 의한 영향을 억제하면서, 오피 앰프에 의해서 스위칭 소자의 게이트 전위를 제어할 수 있는 게이트 전위 제어 회로를 제공한다.
본 발명의 제 1 양태인 게이트 전위 제어 회로는, 구동용 스위칭 소자와, 제 1 게이트 전위 공급부와, 제 1 스위칭 소자와, 제 1 저항과, 제 1 오피 앰프를 구비한다. 상기 제 1 스위칭 소자 및 상기 제 1 저항은, 상기 구동용 스위칭 소자의 게이트와 상기 제 1 게이트 전위 공급부 사이에 직렬로 접속된다. 상기 제 1 오피 앰프는, 상기 제 1 스위칭 소자의 게이트에 접속된 출력과, 제 1 참조 전위가 입력되는 반전 입력과, 상기 제 1 저항의 상기 제 1 게이트 전위 공급부측의 단자의 전위에서 상기 제 1 저항의 상기 구동용 스위칭 소자측의 단자의 전위를 감산한 전위차에 기초하는 제 1 값과 상기 제 1 스위칭 소자의 상기 구동용 스위칭 소자측의 단자의 전위에 기초하는 제 2 값 중, 상기 제 1 게이트 전위 공급부의 전위에 가까운 쪽의 값이 입력되는 비반전 입력을 구비한다.
본 발명의 제 1 양태에 의하면, 오피 앰프에 의해서 구동용 스위칭 소자의 게이트 전위의 변화 속도를 정확하게 제어할 수 있다.
또, 본 발명의 제 2 양태인 게이트 전위 제어 회로는, 구동용 스위칭 소자와, 제 1 게이트 전위 공급부와, 제 1 스위칭 소자와, 제 1 저항과, 제 1 오피 앰프를 갖는다. 상기 제 1 스위칭 소자는, 상기 구동용 스위칭 소자의 게이트와 상기 제 1 게이트 전위 공급부 사이에 접속된다. 상기 제 1 저항은, 상기 구동용 스위칭 소자와 상기 제 1 스위칭 소자 사이에 접속된다. 상기 제 1 오피 앰프는, 상기 제 1 스위칭 소자의 게이트에 접속된 출력과, 상기 제 1 스위칭 소자의 상기 구동용 스위칭 소자측의 단자의 전위가 입력되는 비반전 입력과, 상기 제 1 저항의 상기 구동용 스위칭 소자측의 단자의 전위와 제 3 참조 전위를 가산한 제 1 전위와 제 4 참조 전위 중 상기 제 1 게이트 전위 공급부의 전위로부터 먼 쪽의 전위가 입력되는 반전 입력을 갖는다.
본 발명의 제 2 양태에 의하면, 오피 앰프에 의해서 구동용 스위칭 소자의 게이트 전위의 변화 속도를 정확하게 제어할 수 있다.
본 발명의 제 3 양태의 게이트 전위 제어 회로는, 구동용 스위칭 소자와, 제 1 게이트 전위 공급부와, 제 1 스위칭 소자와, 제 1 저항 및 제 1 오피 앰프를 구비한다. 상기 제 1 스위칭 소자 및 상기 제 1 저항은, 상기 구동용 스위칭 소자의 게이트와 상기 제 1 게이트 전위 공급부 사이에 직렬로 접속된다. 상기 제 1 오피 앰프는, 상기 제 1 스위칭 소자의 게이트에 접속된 출력을 구비하고, 상기 제 1 저항의 양단의 전위차의 절대값이 제 7 참조 전위 이하로 되고, 또한, 상기 제 1 스위칭 소자의 상기 구동용 스위칭 소자측의 단자의 전위가 제 8 참조 전위까지 변화되도록, 상기 제 1 스위칭 소자의 상기 게이트의 전위를 제어하도록 구성된다.
본 발명의 제 3 양태에 의하면, 오피 앰프에 의해서 구동용 스위칭 소자의 게이트 전위의 변화 속도를 정확하게 제어할 수 있다.
본 발명의 예시적인 실시형태들의 특징들, 이익들 및 기술적 산업적 의의가, 동일한 참조번호들이 동일한 구성요소를 지정하는 첨부하는 도면들을 참조하여 하기 설명될 것이다.
도 1 은 본 발명의 실시예 1 의 게이트 전위 제어 회로 (10a) 의 회로도.
도 2 는 본 발명의 실시예 1 에서 IGBT 를 온시킬 때의 전압의 변화를 나타내는 그래프.
도 3 은 본 발명의 실시예 2 의 게이트 전위 제어 회로 (10b) 의 회로도.
도 4 는 본 발명의 실시예 2 에서 IGBT 를 온시킬 때의 전압의 변화를 나타내는 그래프.
도 5 는 본 발명의 실시예 2 에서 IGBT 를 오프시킬 때의 전압의 변화를 나타내는 그래프.
도 6 은 본 발명의 실시예의 변형예를 나타내는 회로도.
도 7 은 본 발명의 실시예의 변형예를 나타내는 회로도.
도 8 은 본 발명의 실시예의 변형예를 나타내는 회로도.
도 9 는 본 발명의 실시예 3 의 게이트 전위 제어 회로 (10c) 의 회로도.
도 10 은 본 발명의 실시예 3 에서 IGBT 를 온시킬 때의 전압의 변화를 나타내는 그래프.
도 11 은 본 발명의 실시예 4 의 게이트 전위 제어 회로 (10d) 의 회로도.
도 12 는 본 발명의 실시예 4 에서 IGBT 를 온시킬 때의 전압의 변화를 나타내는 그래프.
도 13 은 본 발명의 실시예 4 에서 IGBT 를 오프시킬 때의 전압의 변화를 나타내는 그래프.
도 1 에 나타내는 실시예 1 의 게이트 전위 제어 회로 (10a) 는 IGBT (12) 의 게이트 (12a) 의 전위를 제어한다. IGBT (12) 는 인버터나 DC-DC 컨버터 등에 사용되는 전류 제어용의 스위칭 소자이다. 또한, 본 실시예에서는 구동용 스위칭 소자로서 IGBT 를 사용하지만, 다른 실시예에서는 구동용 스위칭 소자로서 다른 스위칭 소자 (예를 들어, MOS 등) 를 사용해도 된다. 게이트 전위 제어 회로 (10a) 는 게이트 충전 회로 (20) 와, 게이트 방전 회로 (40) 와, 절연 전원 (60) 과, 제어 장치 (70) 를 갖고 있다.
절연 전원 (60) 은 출력 단자 (60a) 에 전위 Vout 를 출력한다. 전위 Vout 는 게이트 전위 제어 회로 (10a) 중에서 가장 높은 전위이다.
게이트 충전 회로 (20) 는 IGBT (12) 의 게이트 (12a) 에 전하를 공급함으로써 IGBT (12) 를 온시키기 위한 회로이다. 게이트 충전 회로 (20) 는 pMOS (22) 와, 제 1 저항 (24) 과, 감산기 (26) 와, 증폭기 (28) 와, 제 1 참조 전원 (30) 과, 제 1 오피 앰프 IC (32) 와, 스위치 (34) 를 갖고 있다.
pMOS (22) 와 제 1 저항 (24) 은 IGBT (12) 의 게이트 (12a) 와 절연 전원 (60) 의 출력 단자 (60a) 사이에 직렬로 접속되어 있다. pMOS (22) 는 제 1 저항 (24) 보다 절연 전원 (60) 측에 접속되어 있다. pMOS (22) 의 소스 (22b) 는 절연 전원 (60) 의 출력 단자 (60a) 에 접속되어 있다. pMOS (22) 의 드레인 (22a) 은 제 1 저항 (24) 의 단자 (24a) 에 접속되어 있다. 제 1 저항 (24) 의 단자 (24b) 는 IGBT (12) 의 게이트 (12a) 에 접속되어 있다. 또한, 도 1 에 나타내는 전위 Va 는 제 1 저항 (24) 의 단자 (24a) 의 전위이며, pMOS (22) 의 드레인 (22a) 의 전위와 동등하다. 또, 도 1 에 나타내는 전위 Vb 는 제 1 저항 (24) 의 단자 (24b) 의 전위이며, IGBT (12) 의 게이트 (12a) 의 전위와 동등하다.
감산기 (26) 의 플러스 단자는 제 1 저항 (24) 의 단자 (24a) 에 접속되어 있다. 감산기 (26) 의 마이너스 단자는 제 1 저항 (24) 의 단자 (24b) 에 접속되어 있다. 감산기 (26) 의 출력 단자는 증폭기 (28) 에 접속되어 있다. 감산기 (26) 는 단자 (24a) 의 전위 Va 에서 단자 (24b) 의 전위 Vb 를 감산한 전위 (Va - Vb) (즉, 제 1 저항 (24) 의 양단의 전위차) 를 출력 단자에 출력한다.
증폭기 (28) 의 입력 단자는 감산기 (26) 의 출력 단자에 접속되어 있다. 증폭기 (28) 의 출력 단자는 제 1 오피 앰프 IC (32) 에 접속되어 있다. 증폭기 (28) 는 감산기 (26) 의 출력 전위 Va - Vb 를 A 배한 전위를 출력한다. 또한, A 는 1 보다 큰 정수 (定數) 이다. 증폭기 (28) 의 출력 전위 A(Va - Vb) 는 제 1 오피 앰프 IC (32) 에 입력된다.
제 1 참조 전원 (30) 의 정극은 제 1 오피 앰프 IC (32) 에 접속되어 있다. 제 1 참조 전원 (30) 의 부극은 그라운드에 접속되어 있다. 제 1 참조 전원 (30) 은 제 1 참조 전위 Vref1 을 출력한다.
제 1 오피 앰프 IC (32) 는 제 1 오피 앰프 (32a) 와 제 1 선택기 (32b) 를 갖는 IC 이다. 제 1 선택기 (32b) 에는 제 1 저항 (24) 의 단자 (24a) 의 전위 Va 와 증폭기 (28) 의 출력 전위 A(Va - Vb) 가 입력된다. 제 1 선택기 (32b) 는 전위 Va 와 전위 A(Va - Vb) 중 높은 쪽의 전위를 출력한다.
제 1 오피 앰프 (32a) 의 비반전 입력에는 제 1 선택기 (32b) 의 출력 전위 (즉, 전위 Va 와 전위 A(Va - Vb) 중 높은 쪽의 전위) 가 입력된다. 제 1 오피 앰프 (32a) 의 반전 입력에는 제 1 참조 전위 Vref1 이 입력된다. 제 1 오피 앰프 (32a) 의 출력은 pMOS (22) 의 게이트 (22c) 에 접속되어 있다. 제 1 오피 앰프 (32a) 는 비반전 입력의 전위가 반전 입력의 전위보다 높을 때에는 플러스의 전위를 출력하고, 반전 입력의 전위가 비반전 입력의 전위보다 높을 때에는 마이너스의 전위를 출력한다. 이로써, 제 1 오피 앰프 (32a) 는 비반전 입력에 입력되는 전위와 반전 입력에 입력되는 전위가 일치하도록 pMOS (22) 의 게이트 (22c) 의 전위를 제어한다.
스위치 (34) 는 pMOS (22) 의 소스 (22b) 와 게이트 (22c) 사이에 접속되어 있다. 스위치 (34) 는 소스 (22b) 와 게이트 (22c) 사이를 도통 상태와 차단 상태로 전환한다. 스위치 (34) 는 제어 장치 (70) 로부터의 신호에 의해서 제어된다.
게이트 방전 회로 (40) 는 제 2 저항 (44) 과 nMOS (42) 를 갖고 있다. 제 2 저항 (44) 과 nMOS (42) 는 IGBT (12) 의 게이트 (12a) 와 그라운드 (80) 사이에 직렬로 접속되어 있다. nMOS (42) 는 제 2 저항 (44) 보다 그라운드 (80) 측에 접속되어 있다. nMOS (42) 의 소스 (42b) 는 그라운드 (80) 에 접속되어 있다. nMOS (42) 의 드레인 (42a) 은 제 2 저항 (44) 의 단자 (44a) 에 접속되어 있다. nMOS (42) 의 게이트 (42c) 는 제어 장치 (70) 에 접속되어 있다. nMOS (42) 는 제어 장치 (70) 로부터의 신호에 따라서 스위칭한다. 제 2 저항 (44) 의 단자 (44b) 는 IGBT (12) 의 게이트 (12a) 에 접속되어 있다.
제어 장치 (70) 는 스위치 (34) 와 nMOS (42) 를 제어한다.
다음으로, 게이트 전위 제어 회로 (10a) 의 동작에 대해서 설명한다. 도 2 는 IGBT (12) 가 오프 상태 (도 2 의 기간 T0) 로부터 온 상태 (도 2 의 기간 T6) 로 전환될 때에 있어서의 전위 Va, Vb 및 전위차 Va - Vb 의 변화를 나타내고 있다. IGBT (12) 가 오프되어 있는 상태 (즉, 기간 T0) 에서는 nMOS (42) 가 온되어 있고, 스위치 (34) 는 온되어 있다 (즉, pMOS (22) 는 오프되어 있다). 이 때문에, IGBT (12) 의 게이트 (12a) 에는 그라운드 전위 (0 V) 가 인가되어 있다. 따라서, 전위 Va, Vb 는 모두 0 V 로 되어 있다.
제어 장치 (70) 는 도 2 의 시각 t1 에 있어서, nMOS (42) 를 오프시킴과 함께, 스위치 (34) 를 오프시킨다. 스위치 (34) 가 오프되면, pMOS (22) 의 게이트 (22c) 의 전위는 제 1 오피 앰프 (32a) 에 의해서 제어되게 된다. 시각 t1 에서는, 전위 Va 와 전위 A(Va - Vb) 가 모두 대략 0 V (그라운드 전위) 이기 때문에 제 1 선택기 (32b) 는 대략 0 V 를 출력한다. 따라서, 제 1 오피 앰프 (32a) 의 비반전 입력에는 대략 0 V 가 입력된다. 반전 입력 Vref1 이 비반전 입력 0 V 보다 높기 때문에, 제 1 오피 앰프 (32a) 는 출력 (즉, pMOS (22) 의 게이트 (22c) 의 전위를 저하시킨다. 이로써, pMOS (22) 가 온되고, 절연 전원 (60) 으로부터 pMOS (22) 와 제 1 저항 (24) 을 경유하여 IGBT (12) 의 게이트 (12a) 를 향하여 게이트 전류가 흐른다. 시각 t1 에서 pMOS (22) 가 온되면, 그 후의 기간 T1 에서 게이트 전류가 증가되기 때문에 전위차 Va - Vb 가 증가한다. 또, 게이트 전류가 흐름에 따라서 게이트 (12a) 에 전하가 축적되기 때문에 게이트 (12a) 의 전위가 서서히 상승한다. 이 때문에, 기간 T1 에서는 전위 Va, Vb 가 상승한다. 또, 기간 T1 에서는 비반전 입력에 입력되는 전위가 낮기 때문에, 제 1 오피 앰프 (32a) 는 출력 전위 (즉, 게이트 (22c) 의 전위) 를 그 스루레이트에 따라서 저하시킨다. 이 때문에, 기간 T1 에서는, 전위 Va, Vb 가 상승하는 기울기는 제 1 오피 앰프 (32a) 의 스루레이트에 따른 기울기로 되어 있다. 기간 T1 에 있어서는, 전위 A(Va - Vb) 가 전위 Va 보다 빠르게 상승한다. 따라서, 기간 T1 사이는 전위 A(Va - Vb) 가 제 1 오피 앰프 (32a) 의 비반전 입력에 계속 입력된다.
기간 T1 에서 게이트 전류가 상승하면, 시각 t2 에 있어서 전위차 Va - Vb 가 값 Vref1/A 에 도달한다. 즉, 시각 t2 의 시점에서 A(Va - Vb) = Vref1 이 만족된다. 그러면, 제 1 오피 앰프 (32a) 가 A(Va - Vb) = Vref1 을 유지하도록 게이트 (22c) 의 전위를 제어한다. 따라서, 시각 t2 후의 기간 T2 에서는 전위차 Va - Vb 가 Vref1/A 에서 대략 일정해진다. 즉, 게이트 전류가 대략 일정해진다. 이 때문에, 시각 t2 후의 기간 T2 에서는 일정한 게이트 전류에 따른 기울기로 전위 Va, Vb 가 상승한다. 전위 Va, Vb 는 시각 t3 후의 기간 T3 이 되면 대략 일정한 전위로 추이하게 되는데, 이것은 IGBT (12) 의 미러 용량에 전하가 충전되기 때문이다. 기간 T3 에서도 게이트 전류 (즉, 전위차 Va - Vb) 는 대략 일정하다. 그 후, 시각 t4 가 되면 미러 용량에 대한 전하의 충전이 완료된다. 이 때문에, 시각 t4 후의 기간 T4 에서 다시 전위 Va, Vb 가 상승한다. 기간 T4 에서도 게이트 전류가 대략 일정하기 때문에, 기간 T4 에서는 기간 T2 와 대략 동일한 기울기로 전위 Va, Vb 가 상승한다. 시각 t5 에 있어서 전위 Va 가 제 1 참조 전위 Vref1 에 도달하면, 전위 Va 가 전위 A(Va - Vb) 를 초과하기 때문에, 제 1 선택기 (32b) 가 전위 Va 를 제 1 오피 앰프 (32a) 의 비반전 입력에 입력한다. 그러면, 제 1 오피 앰프 (32a) 는 전위 Va 를 제 1 참조 전위 Vref1 에 유지하도록 게이트 (22c) 의 전위를 제어한다. 이로써, 게이트 전류가 감소되어 전위차 Va - Vb 가 저하된다. 이와 같이, 전위차 Va - Vb 가 저하되기 때문에, 시각 t5 후의 기간 T5 에서는 제 1 오피 앰프 (32a) 의 비반전 입력에 전위 Va 가 계속 입력된다. 이 때문에, 기간 T5 에서는 전위 Va 가 제 1 참조 전위 Vref1 과 일치하도록 pMOS (22) 가 제어된다. 따라서, 기간 T5 사이에서 서서히 게이트 전류가 저하되고, 전위 Vb 가 제 1 참조 전위 Vref1 과 일치하는 전위까지 상승한 시각 t6 에서 게이트 전류 (즉, 전위차 Va - Vb) 가 대략 제로로 된다. 그 후에는, 제 1 오피 앰프 (32a) 는 전위 Va, Vb 가 제 1 참조 전위 Vref1 과 일치된 상태를 유지한다. 전위 Vb 는 IGBT (12) 의 게이트 (12a) 의 전위이기 때문에, 전위 Vb 가 제 1 참조 전위 Vref1 로 제어됨으로써 IGBT (12) 가 온된다.
IGBT (12) 를 오프시키는 경우에는, 제어 장치 (70) 에 의해서 스위치 (34) 와 nMOS (42) 가 턴온된다. 스위치 (34) 가 온되면 pMOS (22) 가 오프되고, 게이트 (12a) 로의 전하의 공급이 정지된다. 또, nMOS (42) 가 온되면, 게이트 (12a) 로부터 그라운드 (80) 로 전하가 배출되고, 게이트 (12a) 의 전위가 그라운드 전위까지 저하된다. 이로써, IGBT (12) 가 오프된다.
이상에서 설명한 바와 같이, 이 게이트 전위 제어 회로 (10a) 에서는 IGBT (12) 를 온시킬 때, 제 1 저항 (24) 의 양단의 전위차 Va - Vb 가 소정 전위 Vref1/A 를 초과하지 않도록 pMOS (22) 가 제어된다. 이 때문에, 기간 T2 ∼ T4 에서는 전위차 Va - Vb (즉, 게이트 전류) 가 일정해지고, 전위 Va, Vb 가 상승하는 기울기가 게이트 전류에 따른 기울기로 제어된다. 즉, 기간 T2, T4 에서는, 전위 Va, Vb 가 상승하는 기울기가 스루레이트에 따른 기울기보다 작은 대략 일정한 기울기로 제어된다. 이 때문에, 이 게이트 전위 제어 회로 (10a) 에 의해서 IGBT (12) 를 온시키면, 제 1 오피 앰프 (32a) 의 스루레이트의 영향을 거의 받지 않고 대략 일정한 속도로 IGBT (12) 를 온시킬 수 있다. 따라서, 이 게이트 전위 제어 회로 (10a) 를 양산한 경우에는, 제 1 오피 앰프 (32a) 의 스루레이트의 편차의 영향을 거의 받지 않고 각 게이트 전위 제어 회로 (10a) 의 스위칭 속도의 편차가 억제된다. 또, 제 1 오피 앰프 (32a) 에 의하면, 기간 T6 에 있어서의 IGBT (12) 의 게이트 (12a) 의 전위 Vb 를 전위 Vref1 로 정확하게 제어할 수 있다. 즉, 이 게이트 전위 제어 회로 (10a) 에서는, IGBT (12) 의 턴온 속도에 편차가 잘 발생되지 않음과 함께, IGBT (12) 의 게이트 (12a) 의 전위에도 편차가 잘 발생되지 않는다.
도 3 에 나타내는 실시예 2 의 게이트 전위 제어 회로 (10b) 는, 절연 전원 (60) 과 게이트 방전 회로 (40) 의 구성이 실시예 1 의 게이트 전위 제어 회로 (10a) 와 상이하다.
실시예 2 의 절연 전원 (60) 은 출력 단자 (60b) 를 갖고 있다. 출력 단자 (60b) 에는 마이너스 전위 V-out (그라운드보다 낮은 전위) 가 출력된다. 전위 V-out 는 게이트 전위 제어 회로 (10b) 중에서 가장 낮은 전위이다.
실시예 2 의 게이트 방전 회로 (40) 는 IGBT (12) 의 게이트 (12a) 로부터 전하를 배출함으로써 IGBT (12) 를 오프시키기 위한 회로이다. 게이트 방전 회로 (40) 는 nMOS (42) 와, 제 2 저항 (44) 과, 감산기 (46) 와, 증폭기 (48) 와, 제 2 참조 전원 (50) 과, 제 2 오피 앰프 IC (52) 와, 스위치 (54) 를 갖고 있다.
nMOS (42) 와 제 2 저항 (44) 은 IGBT (12) 의 게이트 (12a) 와 절연 전원 (60) 의 마이너스측의 출력 단자 (60b) 사이에 직렬로 접속되어 있다. nMOS (42) 는 제 2 저항 (44) 보다 절연 전원 (60) 의 출력 단자 (60b) 측에 접속되어 있다. nMOS (42) 의 소스 (42b) 는 절연 전원 (60) 의 출력 단자 (60b) 에 접속되어 있다. nMOS (42) 의 드레인 (42a) 은 제 2 저항 (44) 의 단자 (44a) 에 접속되어 있다. 제 2 저항 (44) 의 단자 (44b) 는 IGBT (12) 의 게이트 (12a) 에 접속되어 있다. 또한, 도 3 에 나타내는 전위 Vc 는 제 2 저항 (44) 의 단자 (44a) 의 전위이며, nMOS (42) 의 드레인 (42a) 의 전위와 동등하다. 또, 전위 Vb 는 제 2 저항 (44) 의 단자 (44b) 의 전위와 동등하다.
감산기 (46) 의 플러스 단자는 제 2 저항 (44) 의 단자 (44a) 에 접속되어 있다. 감산기 (46) 의 마이너스 단자는 제 2 저항 (44) 의 단자 (44b) 에 접속되어 있다. 감산기 (46) 의 출력 단자는 증폭기 (48) 에 접속되어 있다. 감산기 (46) 는 단자 (44a) 의 전위 Vc 에서 단자 (44b) 의 전위 Vb 를 감산한 전위 (Vc - Vb) 를 출력 단자에 출력한다. Vc ＜ Vb 이기 때문에 전위 Vc - Vb 는 마이너스의 전위이다.
증폭기 (48) 의 입력 단자는 감산기 (46) 의 출력 단자에 접속되어 있다. 증폭기 (48) 의 출력 단자는 제 2 오피 앰프 IC (52) 에 접속되어 있다. 증폭기 (48) 는 감산기 (46) 의 출력 전위 Vc - Vb 를 A 배한 전위를 출력한다. 증폭기 (48) 의 출력 전위 A(Vc - Vb) 는 제 2 오피 앰프 IC (52) 에 입력된다.
제 2 참조 전원 (50) 의 정극은 그라운드에 접속되어 있다. 제 2 참조 전원 (50) 의 부극은 제 2 오피 앰프 IC (52) 에 접속되어 있다. 제 2 참조 전원 (50) 은 제 2 참조 전위 Vref2 를 출력한다. 제 2 참조 전위 Vref2 는 그라운드보다 낮은 마이너스의 전위이다.
제 2 오피 앰프 IC (52) 는 제 2 오피 앰프 (52a) 와 제 2 선택기 (52b) 를 갖는 IC 이다. 제 2 선택기 (52b) 에는 제 2 저항 (44) 의 단자 (44a) 의 전위 Vc 와, 증폭기 (48) 의 출력 전위 A(Vc - Vb) 가 입력된다. 제 2 선택기 (52b) 는 전위 Vc 와 전위 A(Vc - Vb) 중 낮은 쪽의 전위를 출력한다.
제 2 오피 앰프 (52a) 의 비반전 입력에는 제 2 선택기 (52b) 의 출력 전위 (즉, 전위 Vc 와 전위 A(Vc - Vb) 중 낮은 쪽의 전위) 가 입력된다. 제 2 오피 앰프 (52a) 의 반전 입력에는 제 2 참조 전위 Vref2 가 입력된다. 제 2 오피 앰프 (52a) 의 출력은 nMOS (42) 의 게이트 (42c) 에 접속되어 있다. 제 2 오피 앰프 (52a) 는 비반전 입력의 전위가 반전 입력의 전위보다 높을 때에는 플러스의 전위를 출력하고, 반전 입력의 전위가 비반전 입력의 전위보다 높을 때에는 마이너스의 전위를 출력한다. 이로써, 제 2 오피 앰프 (52a) 는 비반전 입력에 입력되는 전위와 반전 입력에 입력되는 전위가 일치하도록 nMOS (42) 의 게이트 (42c) 의 전위를 제어한다.
스위치 (54) 는 nMOS (42) 의 소스 (42b) 와 게이트 (42c) 사이에 접속되어 있다. 스위치 (54) 는 소스 (42b) 와 게이트 (42c) 사이를 도통 상태와 차단 상태로 전환한다. 스위치 (54) 는 제어 장치 (70) 로부터의 신호에 의해서 제어된다.
다음으로, 게이트 전위 제어 회로 (10b) 의 동작에 대해서 설명한다. 도 4 는 IGBT (12) 가 오프 상태 (도 4 의 기간 T0) 로부터 온 상태 (도 4 의 기간 T6) 로 전환될 때에 있어서의 전위 Va, Vb, 전위차 Va - Vb 의 변화를 나타내고 있다. 도 4 에 나타내는 바와 같이, IGBT (12) 가 오프되어 있는 기간 T0 에 있어서는, 전위 Va, Vb 가 제 2 참조 전위 Vref2 (마이너스의 전위) 로 되어 있다. 즉, IGBT (12) 의 게이트 (12a) 에 제 2 참조 전위 Vref2 가 인가되어 있다. IGBT (12) 를 온시킬 때에는, 제어 장치 (70) 가 스위치 (54) 를 온시킴과 함께, 스위치 (34) 를 오프시킨다. 스위치 (54) 가 온되면, nMOS (42) 는 오프된다. 또, 스위치 (34) 가 오프되면, 게이트 충전 회로 (20) 가 전위 Va, Vb 를 제 1 참조 전위 Vref1 까지 상승시킨다. 이 동작은 IGBT (12) 가 오프되어 있을 때의 전위 Vref2 가 마이너스의 전위인 점을 제외하고, 실시예 1 의 동작과 동등하다.
다음으로, IGBT (12) 를 오프시키는 경우의 게이트 전위 제어 회로 (10b) 의 동작에 대해서 설명한다. 도 5 는 IGBT (12) 를 온 상태 (도 5 의 기간 T0) 로부터 오프 상태 (도 5 의 기간 T6) 로 전환할 때에 있어서의 전위 Vb, Vc 및 전위차 Vc - Vb 의 변화를 나타내고 있다. 상기 서술한 바와 같이, IGBT (12) 가 온되어 있는 기간 (도 5 의 기간 T0) 에 있어서는, 스위치 (54) 가 온되어 있고, 스위치 (34) 가 오프되어 있다. 제어 장치 (70) 는 도 5 의 시각 t1 에 있어서, 스위치 (54) 를 오프시킴과 함께, 스위치 (34) 를 온시킨다. 스위치 (34) 가 온되면 pMOS (22) 가 오프된다. 또, 스위치 (54) 가 오프되면, nMOS (42) 의 게이트 (42c) 의 전위는 제 2 오피 앰프 (52a) 에 의해서 제어되게 된다. 시각 t1 에서는, 전위 Vb 와 전위 Vc 는 모두 제 1 참조 전위 Vref1 이다. 따라서, 증폭기 (48) 의 출력 전위 A(Vc - Vb) 는 대략 0 V 이다. 이 때문에, 전위 A(Vc - Vb) 가 전위 Vc (= Vref1) 보다 낮기 때문에, 제 2 선택기 (52b) 는 전위 A(Vc - Vb) 를 제 2 오피 앰프 (52a) 의 비반전 입력에 입력한다. 제 2 오피 앰프 (52a) 는 비반전 입력 0 V 가 반전 입력 (Vref2 : 마이너스의 전위) 보다 높기 때문에, 출력 (즉, nMOS (42) 의 게이트 (42c)) 의 전위를 상승시킨다. 이로써, nMOS (42) 가 온되고, IGBT (12) 의 게이트 (12a) 로부터 제 2 저항 (44) 과 nMOS (42) 를 경유하여 절연 전원 (60) 의 출력 단자 (60b) 를 향하여 게이트 전류가 흐른다. 시각 t1 에서 nMOS (42) 가 온되면, 그 후의 기간 T1 에서 게이트 전류가 증가되기 때문에, 전위차 Vc - Vb 가 저하된다 (전위차 Vc - Vb 의 절대값이 증가한다). 또, 게이트 전류가 흐름에 따라서 게이트 (12a) 로부터 전하가 배출되기 때문에, 게이트 (12a) 의 전위가 서서히 저하된다. 이 때문에, 기간 T1 에서는 전위 Vb, Vc 가 저하된다. 또, 기간 T1 에서는 비반전 입력에 입력되는 전위가 낮기 때문에, 제 1 오피 앰프 (32a) 는 출력 전위 (즉, 게이트 (42c) 의 전위) 를 그 스루레이트에 따라서 저하시킨다. 이 때문에, 기간 T1 에서는 전위 Vb, Vc 가 저하되는 기울기는 제 2 오피 앰프 (52a) 의 스루레이트에 따른 기울기로 되어 있다. 기간 T1 에 있어서는 전위 A(Vc - Vb) 가 전위 Vc 보다 빠르게 저하된다. 따라서, 전위 A(Vc - Vb) 가 제 2 오피 앰프 (52a) 의 비반전 입력에 계속 입력된다.
기간 T1 에서 게이트 전류가 상승하면, 시각 t2 에 있어서 전위차 Vc - Vb 가 값 Vref2/A 에 도달한다. 즉, 시각 t2 의 시점에서 A(Vc - Vb) = Vref2 가 만족된다. 그러면, 제 2 오피 앰프 (52a) 가 A(Vc - Vb) = Vref2 를 유지하도록 게이트 (42c) 의 전위를 제어한다. 따라서, 시각 t2 후의 기간 T2 에서는 전위차 Vc - Vb 가 Vref2/A 에서 대략 일정해진다. 즉, 게이트 전류가 대략 일정해진다. 이 때문에, 시각 t2 후의 기간 T2 에서는 일정한 게이트 전류에 따른 기울기로 전위 Vb, Vc 가 저하된다. 전위 Vb, Vc 는 시각 t3 후의 기간 T3 이 되면 대략 일정한 전위로 추이하게 되는데, 이것은 IGBT (12) 의 미러 용량으로부터 전하가 배출되기 때문이다. 기간 T3 에서도 게이트 전류 (즉, 전위차 Vc - Vb) 는 대략 일정하다. 그 후, 시각 t4 가 되면, 미러 용량으로부터의 전하의 배출이 완료된다. 이 때문에, 시각 t4 후의 기간 T4 에서 다시 전위 Vb, Vc 가 저하된다. 기간 T4 에서도 게이트 전류가 대략 일정하기 때문에, 기간 T4 에서는 기간 T2 와 대략 동일한 기울기로 전위 Vb, Vc 가 저하된다. 시각 t5 에 있어서 전위 Vc 가 제 2 참조 전위 Vref2 에 도달하면, 전위 Vc 가 전위 A(Vc - Vb) 보다 낮아지기 때문에 제 2 오피 앰프 (52a) 의 비반전 입력에 전위 Vc 가 입력된다. 그러면, 제 2 오피 앰프 (52a) 는 전위 Vc 를 제 2 참조 전위 Vref2 에 유지하도록 게이트 (42c) 의 전위를 제어한다. 이로써, 게이트 전류가 감소되고, 전위차 Vc - Vb 가 상승한다 (0 V 에 가까워진다). 이와 같이, 전위차 Vc - Vb 가 상승하기 때문에, 시각 t5 후의 기간 T5 에서는 제 2 오피 앰프 (52a) 의 비반전 입력에 전위 Vc 가 계속 입력된다. 이 때문에, 기간 T5 에서는 전위 Vc 가 제 2 참조 전위 Vref2 와 일치하도록 nMOS (42) 가 제어된다. 따라서, 기간 T5 사이에 서서히 게이트 전류가 저하되고, 전위 Vb 가 제 2 참조 전위 Vref2 와 일치하는 전위까지 저하된 시각 t6 에서 게이트 전류 (즉, 전위차 Vc - Vb) 가 대략 제로로 된다. 그 후에는, 제 2 오피 앰프 (52a) 는 전위 Vc, Vb 가 제 2 참조 전위 Vref2 와 일치된 상태를 유지한다. 전위 Vb (즉, IGBT (12) 의 게이트 (12a) 의 전위) 가 제 2 참조 전위 Vref2 (저전위) 로 제어됨으로써 IGBT (12) 가 오프된다.
이상에서 설명한 바와 같이, 이 게이트 전위 제어 회로 (10b) 에서는, IGBT (12) 를 오프시킬 때, 제 2 저항 (44) 의 양단의 전위차 Vc - Vb 가 소정 전위 Vref2/A 를 밑돌지 않도록 (즉, 전위차 Vc - Vb 의 절대값이 전위 Vref2/A 의 절대값을 초과하지 않도록) nMOS (42) 가 제어된다. 이 때문에, 기간 T2 ∼ T4 에서는 전위차 Vc - Vb (즉, 게이트 전류) 가 일정해지고, 전위 Vb, Vc 가 저하되는 기울기가 게이트 전류에 따른 기울기로 제어된다. 즉, 기간 T2, T4 에서는, 전위 Vb, Vc 가 저하되는 기울기가 스루레이트에 따르는 기울기보다 작은 대략 일정한 기울기로 제어된다. 이 때문에, 게이트 전위 제어 회로 (10b) 에 의해서 IGBT (12) 를 오프시키면, 제 2 오피 앰프 (52a) 의 스루레이트의 영향을 거의 받지 않고 대략 일정한 속도로 IGBT (12) 를 오프시킬 수 있다. 즉, 실시예 2 의 게이트 전위 제어 회로 (10b) 에서는 IGBT (12) 를 온시키는 경우도, IGBT (12) 를 오프시키는 경우도, 오피 앰프의 스루레이트의 영향을 거의 받지 않는다. 이로써, 양산시에 IGBT (12) 의 스위칭 속도의 편차가 억제된다. 또, 게이트 전위 제어 회로 (10b) 에 의하면, 전위 Va, Vb, Vc 를 정확하게 제어할 수 있다.
실시예 1, 2 의 IGBT (12) 는 본 발명의 구동용 스위칭 소자의 일례로 간주되어도 된다. 실시예 1, 2 의 절연 전원 (60) 의 출력 단자 (60a) 는 본 발명의 제 1 게이트 전위 공급부의 일례로 간주되어도 된다. 실시예 1, 2 의 제 1 저항 (24) 은 본 발명의 제 1 저항의 일례로 간주되어도 된다. 실시예 1, 2 의 pMOS (22) 는 본 발명의 제 1 스위칭 소자의 일례로 간주되어도 된다. 실시예 1, 2 의 제 1 오피 앰프 (32a) 는 본 발명의 제 1 오피 앰프의 일례로 간주되어도 된다. 또한, 실시예 1, 2 의 제 1 오피 앰프 (32a) 의 비반전 입력에는, 전위차 Va - Vb 에 기초하는 값 A(Va - Vb) 와 전위 Va 중 높은 쪽의 값 (즉, 절연 전원 (60) 의 출력 전위 Vout 에 가까운 쪽의 값) 이 입력된다. 또, 실시예 1, 2 의 전위 Vref1/A 는 본 발명의 제 7 참조 전위의 일례로 간주되어도 된다. 또, 실시예 1, 2 의 제 1 참조 전위 Vref1 은 본 발명 제 1 참조 전위의 일례임과 함께, 본 발명의 제 8 참조 전위의 일례인 것으로도 간주되어도 된다. 또, 실시예 2 의 절연 전원 (60) 의 출력 단자 (60b) 는 본 발명의 제 2 게이트 전위 공급부의 일례로 간주되어도 된다. 실시예 2 의 nMOS (42) 는 본 발명의 제 2 스위칭 소자의 일례로 간주되어도 된다. 실시예 2 의 제 2 저항 (44) 은 본 발명의 제 2 저항의 일례로 간주되어도 된다. 실시예 2 의 제 2 오피 앰프 (52a) 는 본 발명의 제 2 오피 앰프의 일례로 간주되어도 된다. 또, 실시예 2 의 전위 Vref2/A 는 본 발명의 제 9 참조 전위의 일례로 간주되어도 된다. 또, 실시예 2 의 제 2 참조 전위 Vref2 는 본 발명의 제 2 참조 전위의 일례임과 함께, 본 발명의 제 10 참조 전위의 일례인 것으로도 간주되어도 된다. 또, 실시예 2 의 구성 요소와 본 발명의 구성 요소를 아래와 같이 인정할 수도 있다. 즉, 실시예 2 의 IGBT (12) 는 본 발명의 구동용 스위칭 소자의 일례로 간주되어도 된다. 실시예 2 의 절연 전원 (60) 의 출력 단자 (60b) 는 본 발명의 제 1 게이트 전위 공급부의 일례로 간주되어도 된다. 실시예 2 의 제 2 저항 (44) 은 본 발명의 제 1 저항의 일례로 간주되어도 된다. 실시예 2 의 nMOS (42) 는 본 발명의 제 1 스위칭 소자의 일례로 간주되어도 된다. 실시예 2 의 제 2 오피 앰프 (52a) 는 본 발명의 제 1 오피 앰프의 일례로 간주되어도 된다. 또한, 실시예 2 의 제 2 오피 앰프 (52a) 의 비반전 입력에는, 전위차 Vc - Vb 에 기초하는 값 A(Vc - Vb) 와 전위 Vc 중 낮은 쪽의 값 (즉, 절연 전원 (60) 의 출력 전위 V-out 에 가까운 쪽의 값) 이 입력된다. 이와 같이, 본 발명의 제 1 게이트 전위 공급부는, 구동용 스위칭 소자를 온시키기 (즉, IGBT 의 게이트 전위를 상승시키기) 위한 게이트 온 전위 (예를 들어, 실시예 1, 2 의 절연 전원 (60) 의 출력 전위 Vout) 이어도 되고, 구동용 스위칭 소자를 오프시키기 (즉, IGBT 의 게이트 전위를 저하시키기) 위한 게이트 오프 전위 (예를 들어, 실시예 2 의 절연 전원 (60) 의 출력 전위 V-out) 이어도 된다. 이 경우, 실시예 2 의 전위 Vref2/A 는 본 발명의 제 7 참조 전위의 일례로 간주되어도 된다. 실시예 2 의 제 2 참조 전위 Vref2 는 본 발명의 제 8 참조 전위의 일례임과 함께, 본 발명의 제 1 참조 전위의 일례인 것으로도 간주되어도 된다.
또, 실시예 2 의 구성에 대하여, 도 6 에 나타내는 바와 같이 제 3 저항 (101, 102) 을 부가해도 된다. 제 3 저항 (101) 은 제 1 저항 (24) 과 IGBT (12) 의 게이트 (12a) 사이에 접속되어 있다. 제 3 저항 (102) 은 IGBT (12) 의 게이트 (12a) 와 제 2 저항 (44) 사이에 접속되어 있다. 이와 같은 구성에 의하면, 제 3 저항 (101, 102) 의 양단의 전위차가 오피 앰프에 입력되는 경우가 없기 때문에, 제 3 저항 (101, 102) 의 저항값을 변경해도 오피 앰프의 동작에 거의 영향을 주는 경우가 없다. 따라서, 제 3 저항 (101, 102) 을 교환함으로써, 오피 앰프의 동작에 거의 영향을 주지 않고 게이트 저항을 조정할 수 있다. 이로써, 설계의 자유도가 향상된다. 또, 도 7 에 나타내는 바와 같이, IGBT (12) 의 게이트 (12a) 에 대해서 충전시와 방전시에서 공통으로 사용되는 전류 경로에 추가적인 제 3 저항 (103) 을 부가해도 된다. 도 7 의 구성에서도 오피 앰프의 동작에 거의 영향을 주지 않고 게이트 저항을 조정할 수 있다. 또, 도 6, 7 의 제 3 저항 (101, 103) 과 마찬가지로, 도 1 에 나타내는 실시예 1 의 게이트 전위 제어 회로 (10a) 의 단자 (24b) 와 게이트 (12a) 사이에 제 3 저항을 추가해도 된다.
또, 실시예 1, 2, 및 도 6, 7 의 회로에 있어서는, 제 1 저항 (24) 과 pMOS (22) 의 위치가 바뀌어 있어도 된다. 또, 실시예 2 및 도 6, 7 의 회로에 있어서는 제 2 저항 (44) 과 nMOS (42) 의 위치가 바뀌어 있어도 된다. 예를 들어, 도 6 의 회로를 도 8 에 나타내는 바와 같이 변경해도 된다. 이 회로에서는, 실시예 1, 2 및 도 6, 7 의 회로와 마찬가지로, 제 1 저항 (24) 의 양단의 전위차를 정수배한 값 A(Va - Vb) 와, pMOS (22) 의 드레인 (22a) 의 전위 Va2 가 제 1 선택기 (32b) 에 입력된다. 또, 이 회로에서는, 실시예 2 및 도 6, 7 의 회로와 마찬가지로, 제 2 저항 (44) 의 양단의 전위차 Vc - Vb 와, nMOS (42) 의 드레인 (42a) 의 전위 Vc2 가 제 2 선택기 (52b) 에 입력된다. 도 8 과 같이 배치를 변경해도 실시예 1, 2, 및 도 6, 7 의 회로와 동일한 동작이 가능하다.
도 9 에 나타내는 실시예 3 의 게이트 전위 제어 회로 (10c) 는 IGBT (12) 의 게이트 (12a) 의 전위를 제어한다. 실시예 3 의 게이트 전위 제어 회로 (10c) 는 게이트 충전 회로 (20) 의 구성이 실시예 1 의 회로와 상이하고, 그 밖의 구성은 실시예 1 과 동등하다.
실시예 3 에서는, 게이트 충전 회로 (20) 는 pMOS (22) 와, 제 1 저항 (24) 과, 가산기 (35) 와, 제 3 참조 전원 (36) 과 제 4 참조 전원 (37) 과 제 1 오피 앰프 IC (32) 와 스위치 (34) 를 갖고 있다.
pMOS (22) 와 제 1 저항 (24) 은, 실시예 1 과 마찬가지로, IGBT (12) 의 게이트 (12a) 와, 절연 전원 (60) 의 출력 단자 (60a) 사이에 직렬로 접속되어 있다. 또한, 도 9 에 나타내는 전위 Vd 는 제 1 저항 (24) 의 단자 (24a) 의 전위이며, pMOS (22) 의 드레인 (22a) 의 전위와 동등하다. 또, 도 9 에 나타내는 전위 Ve 는 제 1 저항 (24) 의 단자 (24b) 의 전위이며, IGBT (12) 의 게이트 (12a) 의 전위와 동등하다.
제 3 참조 전원 (36) 의 정극은 가산기 (35) 에 접속되어 있다. 제 3 참조 전원 (36) 의 부극은 그라운드에 접속되어 있다. 제 3 참조 전원 (36) 은 제 3 참조 전위 Vref3 을 출력한다.
가산기 (35) 의 하나의 입력 단자는 제 1 저항 (24) 의 단자 (24b) 에 접속되어 있다. 가산기 (35) 의 다른 입력 단자는 제 3 참조 전원 (36) 의 정극에 접속되어 있다. 가산기 (35) 의 출력 단자는 제 1 오피 앰프 IC (32) 에 접속되어 있다. 가산기 (35) 는 단자 (24b) 의 전위 Ve 에 제 3 참조 전위 Vref3 을 가산한 전위 (Ve ＋ Vref3) 를 출력 단자에 출력한다.
제 4 참조 전원 (37) 의 정극은 제 1 오피 앰프 IC (32) 에 접속되어 있다. 제 4 참조 전원 (37) 의 부극은 그라운드에 접속되어 있다. 제 4 참조 전원 (37) 은 제 4 참조 전위 Vref4 를 출력한다. 제 4 참조 전위 Vref4 는 제 3 참조 전위 Vref3 보다 크다.
제 1 오피 앰프 IC (32) 는 제 1 오피 앰프 (32a) 와 제 1 선택기 (32b) 를 갖는다. 제 1 선택기 (32b) 에는 가산기 (35) 가 출력하는 전위 Ve ＋ Vref3 과, 제 4 참조 전원 (37) 이 출력하는 제 4 참조 전위 Vref4 가 입력된다. 제 1 선택기 (32b) 는 전위 Ve ＋ Vref3 과 전위 Vref4 중 낮은 쪽의 전위를 출력한다.
제 1 오피 앰프 (32a) 의 반전 입력에는 제 1 선택기 (32b) 의 출력 전위 (즉, 전위 Ve ＋ Vref3 과 전위 Vref4 중 낮은 쪽의 전위) 가 입력된다. 제 1 오피 앰프 (32a) 의 비반전 입력에는 전위 Vd 가 입력된다. 제 1 오피 앰프 (32a) 의 출력은 pMOS (22) 의 게이트 (22c) 에 접속되어 있다. 제 1 오피 앰프 (32a) 는 비반전 입력의 전위가 반전 입력의 전위보다 높을 때에는 플러스의 전위를 출력하고, 반전 입력의 전위가 비반전 입력의 전위보다 높을 때에는 마이너스의 전위를 출력한다. 이로써, 제 1 오피 앰프 (32a) 는 비반전 입력에 입력되는 전위와 반전 입력에 입력되는 전위가 일치하도록 pMOS (22) 의 게이트 (22c) 의 전위를 제어한다.
스위치 (34) 는 pMOS (22) 의 소스 (22b) 와 게이트 (22c) 사이에 접속되어 있다. 스위치 (34) 는 소스 (22b) 와 게이트 (22c) 사이를 도통 상태와 차단 상태로 전환한다. 스위치 (34) 는 제어 장치 (70) 로부터의 신호에 의해서 제어된다.
다음으로, 게이트 전위 제어 회로 (10c) 의 동작에 대해서 설명한다. 도 10 은 IGBT (12) 가 오프 상태 (도 10 의 기간 T0) 로부터 온 상태 (도 10 의 기간 T6) 로 전환될 때에 있어서의 전위 Vd, Ve 및 전위차 Vd - Ve 의 변화를 나타내고 있다. IGBT (12) 가 오프되어 있는 상태 (즉, 기간 T0) 에서는 nMOS (42) 가 온되어 있고, 스위치 (34) 는 온되어 있다 (즉, pMOS (22) 는 오프되어 있다). 이 때문에, IGBT (12) 의 게이트 (12a) 에는 그라운드 전위 (0 V) 가 인가되어 있다. 따라서, 전위 Vd, Ve 는 모두 0 V 로 되어 있다.
제어 장치 (70) 는 도 10 의 시각 t1 에 있어서 nMOS (42) 를 오프시킴과 함께, 스위치 (34) 를 오프시킨다. 스위치 (34) 가 오프되면, pMOS (22) 의 게이트 (22c) 의 전위는 제 1 오피 앰프 (32a) 에 의해서 제어되게 된다. 시각 t1 에서는 전위 Ve 가 대략 0 V (그라운드 전위) 이기 때문에, 가산기 (35) 의 출력 전위 Ve ＋ Vref3 은 제 3 참조 전위 Vref3 과 동등하다. 제 3 참조 전위 Vref3 이 제 4 참조 전위 Vref4 보다 낮기 때문에, 제 1 선택기 (32b) 는 제 3 참조 전위 Vref3 을 제 1 오피 앰프 (32a) 의 반전 입력에 입력한다. 반전 입력 Vref3 이 비반전 입력 (Vd = 0 V) 보다 높기 때문에, 제 1 오피 앰프 (32a) 는 출력 (즉, pMOS (22) 의 게이트 22c) 의 전위를 저하시킨다. 이로써, pMOS (22) 가 온되고, 절연 전원 (60) 으로부터 pMOS (22) 와 제 1 저항 (24) 을 경유하여 IGBT (12) 의 게이트 (12a) 를 향하여 게이트 전류가 흐른다. 시각 t1 에서 pMOS (22) 가 온되면, 그 후의 기간 T1 에서 게이트 전류가 증가되기 때문에 전위차 Vd - Ve 가 증가한다. 또, 게이트 전류가 흐름에 따라서 게이트 (12a) 에 전하가 축적되기 때문에, 게이트 (12a) 의 전위가 서서히 상승한다. 이 때문에, 기간 T1 에서는 전위 Vd, Ve 가 상승한다. 또, 기간 T1 에서는, 비반전 입력에 입력되는 전위 Vd 가 낮기 때문에, 제 1 오피 앰프 (32a) 는 출력 전위 (즉, 게이트 (22c) 의 전위) 를 그 스루레이트에 따라서 저하시킨다. 이 때문에, 기간 T1 에서는, 전위 Vd, Ve 가 상승하는 기울기는 제 1 오피 앰프 (32a) 의 스루레이트에 따른 기울기로 되어 있다. 시각 t1 이후에 있어서도, 전위 Ve ＋ Vref3 이 제 4 참조 전위 Vref4 보다 낮기 때문에, 전위 Ve ＋ Vref3 이 제 1 오피 앰프 (32a) 의 반전 입력에 계속 입력된다.
기간 T1 에서 게이트 전류가 상승하면, 시각 t2 에 있어서 전위차 Vd - Ve 가 제 3 참조 전위 Vref3 에 도달한다. 즉, 시각 t2 의 시점에서 Vd = Ve ＋ Vref3 이 만족된다. 즉, 제 1 오피 앰프 (32a) 의 반전 입력의 전위와 비반전 입력의 전위가 대략 일치한다. 그러면, 제 1 오피 앰프 (32a) 가 Vd = Ve ＋ Vref3 의 관계를 유지하도록 게이트 (22c) 의 전위를 제어한다. 따라서, 시각 t2 후의 기간 T2 에서는 전위차 Vd - Ve 가 제 3 참조 전위 Vref3 에서 대략 일정해진다. 즉, 게이트 전류가 대략 일정해진다. 이 때문에, 시각 t2 후의 기간 T2 에서는 일정한 게이트 전류에 따른 기울기로 전위 Vd, Ve 가 상승한다. 전위 Vd, Ve 는 시각 t3 후의 기간 T3 이 되면 대략 일정한 전위로 추이하게 되는데, 이것은 IGBT (12) 의 미러 용량에 전하가 충전되기 때문이다. 기간 T3 에서도 게이트 전류 (즉, 전위차 Vd - Ve) 는 대략 일정하다. 그 후, 시각 t4 가 되면 미러 용량에 대한 전하의 충전이 완료된다. 이 때문에, 시각 t4 후의 기간 T4 에서 다시 전위 Vd, Ve 가 상승한다. 기간 T4 에서도 게이트 전류가 대략 일정하기 때문에, 기간 T4 에서는 기간 T2 와 대략 동일한 기울기로 전위 Vd, Ve 가 상승한다. 시각 t5 에 있어서 전위 Vd 가 제 4 참조 전위 Vref4 에 도달하면, 전위 Ve ＋ Vref3 이 제 4 참조 전위 Vref4 를 초과하기 때문에, 제 1 선택기 (32b) 가 제 4 참조 전위 Vref4 를 제 1 오피 앰프 (32a) 의 반전 입력에 입력한다. 그러면, 제 1 오피 앰프 (32a) 는 전위 Vd 를 제 4 참조 전위 Vref4 에 유지하도록 게이트 (22c) 의 전위를 제어한다. 이로써, 게이트 전류가 감소되어 전위차 Vd - Ve 가 저하된다. 그러나, 그 후에도 게이트 전류가 흐르기 때문에 전위 Ve 는 기간 T5 에서도 상승을 계속한다. 따라서, 기간 T5 에서는 제 1 오피 앰프 (32a) 의 반전 입력에 제 4 참조 전위 Vref4 가 계속 입력된다. 이 때문에, 기간 T5 에서는 전위 Vd 가 제 4 참조 전위 Vref4 와 일치하도록 pMOS (22) 가 제어된다. 따라서, 기간 T5 사이에 서서히 게이트 전류가 저하되고, 전위 Ve 가 제 4 참조 전위 Vref4 와 일치하는 전위까지 상승한 시각 t6 에서 게이트 전류 (즉, 전위차 Vd - Ve) 가 대략 제로로 된다. 그 후에는, 제 1 오피 앰프 (32a) 는 전위 Vd, Ve 가 제 4 참조 전위 Vref4 와 일치된 상태를 유지한다. 따라서, IGBT (12) 가 온된다. 그 후, IGBT (12) 를 오프시키는 경우에는, 실시예 1 과 마찬가지로, nMOS (42) 를 온시키고, pMOS (22) 를 오프시킨다.
이상에서 설명한 바와 같이, 이 게이트 전위 제어 회로 (10c) 에서는, IGBT (12) 를 온시킬 때 제 1 저항 (24) 의 양단의 전위차 Vd - Ve 가 소정 전위 Vref3 을 초과하지 않도록 pMOS (22) 가 제어된다. 이 때문에, 기간 T2 ∼ T4 에서는 전위차 Vd - Ve (즉, 게이트 전류) 가 일정해지고, 전위 Vd, Ve 가 상승하는 기울기가 게이트 전류에 따른 기울기로 제어된다. 즉, 기간 T2, T4 에서는 전위 Vd, Ve 가 상승하는 기울기가 스루레이트에 따르는 기울기보다 작은 대략 일정한 기울기로 제어된다. 이 때문에, 이 게이트 전위 제어 회로 (10c) 에서는 스위칭 속도의 편차가 억제된다. 또, 제 1 오피 앰프 (32a) 에 의하면 전위 Vd, Ve 를 정확하게 제어할 수 있다.
도 11 에 나타내는 실시예 4 의 게이트 전위 제어 회로 (10d) 는, 절연 전원 (60) 과 게이트 방전 회로 (40) 의 구성이 실시예 3 의 게이트 전위 제어 회로 (10c) 와 상이하다.
실시예 4 의 절연 전원 (60) 은 출력 단자 (60b) 를 갖고 있다. 출력 단자 (60b) 에 마이너스 전위 V-out (그라운드보다 낮은 전위) 가 출력된다. 전위 V-out 는 게이트 전위 제어 회로 (10d) 중에서 가장 낮은 전위이다.
실시예 4 의 게이트 방전 회로 (40) 는, nMOS (42) 와, 제 2 저항 (44) 과, 가산기 (55) 와, 제 5 참조 전원 (56) 과, 제 6 참조 전원 (57) 과, 제 2 오피 앰프 IC (52) 와, 스위치 (54) 를 갖고 있다.
nMOS (42) 와 제 2 저항 (44) 은 실시예 2 와 마찬가지로, IGBT (12) 의 게이트 (12a) 와 절연 전원 (60) 의 마이너스측의 출력 단자 (60b) 사이에 직렬로 접속되어 있다. 또한, 도 11 에 나타내는 전위 Vf 는 제 2 저항 (44) 의 단자 (44a) 의 전위이며, nMOS (42) 의 드레인 (42a) 의 전위와 동등하다. 또, 전위 Ve 는 제 2 저항 (44) 의 단자 (44b) 의 전위와 동등하다.
제 5 참조 전원 (56) 의 부극은 가산기 (55) 에 접속되어 있다. 제 5 참조 전원 (56) 의 정극은 그라운드에 접속되어 있다. 제 5 참조 전원 (56) 은 제 5 참조 전위 Vref5 를 출력한다. 제 5 참조 전위 Vref5 는 그라운드보다 낮은 마이너스의 전위이다.
가산기 (55) 의 하나의 입력 단자는 제 2 저항 (44) 의 단자 (44b) 에 접속되어 있다. 가산기 (55) 의 다른 입력 단자는 제 5 참조 전원 (56) 의 부극에 접속되어 있다. 가산기 (55) 의 출력 단자는 제 2 오피 앰프 IC (52) 에 접속되어 있다. 가산기 (55) 는 단자 (44b) 의 전위 Ve 에 제 5 참조 전위 Vref5 를 가산한 전위 (Ve ＋ Vref5) 를 출력 단자에 출력한다.
제 6 참조 전원 (57) 의 부극은 제 2 오피 앰프 IC (52) 에 접속되어 있다. 제 6 참조 전원 (57) 의 정극은 그라운드에 접속되어 있다. 제 6 참조 전원 (57) 은 제 6 참조 전위 Vref6 을 출력한다. 제 6 참조 전위 Vref6 은 그라운드보다 낮은 마이너스의 전위이다. 제 6 참조 전위 Vref6 은 제 5 참조 전위 Vref5 보다 낮다 (즉, 제 6 참조 전위 Vref6 의 절대값은 제 5 참조 전위 Vref5 의 절대값보다 크다).
제 2 오피 앰프 IC (52) 는 제 2 오피 앰프 (52a) 와 제 2 선택기 (52b) 를 갖는다. 제 2 선택기 (52b) 에는 가산기 (55) 가 출력하는 전위 Ve ＋ Vref5 와 제 6 참조 전원 (57) 이 출력하는 제 6 참조 전위 Vref6 이 입력된다. 제 2 선택기 (52b) 는 전위 Ve ＋ Vref5 와 전위 Vref6 중 높은 쪽의 전위를 출력한다.
제 2 오피 앰프 (52a) 의 반전 입력에는 제 2 선택기 (52b) 의 출력 전위 (즉, 전위 Ve ＋ Vref5 와 전위 Vref6 중 높은 쪽의 전위) 가 입력된다. 제 2 오피 앰프 (52a) 의 비반전 입력에는 전위 Vf 가 입력된다. 제 2 오피 앰프 (52a) 의 출력은 nMOS (42) 의 게이트 (42c) 에 접속되어 있다. 제 2 오피 앰프 (52a) 는 비반전 입력의 전위가 반전 입력의 전위보다 높을 때에는 플러스의 전위를 출력하고, 반전 입력의 전위가 비반전 입력의 전위보다 높을 때에는 마이너스의 전위를 출력한다. 이로써, 제 2 오피 앰프 (52a) 는 비반전 입력에 입력되는 전위와 반전 입력에 입력되는 전위가 일치하도록 nMOS (42) 의 게이트 (42c) 의 전위를 제어한다.
스위치 (54) 는 nMOS (42) 의 소스 (42b) 와 게이트 (42c) 사이에 접속되어 있다. 스위치 (54) 는 소스 (42b) 와 게이트 (42c) 사이를 도통 상태와 차단 상태로 전환한다. 스위치 (54) 는 제어 장치 (70) 로부터의 신호에 의해서 제어된다.
다음으로, 게이트 전위 제어 회로 (10d) 의 동작에 대해서 설명한다. 도 12 는 IGBT (12) 가 오프 상태 (도 12 의 기간 T0) 로부터 온 상태 (도 12 의 기간 T6) 로 전환될 때에 있어서의 전위 Vd, Ve, 전위차 Vd - Ve 의 변화를 나타내고 있다. 도 12 에 나타내는 바와 같이, IGBT (12) 가 오프되어 있는 기간 T0 에 있어서는, 전위 Vd, Ve 가 제 6 참조 전위 Vref6 (마이너스의 전위) 으로 되어 있다. 즉, IGBT (12) 의 게이트 (12a) 에 제 6 참조 전위 Vref6 이 인가되어 있다. IGBT (12) 를 온시킬 때에는 제어 장치 (70) 가 스위치 (54) 를 온시킴과 함께, 스위치 (34) 를 오프시킨다. 스위치 (54) 가 온되면, nMOS (42) 는 오프된다. 또, 스위치 (34) 가 오프되면, 게이트 충전 회로 (20) 가 전위 Vd, Ve 를 제 4 참조 전위 Vref4 까지 상승시킨다. 이 동작은 IGBT (12) 가 오프되어 있을 때의 전위 Vref6 이 마이너스의 전위인 점을 제외하고, 실시예 1 의 동작과 동등하다.
다음으로, IGBT (12) 를 오프시키는 경우의 게이트 전위 제어 회로 (10d) 의 동작에 대해서 설명한다. 도 13 은 IGBT (12) 를 온 상태 (도 13 의 기간 T0) 로부터 오프 상태 (도 13 의 기간 T6) 로 전환할 때에 있어서의 전위 Ve, Vf 및 전위차 Vf - Ve 의 변화를 나타내고 있다. 상기 서술한 바와 같이, IGBT (12) 가 온되어 있는 기간 (도 13 의 기간 T0) 에 있어서는, 스위치 (54) 가 온되어 있고, 스위치 (34) 가 오프되어 있다. 제어 장치 (70) 는 도 13 의 시각 t1 에 있어서 스위치 (54) 를 오프시킴과 함께, 스위치 (34) 를 온시킨다. 스위치 (34) 가 온되면, pMOS (22) 가 오프된다. 또, 스위치 (54) 가 오프되면, nMOS (42) 의 게이트 (42c) 의 전위는 제 2 오피 앰프 (52a) 에 의해서 제어되게 된다. 시각 t1 에서는 전위 Ve 가 제 4 참조 전위 Vref4 이기 때문에, 가산기 (55) 의 출력 전위 Ve ＋ Vref5 는 전위 Vref4 ＋ Vref5 로 되어 있다. 이 단계에서는, 전위 Vref4 ＋ Vref5 는 제 6 참조 전위 Vref6 보다 높다. 이 때문에, 제 2 선택기 (52b) 는 전위 Vref4 ＋ Vref5 를 제 2 오피 앰프 (52a) 의 반전 입력에 입력한다. 비반전 입력 Vf = Vref4 가 반전 입력 Vref4 ＋ Vref5 보다 높기 때문에, 제 2 오피 앰프 (52a) 는 출력 (즉, nMOS (42) 의 게이트 (42c)) 의 전위를 상승시킨다. 이로써, nMOS (42) 가 온되고, IGBT (12) 의 게이트 (12a) 로부터 제 2 저항 (44) 과 nMOS (42) 를 경유하여 절연 전원 (60) 의 출력 단자 (60b) 를 향하여 게이트 전류가 흐른다. 시각 t1 에서 nMOS (42) 가 온되면, 그 후의 기간 T1 에서 게이트 전류가 증가되기 때문에, 전위차 Vf - Ve 가 저하된다 (전위차 Vf - Ve 의 절대값이 증가한다). 또, 게이트 전류가 흐름에 따라서 게이트 (12a) 로부터 전하가 배출되기 때문에 게이트 (12a) 의 전위가 서서히 저하된다. 이 때문에, 기간 T1 에서는 전위 Ve, Vf 가 저하된다. 기간 T1 에서는 비반전 입력에 입력되는 전위 Vf 가 높기 때문에, 제 2 오피 앰프 (52a) 는 출력 전위 (즉, 게이트 (42c) 의 전위) 를 그 스루레이트에 따라서 상승시킨다. 이 때문에, 기간 T1 에서는, 전위 Ve, Vf 가 저하되는 기울기는 제 2 오피 앰프 (52a) 의 스루레이트에 따른 기울기로 되어 있다. 시각 t1 이후에 있어서도 전위 Ve ＋ Vref5 가 제 6 참조 전위 Vref6 보다 높기 때문에, 전위 Ve ＋ Vref5 가 제 2 오피 앰프 (52a) 의 반전 입력에 계속 입력된다.
기간 T1 에서 게이트 전류가 상승하면, 시각 t2 에 있어서 전위차 Vf - Ve 가 제 5 참조 전위 Vref5 에 도달한다. 즉, 시각 t2 의 시점에서 Vf = Ve ＋ Vref5 가 만족된다. 즉, 제 1 오피 앰프 (32a) 의 반전 입력의 전위와 비반전 입력의 전위가 대략 일치한다. 그러면, 제 2 오피 앰프 (52a) 가 Vf = Ve ＋ Vref5 의 관계를 유지하도록 게이트 (42c) 의 전위를 제어한다. 따라서, 시각 t2 후의 기간 T2 에서는 전위차 Vf - Ve 가 제 5 참조 전위 Vref5 에서 대략 일정해진다. 즉, 게이트 전류가 대략 일정해진다. 이 때문에, 시각 t2 후의 기간 T2 에서는 일정한 게이트 전류에 따른 기울기로 전위 Ve, Vf 가 저하된다. 전위 Ve, Vf 는 시각 t3 후의 기간 T3 이 되면 대략 일정한 전위로 추이하게 되는데, 이것은 IGBT (12) 의 미러 용량으로부터 전하가 배출되기 때문이다. 기간 T3 에서도 게이트 전류 (즉, 전위차 Vf - Ve) 는 대략 일정하다. 그 후, 시각 t4 가 되면 미러 용량으로부터의 전하의 배출이 완료된다. 이 때문에, 시각 t4 후의 기간 T4 에서 다시 전위 Ve, Vf 가 저하된다. 기간 T4 에서도 게이트 전류가 대략 일정하기 때문에, 기간 T4 에서는 기간 T2 와 대략 동일한 기울기로 전위 Ve, Vf 가 저하된다. 시각 t5 에 있어서 전위 Vf 가 제 6 참조 전위 Vref6 에 도달하면, 전위 Ve ＋ Vref5 가 제 6 참조 전위 Vref6 보다 낮아지기 때문에, 제 2 선택기 (52b) 가 제 6 참조 전위 Vref6 을 제 2 오피 앰프 (52a) 의 반전 입력에 입력한다. 그러면, 제 2 오피 앰프 (52a) 는 전위 Vf 를 제 6 참조 전위 Vref6 에 유지하도록 게이트 (42c) 의 전위를 제어한다. 이로써, 게이트 전류가 감소되어 전위차 Vf - Ve 가 저하된다. 그러나, 그 후에도 게이트 전류가 흐르기 때문에, 전위 Ve 는 기간 T5 에서도 저하를 계속한다. 따라서, 기간 T5 에서는 제 2 오피 앰프 (52a) 의 반전 입력에 제 6 참조 전위 Vref6 이 계속 입력된다. 이 때문에, 기간 T5 에서는 전위 Vf 가 제 6 참조 전위 Vref6 과 일치하도록 nMOS (42) 가 제어된다. 따라서, 기간 T5 사이에 서서히 게이트 전류가 저하되고, 전위 Ve 가 제 6 참조 전위 Vref6 과 일치하는 전위까지 저하된 시각 t6 에서 게이트 전류 (즉, 전위차 Vf - Ve) 가 대략 제로로 된다. 그 후에는, 제 2 오피 앰프 (52a) 는 전위 Ve, Vf 가 제 6 참조 전위 Vref6 과 일치된 상태를 유지한다. 따라서, IGBT (12) 가 오프된다.
이상에서 설명한 바와 같이, 이 게이트 전위 제어 회로 (10d) 에서는 IGBT (12) 를 오프시킬 때, 제 2 저항 (44) 의 양단의 전위차 Vf - Ve 가 소정 전위 Vref5 를 밑돌지 않도록 (즉, 전위차 Vf - Ve 의 절대값이 소정 전위 Vref5 의 절대값을 초과하지 않도록) nMOS (42) 가 제어된다. 이 때문에, 기간 T2 ∼ T4 에서는 전위차 Vf - Ve (즉, 게이트 전류) 가 일정해지고, 전위 Ve, Vf 가 저하되는 기울기가 게이트 전류에 따른 기울기로 제어된다. 즉, 기간 T2, T4 에서는, 전위 Ve, Vf 가 저하되는 기울기가 스루레이트에 따르는 기울기보다 작은 대략 일정한 기울기로 제어된다. 이 때문에, 이 게이트 전위 제어 회로 (10d) 에서는 스위칭 속도의 편차가 억제된다. 또, 제 1 오피 앰프 (32a) 및 제 2 오피 앰프 (52a) 에 의하면, 전위 Vd, Ve, Vf 를 정확하게 제어할 수 있다.
다음으로, 상기 서술한 실시예 3, 4 의 구성 요소와 본 발명의 구성 요소의 관계에 대해서 설명한다. 실시예 3, 4 의 IGBT (12) 는 본 발명의 구동용 스위칭 소자의 일례로 간주되어도 된다. 실시예 3, 4 의 절연 전원 (60) 의 출력 단자 (60a) 는 본 발명의 제 1 게이트 전위 공급부의 일례로 간주되어도 된다. 실시예 3, 4 의 제 1 저항 (24) 은 본 발명의 제 1 저항의 일례로 간주되어도 된다. 실시예 3, 4 의 pMOS (22) 는 본 발명의 제 1 스위칭 소자의 일례로 간주되어도 된다. 실시예 3, 4 의 제 1 오피 앰프 (32a) 는 본 발명의 제 1 오피 앰프의 일례로 간주되어도 된다. 또한, 실시예 3, 4 의 제 1 오피 앰프 (32a) 의 반전 입력에는, 전위 Ve ＋ Vref3 과 전위 Vref4 중 낮은 쪽의 값 (즉, 절연 전원 (60) 의 출력 전위 Vout 로부터 먼 쪽의 값) 이 입력된다. 먼 쪽의 값은 출력 전위 Vout 에 대해서 보다 큰 편차를 갖는 값으로 간주해도 된다. 또, 실시예 3, 4 의 제 3 참조 전위 Vref3 은 본 발명의 제 3 참조 전위의 일례임과 함께, 본 발명의 제 7 참조 전위의 일례인 것으로도 간주되어도 된다. 또, 실시예 3, 4 의 제 4 참조 전위 Vref4 는 본 발명의 제 4 참조 전위의 일례임과 함께, 본 발명의 제 8 참조 전위의 일례인 것으로도 간주되어도 된다. 또, 실시예 4 의 절연 전원 (60) 의 출력 단자 (60b) 는 본 발명의 제 2 게이트 전위 공급부의 일례로 간주되어도 된다. 실시예 4 의 nMOS (42) 는 본 발명의 제 2 스위칭 소자의 일례로 간주되어도 된다. 실시예 4 의 제 2 저항 (44) 은 본 발명의 제 2 저항의 일례로 간주되어도 된다. 실시예 4 의 제 2 오피 앰프 (52a) 는 본 발명의 제 2 오피 앰프의 일례로 간주되어도 된다. 또, 실시예 4 의 제 5 참조 전위 Vref5 는 본 발명의 제 5 참조 전위의 일례임과 함께, 본 발명의 제 9 참조 전위의 일례인 것으로도 간주되어도 된다. 또, 실시예 4 의 제 6 참조 전위 Vref6 은 본 발명의 제 6 참조 전위의 일례임과 함께, 본 발명의 제 10 참조 전위의 일례인 것으로도 간주되어도 된다. 또, 실시예 4 의 구성 요소와 본 발명의 구성 요소를 아래와 같이 인정할 수도 있다. 즉, 실시예 4 의 IGBT (12) 는 본 발명의 구동용 스위칭 소자의 일례로 간주되어도 된다. 실시예 4 의 절연 전원 (60) 의 출력 단자 (60b) 는 본 발명의 제 1 게이트 전위 공급부의 일례로 간주되어도 된다. 실시예 4 의 제 2 저항 (44) 은 본 발명의 제 1 저항의 일례로 간주되어도 된다. 실시예 4 의 nMOS (42) 는 본 발명의 제 1 스위칭 소자의 일례로 간주되어도 된다. 실시예 4 의 제 2 오피 앰프 (52a) 는 본 발명의 제 1 오피 앰프의 일례로 간주되어도 된다. 또한, 실시예 4 제 2 오피 앰프 (52a) 의 비반전 입력에는, 전위 Ve ＋ Vref5 와 전위 Vref6 중 높은 쪽의 값 (즉, 절연 전원 (60) 의 출력 전위 V-out 로부터 먼 쪽의 값) 이 입력된다. 이와 같이, 본 발명의 제 1 게이트 전위 공급부는, 구동용 스위칭 소자를 온시키기 (즉, IGBT 의 게이트 전위를 상승시키기) 위한 게이트 온 전위 (예를 들어, 실시예 3, 4 의 절연 전원 (60) 의 출력 전위 Vout) 이어도 되고, 구동용 스위칭 소자를 오프시키기 (즉, IGBT 의 게이트 전위를 저하시키기) 위한 게이트 오프 전위 (예를 들어, 실시예 4 의 절연 전원 (60) 의 출력 전위 V-out) 이어도 된다. 이 경우, 실시예 4 의 제 5 참조 전위 Vref5 는 본 발명의 제 3 참조 전위의 일례임과 함께, 본 발명의 제 7 참조 전위의 일례인 것으로도 간주되어도 된다. 또, 이 경우, 실시예 4 의 제 6 참조 전위 Vref6 은 본 발명의 제 4 참조 전위의 일례임과 함께, 본 발명의 제 8 참조 전위의 일례인 것으로도 간주되어도 된다.
또한, 실시예 3, 4 의 회로에 있어서도, 도 6, 7 과 마찬가지로 제 3 저항 (101, 102, 103) 을 추가해도 된다.
또, 상기 서술한 실시예 1 ∼ 4 에 있어서, 여러 가지 전위가 오피 앰프에 입력되는 것을 설명했지만, 상기 여러 가지 전위를 더욱 가공한 전위를 오피 앰프에 입력해도 된다. 예를 들어, 상기 여러 가지 전위를 정수배한 전위를 오피 앰프에 입력해도 된다.
이상으로 본 발명의 구체예를 상세하게 설명했지만, 이것들은 예시에 지나지 않고 본 발명을 한정하는 것은 아니다. 본 발명에는 이상에서 예시한 구체예를 여러 가지로 변형, 변경시킨 것이 포함된다.

Claims (9)

  1. 게이트 전위 제어 회로 (10a ; 10b) 로서,
    구동용 스위칭 소자 (12) 와,
    제 1 게이트 전위 공급부 (60a) 와,
    상기 구동용 스위칭 소자의 게이트 (12a) 와 상기 제 1 게이트 전위 공급부 사이에 직렬로 접속된 제 1 스위칭 소자 (22) 및 제 1 저항 (24) 과,
    상기 제 1 스위칭 소자의 게이트 (22c) 에 접속된 출력과, 제 1 참조 전위가 입력되는 반전 입력과, 상기 제 1 저항의 상기 제 1 게이트 전위 공급부측의 단자 (24a) 의 전위에서 상기 제 1 저항의 상기 구동용 스위칭 소자측의 단자 (24b) 의 전위를 감산한 전위차에 기초하는 제 1 값과 상기 제 1 스위칭 소자의 상기 구동용 스위칭 소자측의 단자 (22a) 의 전위에 기초하는 제 2 값 중, 상기 제 1 게이트 전위 공급부의 전위에 가까운 쪽의 값이 입력되는 비반전 입력을 구비하는 제 1 오피 앰프 (32a) 를 포함하는 것을 특징으로 하는 게이트 전위 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 전위 공급부가 공급하는 게이트 온 전위보다 낮은 게이트 오프 전위를 공급하도록 구성된 제 2 게이트 전위 공급부 (60b) 와,
    상기 구동용 스위칭 소자의 상기 게이트와 상기 제 2 게이트 전위 공급부 사이에 직렬로 접속된 제 2 스위칭 소자 (42) 및 제 2 저항 (44) 과,
    상기 제 2 스위칭 소자의 게이트 (42c) 에 접속된 출력과, 제 2 참조 전위가 입력되는 반전 입력과, 상기 제 2 저항의 상기 제 2 게이트 전위 공급부측의 단자 (44a) 의 전위에서 상기 제 2 저항의 상기 구동용 스위칭 소자측의 단자 (44b) 의 전위를 감산한 전위차에 기초하는 제 3 값과 상기 제 2 스위칭 소자의 상기 구동용 스위칭 소자측의 단자 (42a) 의 전위에 기초하는 제 4 값 중, 낮은 쪽의 값이 입력되는 비반전 입력을 구비하는 제 2 오피 앰프 (52a) 를 더 포함하는, 게이트 전위 제어 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 구동용 스위칭 소자의 상기 게이트와 상기 제 1 스위칭 소자 사이에 접속된 제 3 저항 (101 ; 103) 을 더 포함하는, 게이트 전위 제어 회로.
  4. 게이트 전위 제어 회로 (10c) 로서,
    구동용 스위칭 소자 (12) 와,
    제 1 게이트 전위 공급부 (60a) 와,
    상기 구동용 스위칭 소자의 게이트 (12a) 와 상기 제 1 게이트 전위 공급부 사이에 접속된 제 1 스위칭 소자 (22) 와,
    상기 구동용 스위칭 소자와 상기 제 1 스위칭 소자 사이에 접속된 제 1 저항 (24) 과,
    상기 제 1 스위칭 소자의 게이트 (22c) 에 접속된 출력과, 상기 제 1 스위칭 소자의 상기 구동용 스위칭 소자측의 단자의 전위가 입력되는 비반전 입력과, 상기 제 1 저항의 상기 구동용 스위칭 소자측의 단자 (24b) 의 전위와 제 3 참조 전위를 가산한 제 1 전위와 제 4 참조 전위 중 상기 제 1 게이트 전위 공급부의 전위로부터 먼 쪽의 전위가 입력되는 반전 입력을 구비하는 제 1 오피 앰프 (32a) 를 포함하는 것을 특징으로 하는 게이트 전위 제어 회로.
  5. 제 4 항에 있어서,
    상기 제 1 게이트 전위 공급부가 공급하는 게이트 온 전위보다 낮은 게이트 오프 전위를 공급하도록 구성된 제 2 게이트 전위 공급부 (60b) 와,
    상기 구동용 스위칭 소자의 상기 게이트와 상기 제 2 게이트 전위 공급부 사이에 접속된 제 2 스위칭 소자 (42) 와,
    상기 구동용 스위칭 소자와 상기 제 2 스위칭 소자 사이에 접속된 제 2 저항 (44) 과,
    상기 제 2 스위칭 소자의 게이트 (42c) 에 접속된 출력과, 상기 제 2 스위칭 소자의 상기 구동용 스위칭 소자측의 단자 (42a) 의 전위가 입력되는 비반전 입력과, 상기 제 2 저항의 상기 구동용 스위칭 소자측의 단자 (44b) 의 전위와 제 5 참조 전위를 가산한 제 2 전위와 제 6 참조 전위 중 높은 쪽의 전위가 입력되는 반전 입력을 구비하는 제 2 오피 앰프 (52a) 를 더 포함하는, 게이트 전위 제어 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 구동용 스위칭 소자의 상기 게이트와 상기 제 1 스위칭 소자 사이에 접속된 제 3 저항을 더 포함하는, 게이트 전위 제어 회로.
  7. 게이트 전위 제어 회로 (10a ; 10b ; 10c) 로서,
    구동용 스위칭 소자 (12) 와,
    제 1 게이트 전위 공급부 (60a) 와,
    상기 구동용 스위칭 소자의 게이트 (12a) 와 상기 제 1 게이트 전위 공급부 사이에 직렬로 접속된 제 1 스위칭 소자 (22) 및 제 1 저항 (24) 과,
    상기 제 1 스위칭 소자의 게이트 (22c) 에 접속된 출력을 구비하고, 상기 제 1 저항의 양단의 전위차의 절대값이 제 7 참조 전위 이하로 되고, 또한, 상기 제 1 스위칭 소자의 상기 구동용 스위칭 소자측의 단자의 전위가 제 8 참조 전위까지 변화되도록, 상기 제 1 스위칭 소자의 상기 게이트의 전위를 제어하도록 구성된 제 1 오피 앰프 (32a) 를 포함하는 것을 특징으로 하는 게이트 전위 제어 회로.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 전위 공급부가 공급하는 게이트 온 전위보다 낮은 게이트 오프 전위를 공급하도록 구성된 제 2 게이트 전위 공급부 (60b) 와,
    상기 구동용 스위칭 소자의 상기 게이트와 상기 제 2 게이트 전위 공급부 사이에 직렬로 접속된 제 2 스위칭 소자 (42) 및 제 2 저항 (44) 과,
    상기 제 2 스위칭 소자의 게이트에 접속된 출력을 구비하고, 상기 제 2 저항의 양단의 전위차의 절대값이 제 9 참조 전위의 절대값 이하가 되고, 또한, 상기 제 2 스위칭 소자의 상기 구동용 스위칭 소자측의 단자의 전위가 제 10 참조 전위까지 변화되도록, 상기 제 2 스위칭 소자의 상기 게이트의 전위를 제어하도록 구성된 제 2 오피 앰프 (52a) 를 더 포함하는, 게이트 전위 제어 회로.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 구동용 스위칭 소자의 상기 게이트와 상기 제 1 스위칭 소자 사이에 접속된 제 3 저항 (101 ; 103) 을 더 포함하는, 게이트 전위 제어 회로.
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