KR102600685B1 - 오토 제로잉 동작에 기초하여 전압을 보상하기 위한 전자 회로 - Google Patents

오토 제로잉 동작에 기초하여 전압을 보상하기 위한 전자 회로 Download PDF

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Abstract

본 발명은 제 1 증폭 회로, 제 2 증폭 회로를 포함한다. 제 1 증폭 회로는, 제 1 전압을 분배하여 얻어지는 제 2 전압, 제 1 기준 전압을 분배하여 얻어지는 제 2 기준 전압, 및 오프셋 전압과 관련되는 제 3 전압에 기초하여 제 1 전압의 레벨과 제 1 기준 전압의 레벨 사이의 차이와 관련된 보상 전압을 출력한다. 제 2 증폭 회로는, 제 1 전압 및 제 1 기준 전압에 기초하여 오토 제로잉(auto zeroing) 동작을 수행함으로써 제 3 전압을 출력한다. 오프셋 전압은 제 1 증폭 회로의 동작에 의해 생성된다. 제 1 전압의 레벨과 제 2 전압의 레벨 사이의 비율은 제 1 기준 전압의 레벨과 제 2 기준 전압의 레벨 사이의 비율에 대응한다.

Description

오토 제로잉 동작에 기초하여 전압을 보상하기 위한 전자 회로{ELECTRONIC CIRCUIT FOR COMPENSATING VOLTAGE BASED ON AUTO ZEROING OPERATION}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 전자 장치의 동작을 위해 출력되는 전압을 보상하도록 구성되는 전자 회로에 관한 것이다.
스마트폰 및 태블릿 PC 등과 같은 모바일 장치는 휴대성을 위해 작은 크기로 설계된다. 모바일 장치는 배터리 등과 같이 한정적인 전력만을 저장할 수 있는 전력 공급 장치를 사용한다. 모바일 장치는 적은 전력에 기초하여 동작하는 반도체 장치들을 포함한다. 모바일 장치는 반도체 장치들의 동작에 필요한 전압들을 제공하기 위한 PMIC(Power Management Integrated Circuit)를 포함한다.
PMIC에 의해 반도체 장치로 제공되는 전압의 레벨은 오차를 포함할 수 있다. 전압의 레벨에 대한 전압에 포함된 오차의 크기의 비율, 즉, 오차율은 전압의 레벨이 낮을수록 증가할 수 있다. 따라서, 반도체 장치가 낮은 레벨의 전압에 의해 동작할수록, 반도체 장치로 제공되는 전압의 오차율은 증가할 수 있다.
PMIC는 낮은 오차율을 갖는 전압을 생성하기 위해 다양한 전자 회로들을 포함할 수 있다. 예로서, 오차는 전자 회로에 포함된 능동 소자들의 오프셋 전압들에 기인할 수 있다. 전자 회로는 능동 소자들에 의해 생성되는 오프셋 전압들을 상쇄시키기 위한 다양한 동작들을 수행할 수 있다.
본 발명은 오토 제로잉(auto zeroing) 동작에 기초하여 전자 장치의 동작에 이용될 전압을 보상하도록 구성된 전자 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 전자 회로는 제 1 증폭 회로, 제 2 증폭 회로를 포함할 수 있다. 제 1 증폭 회로는, 제 1 전압을 분배하여 얻어지는 제 2 전압, 제 1 기준 전압을 분배하여 얻어지는 제 2 기준 전압, 및 오프셋 전압과 관련되는 제 3 전압에 기초하여 제 1 전압의 레벨과 제 1 기준 전압의 레벨 사이의 차이와 관련된 보상 전압을 출력할 수 있다. 제 2 증폭 회로는, 제 1 전압 및 제 1 기준 전압에 기초하여 오토 제로잉(auto zeroing) 동작을 수행함으로써 제 3 전압을 출력할 수 있다. 오프셋 전압은 제 1 증폭 회로의 동작에 의해 생성될 수 있다. 제 1 전압의 레벨과 제 2 전압의 레벨 사이의 비율은 제 1 기준 전압의 레벨과 제 2 기준 전압의 레벨 사이의 비율에 대응할 수 있다.
본 발명의 실시 예에 따르면, 전자 회로에 포함된 능동 소자들에 의해 발생하는 오프셋 전압이 상쇄되고, 이에 따라 정확한 레벨을 갖는 전압이 전자 회로로부터 출력될 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 회로를 보여주는 블록도 이다.
도 2 및 도 3은 도 1의 보상 블록의 예시적인 구성들을 보여주는 블록도들 이다.
도 4는 도 3의 증폭 회로의 예시적인 구성을 보여주는 회로도 이다.
도 5는 도 3의 서브 증폭 회로의 예시적인 구성을 보여주는 회로도 이다.
도 6은 도 5의 스위치들의 예시적인 동작들을 보여주는 회로도 이다.
도 7은 도 6의 동작들에 따라 형성되는 서브 증폭 회로에 대한 등가 회로를 보여주는 회로도 이다.
도 8은 도 5의 스위치들의 예시적인 동작들을 보여주는 회로도 이다.
도 9는 도 8의 동작들에 따라 형성되는 서브 증폭 회로에 대한 등가 회로를 보여주는 회로도 이다.
도 10은 도 2의 보상 블록을 포함하는 도 1의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 11은 도 3의 보상 블록을 포함하는 도 1의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 12는 도 1의 전자 회로를 포함하는 전자 장치의 예시적인 구성을 보여주는 블록도 이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다. 더 나은 이해를 위해, 본 명세서에서 전압의 레벨은 그 전압의 기호로서 표시될 수 있다. 예로서, 전압(Vx)의 레벨은 "Vx"로서 표시될 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 회로를 보여주는 블록도 이다.
도 1을 참조하면, 전자 회로(1000)는 보상 블록(1100) 및 파워 스테이지 블록(1200)을 포함할 수 있다. 전자 회로(1000)는 전자 장치에 포함될 수 있다. 예로서, 전자 회로(1000)는 전자 장치의 PMIC에 포함될 수 있다(도 12 참조). 예로서, 전자 회로(1000)은 전압을 변환하기 위한 벅(Buck) 컨버터, 부스트(Boost) 컨버터, 벅-부스트(Buck-Boost) 컨버터, LDO(Low DropOut) 레귤레이터 중 적어도 하나를 구성하기 위한 컨버팅 회로일 수 있다.
보상 블록(1100)은 파워 스테이지 블록(1200)으로부터 전압(Vo)을 수신할 수 있다. 보상 블록(1100)은 전자 회로(1000)의 외부로부터 기준 전압(Vref1)을 수신할 수 있다. 예로서, 보상 블록(1100)은 전자 회로(1000) 외부의 기준 전압 생성기 등으로부터 기준 전압(Vref1)을 수신할 수 있다. 기준 전압(Vref1)은 높은 PVT 변화(Process/Voltage/Temperature variation) 특성을 갖도록 생성된 전압일 수 있다.
기준 전압(Vref1)은 파워 스테이지 블록(1200)에 의해 전압(Vo)을 생성하기 위한 기준 전압으로서 이용될 수 있다. 예로서, 파워 스테이지 블록(1200)은, 기준 전압(Vref1)에 기초하여, 기준 전압(Vref1)의 레벨에 대응하는 레벨을 갖는 전압(Vo)을 생성하도록 구성될 수 있다.
예로서, 전자 회로(1000)는 전자 회로(1000)를 포함하는 전자 장치의 다른 구성요소(예컨대, 프로세서, 버퍼 메모리, 불휘발성 메모리 등)로 전압(Vo)을 출력할 수 있다. 그 구성요소는 안정적인 동작을 위해 특정 레벨(이하, 동작 레벨)의 전압을 요구할 수 있다. 전자 회로(1000)는 동작 레벨의 전압을 구성요소에 제공하기 위해 동작 레벨에 대응하는 레벨을 갖는 기준 전압(Vref1)에 기초하여, 동작 레벨을 갖는 전압(Vo)을 출력하도록 구성될 수 있다.
보상 블록(1100)은 전압(Vo) 및 기준 전압(Vref1)에 기초하여 전압(Vo)을 보상하는데 이용될 전압(Vc)을 생성할 수 있다. 예로서, 보상 블록(1100)은 전압(Vo)과 전압(Vref1) 사이의 차이에 기초하여 전압(Vc)을 생성할 수 있다. 보상 블록(1100)은 전압(Vc)을 파워 스테이지 블록(1200)으로 출력할 수 있다. 도 2 내지 도 11을 참조하여, 보상 블록(1100)의 구성 및 동작들이 좀 더 구체적으로 설명될 것이다.
파워 스테이지 블록(1200)은 전압(Vc)에 기초하여 전압(Vo)을 생성할 수 있다. 예로서, 파워 스테이지 블록(1200)은 전자 회로(1000)의 외부로부터 기준 전압을 수신할 수 있다. 파워 스테이지 블록(1200)은 보상 블록(1100)으로부터 전압(Vc)을 수신할 수 있다. 파워 스테이지 블록(1200)은 기준 전압 및 전압(Vc)에 기초하여 전압(Vo)을 생성할 수 있다. 예로서, 파워 스테이지 블록(1200)은 기준 전압에 기초하여 생성되는 전압(Vo)을 보상하기 위해 전압(Vc)을 이용할 수 있다.
좀 더 구체적으로, 전압(Vc)의 레벨은 전압(Vo)의 레벨과 기준 전압(Vref1)의 레벨 사이의 차이에 대응할 수 있다. 파워 스테이지 블록(1200)은 전압(Vc)의 레벨에 기초하여 전압(Vo)의 레벨과 기준 전압(Vref1)의 레벨 사이의 차이를 감소시키기 위한 다양한 동작들을 수행할 수 있다. 파워 스테이지 블록(1200)은 전압(Vc)에 기초하여 전압(Vo)의 레벨을 조정할 수 있다. 예로서, 파워 스테이지 블록(1200)은 전압(Vc)에 기초하여 전압(Vo)의 레벨을 조정하기 위해 푸쉬-풀 스테이지(Push-Pull Stage) 구성을 포함할 수 있다.
도 2는 도 1의 보상 블록의 예시적인 구성을 보여주는 블록도 이다.
도 1의 보상 블록(1100)은 도 2의 보상 블록(1100a)을 포함할 수 있다. 도 2를 참조하면, 보상 블록(1100a)은 피드백 회로(1110), 증폭 회로(1120), 및 서브 증폭 회로(1130)를 포함할 수 있다.
피드백 회로(1110)는 파워 스테이지 회로(1200)로부터 전압(Vo)을 수신할 수 있다. 피드백 회로(1110)는 전압(Vo)에 기초하여 전압(Vf)을 출력할 수 있다. 피드백 회로(1110)는 전압(Vo)을 분배하여 전압(Vf)을 출력할 수 있다. 전압(Vf)의 레벨과 전압(Vo)의 레벨은 피드백 회로(1110)에 의해 결정되는 특정 비율을 가질 수 있다. 예로서, 피드백 회로(1110)는, 직렬로 서로 연결되는 저항들에 의해 전압(Vo)을 분배하여 형성되는 전압(Vf)을 출력할 수 있다. 피드백 회로(1110)는 전압(Vf)을 증폭 회로(1120) 및 서브 증폭 회로(1130)로 출력할 수 있다.
증폭 회로(1120)는 피드백 회로(1110)로부터 전압(Vf)을 수신할 수 있다. 증폭 회로(1120)는 서브 증폭 회로(1130)로부터 전압(Vs)을 수신할 수 있다. 증폭 회로(1120)는 전압(Vf), 기준 전압(Vref1), 및 전압(Vs)에 기초하여 전압(Vc)을 생성할 수 있다. 예로서, 증폭 회로(1120)는 전압(Vf), 기준 전압(Vref1), 및 전압(Vs)에 기초하여 전압(Vo)의 레벨과 기준 전압(Vref1)의 레벨 사이의 차이와 관련되는 레벨과 관련된 전압(Vc)을 생성할 수 있다.
예로서, 증폭 회로(1120)는 연산 증폭기와 같은 능동 소자를 포함할 수 있다. 능동 소자는 오프셋 전압을 발생시킬 수 있다. 증폭 회로는 전압(Vf)의 레벨과 오프셋 전압의 레벨의 합에 대응하는 레벨을 갖는 전압에 기초하여 동작할 수 있다. 따라서, 전압(Vc)의 레벨은 오프셋 전압에 의해 생성되는 오차를 포함할 수 있다. 증폭 회로(1120)는 전압(Vs)에 기초하여 오프셋 전압을 상쇄시킴으로써 오프셋 전압에 의해 생성되는 오차를 감소시키기 위한 동작들을 수행할 수 있다.
서브 증폭 회로(1130)는 피드백 회로(1110)로부터 전압(Vf)를 수신할 수 있다. 도 1을 참조하여 설명된 바와 같이, 서브 증폭 회로(1130)는 전자 회로(1000) 외부의 기준 전압 생성기 등으로부터 기준 전압(Vref1)을 수신할 수 있다. 서브 증폭 회로(1130)는 전자 회로(1000) 외부의 기준 전압 생성기 등으로부터 서브 증폭 회로(1130)의 동작을 위한 기준 전압들(Vref4 및 Vref5)을 수신할 수 있다.
예로서, 서브 증폭 회로(1130)는 연산 증폭기와 같은 능동 소자를 포함할 수 있다. 능동 소자는 오프셋 전압을 발생시킬 수 있다. 서브 증폭 회로(1130)는 오프셋 전압을 상쇄시키기 위한 동작들을 수행할 수 있다. 기준 전압들(Vref4 및 Vref5)은 오프셋 전압들의 레벨들을 감소시키기 위해 이용될 수 있다.
예로서, 서브 증폭 회로(1130)의 능동 소자는 동작 레벨을 갖는 직류 전압에 기초하여 동작할 수 있다. 기준 전압들(Vref4 및 Vref5)의 레벨들은 직류 전압의 레벨과 관련될 수 있다. 예로서, 기준 전압들(Vref4 및 Vref5)은 동작 레벨의 "0.5"배의 레벨을 가질 수 있다.
서브 증폭 회로(1130)는 기준 전압들(Vref1, Vref4, 및 Vref5) 및 전압(Vf)에 기초하여, 증폭 회로(1120)에 의해 생성되는 오프셋 전압을 상쇄하기 위해 이용될 전압(Vs)을 생성할 수 있다. 예로서, 서브 증폭 회로(1130)는 전압(Vf)과 기준 전압들(Vref1, Vref4, 및 Vref5)에 기초하여 오토 제로잉(auto zeroing) 동작을 수행하도록 구성될 수 있다.
도 2에서 하나의 신호(Vs)가 도시되나, 도 4를 참조하여 설명될 것과 같이, 신호(Vs)는 하나 이상의 신호를 포함할 수 있다. 도 5 내지 도 9를 참조하여 서브 증폭 회로(1130)의 예시적인 구성 및 동작들이 좀 더 구체적으로 설명될 것이다.
도 3은 도 1의 보상 블록의 예시적인 구성을 보여주는 블록도 이다.
도 1의 보상 블록(1100)은 도 3의 보상 블록(1100b)을 포함할 수 있다. 도 3을 도 2와 비교하면, 보상 블록(1100b)은 분배 회로(1140)를 더 포함할 수 있다. 분배 회로(1140)는 기준 전압(Vref1)에 기초하여 기준 전압들(Vref2 및 Vref3)을 생성할 수 있다.
예로서, 분배 회로(1140)는 기준 전압(Vref1)의 레벨에 대한 일정 비율들의 레벨들을 갖는 기준 전압들(Vref2 및 Vref3)을 생성할 수 있다. 분배 회로(1140)는 기준 전압(Vref2)을 증폭 회로(1120)로 출력하고, 참조 회로(Vrfef3)를 서브 증폭 회로(1130)로 출력할 수 있다.
분배 회로(1140)는 전자 회로(1000) 외부의 기준 전압 생성기 등으로부터 기준 전압(Vref1)을 수신할 수 있다. 분배 회로(1140)는 기준 전압(Vref1)에 기초하여 기준 전압들(Vref2 및 Vref3)을 출력할 수 있다. 분배 회로(1140)는 기준 전압(Vref1)을 분배하여 기준 전압들(Vref2 및 Vref3)을 출력할 수 있다. 기준 전압(Vref1)의 레벨과 기준 전압들(Vref2 및 Vref3)의 레벨들은 분배 회로(1140)에 의해 결정되는 특정 비율들을 각각 가질 수 있다.
예로서, 분배 회로(1140)는, 직렬로 서로 연결되는 저항들에 의해 기준 전압(Vref1)을 분배하여 형성되는 기준 전압들(Vref2)을 출력하고, 기준 전압(Vref1)을 통과시켜 기준 전압(Vref1)과 실질적으로 동일한 기준 전압(Vref3)을 출력 할 수 있다. 분배 회로(1140)는 기준 전압들(Vref2 및 Vref3)을 증폭 회로(1120) 및 서브 증폭 회로(1130)로 각각 출력할 수 있다.
도 3을 도 2와 비교하면, 증폭 회로(1120)는 기준 전압(Vref1) 대신 기준 전압(Vref2)을 수신할 수 있다. 증폭 회로(1120)는 기준 전압(Vref1) 대신 기준 전압(Vref2)에 기초하여 동작할 수 있다. 서브 증폭 회로(1130)는 기준 전압(Vref1) 및 전압(Vf) 대신 기준 전압(Vref3) 및 전압(Vo)을 각각 수신할 수 있다. 서브 증폭 회로(1130)는 기준 전압(Vref1) 및 전압(Vf) 대신 기준 전압(Vref3) 및 전압(Vo)에 각각 기초하여 동작할 수 있다.
전압(Vf)은 전압(Vo)에 기초하여 생성되기 때문에 전압(Vf)은 전압(Vo)에 대응하고, 기준 전압들(Vref2 및 Vref3)은 기준 전압(Vref1)에 기초하여 생성되기 때문에 기준 전압들(Vref2 및 Vref3)은 기준 전압(Vref1)에 대응할 수 있다. 따라서, 도 3의 피드백 회로(1110), 증폭 회로(1120), 및 서브 증폭 회로(1130)의 동작들은 도 2를 참조하여 설명된 피드백 회로(1110), 증폭 회로(1120), 및 서브 증폭 회로(1130)의 동작들과 각각 유사하므로, 이하 간결성을 위해 중복되는 설명은 생략된다.
이하, 도 4를 참조하여, 도 3의 보상 회로(1100b)에 포함된 증폭 회로(1120)가 설명되고, 도 5 내지 도 9를 참조하여, 도 3의 보상 회로(1100b)에 포함되는 서브 증폭 회로(1130)가 설명될 것이다. 도 2의 보상 회로(1100a)에 포함되는 증폭 회로(1120) 및 서브 증폭 회로(1130)의 구성들 및 동작들은 도 3의 증폭 회로(1120) 및 서브 증폭 회로(1130)의 구성들 및 동작들과 각각 유사하므로, 이하 중복되는 설명은 생략된다.
도 4는 도 3의 증폭 회로의 예시적인 구성을 보여주는 회로도 이다.
도 4를 참조하면, 증폭 회로(1120)는 연산 증폭기(1121)를 포함할 수 있다. 도 3의 신호(Vs)는 도 4의 신호들(Vs_1 및 Vs_2)을 포함할 수 있다. 도 4의 예에서, 더 나은 이해를 위해, 오프셋 전압(Vos1)이 별도의 전압 소스에 의해 생성되는 것으로 도시되었으나, 오프셋 전압(Vos1)은 연산 증폭기(1121)의 동작에 의해 생성되는 것으로 이해되어야 한다. 예로서, 연산 증폭기(1121)를 제조하는 과정에서 발생하는 공정 상의 오차에 의해, 연산 증폭기(1121)의 동작 시에 오프셋 전압(Vos1)이 생성될 수 있다.
연산 증폭기(1121)는 반전 단자를 통해 피드백 회로(1110)로부터 전압(Vf)을 수신할 수 있다. 연산 증폭기(1121)는 비반전 단자를 통해 분배 회로(1140)로부터 기준 전압(Vref2)을 수신할 수 있다. 연산 증폭기(1121)는 널(null) 비반전 단자를 통해 서브 증폭 회로(1130)로부터 전압(Vs_1)을 수신할 수 있다. 연산 증폭기(1121)는 널 반전 단자를 통해 서브 증폭 회로(1130)로부터 전압(Vs_2)을 수신할 수 있다.
연산 증폭기(1121)는 전압들(Vf, Vs_1, 및 Vs_2) 및 기준 전압(Vref2)에 기초하여 전압(Vc)을 생성할 수 있다. 예로서, 연산 증폭기(1121)는 전압(Vf)의 레벨과 및 기준 전압(Vref2)의 레벨 사이의 차이에 기초하여 전압(Vc)을 출력하고, 전압들(Vs_1 및 Vs_2)에 기초하여 오프셋 전압(Vos1)을 상쇄시키기 위한 오토 제로잉 동작들을 수행할 수 있다.
좀 더 구체적으로, 연산 증폭기(1121)는 전압(Vf)의 레벨과 기준 전압(Vref2)의 레벨 사이의 차이를 증폭하여(즉, 차이에 이득을 곱하여) 전압(Vc)을 출력하는데 사용될 전압을 생성할 수 있다. 그러나, 실제적으로 연산 증폭기(1121)는 오프셋 전압(Vos1)을 포함하는 "Vf-Vos1"의 전압을 수신하므로, 전압(Vc)은 오프셋 전압(Vos1)의 성분을 포함할 수 있다. 예로서, 연산 증폭기(1121)는 "A11*(Vref2-Vf+Vos1)"의 전압을 생성할 수 있다(단, "A11"은 연산 증폭기(1121)의 반전/비반전 단자에 대한 이득).
연산 증폭기(1121)는 오프셋 전압(Vos1)과 관련된 전압들(Vs_1 및 Vs_2)에 기초하여 오프셋 전압(Vos1)을 상쇄시킬 수 있다. 전압들(Vs_1 및 Vs_2)에 기초하여 오프셋 전압(Vos1)이 상쇄됨으로써 전압(Vc)에 포함된 오프셋 전압(Vos1)의 성분의 크기는 감소할 수 있다. 예로서, 전압(Vs_2)은 연산 증폭기(1121)의 동작을 위한 직류 전압일 수 있다. 따라서, 연산 증폭기(1121)는 "(Vs_1-Vs_2)*A12"의 전압을 생성할 수 있다(단, "A12"는 널 반전/널 비반전 단자에 대한 연산 증폭기(1121)의 이득).
연산 증폭기(1121)는, 반전/비반전 단자로 수신되는 전압들에 기초하여 생성되는 "A11*(Vref2-Vf+Vos1)"의 전압, 및 널 반전/비반전 단자로 수신되는 전압들에 기초하여 생성되는 "(Vs_1-Vs_2)*A12"의 전압에 기초하여 "A11*(Vref2-Vf+Vos1)- (Vs_1-Vs_2)*A12"의 전압(Vc)을 출력할 수 있다. 도 6 내지 도 9를 참조하여 설명될 것과 같이, 서브 증폭 회로(1130)에 의해 전압(Vs_1)은 오프셋 전압(Vos1)에 대한 오토 제로잉 동작을 위한 적절한 레벨을 가질 수 있다. 전압(Vs_1)에 기초하여 전압(Vc)을 출력하기 위한 연산 증폭기(1121)의 동작들은 도 11을 참조하여 좀 더 구체적으로 설명될 것이다.
도 5는 도 3의 서브 증폭 회로의 예시적인 구성을 보여주는 회로도 이다.
도 5를 참조하면, 서브 증폭 회로(1130)는 연산 증폭기(1131), 스위치들(SW1 내지 SW6), 및 용량성 소자들(C1 내지 C4)을 포함할 수 있다. 도 5의 예에서, 더 나은 이해를 위해, 오프셋 전압(Vos2)이 별도의 전압 소스에 의해 생성되는 것으로 도시되었으나, 오프셋 전압(Vos2)은 연산 증폭기(1131)의 동작에 의해 생성되는 것으로 이해되어야 한다. 예로서, 연산 증폭기(1131)를 제조하는 과정에서 발생하는 공정 상의 오차에 의해, 연산 증폭기(1121)의 동작 시에 오프셋 전압(Vos2)이 생성될 수 있다.
연산 증폭기(1131)의 반전 단자는 노드(ND1)와 연결될 수 있다. 파워 스테이지 블록(1200)으로부터 노드(ND1)로 전압(Vo)이 수신될 수 있다. 연산 증폭기(1131)는 반전 단자를 통해 노드(ND1)로부터 전압(Vo)을 수신할 수 있다. 연산 증폭기(1131)의 비반전 단자는 노드(ND2)와 연결될 수 있다.
스위치(SW1)는 분배 회로(1140)와 노드(ND2) 사이의 연결을 제어할 수 있다. 연산 증폭기(1131)는 스위치(SW1), 노드(ND2) 및 비반전 단자를 통해 분배 회로(1140)로부터 기준 전압(Vref3)을 수신할 수 있다. 스위치(SW2)는 노드(ND1)와 노드(ND2) 사이의 연결을 제어할 수 있다.
연산 증폭기(1131)의 널 비반전 단자는 노드(ND3)와 연결될 수 있다. 용량성 소자(C1)는 노드(ND3)와 접지 단자 사이에 연결될 수 있다. 스위치(SW3)는 기준 전압(Vref4)의 공급 단자와 노드(ND3) 사이의 연결을 제어할 수 있다. 연산 증폭기(1131)는 스위치(SW3), 노드(ND3), 및 널 비반전 단자를 통해 기준 전압(Vref4)을 수신할 수 있다.
연산 증폭기(1131)의 널 반전 단자는 노드(ND4)와 연결될 수 있다. 용량성 소자(C2)는 노드(ND4)와 접지 단자 사이에 연결될 수 있다. 스위치(SW4)는 노드(ND4)와 노드(ND5) 사이의 연결을 제어할 수 있다. 노드(ND5)는 연산 증폭기(1131)의 출력 단자와 연결될 수 있다. 연산 증폭기(1131)는 노드(ND5)로 전압(Ve)을 출력할 수 있다.
스위치(SW5)는 노드(ND5)와 노드(ND6) 사이의 연결을 제어할 수 있다. 용량성 소자(C3)는 노드(ND6)와 접지 단자 사이에 연결될 수 있다. 스위치(SW6)는 노드(ND7)와 기준 전압(Vref5)의 공급 단자 사이에 연결될 수 있다. 용량성 소자(C4)는 노드(ND7)와 접지 단자 사이에 연결될 수 있다. 노드(ND6)에 형성되는 전압(Vs_1) 및 노드(ND7)에 형성되는 전압(Vs_2)은 서브 증폭 회로(1130)의 전압(Vs)으로서 증폭 회로(1120)로 출력될 수 있다.
서브 증폭 회로(1130)는 전자 회로(1000)의 내/외부에 배치된 클럭 생성기 등으로부터 클럭(CK) 및 클럭(nCK)을 수신할 수 있다. 클럭(CK)의 위상과 클럭(nCK)의 위상은 상보적일 수 있다. 스위치들(SW2, SW3, 및 SW4)은 클럭(CK)에 기초하여 동작할 수 있다. 스위치들(SW1, SW5, 및 SW6)은 클럭(nCK)에 기초하여 동작할 수 있다.
연산 증폭기(1131)의 동작들은 도 4를 참조하여 설명된 연산 증폭기(1121)의 동작들과 유사하므로 이하 설명은 생략된다. 따라서, 연산 증폭기(1131)로부터 출력되는 전압(Ve)은 오프셋 전압(Vos2)의 성분을 포함할 수 있다. 도 6 및 도 7을 참조하여 설명될 것과 같이, 연산 증폭기(1131)는 노드들(ND3 및 ND4)로부터 오프셋 전압(Vos2)과 관련된 전압들을 수신할 수 있다. 연산 증폭기(1131)는 노드들(ND3 및 ND4)로부터 수신되는 전압들에 기초하여 오프셋 전압(Vos1)을 상쇄시킬 수 있다. 오프셋 전압(Vos1)이 상쇄됨으로써 전압(Vc)에 포함된 오프셋 전압(Vos1)의 성분의 크기는 감소할 수 있다. 도 6 내지 도 9를 참조하여, 서브 증폭 회로(1130)의 예시적인 동작들이 좀 더 구체적으로 설명될 것이다.
도 6은 도 5의 스위치들의 예시적인 동작들을 보여주는 회로도 이다.
이하 도 6 및 도 7을 참조하여, 연산 증폭기(1131)의 오프셋 전압(Vos2)에 대한 오토 제로잉 동작이 설명될 것이다. 도 6을 참조하여, 서브 증폭 회로(1130)에 의해 수행되는 제 1 단계(Step 1)의 동작들이 설명될 것이다. 스위치들(SW2, SW3, 및 SW4)은 클럭(CK)에 응답하여 턴 온될 수 있다. 스위치(SW2)는 노드(ND1)와 노드(ND2) 사이를 연결할 수 있다. 스위치(SW3)는 기준 전압(Vref4)의 공급 단자와 노드(ND3) 사이를 연결할 수 있다. 스위치(SW4)는 노드(ND4)와 노드(ND5) 사이를 연결할 수 있다.
도 5를 참조하여 설명된 바와 같이, 클럭(nCK)의 위상과 클럭(CK)의 위상은 상보적일 수 있다. 스위치들(SW1, SW5, 및 SW6)은 클럭(nCK)에 응답하여 턴 오프될 수 있다. 스위치(SW1)는 기준 전압(Vref3)의 공급 단자와 노드(ND2) 사이를 연결 해제할 수 있다. 스위치(SW5)는 노드(ND5)와 용량성 소자(C3) 사이를 연결 해제할 수 있다. 스위치(SW6)는 기준 전압(Vref5)의 공급 단자와 용량성 소자(C4) 사이를 연결 해제할 수 있다.
도 7은 도 6의 동작들에 따라 형성되는 서브 증폭 회로에 대한 등가 회로를 보여주는 회로도 이다.
도 7을 참조하여, 서브 증폭 회로(1130)에 의해 수행되는 제 2 단계(Step 2)의 동작들이 설명될 것이다. 스위치(SW2)에 의해 노드(ND1)와 노드(ND2) 사이가 연결됨에 따라, 도 7의 등가 회로에서 노드(ND1)와 노드(ND2)는 하나의 노드(ND1/ND2)로 도시될 수 있다. 스위치(SW4)에 의해 노드(ND4)와 노드(ND5) 사이가 연결됨에 따라, 도 7의 등가 회로에서 노드(ND4)와 노드(ND5)는 하나의 노드(ND4/ND5)로 도시될 수 있다.
전압(Vo)이 파워 스테이지 블록(1200)으로부터 노드(ND1/ND2)로 수신될 수 있다. 노드(ND1/ND2)에 "Vo"의 전압이 형성될 수 있다. 노드(ND1/ND2)를 통해 전압(Vo)이 연산 증폭기(1131)의 반전 단자로 수신될 수 있다. 연산 증폭기(1131)의 오프셋 전압(Vos2)에 의해, 연산 증폭기(1131)의 반전 단자를 통해 수신되는 전압의 레벨은 "Vo-Vos2"일 수 있다. 전압(Vo)이 노드(ND1/ND2)통해 연산 증폭기(1131)의 비반전 단자로 수신될 수 있다.
기준 전압(Vref4)이 노드(ND3)로 수신될 수 있다. 노드(ND3)에 "Vref4"의 전압이 형성될 수 있다. 전압(Vref4)이 노드(ND3)를 통해 연산 증폭기(1131)의 널 비반전 단자로 수신될 수 있다. 노드(ND3)에 형성되는 "Vref4"의 전압에 의해 용량성 소자(C1)가 충전될 수 있다. 따라서, 전압(Vref4)의 레벨 "Vref4"에 대응하는 에너지가 용량성 소자(C1)에 저장될 수 있다.
스위치(SW4)에 의해 노드(ND4)와 노드(ND5) 사이가 연결됨에 따라, 연산 증폭기(1131)의 출력 단자와 널 반전 단자가 연결될 수 있다. 따라서, 연산 증폭기(1131)는 버퍼로서 동작할 수 있다. 따라서, 연산 증폭기(1131)에 의해 "Vref4"의 전압이 노드(ND3)로부터 노드(ND4/ND5)로 전달될 수 있다.
또한, 연산 증폭기(1131)는, 반전 단자를 통해 수신되는 전압의 레벨 "Vo"과 비반전 단자로 수신되는 전압의 레벨 "Vo-Vos2" 사이의 차이인 "Vos"의 레벨을 갖는 전압이 연산 증폭기(1131)의 입력으로서 제공될 수 있다. 따라서, 연산 증폭기(1131)는 "Vos"의 레벨의 전압에 기초하여 출력 단자를 통해 "(Vos2*A21)/(1+A22)"의 전압을 출력할 수 있다(단, "A21"은 반전/비반전 단자에 대한 연산 증폭기(1131)의 이득, "A22"는 널 반전/널 비반전 단자에 대한 연산 증폭기(1131)의 이득).
따라서, 노드(ND4/ND5)에 "(Vos2*A21)/(1+A22)+Vref4"의 전압이 형성될 수 있다. 노드(ND4/ND5)에 형성되는 "(Vos2*A21)/(1+A22)+Vref4"의 전압에 의해 용량성 소자(C2)가 충전될 수 있다. 따라서, 노드(ND4/ND5)에 형성되는 전압의 레벨 "(Vos2*A21)/(1+A22)+Vref4"에 대응하는 에너지가 용량성 소자(C2)에 저장될 수 있다.
도 8은 도 5의 스위치들의 예시적인 동작들을 보여주는 회로도 이다.
이하 도 8 및 도 9를 참조하여, 연산 증폭기(1121)의 오프셋 전압(Vos1)에 대한 오토 제로잉 동작이 설명될 것이다. 도 8을 참조하여, 서브 증폭 회로(1130)에 의해 수행되는 제 3 단계(Step 3)의 동작들이 설명될 것이다. 스위치들(SW2, SW3, 및 SW4)은 클럭(CK)에 응답하여 턴 오프될 수 있다. 스위치(SW2)는 노드(ND1)와 노드(ND2) 사이를 연결 해제할 수 있다. 스위치(SW3)는 기준 전압(Vref4)의 공급 단자와 노드(ND3) 사이를 연결 해제할 수 있다. 스위치(SW4)는 노드(ND4)와 노드(ND5) 사이를 연결 해제할 수 있다.
도 5를 참조하여 설명된 바와 같이, 클럭(nCK)의 위상과 클럭(CK)의 위상은 상보적일 수 있다. 스위치들(SW1, SW5, 및 SW6)은 클럭(nCK)에 응답하여 턴 온될 수 있다. 스위치(SW1)는 기준 전압(Vref3)의 공급 단자와 노드(ND2) 사이를 연결할 수 있다. 스위치(SW5)는 노드(ND5)와 용량성 소자(C3) 사이를 연결할 수 있다. 스위치(SW6)는 기준 전압(Vref5)의 공급 단자와 용량성 소자(C4) 사이를 연결할 수 있다.
도 9는 도 8의 동작들에 따라 형성되는 서브 증폭 회로에 대한 등가 회로를 보여주는 회로도 이다.
도 9를 참조하여, 서브 증폭 회로(1130)에 의해 수행되는 제 4 단계(Step 4)의 동작들이 설명될 것이다. 스위치(SW5)에 의해 노드(ND5)와 노드(ND6) 사이가 연결됨에 따라, 도 9의 등가 회로에서 노드(ND5)와 노드(ND6)는 하나의 노드(ND5/ND6)로 도시될 수 있다.
전압(Vo)이 파워 스테이지 블록(1200)으로부터 노드(ND1)로 수신될 수 있다. 노드(ND1)에 "Vo"의 전압이 형성될 수 있다. 노드(ND1)를 통해 전압(Vo)이 연산 증폭기(1131)의 반전 단자로 수신될 수 있다. 연산 증폭기(1131)의 오프셋 전압(Vos2)에 의해, 연산 증폭기(1131)의 반전 단자로 수신되는 전압의 레벨은 "Vo-Vos2"일 수 있다. 기준 전압(Vref3)이 노드(ND2)로 수신될 수 있다. 노드(ND2)에 "Vref3"의 전압이 형성될 수 있다. 노드(ND1)를 통해 기준 전압(Vref3)이 연산 증폭기(1131)의 비반전 단자로 수신될 수 있다.
제 2 단계(Step 2)의 동작에서 용량성 소자들(C1 및 C2)에 저장된 에너지에 의해, 노드(ND3)에 형성된 전압의 레벨 "Vref4"과 노드(ND4)에 형성된 전압의 레벨 ""(Vos2*A21)/(1+A22)+Vref4""은 유지될 수 있다. 용량성 소자(C1)에 의해 "Vref4"의 전압이 연산 증폭기(1131)의 널 비반전 단자로 제공되고, 용량성 소자(C2)에 의해 ""(Vos2*A21)/(1+A22)+Vref4""의 전압이 연산 증폭기(1131)의 널 반전 단자로 제공될 수 있다.
연산 증폭기(1131)는, 반전 단자를 통해 수신되는 "Vo-Vos2"의 전압, 비반전 단자를 통해 수신되는 "Vref3"의 전압, 널 비반전 단자를 통해 수신되는 "Vref4"의 전압, 및 널 반전 단자를 통해 수신되는 ""(Vos2*A21)/(1+A22)+Vref4""의 전압에 기초하여 전압(Ve)을 출력할 수 있다.
예로서, 연산 증폭기(1131)는 "Vo-Vos2"과 "Vref1" 사이의 차이를 증폭시켜(즉, "Vo-Vos2"과 "Vref3" 사이의 차이에 연산 증폭기(1131)의 이득 "A21"을 곱하여) "(Vo-Vref3+Vos2)*A21"의 전압을 생성할 수 있다. 연산 증폭기(1131)는 널 비반전 단자를 통해 수신되는 "Vref4"의 전압, 및 널 반전 단자를 통해 수신되는 "(Vos2*A21)/(1+A22)+Vref4""의 전압에 기초하여 "(Vos2*A21*A22)/(1+A22)"의 전압이 생성할 수 있다.
따라서, 연산 증폭기(1131)는 "(Vo-Vref3+Vos2)*A21"의 전압 및 "(Vos2*A21*A22)/(1+A22)"의 전압에 기초하여 "(Vo-Vref3+Vos2)*A21-(Vos2*A21*A22)/(1+A22)"의 전압(Ve)을 출력할 수 있다. 따라서, 연산 증폭기(1131)의 이득 "A21" 및 "A22"이 충분히 큰 경우, 전압(Ve)의 레벨은 "(Vo-Vref3)*A21"으로 근사 될 수 있다. 즉, "A21" 및 "A22"이 충분히 큰 경우, 전압(Ve)의 레벨에 포함된 오프셋 전압(Vos2)의 성분의 크기는 충분히 작을 수 있다. 이상, 설명의 편의를 위해 "(Vo-Vref3)*A21"의 전압(Ve)이 연산 증폭기(1131)로부터 출력되는 것으로 설명될 것이다.
노드(ND5/ND6)로 전압(Ve)이 수신될 수 있다. 노드(ND5/ND6)에 "(Vo-Vref3)*A21"의 전압이 형성될 수 있다. 노드(ND5/ND6)에 형성되는 "(Vo-Vref3)*A21"의 전압에 의해 용량성 소자(C3)가 충전될 수 있다. 따라서, 노드(ND5/ND6)에 형성되는 전압의 레벨 "(Vo-Vref3)*A21"에 대응하는 에너지가 용량성 소자(C3)에 저장될 수 있다. 노드(ND5/ND6)에 형성되는 "(Vo-Vref3)*A21"의 전압이 전압(Vs_1)으로서 증폭 회로(1120)로 제공될 수 있다.
노드(ND7)로 기준 전압(Vref5)이 수신될 수 있다. 노드(ND7)에 "Vref5"의 전압이 형성될 수 있다. 노드(ND7)에 형성되는 "Vref5"의 전압에 의해 용량성 소자(C4)가 충전될 수 있다. 따라서, 노드(ND7)에 형성되는 전압의 레벨 "Vref5"에 대응하는 에너지가 용량성 소자(C4)에 저장될 수 있다. 노드(ND7)에 형성되는 "Vref5"의 전압이 전압(Vs_2)으로서 증폭 회로(1120)로 제공될 수 있다.
도 6 내지 도 9를 참조하여 설명된 제 1 단계 내지 제 4 단계(Step1 내지 Step 4)의 동작들은 순차적으로 및 반복적으로 수행될 수 있다. 예로서, 제 1 시간 구간 내지 제 4 시간 구간 동안 제 1 단계 내지 제 2 단계(Step 1 및 Step2)의 동작들이 각각 수행될 수 있다. 제 1 시간 구간 내지 제 4 시간 구간은 순차적으로 도래할 수 있다.
도 10은 도 2의 보상 블록을 포함하는 도 1의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 10을 참조하면, 전자 회로(1000a)는 피드백 회로(1110), 증폭 회로(1120), 서브 증폭 회로(1130), 파워 스테이지 블록(1200), 및 버퍼(BF)를 포함할 수 있다. 도 4를 참조하여 증폭 회로(1120)의 예시적인 구성 및 동작들이 설명된 바 이하 설명은 생략된다. 도 5 내지 도 9를 참조하여 서브 증폭 회로(1130)의 예시적인 구성 및 동작들이 설명된 바 이하 설명은 생략된다.
피드백 회로(1110)는 저항들(Ra 및 Rb) 및 용량성 소자(Ca)를 포함할 수 있다. 피드백 회로(1110)는 노드(N8)를 통해 파워 스테이지 블록(1200)으로부터 전압(Vo)을 수신할 수 있다. 용량성 소자(Ca)는 노드(N8)와 노드(N9) 사이에 연결될 수 있다. 저항(Ra)은 노드(ND8)와 노드(ND9) 사이에 연결될 수 있다. 전압(Rb)은 노드(ND9)와 접지 단자 사이에 연결될 수 있다.
노드(ND9)는 버퍼(BF)와 연결될 수 있다. 버퍼(BF)는 노드(ND9)와 노드(ND10) 사이에 연결될 수 있다. 버퍼(BF)는 노드(ND9)에 형성되는 전압(Vf)을 노드(ND10)로 전달할 수 있다. 증폭 회로(1120)의 연산 증폭기(1121)는 노드(ND10)와 연결될 수 있다. 서브 증폭 회로(1130)의 스위치(SW2) 및 연산 증폭기(1131)는 노드(ND10)와 연결될 수 있다.
도 6 내지 도 9를 참조하여 설명된 바와 같이, 서브 증폭 회로(1130)는 오토 제로잉 동작을 수행할 수 있다. 오토 제로잉 동작은 스위치들(SW1 내지 SW6)에 의한 동작들을 포함할 수 있다. 따라서, 오토 제로잉 동작에 의해 서브 증폭 회로(1130)로부터 스위칭 노이즈가 발생할 수 있다.
버퍼(BF)는 서브 증폭 회로(1130)로부터 노드(ND10)를 통해 전달되는 스위칭 노이즈를 차단할 수 있다. 따라서, 스위칭 노이즈는 노드(ND)로 전달되지 않고, 전압(Vf)의 레벨은 안정적으로 유지될 수 있다. 이후, 증폭 회로(1120)는 안정적으로 유지되는 레벨을 갖는 전압(Vf)에 기초하여 안정적으로 동작할 수 있다.
용량성 소자(Ca)는 전압(Vo)에 대한 피드백 경로를 제공할 수 있다. 용량성 소자(Ca)는 파워 스테이지 블록(1200), 피드백 회로(1110), 증폭 회로(1120), 및 서브 증폭 회로(1130)로 구성된 루프의 특성과 관련될 수 있다. 예로서, 용량성 소자(Ca)의 크기에 따라, 루프의 폴(pole) 및/또는 제로(zero)가 형성될 수 있다.
저항들(Ra 및 Rb)에 의해 전압(Vo)이 분배됨으로써 노드(ND9)에 전압(Vf)이 형성될 수 있다. 따라서, 저항들(Ra 및 Rb)의 크기들 사이의 비율은 전압(Vo)의 레벨과 전압(Vf)의 레벨 사이의 비율에 대응할 수 있다. 예로서, 전압(Vf)의 레벨은 "Vo*(Rb/(Ra+Rb))"일 수 있다(단, "Vo"는 전압(Vo)의 레벨, "Ra"는 저항(Ra)의 크기, "Rb"는 저항(Rb)의 크기). 노드(ND9)에 형성된 전압(Vf)이 버퍼(BF)를 통해 증폭 회로(1120) 및 서브 증폭 회로(1130)로 제공될 수 있다.
도 11은 도 3의 보상 블록을 포함하는 도 1의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 11을 참조하면, 전자 회로(1000b)는 피드백 회로(1110), 증폭 회로(1120), 서브 증폭 회로(1130), 분배 회로(1140), 및 파워 스테이지 블록(1200)을 포함할 수 있다. 도 4를 참조하여 증폭 회로(1120)의 예시적인 구성 및 동작들이 설명된 바 이하 설명은 생략된다. 도 5 내지 도 9를 참조하여 서브 증폭 회로(1130)의 예시적인 구성 및 동작들이 설명된 바 이하 설명은 생략된다. 도 10을 참조하여 피드백 회로(1110)의 예시적인 구성 및 동작들이 설명된 바 이하 설명은 생략된다.
분배 회로(1140)는 저항들(Rc 및 Rd)을 포함할 수 있다. 노드(ND11)를 통해 기준 전압(Vref1)이 수신될 수 있다. 저항(Rc)은 노드(ND11) 및 노드(ND12) 사이에 연결될 수 있다. 저항(Rd)은 노드(ND12)와 접지 단자 사이에 연결될 수 있다. 노드(ND12)에 형성되는 전압이 기준 전압(Vref2)으로서 증폭 회로(1120)의 연산 증폭기(1121)로 제공될 수 있다. 분배 회로(1140)는 노드(ND11)로 수신되는 기준 전압(Vref1)을 서브 증폭 회로(1130)로 통과시킬 수 있다. 따라서, 노드(ND11)로 수신되는 기준 전압(Vref1)이 기준 전압(Vref3)으로서 서브 증폭 회로(1130)로 제공될 수 있다.
저항들(Rc 및 Rd)에 의해 기준 전압(Vref1)이 분배됨으로써 노드(ND12)에 기준 전압(Vref2)이 형성될 수 있다. 따라서, 저항들(Rc 및 Rd)의 크기들 사이의 비율은 기준 전압(Vref1)의 레벨과 기준 전압(Vref2)의 레벨 사이의 비율에 대응할 수 있다. 예로서, 기준 전압(Vref2)의 레벨은 "Vref1*(Rd/(Rc+Rd))"일 수 있다(단, "Vref1"는 전압(Vo)의 레벨, "Rc"는 저항(Rc)의 크기, "Rd"는 저항(Rd)의 크기).
저항들(Rc 및 Rd)의 크기들은 저항들(Ra 및 Rb)의 크기들과 관련될 수 있다. 예로서, 저항들(Ra 및 Rb)의 크기들 사이의 비율은 저항들(Rc 및 Rd)의 크기들 사이의 비율에 대응할 수 있다. 따라서, 피드백 회로(1110) 및 분배 회로(1140)에 의해 전압(Vo) 및 기준 전압(Vref1)이 실질적으로 동일한 비율에 따라 스케일링될 수 있다.
도 6 내지 도 9를 참조하여 설명된 바와 같이, 전압들(Vs_1 및 Vs_2)은 오프셋 전압(Vos2) 성분을 적게 포함할 수 있다. 도 4를 참조하여 설명된 바와 같이, 연산 증폭기(1121)는 전압(Vs_1)에 기초하여 "A11*(Vref2-Vf+Vos1)-Vs_1*A12"의 전압(Vc)을 출력할 수 있다. 따라서, "(Vo-Vref3)*A21"의 전압(Vs_1)에 기초하여, 연산 증폭기(1121)는 "A11*(Vref2-Vf+Vos1)+A12*A21*(Vref3-Vo)"의 전압(Vc)을 출력할 수 있다.
기준 전압(Vref2)에 대한 기준 전압(Vref3)의 비율과 전압(Vf)에 대한 전압(Vo)의 비율이 실질적으로 동일하므로, "Vref2-Vf"은 "K*(Vref3-Vo)"으로 근사 될 수 있다(단, K는 비례 상수). 따라서, 전압(Vc)은 "(A11+A12*A21)*(Vref3-Vo)+A11*Vos1"의 레벨을 가질 수 있다. "A11+A12*A21"이 "A11"보다 충분히 큰 경우, 전압(Vc)의 레벨은 "(A11+A12*A21)*(Vref3-Vo)”으로 근사될 수 있다. 즉, 전압(Vc)에 포함된 오프셋 전압(Vos1)의 성분은 충분히 작을 수 있다.
도 10과 도 11을 비교하면, 도 10의 서브 증폭 회로(1130)는 피드백 회로(1110)를 통해 수신되는 전압(Vf)에 기초하여 동작하고, 도 11의 서브 증폭 회로(1130)는 파워 스테이지 블록(1200)로부터 직접 수신되는 전압(Vo)에 기초하여 동작할 수 있다. 전압(Vo)의 레벨은 파워 스테이지 블록(1200)에 의해 안정적으로 유지될 수 있다. 따라서, 별도의 버퍼를 통해 서브 증폭 회로(1130)에 의해 생성되는 스위칭 노이즈가 차단되지 않더라도, 전압(Vo)의 레벨은 안정적으로 유지될 수 있다.
도 10의 버퍼(BF)는 적어도 하나의 능동 소자(예컨대, 연산 증폭기)를 포함할 수 있다. 버퍼(BF)에 포함된 능동 소자에 의해 오프셋 전압이 발생할 수 있다. 버퍼(BF)의 능동 소자에 의해 생성되는 오프셋 전압에 의해, 전자 회로(1000a)의 증폭 회로(1120)에 의해 출력되는 전압(Vc)은 오프셋 성분을 포함할 수 있다. 따라서, 전압(Vc)의 레벨은 버퍼의 오프셋 성분에 기인하는 오차를 포함할 수 있다.
반면, 도 11의 전자 회로(1000b)는 버퍼를 포함하지 않을 수 있다. 전자 회로(1000b)는 별도의 버퍼에 의해 오프셋 전압을 생성하지 않을 수 있다. 전자 회로(1000b)의 증폭 회로(1120)에 의해 출력되는 전압(Vc)은 오프셋 성분을 포함하지 않을 수 있다. 따라서, 전압(Vc)의 레벨은 버퍼의 오프셋 성분에 기인하는 오차를 포함하지 않을 수 있다.
파워 스테이지 블록(1200)은 전압(Vc)에 기초하여, 전압(Vo)을 출력할 수 있다. 예로서, 파워 스테이지 블록(1200)은 전압(Vc)에 기초하여 전압(Vo)의 레벨을 조정함으로써, 기준 전압(Vref1)의 레벨에 대한 전압(Vc)의 레벨에 포함된 오차를 보상할 수 있다.
도 12는 도 1의 전자 회로를 포함하는 전자 장치의 예시적인 구성을 보여주는 블록도 이다.
전자 장치(2000)는 통신 블록(2100), 사용자 인터페이스(2200), 불휘발성 메모리(2300), 버퍼 메모리(2400), PMIC(2500), 및 메인 프로세서(2600)를 포함할 수 있다. 단, 전자 장치(2000)의 구성요소들은 도 12의 실시 예에 한정되지 않는다. 전자 장치(2000)는 도 12에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있고, 또는 도 12에 나타내지 않은 적어도 하나의 구성 요소를 더 포함할 수 있다.
통신 블록(2100)은 안테나(2110), 송수신기(2120), 및 MODEM(Modulator/Demodulator, 2130)을 포함할 수 있다. 통신 블록(2100)은 안테나(2110)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. MODEM(2130)은 안테나(2110)를 통해 수신되는 신호를 변환할 수 있다. 예로서, 통신 블록(2100)의 송수신기(2120) 및 MODEM(2130)은 하나 이상의 무선 통신 규약에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
사용자 인터페이스(2200)는 사용자와 전자 장치(2000) 사이의 통신을 중재할 수 있다. 사용자는 사용자 인터페이스(2200)를 통해 전자 장치(2000)로 명령을 입력할 수 있다. 전자 장치(2000)는 사용자 인터페이스(2200)를 통해 메인 프로세서(2600)에 의해 생성되는 정보를 사용자에게 제공할 수 있다.
불휘발성 메모리(2300)는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리(2300)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 불휘발성 메모리(2300)는 HDD(Hard Disk Drive), SSD(Solid State Drive), SD(Secure Digital) 카드 등과 같은 착탈식 메모리, 및/또는 eMMC(Embedded Multimedia Card) 등과 같은 내장(Embedded) 메모리를 포함할 수 있다.
버퍼 메모리(2400)는 전자 장치(2000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 버퍼 메모리(2400)는 메인 프로세서(2600)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예로서, 버퍼 메모리(2400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
PMIC(2500)는 전자 장치(2000)의 구성 요소들로 전력을 공급할 수 있다. PMIC(2500)는 배터리 및/또는 외부 전원으로부터 수신되는 전압을 적절하게 변환할 수 있고, 변환된 전압을 전자 장치(2000)의 구성 요소들로 전달할 수 있다. PMIC(2500)는 전압을 변환하기 위해 도 1의 전자 회로(1000), 도 10의 전자 회로(1000a), 및 도 11의 전자 회로(1000b) 중 적어도 하나를 포함할 수 있다.
메인 프로세서(2600)는 전자 장치(2000)의 전반적인 동작들을 제어할 수 있다. 예로서, 메인 프로세서(2600)는 도 1의 SoC(1200)를 포함할 수 있다. 메인 프로세서(2600)는 전자 장치(2000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(2600)는 전자 장치(2000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 예로서, 메인 프로세서(2600)는 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 전자 회로
2000: 전자 장치

Claims (20)

  1. 제 1 전압을 분배하여 얻어지는 제 2 전압, 제 1 기준 전압을 분배하여 얻어지는 제 2 기준 전압, 및 오프셋 전압과 관련되는 제 3 전압에 기초하여 상기 제 1 전압의 레벨과 상기 제 1 기준 전압의 레벨 사이의 차이와 관련된 보상 전압을 출력하도록 구성되는 제 1 증폭 회로; 및
    상기 제 1 전압 및 상기 제 1 기준 전압에 기초하여 제 1 오토 제로잉(auto zeroing) 동작을 수행함으로써 상기 제 3 전압을 출력하도록 구성되는 제 2 증폭 회로를 포함하되,
    상기 오프셋 전압은 상기 제 1 증폭 회로의 동작에 의해 생성되고, 상기 제 1 전압의 상기 레벨과 상기 제 2 전압의 상기 레벨 사이의 비율은 상기 제 1 기준 전압의 레벨과 상기 제 2 기준 전압의 레벨 사이의 비율에 대응하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 상기 보상 전압에 기초하여 피드백되고,
    상기 제 1 전압이 수신되는 단자와 제 1 노드 사이에 연결되는 제 1 저항, 및 상기 제 1 노드를 통해 상기 제 1 저항과 직렬로 연결되는 제 2 저항을 포함하는 피드백 회로를 더 포함하는 전자 회로.
  3. 제 2 항에 있어서,
    상기 피드백 회로는, 상기 제 1 전압을 위해 상기 제 1 전압이 수신되는 상기 단자로부터 상기 제 1 증폭 회로로의 피드백 경로를 제공하고 상기 제 1 저항과 병렬로 연결되는 용량성 소자를 더 포함하는 전자 회로.
  4. 제 2 항에 있어서,
    상기 제 1 저항의 크기와 상기 제 2 저항의 크기 사이의 비율은 상기 제 1 전압의 상기 레벨과 상기 제 2 전압의 상기 레벨 사이의 비율에 대응하는 전자 회로.
  5. 제 1 항에 있어서,
    상기 제 1 기준 전압은 상기 제 1 전압에 대한 보상 동작을 위해 수신되고,
    상기 제 1 기준 전압이 수신되는 단자와 제 2 노드 사이에 연결되는 제 3 저항, 및 상기 제 2 노드를 통해 상기 제 3 저항에 직렬로 연결되는 제 4 저항을 포함하는 분배 회로를 더 포함하는 전자 회로.
  6. 제 5 항에 있어서,
    상기 제 3 저항의 크기와 상기 제 4 저항의 크기 사이의 비율은 상기 제 1 기준 전압의 레벨과 상기 제 2 기준 전압의 레벨 사이의 비율에 대응하는 전자 회로.
  7. 제 1 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 1 전압 및 상기 제 1 기준 전압에 기초하여 제 2 오토 제로잉 동작을 수행함으로써 제 4 전압을 생성하고, 상기 제 4 전압에 기초하여 상기 제 1 오토 제로잉 동작을 수행함으로써 상기 제 3 전압을 출력하도록 구성되는 전자 회로.
  8. 제 1 전압을 분배하여 제 2 전압을 생성하기 위한 피드백 회로;
    제 1 기준 전압을 분배하여 제 2 기준 전압을 생성하기 위한 분배 회로;
    상기 제 2 전압, 상기 제 2 기준 전압, 및 제 1 오프셋 전압과 관련된 제 3 전압에 기초하여, 상기 제 1 전압의 레벨과 상기 제 1 기준 전압의 레벨 사이의 차이와 관련된 보상 전압을 출력하도록 구성되는 제 1 증폭 회로; 및
    상기 제 1 전압 및 상기 제 1 기준 전압에 기초하여, 상기 제 1 증폭 회로에 의해 상기 제 1 오프셋 전압을 상쇄시키는데 이용될 상기 제 3 전압을 출력하도록 구성되는 제 2 증폭 회로를 포함하되,
    상기 제 1 오프셋 전압은 상기 제 1 증폭 회로의 동작에 의해 생성되는 전자 회로.
  9. 제 8 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 1 오프셋 전압과 관련된 제 4 전압을 출력하도록 구성되는 제 1 증폭기를 포함하는 전자 회로.
  10. 제 9 항에 있어서,
    상기 제 2 증폭 회로는, 제 1 시간 구간 동안 제 3 기준 전압에 대응하는 에너지를 저장하고, 상기 제 1 시간 구간 이후의 제 2 시간 구간 동안 상기 제 3 기준 전압에 대응하는 전압을 상기 제 1 증폭기에 제공하도록 구성되는 제 1 용량성 소자를 더 포함하는 전자 회로.
  11. 제 10 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 1 시간 구간 동안 상기 제 1 증폭기의 제 2 오프셋 전압에 대응하는 에너지를 저장하고, 상기 제 2 시간 구간 동안 상기 제 2 오프셋 전압에 대응하는 전압을 상기 제 1 증폭기에 제공하도록 구성되는 제 2 용량성 소자를 더 포함하는 전자 회로.
  12. 제 9 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 4 전압에 대응하는 에너지를 저장하고, 상기 저장된 에너지에 기초하여 상기 제 4 전압에 대응하는 상기 제 3 전압을 상기 제 1 증폭 회로로 출력하도록 더 구성되는 전자 회로.
  13. 제 9 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 1 증폭기의 동작 레벨과 관련된 제 3 기준 전압에 기초하여, 상기 제 1 증폭기의 제 2 오프셋 전압에 대한 제 1 오토 제로잉 동작을 수행하도록 더 구성되는 전자 회로.
  14. 제 9 항에 있어서,
    상기 제 1 증폭 회로는, 상기 제 2 전압, 상기 제 2 기준 전압, 및 상기 제 3 전압에 기초하여 상기 보상 전압을 출력하도록 구성되는 제 2 증폭기를 포함하는 전자 회로.
  15. 제 14 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 4 전압 및 제 4 기준 전압에 기초하여, 상기 제 2 증폭기의 상기 제 1 오프셋 전압에 대한 제 2 오토 제로잉 동작을 수행하도록 더 구성되는 전자 회로.
  16. 제 15 항에 있어서,
    상기 2 증폭 회로는, 제 1 클럭, 및 상기 제 1 클럭에 대해 상보적인 제 2 클럭에 더 기초하여 상기 제 2 오토 제로잉 동작을 수행하도록 더 구성되는 전자 회로.
  17. 제 1 전압을 분배하여 얻어지는 제 2 전압, 제 1 기준 전압을 분배하여 얻어지는 제 2 기준 전압, 및 제 1 오프셋 전압과 관련되는 제 3 전압에 기초하여, 상기 제 1 전압의 레벨과 상기 제 1 기준 전압의 레벨 사이의 차이와 관련되는 보상 전압을 출력하도록 구성되는 제 1 증폭 회로; 및
    제 1 시간 구간에서, 상기 제 1 전압 및 상기 제 1 기준 전압에 기초하여 제 2 오프셋 전압에 대한 제 1 오토 제로잉 동작을 수행함으로써 제 4 전압을 생성하고, 상기 제 1 시간 구간 이후 제 2 시간 구간에서, 상기 제 4 전압에 기초하여 상기 제 1 오프셋 전압에 대한 제 2 오토 제로잉 동작을 수행함으로써 상기 제 3 전압을 생성하도록 구성되는 제 2 증폭 회로를 포함하되,
    상기 제 1 오프셋 전압은 상기 제 1 증폭 회로의 동작에 의해 생성되고, 상기 제 2 오프셋 전압은 상기 제 2 증폭 회로에 의해 생성되는 전자 회로.
  18. 제 17 항에 있어서,
    상기 제 2 증폭 회로는, 제 3 기준 전압에 더 기초하여 상기 제 1 오토 제로잉 동작을 수행하고, 제 4 기준 전압에 더 기초하여 상기 제 2 오토 제로잉 동작을 수행하도록 더 구성되고,
    상기 제 3 기준 전압 및 상기 제 4 기준 전압은 상기 제 2 증폭 회로의 동작 레벨과 관련되는 전자 회로.
  19. 제 17 항에 있어서,
    상기 제 2 증폭 회로는, 제 1 클럭, 및 상기 제 1 클럭에 대해 상보적인 제 2 클럭에 더 기초하여 상기 제 1 오토 제로잉 동작 및 상기 제 2 오토 제로잉 동작을 수행하도록 더 구성되는 전자 회로.
  20. 제 17 항에 있어서,
    상기 제 1 전압의 상기 레벨과 상기 제 2 전압의 레벨 사이의 비율은 상기 제 1 기준 전압의 상기 레벨과 상기 제 2 기준 전압의 레벨 사이의 비율에 대응하는 전자 회로.
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