KR101591339B1 - 다단 증폭 회로 - Google Patents

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Abstract

본 발명은 복수개의 증폭 회로가 연결된 다단 증폭 회로에 관한 것으로, 본 발명의 일실시예는 제어 신호에 응답하여, 입력되는 제1 아날로그 전압을 샘플링하거나 제1 아날로그 전압과 제1 아날로그 전압으로부터 변환된 제1 디지털 전압의 차이 값을 증폭하는 제1 증폭 회로; 제어신호에 응답하여, 입력되는 제2 아날로그 전압을 샘플링하거나 제2 아날로그 전압과 제2 아날로그 전압으로부터 변환된 제2 디지털 전압의 차이 값을 증폭하고, 제1 증폭 회로와 상보적으로 동작하는 제2 증폭 회로; 및 제1 증폭 회로의 출력 전압 및 제2 증폭 회로의 출력 전압을 입력 받고, 제어 신호에 응답하여 제1 증폭 회로의 출력 전압을 리셋(reset)시키고 제2 증폭 회로를 이용하여 출력 전압을 결정하거나, 제2 증폭 회로의 출력 전압을 리셋시키고 제1 증폭 회로를 이용하여 출력 전압을 결정하는 공유 증폭기를 포함한다.

Description

다단 증폭 회로{Multistage amplifying circuit}
본 발명은 복수개의 증폭 회로가 연결된 다단 증폭 회로에 관한 것이다.
통상, FM 라디오 수신기의 리미터 앰프나, AM 라디오 수신기의 IF(Intermediate Frequency) 앰프 등에는, 미소(微小) 입력 신호를 증폭하여 큰 게인을 얻으며, 복수의 증폭 회로를 다단계로 종속 접속하여 고비율의 이득을 얻도록 한 다단 증폭 회로가 이용되고 있다.
본 발명의 목적은 복수개의 증폭 회로가 연결된 다단 증폭 회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 다단 증폭 회로는 제어 신호에 응답하여, 입력되는 제1 아날로그 전압을 샘플링하거나 상기 제1 아날로그 전압과 상기 제1 아날로그 전압으로부터 변환된 제1 디지털 전압의 차이 값을 증폭하는 제1 증폭 회로; 상기 제어신호에 응답하여, 입력되는 제2 아날로그 전압 을 샘플링하거나 상기 제2 아날로그 전압과 상기 제2 아날로그 전압으로부터 변환된 제2 디지털 전압의 차이 값을 증폭하고, 상기 제1 증폭 회로와 상보적으로 동작하는 제2 증폭 회로; 및 상기 제1 증폭 회로의 출력 전압 및 상기 제2 증폭 회로의 출력 전압을 입력 받고, 상기 제어 신호에 응답하여 상기 제1 증폭 회로의 출력 전압을 리셋(reset)시키고 상기 제2 증폭 회로를 이용하여 출력 전압을 결정하거나, 상기 제2 증폭 회로의 출력 전압을 리셋시키고 상기 제1 증폭 회로를 이용하여 출력 전압을 결정하는 공유 증폭기를 포함한다.
바람직하게는 본 발명의 일실시예에 따른 다단 증폭 회로는 상기 공유 증폭기의 출력단에 일단이 연결되는 제1 커패시터; 및 상기 제1 커패시터의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 상기 제1 커패시터를 상기 제1 증폭 회로의 출력단 또는 상기 제2 증폭 회로의 출력단과 연결하는 연결 제어부를 더 포함한다.
바람직하게는 상기 제1 증폭 회로는 상기 공유 증폭기의 제1 입력단과 출력단이 연결된 제1 증폭기; 상기 제1 증폭기의 입력단에 일단이 연결되는 제2 커패시터 및 제3 커패시터; 상기 제2 커패시터 및 상기 제3 커패시터의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 상기 제2 커패시터 및 상기 제3 커패시터에게 상기 제1 아날로그 전압을 인가하는 제2 스위치 및 제3 스위치; 상기 제3 커패시터의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 상기 제1 디지털 전압을 상기 제3 커패시터에 인가하는 제4 스위치; 및 상기 제2 커패시터의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 상기 제2 커패시터를 상기 공유 증폭기의 출 력단에 연결하는 제5 스위치를 포함한다. 바람직하게는 상기 제2 증폭 회로는 상기 공유 증폭기의 제2 입력단과 출력단이 연결된 제2 증폭기; 상기 제2 증폭기의 입력단에 일단이 연결되는 제4 커패시터 및 제5 커패시터; 상기 제4 커패시터 및 상기 제5 커패시터의 타단에 연결되고, 상기 제어 신호에 응답하여 상기 제4 커패시터 및 상기 제5 커패시터에게 상기 제2 아날로그 전압을 인가하는 제6 스위치 및 제7 스위치; 상기 제5 커패시터의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 상기 제2 디지털 전압을 상기 제5 커패시터에 인가하는 제8 스위치; 및 상기 제4 커패시터의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 상기 제4 커패시터를 상기 공유 증폭기의 출력단에 연결하는 제9 스위치를 포함한다.
바람직하게는 상기 공유 증폭기는 제1 전원 전압에 일단이 연결되고, 인가되는 제1 바이어스 전압에 응답하여 전류를 발생하는 제1 전류 발생부; 상기 제1 전류 발생부의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 차동적으로 입력되는 상기 상기 제1 증폭 회로의 출력 전압을 증폭하거나 리셋시키는 제1 증폭부; 상기 제1 증폭부의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 차동적으로 입력되는 상기 상기 제2 증폭 회로의 출력 전압을 증폭하거나 리셋시키고, 상기 제1 증폭부와 상보적으로 동작하는 제2 증폭부; 및 상기 제2 증폭부의 타단에 일단이 연결되고, 인가되는 제2 바이어스 전압에 응답하여 전류를 발생하는 제2 전류 발생부를 포함한다.
바람직하게는 상기 제2 아날로그 전압은 상기 제1 증폭 회로를 이용하여 결정된 상기 공유 증폭기의 출력 전압일 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 다단 증폭 회로는 제1 입력 전압 및 제2 입력 전압을 입력받고, 제어 신호에 응답하여 상기 제1 입력 전압을 리셋시키고 상기 제2 입력 전압을 증폭하거나, 상기 제2 입력 전압을 리셋시키고 상기 제1 입력 전압을 증폭하는 공유 증폭 회로; 상기 제어 신호에 응답하여, 입력되는 제1 아날로그 전압을 샘플링하거나 상기 제1 아날로그 전압과 상기 제1 아날로그 전압으로부터 변환된 제1 디지털 전압의 차이 값인 상기 제1 입력 전압을 상기 공유 증폭 회로를 이용하여 증폭하여 상기 공유 증폭 회로의 출력 전압을 결정하는 제1 제어 회로; 및 상기 제어신호에 응답하여, 입력되는 제2 아날로그 전압을 샘플링하거나 상기 제2 아날로그 전압과 상기 제2 아날로그 전압으로부터 변환된 제2 디지털 전압의 차이 값인 상기 제2 입력 전압을 상기 공유 증폭 회로를 이용하여 상기 공유 증폭 회로의 출력 전압을 결정하고, 상기 제1 제어 회로와 상보적으로 동작하는 제2 제어 회로를 포함한다.
바람직하게는 상기 공유 증폭 회로는 상기 제1 입력 전압 및 제2 입력 전압을 입력받고, 상기 제어 신호에 응답하여 상기 제1 입력 전압을 리셋시키고 상기 제2 입력 전압을 1차 증폭하거나, 상기 제2 입력 전압을 리셋시키고 상기 제1 입력 전압을 1차 증폭하는 제1 공유 증폭기; 상기 제1 공유 증폭기의 출력 전압을 2차 증폭하는 제2 공유 증폭기; 및 상기 제1 공유 증폭기의 출력단에 일단이 연결되고, 상기 제2 공유 증폭기의 출력단에 타단이 연결되는 커패시터를 더 포함한다.
바람직하게는 상기 제1 공유 증폭기는 제1 전원 전압에 일단이 연결되고, 인가되는 제1 바이어스 전압에 응답하여 전류를 발생하는 제1 전류 발생부; 상기 제1 전류 발생부의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 차동적으로 입력되는 상기 제1 입력 전압을 증폭하거나 리셋시키는 제1 증폭부; 상기 제어 신호에 응답하여 차동적으로 입력되는 상기 제2 입력 전압을 증폭하거나 리셋시키고, 상기 제1 증폭부와 상보적으로 동작하는 제2 증폭부; 상기 제1 증폭부의 타단에 일단이 연결되고 상기 제2 증폭부의 일단에 타단이 연결되고, 상기 제1 증폭부의 전압 증폭률을 상승시키거나 상기 제2 증폭부의 전압 증폭률을 상승시키는 게인 상승부; 및 상기 제2 증폭부의 타단에 연결되고, 인가되는 제2 바이어스 전압에 응답하여 전류를 발생하는 제2 전류 발생부를 포함한다.
바람직하게는 상기 제1 공유 증폭기는 제1 전원 전압에 일단이 연결되고, 인가되는 제1 바이어스 전압에 응답하여 전류를 발생하는 제1 전류 발생부; 상기 제어 신호에 응답하여 차동적으로 입력되는 상기 제1 입력 전압을 증폭하는 제1 증폭부;상기 제어 신호에 응답하여 차동적으로 입력되는 상기 제2 입력 전압을 증폭하는 제2 증폭부; 상기 제1 전류 발생부의 타단에 일단이 연결되고 상기 제1 증폭부의 일단과 상기 제2 증폭부의 일단에 타단이 연결되고, 상기 제1 증폭부의 전압 증폭률을 상승시키거나 상기 제2 증폭부의 전압 증폭률을 상승시키는 게인 상승부; 제2 전원 전압에 일단이 연결되고, 인가되는 제2 바이어스 전압에 응답하여 전류를 발생하는 제2 전류 발생부; 및 상기 제2 전류 발생부의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 상기 제1 증폭부의 타단 또는 상기 제2 증폭부의 타단을 상기 제2 전류 발생부의 타단에 연결하는 연결 제어부를 포함한다.
본 발명은 종래의 다단 증폭 회로에서 첫 번째 단의 증폭기와 두 번째 단의 증폭기간에 발생할 수 있는 메모리 효과를 제거하면서도, 다단 증폭 회로의 출력 전압의 왜곡을 최소화할 수 있는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 1은 본 발명에 따른 다단 증폭 회로의 일실시예를 설명하기 위하여 도시한 도면이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 다단 증폭 회로는 제1 증폭 회로(112), 제2 증폭 회로(114), 공유 증폭기(120), 보상 커패시터(130) 및 연결 제어부(140)를 포함한다.
제1 증폭 회로(112)는 제어 신호에 응답하여, 입력되는 제1 아날로그 전압(VA1)을 샘플링하거나 제1 아날로그 전압(VA1)과 제1 아날로그 전압(VA1)으로부터 변환된 제1 디지털 전압(-VD1)의 차이 값(VA1-VD1)을 증폭한다.
보다 구체적으로, 제어 신호가 제1 논리 상태(Q1)일 때 제1 증폭 회로(112)는 커패시터들(C11, C12)을 통하여 제1 아날로그 전압(VA1)을 샘플링하는 동작을 수행한다.
또한, 제어 신호가 제2 논리 상태(Q2)일 때 제1 증폭 회로(112)는 제1 아날로그 전압(VA1)과 제1 디지털 전압(VD1)의 차이 값(VA1-VD1)을 제1 증폭기(112a)를 통 하여 증폭한다.
이때, 제1 디지털 전압(VD1)은 제1 아날로그 전압(VA1)보다 작은 값으로서 제1 아날로그 전압(VA1)과 가장 근접한 디지털 전압 값을 나타내며, 제1 아날로그 전압(VA1)과 제1 디지털 전압(VD1)은 본원 발명의 다단 증폭기가 연결된 외부 회로로부터 입력될 수 있다.
예컨대, 제1 아날로그 전압(VA1)이 3.4V라고 하면, 제1 디지털 전압(VD1)은 3V로 결정될 수 있다.
제2 증폭 회로(114)는 제어신호에 응답하여, 입력되는 제2 아날로그 전압(VA2)을 샘플링하거나 제2 아날로그 전압(VA2)과 제2 아날로그 전압(VA2)으로부터 변환된 제2 디지털 전압(VD2)의 차이 값을 증폭한다. 이때, 제2 증폭 회로(114)는 제1 증폭 회로(112)와 상보적으로 동작한다.
보다 구체적으로, 제어 신호가 제1 논리 상태(Q1)일 때, 제2 증폭 회로(114)는 제2 아날로그 전압(VA2)과 제2 디지털 전압(VD2)의 차이 값(VA2-VD2)을 제2 증폭기(114a)를 통하여 증폭한다.
또한, 제어 신호가 제2 논리 상태(Q2)일 때 제2 증폭 회로(114)는 커패시터들(C21, C22)을 통하여 제2 아날로그 전압(VA1)을 샘플링하는 동작을 수행한다.
즉, 제2 증폭 회로(114)는 제1 증폭 회로(112)가 샘플링 동작을 수행할 때에는 증폭 동작을 수행하고, 제1 증폭 회로(112)가 증폭 동작을 수행할 때에는 샘플 링 동작을 수행하게 된다.
공유 증폭기(120)는 제1 증폭 회로(112)의 출력 전압 및 제2 증폭 회로(114)의 출력 전압을 입력받고, 제어 신호에 응답하여 제1 증폭 회로(112)의 출력 전압을 리셋시키고 제2 증폭 회로(114)를 이용하여 공유 증폭기(120) 자신의 출력 전압(Vo)을 결정하거나, 제2 증폭 회로(114)의 출력 전압을 리셋시키고 제1 증폭 회로(112)를 이용하여 공유 증폭기(120) 자신의 출력 전압(Vo)을 결정한다.
보다 구체적으로, 제어 신호가 제1 논리 상태(Q1)일 때 공유 증폭기(120)는 제1 증폭 회로(112)의 출력 전압을 리셋시키고 제2 증폭 회로(114)를 이용하여 출력 전압(Vo)을 결정한다.
이때, 제어 신호가 제1 논리 상태(Q1)일 때의 출력 전압(Vo)은 제2 아날로그 전압(VA2)과 제2 디지털 전압(VD2)의 차이 값(VA2-VD2)과 제2 증폭 회로(114)에 포함된 커패시터들(C21, C22)의 임피던스 값에 의하여 결정되는데, 이와 같은 공유 증폭기(120)의 출력 전압(Vo)은 제2 증폭기(114a)의 출력 전압을 공유 증폭기(120)가 증폭한 값과 동일한 값이 된다.
한편, 제어 신호가 제2 논리 상태(Q2)일 때에는 공유 증폭기(120)가 제2 증폭 회로(114)의 출력 전압을 리셋시키고 제1 증폭 회로(112)를 이용하여 출력 전압(Vo)을 결정한다.
이때, 제어 신호가 제2 논리 상태(Q2)일 때의 출력 전압(Vo)은 제1 아날로그 전압(VA1)과 제1 디지털 전압(VD1)의 차이 값과 제1 증폭 회로(112)에 포함된 커패시 터들(C11, C12)의 임피던스 값에 의하여 결정되는데, 이와 같은 출력 전압(Vo)은 제1 증폭기(112a)의 출력되는 전압을 공유 증폭기(120)에서 증폭한 값과 동일한 값이 된다.
보상 커패시터(130)는 공유 증폭기(120)의 출력단에 연결되어 출력 전압(Vo)을 안정화시켜준다.
연결 제어부(140)는 제어 신호에 응답하여 공유 증폭기(120)의 출력단에 연결된 보상 커패시터(130)를 제1 증폭 회로(112)의 출력단 또는 제2 증폭 회로(114)의 출력단에 연결한다.
보다 구체적으로, 연결 제어부(140)는 제어 신호가 제1 논리 상태(Q1)일 때 공유 증폭기(120)의 출력단에 연결된 보상 커패시터(130)를 제2 증폭 회로의 출력단(114)에 연결하고, 제어 신호가 제2 논리 상태(Q2)일 때 공유 증폭기(120)의 출력단에 연결된 보상 커패시터(130)를 제1 증폭 회로의 출력단(112)에 연결한다.
한편, 본 발명의 일실시예에서 제2 증폭 회로(114)를 이용하여 공유 증폭기(120)의 출력 전압(Vo)을 결정할 때 제1 증폭기(112a)로부터 출력되는 전압을 리셋시키고, 제1 증폭 회로(112)를 이용하여 공유 증폭기(120)의 출력 전압(Vo)을 결정할 때 제2 증폭기(114a)로부터 출력되는 전압을 리셋시키는 이유는, 제1 증폭기(112a) 또는 제2 증폭기(114a)에 의하여 발생하는 오류 중 하나인 메모리 효과를 제거하기 위한 것이다.
예컨대, 도 1의 실시예에서 제어 신호가 제2 논리 상태(Q2)일 때에는 제1 증폭 회로(112)를 이용하여 공유 증폭기(120)의 출력 전압(Vo)이 결정되는데, 이때 공유 증폭기(120)의 입력단은 제1 증폭기(112a)와 제2 증폭기(114a) 모두에 연결되어 있으므로, 제2 증폭기(114a)를 통하여 적은 양이라도 공유 증폭기(120)의 입력단에 전압이 인가된다면 출력 전압(Vo)에 왜곡이 발생하게 되는데, 이를 메모리 효과라고 한다. 따라서, 본 실시예에서는 제어 신호가 제2 논리 상태(Q2)일 때 제2 증폭기(114a)로부터 공유 증폭기(120)에 입력되는 전압을 리셋시킴으로써 이와 같은 메모리 효과를 제거할 수 있게 된다.
한편, 다른 실시예에서는 공유 증폭기(120)가 제1 증폭 회로(112)를 이용하여 결정된 출력 전압(Vo)을 출력하면, 그 출력 전압(Vo)을 제2 아날로그 전압(VA2)으로서 제2 증폭 회로(114)에 입력하고, 그 제2 아날로그 전압(VA2)에 대응되는 제2 디지털 전압(VD2)을 제2 증폭 회로(114)에 입력할 수도 있다.
한편, 도 1에서는 제1 아날로그 전압(VA1), 제1 디지털 전압(VD1), 제2 아날로그 전압(VA2) 및 제2 디지털 전압(VD2)이 싱글 포인트 입력으로서 입력되는 것으로 도시되어 있고, 제1 증폭기(112a)의 출력 전압, 제2 증폭기(114a) 출력 전압 및 공유 증폭기(120)의 출력 전압(Vo)도 싱글 엔디드 출력으로서 출력되는 것으로 도시되어 있지만, 다른 실시예에서는 제1 아날로그 전압(VA1), 제1 디지털 전압(VD1), 제2 아날로그 전압(VA2) 및 제2 디지털 전압(VD2)은 차동 입력으로서 입력될 수 있고, 이에 따라 제1 증폭기(112a)의 출력 전압, 제2 증폭기(114a) 출력 전압 및 공유 증폭기(120)의 출력 전압(Vo)도 차동 출력으출력되도록 구성될 수 있다.
도 2는 본 발명에 따른 공유 증폭기의 일실시예를 설명하기 위하여 도시한 도면이다.
도 2는 도 1의 제1 증폭기(112a) 및 제2 증폭기(114a)가 출력 전압을 차동적으로 출력하는 경우에 대한 공유 증폭기(120)의 일실시예를 도시한 것이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 공유 증폭기(120)는 제1 전류 발생부(122), 제1 증폭부(124), 제2 증폭부(126) 및 제2 전류 발생부(128)를 포함한다.
제1 전류 발생부(122)는 제1 전원 전압(VDD)에 일단이 연결되고, 인가되는 제1 바이어스 전압(VB1)에 응답하여 전류를 발생한다.
제1 증폭부(124)는 제어 신호에 응답하여 차동적으로 입력되는 제1 증폭 회로(112)의 출력 전압(VI1+, VI1-)을 증폭하거나 리셋시킨다.
보다 구체적으로는, 제1 증폭부(124)는 2개의 트랜지스터를 포함하고, 각각의 트랜지스터는 제어 신호가 제1 논리 상태(Q1)일 때에는 리셋 전압을 입력받아 리셋되고, 제어 신호가 제2 논리 상태(Q2)일 때에는 제1 증폭 회로(112)의 출력 전압(VI1+, VI1-)을 차동적으로 입력받아 그 입력된 제1 증폭 회로(112)의 출력 전압(VI1+, VI1-)을 증폭한다.
여기서, 리셋 전압은 0V에 근접한 전압 레벨을 가지는 전압을 말한다.
제2 증폭부(126)는 제어 신호에 응답하여 차동적으로 입력되는 제2 증폭 회 로(114)의 출력 전압(VI2+, VI2-)을 증폭하거나 리셋시킨다.
보다 구체적으로는, 제2 증폭부(126)는 2개의 트랜지스터를 포함하고, 각각의 트랜지스터는 제어 신호가 제1 논리 상태(Q1)일 때에는 제2 증폭 회로(114)의 출력 전압(VI2+, VI2-)을 차동적으로 입력받아 그 입력된 제2 증폭 회로(114)의 출력 전압(VI2+, VI2-)을 증폭하고, 제어 신호가 제2 논리 상태(Q2)일 때에는 리셋 전압을 입력받아 리셋된다.
한편, 도 2에 도시된 것과 같이 제1 증폭부(124)와 제2 증폭부(126)는 상이한 타입의 트랜지스터들로 구성될 수 있다.
제2 전류 발생부(128)는 제2 전원 전압(Vss)에 연결되고, 인가되는 제2 바이어스 전압(VB2)에 응답하여 전류를 발생한다.
이때, 제2 전류 발생부(128)에서 발생하는 전류의 크기는 제1 전류 발생부(122)에서 발생하는 전류의 크기와 동일해야 한다.
도 3은 본 발명에 따른 다단 증폭 회로의 제2 실시예를 설명하기 위하여 도시한 도면이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 다단 증폭 회로는 제1 제어 회로(312), 제2 제어 회로(314) 및 공유 증폭 회로(320)를 포함한다.
제1 제어 회로(312)는 제어 신호에 응답하여, 입력되는 제1 아날로그 전압(VA1)을 샘플링하거나 제1 아날로그 전압(VA1)과 제1 디지털 전압(VD1)의 차이 값(VA1-VD1)인 제1 입력 전압을 공유 증폭 회로(320)를 이용하여 증폭하여 공유 증폭 회로(320)의 출력 전압(Vo)을 결정한다.
보다 구체적으로, 제어 신호가 제1 논리 상태(Q1)일 때 제1 제어 회로(312)는 커패시터들(C11, C12)을 통하여 제1 아날로그 전압(VA1)을 샘플링하는 동작을 수행한다.
또한, 제어 신호가 제2 논리 상태(Q2)일 때, 제1 제어 회로(312)는 제1 아날로그 전압(VA1)과 제1 디지털 전압(VD1)의 차이 값(VA1-VD1)인 제1 입력 전압을 공유 증폭 회로(320)를 통하여 증폭한다.
제2 제어 회로(314)는 제어신호에 응답하여, 입력되는 제2 아날로그 전압(VA2)을 샘플링하거나 제2 아날로그 전압(VA2)과 제2 디지털 전압(VD2)의 차이 값(VA2-VD2)인 제2 입력 전압을 공유 증폭 회로(320)를 이용하여 증폭하여 공유 증폭 회로(320)의 출력 전압(Vo)을 결정한다. 이때, 제2 제어 회로(314)는 제1 제어 회로(312)와 상보적으로 동작한다.
보다 구체적으로, 제어 신호가 제1 논리 상태(Q1)일 때, 제2 제어 회로(314)는 제2 아날로그 전압(VA2)과 제2 디지털 전압(VD2)의 차이 값(VA2-VD2)인 제2 입력 전압을 공유 증폭 회로(320)를 통하여 증폭한다.
또한, 제어 신호가 제2 논리 상태(Q2)일 때 제2 증폭 회로(314)는 커패시터들(C21, C22)을 통하여 제2 아날로그 전압(VA1)을 샘플링하는 동작을 수행한다.
공유 증폭 회로(320)는 제1 제어 회로(312) 및 제2 제어 회로(314)로부터 제1 입력 전압 및 제2 입력 전압을 입력받고, 제어 신호에 응답하여 제1 입력 전압을 리셋시키고 제2 입력 전압을 증폭하거나, 제2 입력 전압을 리셋시키고 제1 입력 전압을 증폭한다.
공유 증폭 회로(320)는 제1 공유 증폭기(322), 제2 공유 증폭기(324) 및 보상 커패시터(326)를 포함한다.
제1 공유 증폭기(322)는 제1 입력 전압 및 제2 입력 전압을 입력받고, 제어 신호에 응답하여 제1 입력 전압을 리셋시키고 제2 입력 전압을 1차 증폭하거나, 제2 입력 전압을 리셋시키고 제1 입력 전압을 1차 증폭한다.
제2 공유 증폭기(324)는 제1 공유 증폭기(322)의 출력 전압을 2차 증폭한다.
보상 커패시터(326)는 제1 공유 증폭기(322)의 출력단과 제2 공유 증폭기(324)의 출력단 사이에 연결되고, 제2 공유 증폭기(324)의 출력 전압(Vo)을 안정화시켜준다.
도 3의 다단 증폭 회로는 도 1의 다단 증폭 회로에 비하여 증폭기를 하나 적게 쓰도록 구성되어 있어, 다단 증폭 회로의 전체 크기 및 전력 소모를 줄일 수 있다는 장점이 있다.
도 4는 본 발명에 따른 제1 공유 증폭기 및 제2 공유 증폭기의 일실시예를 설명하기 위하여 도시한 도면이다.
도 4를 참조하면, 제1 공유 증폭기(322)는 제1 전류 발생부(322a), 제1 증폭부(322b), 게인 상승부(322c), 제2 증폭부(322d) 및 제2 전류 발생부(322e)를 포함 한다.
제1 전류 발생부(322a)는 제1 전원 전압(VDD)에 일단이 연결되고, 인가되는 제1 바이어스 전압(VB1)에 응답하여 전류를 발생한다.
제1 증폭부(322b)는 제어 신호에 응답하여 제1 제어 회로(312)로부터 차동적으로 입력되는 제1 입력 전압(VI1+, VI1-)을 증폭하거나 리셋시킨다.
보다 구체적으로는, 제1 증폭부(322b)는 2개의 트랜지스터를 포함하고, 각각의 트랜지스터는 제어 신호가 제1 논리 상태(Q1)일 때에는 리셋 전압을 입력받아 리셋되고, 제어 신호가 제2 논리 상태(Q2)일 때에는 제1 입력 전압(VI1+, VI1-)을 차동적으로 입력받아 그 제1 입력 전압(VI1+, VI1-)을 증폭한다.
제2 증폭부(322d)는 제어 신호에 응답하여 제2 제어 회로(314)로부터 차동적으로 입력되는 제2 입력 전압(VI2+, VI2-)을 증폭하거나 리셋시킨다.
보다 구체적으로는, 제2 증폭부(126)는 2개의 트랜지스터를 포함하고, 각각의 트랜지스터는 제어 신호가 제1 논리 상태(Q1)일 때에는 제2 입력 전압(VI2+, VI2-)을 차동적으로 입력받아 그 제2 입력 전압(VI2+, VI2-)을 증폭하고, 제어 신호가 제2 논리 상태(Q2)일 때에는 리셋 전압을 입력받아 리셋된다.
한편, 도 4에 도시된 것과 같이 제1 증폭부(322a)와 제2 증폭부(322d)는 상이한 타입의 트랜지스터들로 구성될 수 있다.
게인 상승부(322c)는 제1 증폭부(322b)의 전압 증폭률을 상승시키거나 제2 증폭부(322d)의 전압 증폭률을 상승시키는 동작을 수행한다.
보다 구체적으로는, 게인 상승부(322c)는 4개의 트랜지스터를 포함하고, 각각의 트랜지스터는 인가되는 제3 바이어스 전압(VB3) 및 제4 바이어스 전압(VB4)에 응답하여, 제1 증폭부(322b)의 전압 증폭률을 상승시켜 결정된 출력 전압(Vo1-, Vo1+)을 출력하거나, 제2 증폭부(322c)의 전압 증폭률을 상승시켜 결정된 출력 전압(Vo1-, Vo1+)을 출력한다.
제2 전류 발생부(322e)는 제2 전원 전압(Vss)에 연결되고, 인가되는 제2 바이어스 전압(VB2)에 응답하여 전류를 발생한다.
이때, 제2 전류 발생부(322e)에서 발생하는 전류의 크기는 제1 전류 발생부(322a)에서 발생하는 전류의 크기와 동일해야 한다.
한편, 도 4를 참조하면, 제2 공유 증폭기(324)는 제3 전류 발생부(324a), 제3 증폭부(324b) 및 제4 전류 발생부(324c)를 포함한다.
제3 전류 발생부(324a)는 제1 전원 전압(VDD)에 일단이 연결되고, 인가되는 제5 바이어스 전압(VB5)에 응답하여 전류를 발생한다.
제3 증폭부(324b)는 제1 공유 증폭기(322)의 출력 전압(Vo1-, Vo1+)을 입력받고, 그 제1 공유 증폭기(322)의 출력 전압(Vo1-, Vo1+)을 증폭하여 제2 공유 증폭기(324) 자신의 출력 전압(Vo-, Vo+)을 결정한다.
제4 전류 발생부(324c)는 제2 전원 전압(Vss)에 일단이 연결되고, 인가되는 제6 바이어스 전압(VB6)에 응답하여 전류를 발생한다.
도 5는 본 발명에 따른 제1 공유 증폭기 및 제2 공유 증폭기의 제2 실시예를 설명하기 위하여 도시한 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 제1 공유 증폭기(322)는 제1 전류 발생부(322a), 게인 상승부(322b), 제1 증폭부(322c), 제2 증폭부(322d), 연결 제어부(322e) 및 제2 전류 발생부(322f)를 포함한다.
제1 전류 발생부(322a)는 제1 전원 전압(VDD)에 일단이 연결되고, 인가되는 제1 바이어스 전압(VB1)에 응답하여 전류를 발생한다.
도 5에 도시된 제1 전류 발생부(322a)는 도 4에서와는 달리 2개의 트랜지스터를 통하여 제1 바이어스 전압(VB1)을 입력받는다.
제1 증폭부(322c)는 제1 제어 회로(312)로부터 차동적으로 입력되는 제1 입력 전압(VI1+, VI1-)을 증폭한다.
제2 증폭부(322d)는 제2 제어 회로(314)로부터 차동적으로 입력되는 제2 입력 전압(VI2+, VI2-)을 증폭한다.
한편, 도 5에 도시된 것과 같이 증폭부(322a)와 제2 증폭부(322d)는 동일한 타입의 트랜지스터들로 구성될 수 있다.
게인 상승부(322b)는 제1 증폭부(322c)의 전압 증폭률을 상승시키거나 제2 증폭부(322d)의 전압 증폭률을 상승시키는 동작을 수행한다.
연결 제어부(322e)는 제어 신호에 응답하여 제1 증폭부(322c)를 제2 전류 발생부(322f)에 연결시키거나, 제2 증폭부(322d)를 제2 전류 발생부(322f)에 연결시킨다.
보다 구체적으로는, 제어 신호가 제1 논리 상태(Q1)일 때에는 연결 제어부(322e)가 제2 증폭부(322d)를 제2 전류 발생부(322f)와 연결시킴으로써 제1 증폭부(322c)에 입력되는 제1 입력 전압(VI1+, VI1-)을 리셋시키고, 제2 증폭부(322d)가 제2 입력 전압(VI2+, VI2-)을 증폭할 수 있게 해준다.
또한, 제어 신호가 제2 논리 상태(Q2)일 때에는 제1 증폭부(322c)를 제2 전류 발생부(322f)와 연결시킴으로써 제2 증폭부(322d)에 입력되는 제2 입력 전압(VI2+, VI2-)을 리셋시키고, 제1 증폭부(322c)가 제1 입력 전압(VI1+, VI1-)을 증폭할 수 있게 해준다.
제2 전류 발생부(322f)는 제2 전원 전압(Vss)에 연결되고, 인가되는 제2 바이어스 전압(VB2)에 응답하여 전류를 발생한다.
이때, 제2 전류 발생부(322f)에서 발생하는 전류의 크기는 제1 전류 발생부(322a)에서 발생하는 전류의 크기와 동일해야 한다.
한편, 제2 공유 증폭기(324)는 도 4의 공유 증폭기(324)와 동일한 동작을 수행하므로 상세한 설명은 생략한다.
한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으 로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다.
상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 및 캐리어 웨이브(예를 들면, 인터넷을 통한 전송)와 같은 저장매체를 포함한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명에 따른 다단 증폭 회로의 일실시예를 설명하기 위하여 도시한 도면이다.
도 2는 본 발명에 따른 공유 증폭기의 일실시예를 설명하기 위하여 도시한 도면이다.
도 3은 본 발명에 따른 다단 증폭 회로의 제2 실시예를 설명하기 위하여 도시한 도면이다.
도 4는 본 발명에 따른 제1 공유 증폭기 및 제2 공유 증폭기의 일실시예를 설명하기 위하여 도시한 도면이다.
도 5는 본 발명에 따른 제1 공유 증폭기 및 제2 공유 증폭기의 제2 실시예를 설명하기 위하여 도시한 도면이다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 입력 전압 및 제2 입력 전압을 입력받고, 제어 신호에 응답하여 상기 제1 입력 전압을 리셋시키고 상기 제2 입력 전압을 증폭하거나, 상기 제2 입력 전압을 리셋시키고 상기 제1 입력 전압을 증폭하는 공유 증폭 회로;
    상기 제어 신호에 응답하여, 입력되는 제1 아날로그 전압을 샘플링하거나 상기 제1 아날로그 전압과 상기 제1 아날로그 전압으로부터 변환된 제1 디지털 전압의 차이 값인 상기 제1 입력 전압을 상기 공유 증폭 회로를 이용하여 증폭하여 상기 공유 증폭 회로의 출력 전압을 결정하는 제1 제어 회로; 및
    상기 제어신호에 응답하여, 입력되는 제2 아날로그 전압을 샘플링하거나 상기 제2 아날로그 전압과 상기 제2 아날로그 전압으로부터 변환된 제2 디지털 전압의 차이 값인 상기 제2 입력 전압을 상기 공유 증폭 회로를 이용하여 증폭하여 상기 공유 증폭 회로의 출력 전압을 결정하고, 상기 제1 제어 회로와 상보적으로 동작하는 제2 제어 회로를 포함하고,
    상기 공유 증폭 회로는,
    상기 제1 입력 전압 및 제2 입력 전압을 입력받고, 상기 제어 신호에 응답하여 상기 제1 입력 전압을 리셋시키고 상기 제2 입력 전압을 1차 증폭하거나, 상기 제2 입력 전압을 리셋시키고 상기 제1 입력 전압을 1차 증폭하는 제1 공유 증폭기 및 상기 제1 공유 증폭기의 출력 전압을 2차 증폭하는 제2 공유 증폭기를 포함하며,
    상기 제 1 공유 증폭기는,
    제1 전원 전압에 일단이 연결되고, 인가되는 제1 바이어스 전압에 응답하여 전류를 발생하는 제1 전류 발생부;
    상기 제1 전류 발생부의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 차동적으로 입력되는 상기 제1 입력 전압을 증폭하거나 리셋시키는 제1 증폭부;
    상기 제어 신호에 응답하여 차동적으로 입력되는 상기 제2 입력 전압을 증폭하거나 리셋시키고, 상기 제1 증폭부와 상보적으로 동작하는 제2 증폭부;
    상기 제1 증폭부의 타단에 일단이 연결되고 상기 제2 증폭부의 일단에 타단이 연결되고, 제3 바이어스 전압 및 제 4 바이어스 전압에 응답하여 상기 제1 증폭부의 전압 증폭률을 상승시키거나 상기 제2 증폭부의 전압 증폭률을 상승시키는 게인 상승부; 및
    상기 제2 증폭부의 타단에 연결되고, 인가되는 제2 바이어스 전압에 응답하여 전류를 발생하는 제2 전류 발생부를 포함하는 것을 특징으로 하는 다단 증폭 회로.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서,
    상기 제1 공유 증폭기는,
    상기 제2 전류 발생부의 타단에 일단이 연결되고, 상기 제어 신호에 응답하여 상기 제1 증폭부의 타단 또는 상기 제2 증폭부의 타단을 상기 제2 전류 발생부의 타단에 연결하는 연결 제어부를 포함하는 것을 특징으로 하는 다단 증폭 회로.
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