CN104821795B - 放大电路 - Google Patents

Abstract

提供一种在连接有电容负载的情况下能够高速地进行动作的放大电路。第2放大级20具有非常大的输出电阻，由该输出电阻和输出电容(电容器Co)引起的极点频率fp＿L成为传递函数中的最低的极点频率。与频带的上限受到由输出电阻和输出电容引起的极点频率fp＿L的限制的以往的运算放大器相比较，对频带的上限进行限制的极点频率变高，因此能够将传递函数中的最低的极点频率置于更高的频率。

Description

放大电路

技术领域

本发明涉及放大从传感器等输出的信号的放大电路，特别涉及驱动电容负载的放大电路。

背景技术

湿度传感器、加速度传感器等所使用的电容性传感器元件是静电电容根据物理量而发生变化的元件，该静电电容的变化一般使用静电电容－电压转换电路(也称为CV转换电路)被转换成电信号。

图5A～图5E是表示使用了电容性传感器元件的传感器装置的一例的图。图5A表示将电容性传感器元件的静电电容转换成电信号的CV转换电路的一般构成。图5B和图5C表示电容性传感器元件的驱动电压VP1、VP2的波形。图5D表示开关SW1的接通断开的状态。图5E表示检测信号VS的波形。

传感器部106的电容性传感器元件104、105构成为静电电容之差根据湿度、加速度等的物理量而发生变化。在串联连接的电容性传感器元件104、105的两端分别施加反相的驱动电压VP1、VP2。基于脉冲产生部101的周期性的脉冲信号，从逆变器电路102和缓冲电路103分别输出驱动电压VP1、VP2。电容性传感器元件104、105的共同连接节点与构成电荷放大器的运算放大器107的反转输入端子连接。在运算放大器107的反转输入端子与输出端子之间，电容器108与开关SW1并联连接。在运算放大器107的非反转输入端子，输入基准电压Vref。基准电压Vref一般设定成驱动电压VP1、VP2的高电平与低电平的中间的电压。运算放大器107的输出信号(检测信号Vs)在AD转换器109被转换成数字信号DAT。

在图5A所示的传感器装置中，开关SW1接通时(图5D)，驱动电压VP1、VP2中的一方成为高电平，另一方成为低电平(图5B、图5C)。此时，电容器108的两端的电压被重置成0，并放电出电荷。在电容性传感器元件104、105的两端分别施加几乎相同的电压，蓄积与静电电容对应的电荷。

在开关SW1从接通变为断开时，驱动电压VP1、VP2的电平分别反转。此时，在电容性传感器元件104、105的两端分别施加几乎相同的电压，但相对于开关SW1接通的情况，电压的极性相反。在电容性传感器元件104、105的静电电容不相同的情况下，由于过电压的极性相反，在电容性传感器元件104、105中蓄积的电荷量的总量发生变化。与该变化量相当的电荷被蓄积到电容器108中。蓄积到电容器108中的电荷与电容性传感器元件104、105的静电电容之差成比例，因此，开关SW1断开的期间的检测信号Vs成为与电容性传感器元件104、105的静电电容之差对应的电压。静电电容之差表现为与基准电压Vref的差分。通过周期地将开关SW1接通时的驱动电压VP1、VP2的电平反转，与基准电压Vref的差分的极性也周期地反转。

为了精度良好地检测电容性传感器元件104、105的静电电容的差，需要减少检测信号Vs所包含的噪声，优选是采样出尽可能多的检测信号Vs并平均化。然而，在采样动作缓慢时，得到1个检测结果所需的时间变长，电路的动作时间变长，因此平均消耗电流增加。为了抑制平均消耗电流并增加采样次数，采样动作的高速化是必要的。所以，对于CV转换电路的运算放大器107，要求在连接了电容负载的状态下进行高速的动作。

图6是表示以往的一般的运算放大器的构成的图。图6所示的运算放大器具有：P型的MOS晶体管Q101、Q102、Q107、Q108；N型的MOS晶体管Q103、Q104、Q105、Q106；恒流源111；电阻Rc；以及电容器Cc。MOS晶体管Q101、Q102在形成对的栅极输入差动电压(VIN+、VIN－)。恒流源111使一定的电流从电源线(VDD)向MOS晶体管Q101、Q102的被共同连接的源极流动。在MOS晶体管Q101的漏极与接地(VSS)之间设置有MOS晶体管Q103，在MOS晶体管Q102的漏极与接地(VSS)之间设置有MOS晶体管Q105。MOS晶体管Q104的栅极与MOS晶体管Q103的栅极以及漏极连接，该MOS晶体管Q104的源极与接地(VSS)连接，该MOS晶体管Q104的漏极经由MOS晶体管Q107与电源线(VDD)连接。MOS晶体管Q106的栅极与MOS晶体管Q105的栅极以及漏极连接，该MOS晶体管Q106的源极与接地(VSS)连接，该MOS晶体管Q106的漏极经由MOS晶体管Q108与电源线(VDD)连接。MOS晶体管Q107的栅极与MOS晶体管Q108的栅极以及漏极连接。电阻Rc和电容器Cc串联连接在MOS晶体管Q104以及Q107的漏极与MOS晶体管Q102的漏极之间。MOS晶体管Q104以及Q107的漏极成为与负载连接的输出(OUT)。

在MOS晶体管Q101、Q102中，流动具有与差动电压(VIN+、VIN－)对应的差的电流。MOS晶体管Q103和Q104构成电流反射镜电路，因此，在MOS晶体管Q104中将流动与MOS晶体管Q101的电流对应的电流。另一方面，MOS晶体管Q105和Q106、MOS晶体管Q107和Q108也分别构成电流反射镜电路，因此，在MOS晶体管Q107中，将流动与MOS晶体管Q102的电流对应的电流。负载与输出(OUT)连接时，在该负载中流动与在MOS晶体管Q101中流动的电流和在MOS晶体管Q102中流动的电流之差对应的电流，即，流动与差动电压(VIN+、VIN－)对应的电流。

图7是表示图6所示的运算放大器的传递函数的增益和相位的频率特性的图。在图7中，“fp＿M”和“fp＿L”分别表示传递函数的极点频率(pole frequency)。最低的极点频率fp＿M是由相位补偿电路(电阻Rc与电容器Cc的串联电路)设定的极点频率，第2低的极点频率fp＿L是由运算放大器的输出电阻和负载电容(在图5的例子中，AD转换器109的输入电容和电容器108的静电电容)引起的极点频率。基于相位补偿电路的极点频率fp＿M与由负载电容和输出电阻引起的极点频率fp＿L相对应、而被设定成能够得到充分的相位余量和增益余量。

在具有图7所示的传递特性的以往的运算放大器中，由于通过由负载电容和输出电阻引起的极点频率fp＿L来决定频带的上限，所以具有难以使频带进一步向高频扩展的问题。

另外，在极点频率fp＿L处于较低的位置的情况下，在要仅通过相位补偿电路的极点频率fp＿M的设定来确保系统的稳定性时，还必须降低极点频率fp＿M，导致响应明显变慢。为了避免这种情况，在使构成差动对的MOS晶体管Q101、Q102的跨导gm减小而使增益降低时，产生输入噪音变大的问题。

发明内容

本发明是鉴于上述情况而做出的，其目的是提供一种在连接有电容负载的情况下能够高速地进行动作的放大电路。

本发明的放大电路的特征在于，具有：第1放大级，包括构成差动对的一对第1晶体管和第2晶体管，并放大对上述差动对输入的差动信号；第2放大级，进一步放大在上述第1放大级被放大后的差动信号；以及输出电容器，与上述第2放大级的输出连接，传递函数中的最低的极点频率是由上述第2放大级的输出电阻和上述输出电容器的静电电容引起的极点频率。

根据上述构成，由上述输出电阻和上述输出电容器的静电电容引起的极点频率被设定成传递函数中的最低的极点频率。因此，与频带的上限受到由输出电阻和输出电容器的静电电容引起的极点频率的限制的运算放大器等进行比较，对频带的上限进行限制的极点频率变高，能够将传递函数中的最低的极点频率置于更高的频率。

优选地，上述第1放大级包括：恒流源，设置于上述一对第1晶体管和第2晶体管的共同连接节点与第1电源线之间的电流路线；第1负载电路，设置于上述第1晶体管与第2电源线之间的电流路线；以及第2负载电路，设置于上述第2晶体管与上述第2电源线之间的电流路线。上述第2放大级将在上述第1负载电路产生的电压与在上述第2负载电路产生的电压之差放大。

优选地，上述第1负载电路和上述第2负载电路分别为电阻元件。

由此，与将晶体管等有源元件作为负载电路而使用的情况相比，能够抑制输入噪音。

优选地，上述第2放大级包括：第3晶体管，设置于第1节点与上述第2电源线之间的电流路线，与在上述第1负载电路产生的电压对应地控制电流；第4晶体管，设置于第2节点与上述第2电源线之间的电流路线，与在上述第2负载电路产生的电压对应地控制电流；第5晶体管，设置于上述第1节点与上述第1电源线之间的电流路线，在所述第5晶体管中流动与第1偏置电压对应的电流；第6晶体管，设置于上述第2节点与上述第1电源线之间的电流路线，在所述第6晶体管中流动与上述第1偏置电压对应的电流；第7晶体管，作为高输出电阻的电流缓冲器而设置于上述第3晶体管与上述第1节点之间的电流路线；第8晶体管，作为高输出电阻的电流缓冲器而设置于上述第4晶体管与上述第2节点之间的电流路线；第9晶体管，作为高输出电阻的电流缓冲器而设置于上述第5晶体管与上述第1节点之间的电流路线；以及第10晶体管，作为高输出电阻的电流缓冲器而设置于上述第6晶体管与上述第2节点之间的电流路线。上述第1节点和上述第2节点的至少一方与上述输出电容器连接。

优选地，具有第1差动放大部，该第1差动放大部将上述第3晶体管与上述第7晶体管的连接节点处的电压、同上述第4晶体管与上述第8晶体管的连接节点处的电压之差放大，并将该放大结果作为上述第7晶体管的控制电压与上述第8晶体管的控制电压的差动电压而输出。

优选地，具有第2差动放大部，该第2差动放大部将上述第5晶体管与上述第9晶体管的连接节点处的电压、同上述第6晶体管与上述第10晶体管的连接节点处的电压之差放大，并将该放大结果作为上述第9晶体管的控制电压与上述第10晶体管的控制电压的差动电压而输出。

优选地，具有共模反馈部，该共模反馈部控制上述恒流源的电流，以使上述第1晶体管与上述第1负载电路的连接节点处的电压同上述第2晶体管与上述第2负载电路的连接节点处的电压的中间电压接近规定的电压。

发明效果

根据本发明，能够提供一种在连接有电容负载的情况下能够高速地进行动作的放大电路。

附图说明

图1是表示本发明的实施方式涉及的放大电路的构成的一例的图。

图2A及图2B是表示本发明的实施方式涉及的放大电路的传递函数的增益和相位的频率特性的图。图2A表示以往的运算放大器的频率特性，图2B表示本发明的实施方式涉及的放大电路的频率特性。

图3是表示本发明的实施方式涉及的放大电路的一变形例的图。

图4是表示本发明的实施方式涉及的放大电路的其他变形例的图。

图5A～图5E是表示使用了电容性传感器元件的传感器装置的一例的图。图5A表示将电容性传感器元件的静电电容转换成电信号的CV转换电路的一般构成。图5B和图5C表示电容性传感器元件的驱动电压的波形。图5D表示开关的接通断开状态。图5E表示检测信号的波形。

图6是表示以往的一般的运算放大器的构成的图。

图7是表示图6所示的运算放大器的传递函数的增益和相位的频率特性的图。

具体实施方式

图1是表示本发明的实施方式涉及的放大电路的构成的一例的图。

图1所示的放大电路具有第1放大级10、第2放大级20、共模反馈部30、基准电压产生部40、输出电容器Co以及输出电阻Ro。

第1放大级10是放大被输入的差动信号(VIN+、VIN－)的电路，在图1的例子中，具有构成差动对的一对第1晶体管Q1和第2晶体管Q2、恒流源11以及电阻R1、R2。第1晶体管Q1以及第2晶体管Q2是P型MOS晶体管。

对第1晶体管Q1的栅极输入差动信号的一方(输入信号VIN+)，对第2晶体管Q2的栅极输入差动信号的另一方(输入信号VIN－)。

恒流源11设置于第1晶体管Q1和第2晶体管Q2的被共同连接的源极与给予电源电压VDD的电源线(以下，有记为“电源线VDD”的情况。)之间的电流路线。恒流源11使一定的电流从电源线向差动对(Q1、Q2)流动。

电阻R1设置于第1晶体管Q1的漏极与给予接地电位VSS的电源线(以下，有记为“接地VSS”的情况。)之间的电流路线。电阻R2设置于第2晶体管Q2的漏极与接地VSS之间的电流路线。另外，电阻R1是本发明中的第1负载电路的一个例子。电阻R2是本发明中的第2负载电路的一个例子。

第2放大级20是进一步放大在第1放大级10中被放大了的差动信号的电路，该第2放大级20将在电阻R1产生的电压与在电阻R2产生的电压之差放大。在图1的例子中，第2放大级20具有第3晶体管Q3、第4晶体管Q4、第5晶体管Q5、第6晶体管Q6、第7晶体管Q7、第8晶体管Q8、第9晶体管Q9、第10晶体管Q10、第1差动放大部21以及第2差动放大部22。第3晶体管Q3、第4晶体管Q4、第7晶体管Q7以及第8晶体管Q8是N型MOS晶体管，第5晶体管Q5、第6晶体管Q6、第9晶体管Q9以及第10晶体管Q10是P型MOS晶体管。

第3晶体管Q3设置于第1节点N1与接地VSS之间的电流路线，该第3晶体管Q3与在电阻R1产生的电压对应地控制电流。第3晶体管Q3的源极与接地VSS连接，该第3晶体管Q3的漏极经由第7晶体管Q7与第1节点N1连接，该第3晶体管Q3的栅极与第1晶体管Q1的漏极(第7节点N7)连接。

第4晶体管Q4设置于第2节点N2与接地VSS之间的电流路线，该第4晶体管Q4与在电阻R2产生的电压对应地控制电流。第4晶体管Q4的源极与接地VSS连接，该第4晶体管Q4的漏极经由第8晶体管Q8与第2节点N2连接，该第4晶体管Q4的栅极与第2晶体管Q2的漏极(第8节点N8)连接。

第5晶体管Q5设置于第1节点N1与电源线VDD之间的电流路线，在第5晶体管Q5中流动与第1偏置电压Vb1对应的电流。第5晶体管Q5的源极与电源线VDD连接，该第5晶体管Q5的漏极经由第9晶体管Q9与第1节点N1连接，向该第5晶体管Q5的栅极输入第1偏置电压Vb1。

第6晶体管Q6设置于第2节点N2与电源线VDD之间的电流路线，在第6晶体管Q6中流动与第1偏置电压Vb1对应的电流。第6晶体管Q6的源极与电源线VDD连接，该第6晶体管Q6的漏极经由第10晶体管Q10与第2节点N2连接，向该第6晶体管Q6的栅极输入第1偏置电压Vb1。

向第5晶体管Q5以及第6晶体管Q6的栅极施加第2节点N2的电压作为共同的第1偏置电压Vb1。第5晶体管Q5以及第6晶体管Q6构成以与第6晶体管Q6的电流对应的电流向第5晶体管Q5流动的方式进行动作的电流反射镜电路。

第7晶体管Q7作为高输出电阻的电流缓冲器而设置于第3晶体管Q3与第1节点N1之间的电流路线。第7晶体管Q7与第3晶体管Q3构成栅-阴放大器电路(cascode)，从第1节点N1观察到的第7晶体管Q7的漏极的输出电阻成为非常大的值。

第8晶体管Q8作为高输出电阻的电流缓冲器而设置于第4晶体管Q4与第2节点N2之间的电流路线。第8晶体管Q8与第4晶体管Q4构成栅-阴放大器电路，从第2节点N2观察到的第8晶体管Q8的漏极的输出电阻成为非常大的值。

第9晶体管Q9作为高输出电阻的电流缓冲器而设置于第5晶体管Q5与第1节点N1之间的电流路线。第9晶体管Q9与第5晶体管Q5构成栅-阴放大器电路，从第1节点N1观察到的第9晶体管Q9的漏极的输出电阻成为非常大的值。

第10晶体管Q10作为高输出电阻的电流缓冲器而设置于第6晶体管Q6与第2节点N2之间的电流路线。第10晶体管Q10与第6晶体管Q6构成栅-阴放大器电路，从第2节点N2观察到的第10晶体管Q10的漏极的输出电阻成为非常大的值。

第1差动放大部21将第3晶体管Q3与第7晶体管Q7的连接节点(第3节点N3)处的电压、同第4晶体管Q4与第8晶体管Q8的连接节点(第4节点N4)处的电压之差放大。第1差动放大部21将该电压差的放大结果作为第7晶体管Q7的控制电压(栅极电压)与第8晶体管Q8的控制电压(栅极电压)的差动电压而输出。即，第1差动放大部21调节第7晶体管Q7与第8晶体管Q8的栅极电压之差，以使第3节点N3与第4节点N4的电压差变小。

第2差动放大部22将第5晶体管Q5与第9晶体管Q9的连接节点(第5节点N5)处的电压、同第6晶体管Q6与第10晶体管Q10的连接节点(第6节点N6)处的电压之差放大。第2差动放大部22将该电压差的放大结果作为第9晶体管Q9的控制电压(栅极电压)与第10晶体管Q10的控制电压(栅极电压)的差动电压而输出。即，第2差动放大部22调节第9晶体管Q9与第10晶体管Q10的栅极电压之差，以使第5节点N5与第6节点N6的电压差变小。

输出电容器Co和输出电阻Ro串联连接于将差动信号(VIN+、VIN－)的放大结果输出的第1节点N1(OUT)与接地VSS之间。

共模反馈部30控制恒流源11，以使第1晶体管Q1与电阻R1的连接节点(第7节点N7)处的电压、同第2晶体管Q2与电阻R2的连接节点(第8节点N8)处的电压的中间电压接近基准电压Vref。

在图1的例子中，共模反馈部30具有电阻Rc1及电阻Rc2、以及差动放大部31。电阻Rc1及电阻Rc2串联连接于第7节点N7与第8节点N8之间。差动放大部31将该电阻Rc1及电阻Rc2的共同连接节点处的电压与基准电压Vref的差放大，并将该放大结果输出至恒流源11。电阻Rc1与电阻Rc2具有几乎相等的电阻值，因此，电阻Rc1与电阻Rc2的共同连接节点处的电压成为第7节点N7处的电压与第8节点N8处的电压的几乎中间的电压。与差动放大部31的输出信号对应地将恒流源11的电流控制为该中间电压与基准电压Vref变得几乎相等。

基准电压产生部40是产生输入至共模反馈部30的基准电压Vref的电路，在图1的例子中，具有P型MOS晶体管Q15以及恒流源41。MOS晶体管Q15的源极与电源线VDD连接，该MOS晶体管Q15的栅极和漏极与恒流源41连接。恒流源41使一定的电流从MOS晶体管Q15的漏极向接地VSS流动。在MOS晶体管Q15的栅极产生的电压作为基准电压Vref被供给至共模反馈部30。

在此，对具有上述构成的图1所示的放大电路的动作进行说明。

在输入信号VIN+的电压变得比输入信号VIN－的电压高时，第1晶体管Q1的电流相对于第2晶体管Q2的电流变小，电阻R1的电压相对于电阻R2的电压变低。由此，第3晶体管Q3的电流相对于第4晶体管Q4的电流变小。第5晶体管Q5与第6晶体管Q6构成电流反射镜电路，第5晶体管Q5将流动与第4晶体管Q4中相同的电流，因此，第3晶体管Q3的电流相对于第5晶体管Q5的电流变小。所以，在与第1节点N1(OUT)连接的输出电容器Co与输出电阻Ro，电流沿从电源线VDD排出的方向流动，第1节点N1(OUT)的电压上升。输入信号VIN+相对输入信号VIN－越上升，第3晶体管Q3的电流相对第5晶体管Q5的电流越减少，因此，在第1节点N1(OUT)处被排出的电流变大。

另一方面，输入信号VIN+的电压变得比输入信号VIN－的电压低的情况下，通过进行与上述的动作相反的动作，第3晶体管Q3的电流相对于第5晶体管Q5的电流变大，因此，在第1节点N1(OUT)处，电流沿向接地VSS引入的方向流动，第1节点N1(OUT)的电压降低。输入信号VIN+相对于输入信号VIN－越降低，第3晶体管Q3的电流相对于第5晶体管Q5的电流越增大，因此，在第1节点N1(OUT)处被引入的电流变大。

通过以上的动作，将差动信号(VIN+、VIN－)放大后的结果作为电流从第1节点N1(OUT)输出。

在以上的差动放大动作中，第2放大级20的第7晶体管Q7、第8晶体管Q8、第9晶体管Q9、第10晶体管Q10分别作为栅-阴放大器电路的电流缓冲器(栅极接地电路)而工作。因此，与不设置上述元件的情况相比，第1节点N1(OUT)的输出电阻变得非常大。

另外，通过第1差动放大部21调节第7晶体管Q7与第8晶体管Q8的栅极电压之差，以使第3节点N3与第4节点N4的电压差变小，因此，在将第3晶体管Q3与第4晶体管Q4作为差动电流的电流源而观察的情况下，与差动电流的大小无关，第3节点N3与第4节点N4的电压差成为一定，表面上的输出电阻变得更高。

另一方面，通过第2差动放大部22调节第9晶体管Q9与第10晶体管Q10的栅极电压之差，以使第5节点N5与第6节点N6的电压差变小，所以，第5晶体管Q5与第6晶体管Q6相互的栅极电压变得几乎相等，并且相互的漏极电压也变得几乎相等，第5晶体管Q5与第6晶体管Q6的电流差变得非常小。所以，在将第5晶体管Q5与第6晶体管Q6作为差动电流的电流源观察的情况下，差动电流保持为0，因此，表面上的输出电阻变得非常高。

所以，通过设置第1差动放大部21及第2差动放大部22，第1节点N1(OUT)的输出电阻变得更大。

图2A及图2B是表示本实施方式涉及的放大电路的传递函数的增益和相位的频率特性的图。图2A表示以往的运算放大器的频率特性，图2B表示本实施方式涉及的放大电路的频率特性。

如上所述，在图1所示的放大电路中，第2放大级20的输出电阻极大，因此由第2放大级20的输出电阻与输出电容(电容器Cc)引起的极点频率fp＿L如在图2A和图2B中进行比较并表示的那样，移动到比以往的运算放大器(图5)低的频率。在图1所示的放大电路中，基于如以往的运算放大器(图5)那样的相位补偿电路(电容器Cc、电阻Rc)的极点频率fp＿M不存在，极点频率fp＿L成为传递函数中的最低的极点频率。第2低的极点频率fp＿F是由第1放大级10的输出电阻(R1、R2)与第2放大级20的输入电容(Q3、Q4的栅极容量等)引起的极点频率。

对传递函数中的最低的极点频率进行比较时，本实施方式涉及的放大电路的极点频率fp＿L(图2B)成为比以往的运算放大器的极点频率fp＿M(图2A)高的频率。因此，本实施方式涉及的放大电路以比以往的运算放大器高的频率进行动作。

如以上说明那样，在本实施方式涉及的放大电路中，第2放大级20具有非常大的输出电阻，由该输出电阻和输出电容(电容器Co)引起的极点频率fp＿L成为传递函数中的最低的极点频率。即，通过根据比其他的极点频率(fp＿F等)充分低的频率来生成基于极点频率fp＿L的增益的降低，由此不如以往的运算放大器(图5)那样设置用于极点频率fp＿L的相位补偿电路(电容器Cc、电阻Rc)，能够得到充分的增益余量、相位余量。由此，与频带的上限受到由输出电阻和输出电容(电容器Co)引起的极点频率fp＿L限制的以往的运算放大器相比较，对频带的上限进行限制的极点频率(fp＿F等)变高，因此，能够将传递函数中的最低的极点频率置于更高的频率。所以，在连接有电容负载的情况下，能够进行比以往的运算放大器高速的动作。

另外，根据本实施方式涉及的放大电路，对于频带的上限进行限制的极点频率(fp＿F等)变高，因此即使增大构成第1放大级10的差动对的第1晶体管Q1、第2晶体管Q2的跨导gm，也能够得到充分的增益余量、相位余量。由此，能够减少由第1放大级10的第1晶体管Q1、第2晶体管Q2引起的输入噪音。

进而，在本实施方式涉及的放大电路中，设置电阻R1、R2作为第1放大级10的差动对(Q1、Q2)的负载，因此，与将晶体管等的有源元件作为负载而使用的情况相比，能够减小输入噪音。

另外，根据本实施方式涉及的放大电路，通过共模反馈部30控制恒流源11的电流，以使差动对(Q1、Q2)的漏极的共模电压接近基准电压Vref，因此，能够抑制由电源电压VDD的变动、温度的变化造成的差动对(Q1、Q2)的偏置电流的变动，能够提高电源变动的去除性能、偏置电压的温度特性等。

另外，本发明不限定于上述的实施方式，包含各种各样的变更。

例如，在上述的实施方式中，示出了输出将接地电位VSS作为基准的单一的信号作为差动信号(VIN+、VIN－)的放大结果的例子，但本发明不限于此。在本发明的其他的实施方式中，例如图3中所示那样，也可以输出差动信号作为差动信号(VIN+、VIN－)的放大结果。在图4的例子中，第5晶体管Q5以及第6晶体管Q6的栅极的第1偏置电压Vb1通过未图示的偏置电压生成电路来生成。放大结果的差动信号从第1节点N1和第2节点N2的两端被输出。输出电容器Cc和输出电阻Rc既可以如在图3中所示那样连接于第1节点N1与第2节点N2之间，还可以连接于上述的节点与电源线VDD、接地VSS之间。

在上述的实施方式中，使用电阻元件(R1、R2)作为第1负载电路、第2负载电路，但本发明不限于此。在本发明的其他的实施方式中，例如在图4中所示那样，还可以使用晶体管作为第1负载电路、第2负载电路。在图4的例子中，代替电阻R1而设置有被二极管连接的N型MOS晶体管Q11，代替电阻R2而设置有被二极管连接的N型MOS晶体管Q12。

在上述的实施方式中，作为共模反馈部30的例子列举了利用直流电压进行动作的电路，但本发明不限于此。在本发明的其他的实施方式中，也可以设置使用开关电容器(switched capacitor)来控制共模电压的电路。

符号说明

10…第1放大级，11…恒流源，20…第2放大级，20、21…第1差动放大部，22…第2差动放大部，30…共模反馈部，40…基准电压产生部，Q1…第1晶体管，Q2…第2晶体管，Q3…第3晶体管，Q4…第4晶体管，Q5…第5晶体管，Q6…第6晶体管，Q7…第7晶体管，Q8…第8晶体管，Q9…第9晶体管，Q10…第10晶体管，R1、R2…电阻，Cc…输出电容器。

Claims (9)

1.一种放大电路，其特征在于，具有：

第1放大级，包括构成差动对的一对第1晶体管和第2晶体管，放大对上述差动对输入的差动信号；

第2放大级，进一步放大在上述第1放大级被放大后的差动信号；以及

输出电容器，与上述第2放大级的输出连接，

传递函数中的最低的极点频率是由上述第2放大级的输出电阻和上述输出电容器的静电电容引起的极点频率，

上述第1放大级包括：

恒流源，设置于上述一对第1晶体管和第2晶体管的共同连接节点与第1电源线之间的电流路线；

第1负载电路，设置于上述第1晶体管与第2电源线之间的电流路线；以及

第2负载电路，设置于上述第2晶体管与上述第2电源线之间的电流路线，

上述第2放大级放大在上述第1负载电路产生的电压与在上述第2负载电路产生的电压之差。

2.根据权利要求1记载的放大电路，其特征在于，

上述第1负载电路和上述第2负载电路分别为电阻元件。

3.根据权利要求1记载的放大电路，其特征在于，

上述第2放大级包括：

第3晶体管，设置于第1节点与上述第2电源线之间的电流路线，与在上述第1负载电路产生的电压对应地控制电流；

第4晶体管，设置于第2节点与上述第2电源线之间的电流路线，与在上述第2负载电路产生的电压对应地控制电流；

第5晶体管，设置于上述第1节点与上述第1电源线之间的电流路线，在所述第5晶体管中流动与第1偏置电压对应的电流；

第6晶体管，设置于上述第2节点与上述第1电源线之间的电流路线，在第6晶体管中流动与上述第1偏置电压对应的电流；

第7晶体管，作为高输出电阻的电流缓冲器而设置于上述第3晶体管与上述第1节点之间的电流路线；

第8晶体管，作为高输出电阻的电流缓冲器而设置于上述第4晶体管与上述第2节点之间的电流路线；

第9晶体管，作为高输出电阻的电流缓冲器而设置于上述第5晶体管与上述第1节点之间的电流路线；以及

第10晶体管，作为高输出电阻的电流缓冲器而设置于上述第6晶体管与上述第2节点之间的电流路线，

上述第1节点以及上述第2节点的至少一方与上述输出电容器连接。

4.根据权利要求2记载的放大电路，其特征在于，

上述第2放大级包括：

第3晶体管，设置于第1节点与上述第2电源线之间的电流路线，与在上述第1负载电路产生的电压对应地控制电流；

第4晶体管，设置于第2节点与上述第2电源线之间的电流路线，与在上述第2负载电路产生的电压对应地控制电流；

第5晶体管，设置于上述第1节点与上述第1电源线之间的电流路线，在所述第5晶体管中流动与第1偏置电压对应的电流；

第6晶体管，设置于上述第2节点与上述第1电源线之间的电流路线，在第6晶体管中流动与上述第1偏置电压对应的电流；

第7晶体管，作为高输出电阻的电流缓冲器而设置于上述第3晶体管与上述第1节点之间的电流路线；

第8晶体管，作为高输出电阻的电流缓冲器而设置于上述第4晶体管与上述第2节点之间的电流路线；

第9晶体管，作为高输出电阻的电流缓冲器而设置于上述第5晶体管与上述第1节点之间的电流路线；以及

第10晶体管，作为高输出电阻的电流缓冲器而设置于上述第6晶体管与上述第2节点之间的电流路线，

上述第1节点以及上述第2节点的至少一方与上述输出电容器连接。

5.根据权利要求3记载的放大电路，其特征在于，

上述放大电路具有第1差动放大部，该第1差动放大部将上述第3晶体管与上述第7晶体管的连接节点处的电压、同上述第4晶体管与上述第8晶体管的连接节点处的电压之差放大，并将该放大结果作为上述第7晶体管的控制电压与上述第8晶体管的控制电压的差动电压而输出。

6.根据权利要求4记载的放大电路，其特征在于，

上述放大电路具有第1差动放大部，该第1差动放大部将上述第3晶体管与上述第7晶体管的连接节点处的电压、同上述第4晶体管与上述第8晶体管的连接节点处的电压之差放大，并将该放大结果作为上述第7晶体管的控制电压与上述第8晶体管的控制电压的差动电压而输出。

7.根据权利要求3至6中任一项记载的放大电路，其特征在于，

上述放大电路具有第2差动放大部，该第2差动放大部将上述第5晶体管与上述第9晶体管的连接节点处的电压、同上述第6晶体管与上述第10晶体管的连接节点处的电压之差放大，并将该放大结果作为上述第9晶体管的控制电压与上述第10晶体管的控制电压的差动电压而输出。

8.根据权利要求1～6中任意一项记载的放大电路，其特征在于，

上述放大电路具有共模反馈部，该共模反馈部控制上述恒流源的电流，以使上述第1晶体管与上述第1负载电路的连接节点处的电压同上述第2晶体管与上述第2负载电路的连接节点处的电压的中间电压接近规定的电压。

9.根据权利要求7记载的放大电路，其特征在于，

上述放大电路具有共模反馈部，该共模反馈部控制上述恒流源的电流，以使上述第1晶体管与上述第1负载电路的连接节点处的电压同上述第2晶体管与上述第2负载电路的连接节点处的电压的中间电压接近规定的电压。