WO2019073534A1

WO2019073534A1 - 演算増幅回路およびａｄ変換器

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Publication number: WO2019073534A1
Application number: PCT/JP2017/036748
Authority: WO
Inventors: 睦夫大東
Original assignee: 三菱電機株式会社
Priority date: 2017-10-11
Filing date: 2017-10-11
Publication date: 2019-04-18
Also published as: JP6847249B2; JPWO2019073534A1

Abstract

本発明の一局面に係る演算増幅回路（１）は、第１全差動増幅器（１１）および第２全差動増幅器（１２）と、第１位相補償抵抗（１３）と、第１位相補償容量（１４）とを備える。第１全差動増幅器（１１）は、非反転入力端子および反転入力端子と、非反転出力端子および反転出力端子とを含む。第２全差動増幅器（１２）は、非反転入力端子および反転入力端子と、非反転出力端子および反転出力端子とを含む。第２全差動増幅器（１２）の非反転入力端子は、第１全差動増幅器（１１）の非反転出力端子に接続されている。第２全差動増幅器（１２）の反転入力端子は、第１全差動増幅器（１１）の反転出力端子に接続されている。第１位相補償抵抗（１３）と第１位相補償容量（１４）とは、第２全差動増幅器（１２）の反転出力端子と非反転出力端子との間において直列に接続されている。

Description

演算増幅回路およびＡＤ変換器

　本発明は、演算増幅回路、および当該演算増幅回路を備えるＡＤ変換器に関する。

　従来、発振を抑制する位相補償機能を有する演算増幅回路が知られている。たとえば、特開２００５－３３３６２４号公報（特許文献１）には、位相補償回路を備える演算増幅器が開示されている。当該位相補償回路においては、抵抗と容量とが直列に接続されている。

特開２００５－３３３６２４号公報

　一般に、演算増幅回路の周波数特性の零点付近の周波数において、演算増幅回路の利得が回復する。そのため演算増幅回路の位相余裕またはゲイン余裕が減少するため、演算増幅回路が発振状態に近づき、演算増幅回路の安定性が劣化し得る。位相余裕およびゲイン余裕を確保して演算増幅回路の安定性を高めるために、特開２００５－３３３６２４号公報（特許文献１）に開示されているような位相補償回路が演算増幅回路の帰還経路に配置される場合がある。

　なお、位相余裕とは、演算増幅回路の利得が１（０ｄＢ）となるときの、演算増幅回路の入力信号に対する出力信号の位相遅れを１８０度から引いた値であり、当該位相遅れが１８０度となるまでにどれだけの余裕があるかを示す値である。ゲイン余裕とは、演算増幅回路の入力信号に対する出力信号の位相遅れが１８０度なったときの演算増幅回路の利得を、１（０ｄＢ）から引いた値であり、演算増幅回路の利得が１となるまでにどれだけの余裕があるかを示す値である。

　特開２００５－３３３６２４号公報（特許文献１）に開示されている位相補償回路の容量に起因する零点の周波数は、当該位相補償回路の抵抗によって高められる。しかし、演算増幅回路の寄生容量に起因する零点の周波数を、帰還経路に配置された位相補償回路の抵抗によって高めることは困難である。その結果、演算増幅回路の寄生容量に起因する零点付近の周波数において演算増幅器が不安定になり得る。

　本発明は、上述のような課題を解決するためになされたものであり、その目的は、演算増幅回路の安定性を向上させることである。

　本発明の一局面に係る演算増幅回路は、第１および第２全差動増幅器と、第１位相補償抵抗と、第１位相補償容量とを備える。第１全差動増幅器は、第１および第２入力端子と、第１および第２出力端子とを含む。第２全差動増幅器は、第３および第４入力端子と、第３および第４出力端子とを含む。第３入力端子は、第１出力端子に接続されている。第４入力端子は、第２出力端子に接続されている。第１位相補償抵抗と第１位相補償容量とは、第３出力端子と第４出力端子との間において直列に接続されている。

　本発明の他の局面に係る演算増幅回路は、第１および第２全差動増幅器と、第１および第２スイッチと、第１および第２位相補償容量とを備える。第１全差動増幅器は、第１および第２入力端子と、第１および第２出力端子とを含む。第２全差動増幅器は、第３および第４入力端子と、第３および第４出力端子とを含む。第３入力端子は、第１出力端子に接続されている。第４入力端子は、第２出力端子に接続されている。第１スイッチおよび第１位相補償容量は、第１入力端子と基準電位との間において直列に接続されている。第２スイッチおよび第２位相補償容量は、第２入力端子と基準電位との間において直列に接続されている。

　本発明に一局面に係る演算増幅回路によれば、第３出力端子と第４出力端子との間（差動出力間）において直列に接続された第１位相補償抵抗および第１位相補償容量により、演算増幅回路の寄生容量に起因する零点による位相余裕またはゲイン余裕の減少が抑制される。その結果、演算増幅回路の安定性を向上させることができる。

　本発明の他の局面に係る演算増幅回路によれば、第１入力端子と基準電位との間において直列に接続された第１スイッチおよび第１位相補償容量、ならびに第２入力端子と基準電位との間において直列に接続された第２スイッチおよび第２位相補償容量により、増幅回路の寄生容量に起因する零点による位相余裕またはゲイン余裕の減少が抑制される。その結果、演算増幅回路の安定性を向上させることができる。

実施の形態１に係る演算増幅回路の機能構成を示すブロック図である。実施の形態１の比較例１に係る演算増幅回路の機能構成を示すブロック図である。実施の形態１の比較例２に係る演算増幅回路の機能構成を示すブロック図である。図１の演算増幅回路１および図２の演算増幅回路の各利得の周波数特性（利得特性）および各位相遅れの周波数特性（位相特性）を併せて示すボード線図である。実施の形態１の変形例１に係る演算増幅回路の機能構成を示すブロック図である。実施の形態１の変形例２に係る演算増幅回路の機能構成を示すブロック図である。実施の形態２に係る演算増幅回路の機能構成を示すブロック図である。実施の形態２の比較例に係る演算増幅回路の機能構成を示すブロック図である。図７の演算増幅回路および図８の演算増幅回路の各利得特性、各位相特性、およびゲイン余裕を併せて示すボード線図である。図７の演算増幅回路および図８の演算増幅回路の各利得特性、各位相特性、および位相余裕を併せて示すボード線図である。実施の形態３に係るパイプライン型のＡＤ変換器の機能構成を示すブロック図である。図１１の各ステージに含まれるスイッチトキャパシタ回路の機能構成を示すブロック図である。

　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。

　実施の形態１．
　図１は、実施の形態１に係る演算増幅回路１の機能構成を示すブロック図である。図１に示されるように、演算増幅回路１は、第１全差動増幅器１１と、第２全差動増幅器１２と、第１位相補償抵抗１３と、第１位相補償容量１４と、第２位相補償容量１５と、第３位相補償容量１６とを備える。

　第１全差動増幅器１１の非反転入力端子（第１入力端子）および反転入力端子（第２入力端子）には、入力電圧Ｖｉｐ，Ｖｉｎがそれぞれ入力される。第２全差動増幅器１２の非反転入力端子（第３入力端子）および反転入力端子（第４入力端子）は、第１全差動増幅器１１の非反転出力端子（第１出力端子）および反転出力端子（第２出力端子）にそれぞれ接続されている。第１位相補償抵抗１３および第１位相補償容量１４は、第２全差動増幅器１２の反転出力端子（第３出力端子）と非反転入力端子（第４出力端子）との間において直列に接続されている。

　第２位相補償容量１５は、第２全差動増幅器１２の反転出力端子と非反転入力端子とを接続する帰還経路に配置されている。第３位相補償容量１６は、第２全差動増幅器１２の非反転出力端子と反転入力端子とを接続する帰還経路に配置されている。

　第１全差動増幅器１１は、入力電圧ＶｉｐおよびＶｉｎの差を増幅して、逆相の電圧を第２全差動増幅器１２に出力する。第２全差動増幅器１２は、第１全差動増幅器１１から受けた逆相の電圧の差を増幅して、逆相の出力電圧ＶｏｎおよびＶｏｐを出力する。第１全差動増幅器１１の利得を高くするとともに、第２全差動増幅器２２の出力振幅を大きくすることにより、演算増幅回路１の利得を大きくするとともに演算増幅回路１が扱える信号振幅を大きくすることができる。

　図２は、実施の形態１の比較例１に係る演算増幅回路１１０の機能構成を示すブロック図である。図２に示される演算増幅回路１１０の構成は、図１に示される演算増幅回路１の構成から第１位相補償抵抗１３および第１位相補償容量１４が除かれた構成である。これら以外の構成は、演算増幅回路１と同様であるため、説明を繰り返さない。

　演算増幅回路１１０は、第１全差動増幅器１１および第２全差動増幅器１２がカスケード接続（縦列接続）された２段構成の増幅回路である。そのため、演算増幅回路１１０の周波数特性には、２つの主要極（第１および第２極）が存在する。第１極の周波数よりも第２極の周波数の方が高く、第１極と第２極との相対的な周波数差は、演算増幅回路１１０の構成、あるいは演算増幅回路１１０の負荷容量に依存する。

　一般的に、演算増幅回路の周波数特性において、第１極と第２極との周波数差が小さいと位相余裕が小さくなり、演算増幅回路の安定性が劣化する。このような安定性の劣化を防止するために、演算増幅回路１１０においては、第２全差動増幅器１２の２つの帰還経路にそれぞれ配置された第２位相補償容量１５および第３位相補償容量１６により、第１極と第２極との周波数差が拡大され、位相余裕が改善される（極分離）。

　しかし、第２全差動増幅器１２の２つの帰還経路に第２位相補償容量１５および第３位相補償容量１６がそれぞれ配置されていることにより、演算増幅回路１１０の動作速度が低下する。また、高周波域では第２位相補償容量１５および第３位相補償容量１６のインピーダンスが減少する。そのため、第２全差動増幅器１２の反転出力端子と非反転入力端子との接続状態、および非反転出力端子と反転入力端子との接続状態が、ほぼ短絡状態に近づき、第２位相補償容量１５および第３位相補償容量１６に起因する零点により、当該周波数付近で演算増幅回路１１０の利得が回復する。その結果、高周波域において演算増幅回路１１０のゲイン余裕が減少し、演算増幅回路１１０の安定性が劣化する。このような高周波域における演算増幅回路の安定性の劣化を防止するために、図３に示されるような演算増幅回路１２０が用いられる場合がある。

　図３は、実施の形態１の比較例２に係る演算増幅回路１２０の機能構成を示すブロック図である。図３に示される演算増幅回路１２０の構成は、図２に示される演算増幅回路１１０の構成に、位相補償抵抗１２１，１２２が追加された構成である。これら以外の構成は、演算増幅回路１１０と同様であるため、説明を繰り返さない。

　位相補償抵抗１２１は、第２全差動増幅器１２の反転出力端子と非反転入力端子との間において、第２位相補償容量１５と直列に接続されている。位相補償抵抗１２２は、第２全差動増幅器１２の非反転出力端子と反転入力端子との間において、第３位相補償容量１６と直列に接続されている。位相補償抵抗１２１，１２２により、高周波域での第２全差動増幅器１２の入出力端子の短絡状態を回避し、演算増幅回路１２０の周波数特性における零点を第二極よりも高い周波数帯域に移動させることができる。なお、第２位相補償容量１５および第３位相補償容量１６を第１全差動増幅器１１の中間ノードに接続することによっても、高周波域における第２全差動増幅器１２の入出力端子の短絡状態を回避することができる。

　しかし、演算増幅回路１２０の内部寄生容量（たとえば第２全差動増幅器１２に含まれるトランジスタのゲート－ドレイン間の寄生容量）に対しては、抵抗を挿入したり、あるいは当該寄生容量を回避するように信号の経路を変更したりすることができない。そのため、演算増幅回路１２０の内部寄生容量に起因する零点による安定性の劣化は、図３に示される位相補償抵抗１２１，１２２によって改善することは困難である。

　そこで、演算増幅回路１では、第２全差動増幅器１２の反転出力端子と非反転出力端子との間（演算増幅回路１の差動出力間）において、第１位相補償抵抗１３と第１位相補償容量１４とが直列に接続される。第１位相補償抵抗１３および第１位相補償容量１４が差動出力間に接続されていることにより、演算増幅回路１の内部寄生容量に起因する零点を打ち消し、演算増幅回路１の安定性を向上させることができる。

　図４は、図１の演算増幅回路１および図２の演算増幅回路１１０の各利得の周波数特性（利得特性）および各位相遅れの周波数特性（位相特性）を併せて示すボード線図である。図４において、曲線Ｇ１およびＧ１０は、演算増幅回路１および１１０の各利得特性を示す。曲線Ｐｈ１およびＰｈ１０は、演算増幅回路１および１１０の各位相特性をそれぞれ示す。周波数ｆ１１は、演算増幅回路１および１１０の位相遅れが１８０度となる周波数である。周波数ｆ１２（＜ｆ１１）は、演算増幅回路１１０の内部寄生容量に起因する零点付近の周波数である。ゲイン余裕Ｇｍ１およびＧｍ１０は、それぞれ演算増幅回路１および１１０のゲイン余裕である。

　図４に示されるように、利得特性Ｇ１およびＧ１０は、周波数ｆ１０（＜ｆ１２）まではほぼ一定であり、周波数ｆ１０からｆ１２までの周波数帯および周波数ｆ１３（＞ｆ１１）以降の周波数帯において周波数の増加に伴ってほぼ同様に減少している。

　利得特性Ｇ１は、周波数ｆ１２からｆ１３までの周波数帯においても周波数の増加に伴って減少している。一方、利得特性Ｇ１０は、周波数ｆ１２からｆ１３までの周波数帯において利得特性Ｇ１よりも利得が回復し、周波数ｆ１１以降の周波数帯において再び減少している。

　周波数ｆ１１における利得特性Ｇ１およびＧ１０の各利得を比較すると、利得特性Ｇ１の利得の方が、利得特性Ｇ１０の利得よりも小さい。すなわち、ゲイン余裕Ｇｍ１の方が、ゲイン余裕Ｇｍ１０よりも大きい。演算増幅回路１は、演算増幅回路１１０よりも安定性が向上している。

　なお、第１位相補償抵抗１３および第１位相補償容量１４によって演算増幅回路１の位相余裕も変化させることができる。実施の形態１においては、ゲイン余裕の改善を強調するため、図４の位相特性Ｐｈ１およびＰｈ１０がほぼ同様の変化をするように、第１位相補償抵抗１３および第１位相補償容量１４の値を調整している。

　実施の形態１の変形例１．
　図５は、実施の形態１の変形例１に係る演算増幅回路１Ａの機能構成を示すブロック図である。図１の演算増幅回路１においては、第１位相補償容量１４と第２全差動増幅器１２の一方の出力端子との間に第１位相補償抵抗１３が接続されている場合について説明した。差動増幅の対称性を考慮して、図５に示される演算増幅回路１Ａのように、第１位相補償容量１４と第２全差動増幅器１２の両出力端子との間に第１位相補償抵抗１３１および第２位相補償抵抗１３２がそれぞれ接続されてもよい。

　実施の形態１の変形例２．
　図６は、実施の形態１の変形例２に係る演算増幅回路１Ｂの機能構成を示すブロック図である。図１の演算増幅回路１の第１位相補償抵抗１３として、図６の演算増幅回路１Ｂのように第１スイッチ１３Ｂのオン抵抗を用いてもよい。図６に示されるように、演算増幅回路１Ｂは、図１の演算増幅回路１の第１位相補償抵抗１３に替えて第１スイッチ１３Ｂを備える。演算増幅回路１Ｂは、演算増幅回路１の構成に加えて、第２スイッチ１７と、第３スイッチ１８と、制御回路１９とをさらに備える。

　第２スイッチ１７は、第１全差動増幅器１１の非反転入力端子と第２全差動増幅器１２の反転出力端子との間に接続されている。第３スイッチ１８は、第１全差動増幅器１１の反転入力端子と第２全差動増幅器１２の非反転出力端子との間に接続されている。制御回路１９は、第１スイッチ１３Ｂ、第２スイッチ１７、および第３スイッチ１８の導通状態および非導通状態を切換える。制御回路１９は、第２スイッチ１７および第３スイッチ１８が導通状態である場合（演算増幅回路１の入出力間が短絡されている場合）、第１スイッチ１３Ｂを導通状態に切換える。

　以上、実施の形態１および変形例１，２に係る演算増幅回路によれば、安定性を向上させることができる。

　実施の形態２．
　実施の形態１においては、演算増幅回路の差動出力間に位相補償抵抗および位相補償容量を配置して位相補償を行なう場合について説明した。実施の形態２においては、演算増幅回路の入力端子と基準電位との間に位相補償容量を配置して位相補償を行なう場合について説明する。

　図７は、実施の形態２に係る演算増幅回路２の機能構成を示すブロック図である。図７に示されるように、演算増幅回路２は、第１全差動増幅器２１と、第２全差動増幅器２２と、第１スイッチ２３Ａと、第２スイッチ２３Ｂと、第１位相補償容量２４Ａと、第２位相補償容量２４Ｂと、第３位相補償容量２５Ａと、第４位相補償容量２５Ｂと、第３スイッチ２６Ａと、第４スイッチ２６Ｂと、第１容量２７Ａと、第２容量２７Ｂと、制御回路２８とを備える。

　第１全差動増幅器２１の非反転入力端子（第１入力端子）および反転入力端子（第２入力端子）には、第１容量２７Ａおよび第２容量２７Ｂがそれぞれ接続されている。第１全差動増幅器２１の非反転入力端子および反転入力端子には、第１容量２７Ａおよび第２容量２７Ｂを介して、入力電圧Ｖｉｐ，Ｖｉｎがそれぞれ入力される。第２全差動増幅器２２の非反転入力端子（第３入力端子）および反転入力端子（第４入力端子）は、第１全差動増幅器２１の非反転出力端子（第１出力端子）および反転出力端子（第２出力端子）にそれぞれ接続されている。

　第１スイッチ２３Ａおよび第１位相補償容量２４Ａは、第１全差動増幅器２１の非反転入力端子および第１容量２７Ａとの間の第１ノードＮ１と、基準電位との間において直列に接続されている。第２スイッチ２３Ｂおよび第２位相補償容量２４Ｂは、第１全差動増幅器２１の反転入力端子および第２容量２７Ｂの間の第２ノードＮ２と、基準電位との間において直列に接続されている。基準電位は、たとえばＡＣグランドである。

　第３位相補償容量２５Ａは、第２全差動増幅器２２の反転出力端子と非反転入力端子とを接続する帰還経路に配置されている。第４位相補償容量２５Ｂは、第２全差動増幅器２２の非反転出力端子と反転入力端子とを接続する帰還経路に配置されている。

　第３スイッチ２６Ａは、第１全差動増幅器２１の非反転入力端子と第２全差動増幅器２２の反転出力端子との間に接続されている。第４スイッチ２６Ｂは、第１全差動増幅器２１の反転入力端子と第２全差動増幅器２２の非反転出力端子との間に接続されている。制御回路２８は、第１スイッチ２３Ａ、第２スイッチ２３Ｂ、第３スイッチ２６Ａ、および第４スイッチ２６Ｂの導通状態および非導通状態を切換える。制御回路２８は、第３スイッチ２６Ａおよび第４スイッチ２６Ｂが導通状態である場合、第１スイッチ２３Ａおよび第２スイッチ２３Ｂを導通状態に切換える。

　第１全差動増幅器２１は、入力電圧ＶｉｐおよびＶｉｎの差を増幅して、逆相の電圧を第２全差動増幅器２２に出力する。第２全差動増幅器２２は、第１全差動増幅器２１から受けた逆相の電圧の差を増幅して、逆相の出力電圧ＶｏｎおよびＶｏｐを出力する。第１全差動増幅器２１の利得を高くするとともに、第２全差動増幅器２２の出力振幅を大きくすることにより、演算増幅回路２の利得を大きくするとともに演算増幅回路２が扱える信号振幅を大きくすることができる。

　第３スイッチ２６Ａおよび第４スイッチ２６Ｂが導通状態に切換えられた場合、演算増幅回路２の入力電圧差（差動入力差）が０となるように演算増幅回路２が動作し、演算増幅回路２のオフセット電圧によって第１容量２７Ａおよび第２容量２７Ｂが充電される。その後、第３スイッチ２６Ａおよび第４スイッチ２６Ｂが開放されて非導通状態となったときに、入力電圧ＶｉｐおよびＶｉｎ（差動入力信号）は第１容量２７Ａおよび第２容量２７Ｂを介して第１全差動増幅器２１の非反転入力端子および反転入力端子にそれぞれ伝達される。差動入力信号からオフセット電圧が引かれて増幅された信号が出力電圧ＶｏｎおよびＶｏｐとして出力される。

　図８は、実施の形態２の比較例に係る演算増幅回路２００の機能構成を示すブロック図である。演算増幅回路２００の構成は、図７の演算増幅回路２の制御回路２８が制御回路２８Ａに置き換えられるとともに、演算増幅回路２の構成から第１スイッチ２３Ａ，第２スイッチ２３Ｂ，第１位相補償容量２４Ａ，第２位相補償容量２４Ｂが取り除かれた構成である。制御回路２８Ａは、第３スイッチ２６Ａおよび第４スイッチ２６Ｂの導通状態および非導通状態を切換える。

　図９および図１０の各々は、図７の演算増幅回路２および図８の演算増幅回路２００の各利得特性および各位相特性を併せて示すボード線図である。図９および図１０に示されている各ボード線図は、同じボード線図である。図９を用いてゲイン余裕の改善について説明し、図１０を用いて位相余裕の改善について説明する。

　図９において、曲線Ｇ２およびＧ２０は、演算増幅回路２および２００の各利得特性を示す。曲線Ｐｈ２およびＰｈ２０は、演算増幅回路２および２００の各位相特性をそれぞれ示す。図１０においても同様である。図９において、周波数ｆ２３およびｆ２４（＞ｆ２３）は、それぞれ演算増幅回路２００および２の位相遅れが１８０度となる周波数である。ゲイン余裕Ｇｍ２およびＧｍ２０は、それぞれ演算増幅回路２および２００のゲイン余裕である。

　図９を用いてゲイン余裕の改善について説明する。図９に示されるように、利得特性Ｇ２およびＧ２０は、周波数ｆ２１まではほぼ一定であり、周波数ｆ２１からｆ２２（＞ｆ２１）までは周波数の増加に伴ってほぼ同様に減少している。利得特性Ｇ２は、周波数ｆ２２以降の周波数帯においても周波数の増加に伴って減少している。一方、利得特性Ｇ２０は、周波数ｆ２２以降において利得特性Ｇ２よりも利得が一旦回復し後、再び周波数の増加に伴い減少している。

　演算増幅回路２００の位相遅れが１８０度となる周波数ｆ２３において、演算増幅回路２００の利得は１（０ｄＢ）より大きいため、ゲイン余裕Ｇｍ２０はマイナスの値となる。演算増幅回路２００においては、ゲイン余裕が確保されていない。演算増幅回路２００は、周波数ｆ２３において発振状態となり、動作が不安定となる。

　一方、演算増幅回路２の位相遅れが１８０度となる周波数ｆ２４において、演算増幅回路２の利得は１（０ｄＢ）よりも小さいため、ゲイン余裕Ｇｍ２はプラスの値となる。演算増幅回路２においては、ゲイン余裕が確保されている。演算増幅回路２は、演算増幅回路２００よりも安定性が向上している。

　次に、図１０を用いて位相余裕の改善について説明する。図１０において、周波数ｆ２９およびｆ３０（＞ｆ２９）は、それぞれ演算増幅回路２および２００の利得が１（０ｄＢ）となる周波数である。位相余裕Ｐｍ２およびＰｍ２０は、それぞれ演算増幅回路２および２００の位相余裕である。

　図１０に示されるように、位相特性Ｐｈ２およびＰｈ２０は、周波数ｆ２５まではほぼ一定であり、周波数ｆ２５からｆ２６（＞ｆ２５）までは周波数の増加に伴ってほぼ同様に減少する。位相特性Ｐｈ２は、周波数ｆ２６からｆ２７（＞ｆ２６）まではほぼ一定であり、周波数ｆ２７以降において周波数の増加に伴って減少している。位相特性Ｐｈ２０は、周波数ｆ２６からｆ２８（＞ｆ２７）まではほぼ一定であり、周波数ｆ２８以降において周波数の増加に伴って減少している。

　演算増幅回路２００の利得が１（０ｄＢ）となる周波数ｆ３０（＞ｆ２８）において、演算増幅回路２００の位相遅れは１８０度よりも大きいため、位相余裕Ｐｍ２０はマイナスの値となる。演算増幅回路２００においては位相余裕が確保されていない。そのため、図９を用いて説明したように、演算増幅回路２００の位相遅れが１８０度であるときに演算増幅回路２００の利得が１（０ｄＢ）より大きくなる。周波数ｆ３０においては、演算増幅回路２００が発振状態となった後であるため、演算増幅回路２００の動作が不安定になり得る。

　一方、演算増幅回路２の利得が１（０ｄＢ）となる周波数ｆ２９において、演算増幅回路２の位相遅れは１８０度よりも小さく、位相余裕Ｐｍ２はプラスの値となる。演算増幅回路２においては位相余裕が確保されている。演算増幅回路２は、演算増幅回路２００よりも安定性が向上している。

　以上、実施の形態２に係る演算増幅回路によれば、安定性を向上させることができる。
　実施の形態３．
　近年、プロセスノードの微細化に伴い、電源電圧が低下している。電源電圧を低下させた上で、パイプライン型のＡＤ変換器に求められるような高い精度を達成するためには、実施の形態１および２に係る演算増幅回路のように、複数の増幅器をカスケード接続して高い利得を実現するとともに、位相補償によって安定性を確保する必要がある。そこで、実施の形態３においては、実施の形態１よび２に係る演算増幅回路が、パイプライン型のＡＤ変換器において使用される場合について説明する。

　図１１は、実施の形態３に係るパイプライン型のＡＤ変換器３００の機能構成を示すブロック図である。図１１に示されるように、ＡＤ変換器３００は、ステージ１～Ｎ（Ｎは２以上）と、デジタル補正回路ＥＣとを備える。

　ステージ１～Ｎの各々は、ＡＤ変換を行なってデジタル信号をデジタル補正回路ＥＣに出力する。デジタル補正回路ＥＣは、各ステージからのデジタル信号の出力タイミングのずれを補正し、各デジタル信号を加算することによって、Ｎビットのデジタル信号を出力する。

　図１２は、図１１の各ステージに含まれるスイッチトキャパシタ回路３０の機能構成を示すブロック図である。図１２に示されるように、スイッチトキャパシタ回路３０は、演算増幅回路３と、スイッチ３１Ａ，３１Ｂと、容量３４～３７と、スイッチ３８～４１とを備える。演算増幅回路３、およびスイッチ３１Ａ，３１Ｂ、３８～４１の各々は、不図示の制御回路によって制御される。スイッチトキャパシタ回路３０には、入力電圧Ｖｉｐ，Ｖｏｐおよび参照電圧Ｖｒｐ，Ｖｒｎが入力される。スイッチトキャパシタ回路３０は、出力電圧Ｖｏｐ，Ｖｏｎを出力する。

　演算増幅回路３には、実施の形態１または２に係る演算増幅回路が適用可能である。演算増幅回路３に実施の形態１に係る演算増幅回路を適用する場合、スイッチ３１Ａおよび３１Ｂは、第２および第３スイッチにそれぞれ対応する。演算増幅回路３に実施の形態２に係る演算増幅回路を適用する場合、スイッチ３１Ａ，３１Ｂは、第３および第４スイッチにそれぞれ対応する。

　図１１に示されるステージ１～Ｎでは、増幅期間において、入力電圧Ｖｉｐ，Ｖｏｐ（入力信号）が増幅されて出力される。増幅期間においては、容量３４～３７で決定されるフィードバックファクタが１よりも小さくなり、動作速度は遅くなるものの、安定性は向上する。

　入力信号がサンプリングされるサンプリング期間においては、スイッチ３１Ａ，３１Ｂにより演算増幅回路３の入出力間が短絡され、フィードバックファクタがほぼ１となるため、演算増幅回路３の回路構成を変えないのであれば、安定性は劣化する。そこで、スイッチトキャパシタ回路３０においては、サンプリング期間のみ実施の形態１のスイッチ１３Ｂまたは実施の形態２のスイッチ２３Ａ，２４Ａを導通状態とすることによって位相補償を行い、安定性を向上させる。

　以上、実施の形態３に係るＡＤ変換器によれば、安定性を向上させることができる。
　今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わせて実施することも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１～３，１Ａ，１Ｂ，１１０，１２０，２００　演算増幅回路、１～Ｎ　ステージ、１１，２１　第１全差動増幅器、１２，２２　第２全差動増幅器、１３，１３１　第１位相補償抵抗、１３Ｂ，２３Ａ　第１スイッチ、１４，２４Ａ　第１位相補償容量、１５，２４Ｂ　第２位相補償容量、１６，２５Ａ　第３位相補償容量、１７，２３Ｂ　第２スイッチ、１８，２６Ａ　第３スイッチ、１９，２８，２８Ａ　制御回路、２５Ｂ　第４位相補償容量、２６Ｂ　第４スイッチ、２７Ａ　第１容量、２７Ｂ　第２容量、３０　スイッチトキャパシタ回路、３１Ａ，３１Ｂ，３８，４１　スイッチ、３４～３７　容量、１２１，１２２　位相補償抵抗、１３２　第２位相補償抵抗、３００　ＡＤ変換器、ＥＣ　デジタル補正回路。

Claims

　第１および第２入力端子と、第１および第２出力端子とを含む第１全差動増幅器と、
　前記第１出力端子に接続された第３入力端子と、前記第２出力端子に接続された第４入力端子と、第３および第４出力端子とを含む第２全差動増幅器と、
　前記第３出力端子と前記第４出力端子との間において直列に接続された第１位相補償抵抗および第１位相補償容量とを備える、演算増幅回路。
　第２位相補償抵抗をさらに備え、
　前記第１位相補償抵抗は、前記第１位相補償容量と前記第３出力端子との間に接続され、
　前記第２位相補償抵抗は、前記第１位相補償容量と前記第４出力端子との間に接続されている、請求項１に記載の演算増幅回路。
　前記第１位相補償抵抗として第１スイッチを含む、請求項１に記載の演算増幅回路。
　前記第１入力端子と前記第３出力端子との間に接続された第２スイッチと、
　前記第２入力端子と前記第４出力端子との間に接続された第３スイッチとをさらに備え、
　前記第２および第３スイッチが導通状態である場合、前記第１スイッチは導通状態に切換えられる、請求項３に記載の演算増幅回路。
　前記第３入力端子と前記第３出力端子との間に接続された第２位相補償容量と、
　前記第４入力端子と前記第４出力端子との間に接続された第３位相補償容量とをさらに備える、請求項１～４のいずれか１項に記載の演算増幅回路。
　第１および第２入力端子と、第１および第２出力端子とを含む第１全差動増幅器と、
　前記第１出力端子に接続された第３入力端子と、前記第２出力端子に接続された第４入力端子と、第３および第４出力端子とを含む第２全差動増幅器と、
　前記第１入力端子と基準電位との間において直列に接続された第１スイッチおよび第１位相補償容量と、
　前記第２入力端子と前記基準電位との間において直列に接続された第２スイッチおよび第２位相補償容量とを備える、演算増幅回路。
　前記第１入力端子と前記第３出力端子との間に接続された第３スイッチと、
　前記第２入力端子と前記第４出力端子との間に接続された第４スイッチとをさらに備え、
　前記第３および第４スイッチが導通状態である場合、前記第１および第２スイッチは導通状態に切換えられる、請求項６に記載の演算増幅回路。
　前記第３入力端子と前記第３出力端子との間に接続された第３位相補償容量と、
　前記第４入力端子と前記第４出力端子との間に接続された第４位相補償容量とをさらに備える、請求項７に記載の演算増幅回路。
　前記第１および第２入力端子にそれぞれ接続された第１および第２容量をさらに備え、
　前記第１スイッチおよび前記第１位相補償容量は、前記第１入力端子および前記第１容量の間の第１ノードと、前記基準電位との間において直列に接続され、
　前記第２スイッチおよび前記第２位相補償容量は、前記第２入力端子および前記第２容量の間の第２ノードと、前記基準電位との間において直列に接続されている、請求項６～８のいずれか１項に記載の演算増幅回路。
　請求項１～９のいずれか１項に記載の演算増幅回路を備える、ＡＤ変換器。